KR20080029856A - 에칭 방법 및 반도체 디바이스의 제조 방법 - Google Patents

에칭 방법 및 반도체 디바이스의 제조 방법 Download PDF

Info

Publication number
KR20080029856A
KR20080029856A KR1020070097476A KR20070097476A KR20080029856A KR 20080029856 A KR20080029856 A KR 20080029856A KR 1020070097476 A KR1020070097476 A KR 1020070097476A KR 20070097476 A KR20070097476 A KR 20070097476A KR 20080029856 A KR20080029856 A KR 20080029856A
Authority
KR
South Korea
Prior art keywords
gas
etching
polysilicon film
film
processing
Prior art date
Application number
KR1020070097476A
Other languages
English (en)
Other versions
KR100931427B1 (ko
Inventor
에쓰오 이이지마
가쓰미 호리구치
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20080029856A publication Critical patent/KR20080029856A/ko
Application granted granted Critical
Publication of KR100931427B1 publication Critical patent/KR100931427B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 실리콘 산화막에 대한 폴리 실리콘막의 선택비를 크게 할 수 있고, 또한 실리콘 기재에서의 리세스 발생을 억제할 수 있는 에칭 방법을 제공하는 것을 목적으로 한다. 상기 목적을 달성하기 위해, 래디얼 라인 슬롯 안테나(19)를 갖춘 기판 처리 장치(10)의 처리 용기(11) 내에 웨이퍼(W)를 반입하여, 웨이퍼(W)에서 개구부(40)에 의해 노출되어 있는 폴리 실리콘막(37)의 부분을 게이트 산화막(36) 상에 약간 남을 정도까지 에칭하고, 처리 공간(S1, S2)의 압력을 66.7Pa로 설정하여, 처리 공간(S2)에 HBr 가스 및 He 가스를 공급하고, 래디얼 라인 슬롯 안테나(19)에는 2.45GHz의 마이크로파를 공급하여 HBr 가스로부터 발생한 플라즈마에 의해서 폴리 실리콘막(37)을 에칭하여 완전히 제거하고, 노출된 게이트 산화막(36)을 에칭하여, 레지스트막(39) 및 반사 방지막(38)을 에칭한다.

Description

에칭 방법 및 반도체 디바이스의 제조 방법{ETCHING METHOD AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 에칭 방법 및 반도체 디바이스의 제조 방법에 관한 것이며, 특히 게이트 산화막 상에 형성된 폴리 실리콘층을 에칭하는 에칭 방법에 관한 것이다.
반도체 디바이스의 폴리 실리콘(다결정 실리콘) 단층의 게이트를 형성하는 경우, 실리콘 기재(100) 상에 산화규소로 이루어진 게이트 산화막(101), 폴리 실리콘막(102), 반사 방지막(BARC막)(103) 및 레지스트막(104)이 순서대로 형성된 웨이퍼(도 8(A) 참조)를 가공한다. 이 웨이퍼에는, 반사 방지막(103) 및 레지스트막(104)이 소정의 패턴에 따라 형성되고, 폴리 실리콘막(102)을 노출시키는 개구부(105)를 소정의 위치에 갖는다.
웨이퍼의 가공 공정은 기판 처리실로서의 임의의 챔버에 있어서 실행되는 메인 에칭 스텝 및 오버 에칭 스텝, 및 기판 처리실로서의 별도의 챔버에 있어서 실행되는 산화막 에칭 스텝 및 애싱 스텝으로 이루어진다. 임의의 챔버에 있어서 실 행되는 메인 에칭 스텝에서는 폴리 실리콘막(102)을 상기 폴리 실리콘막(102)이 게이트 산화막(101) 상에 약간 남을 정도까지 에칭한다(도 8(B)). 또한, 동 챔버에 있어서 실행되는 오버 에칭 스텝에서는 남겨진 폴리 실리콘막(102)을 에칭하여 완전히 제거하여, 게이트 산화막(101)을 노출시킨다(도 8(C)). 그리고, 웨이퍼가 별도의 챔버로 옮겨진 후, 상기 별도의 챔버에서 실행되는 산화막 에칭 스텝에서는 게이트 산화막(101)을 에칭하여 제거하여, 실리콘 기재(100)를 노출시킨다(도 8(D)). 또한, 동 챔버에 있어서 실행되는 애싱 스텝에서는 레지스트막(104)이나 반사 방지막(103)이 에칭되어 제거된다(도 8(E)). 한편, 노출된 실리콘 기재(100)에는 후에 이온이 도핑된다.
통상, 폴리 실리콘막(102)의 에칭에서는 염소계 가스 및 불소계 가스를 포함하지 않는 브롬화수소(HBr)계의 처리 가스로부터 발생한 플라즈마가 사용된다(예컨대, 특허문헌 1 참조).
그런데, 처리 가스에 산소 가스가 혼입되면 에칭에 있어서 게이트 산화막(101)에 대한 폴리 실리콘막(102)의 선택비를 크게 할 수 있고, 게이트 산화막(101)의 에칭을 억제할 수 있다. 따라서, 통상 오버 에칭 스텝에서는 게이트 산화막(101)을 에칭하는 일이 없도록 처리 가스에 산소 가스를 혼입시킨다.
[특허문헌 1] 일본 특허공개 제1998-172959호 공보
그러나, 게이트 산화막(101)은 두께가 얇기 때문에, 임의의 챔버에서 실행되는 오버 에칭 스텝에 있어서, 산소 가스로부터 발생한 산소 플라즈마가 게이트 산화막(101)을 투과하여 실리콘 기재(100)에 도달하는 경우가 있다(도 8(C)). 상기 실리콘 기재(100)에 도달한 산소 플라즈마는 실리콘 기재(100)의 일부(107)를 산화규소로 변질시킨다. 그리고, 별도의 챔버에서 실행되는 산화막 에칭 스텝에 있어서, HF계 가스로부터 발생한 플라즈마가 게이트 산화막(101) 뿐만 아니라 변질된 실리콘 기재(100)의 일부(107)도 제거한다. 그 결과, 게이트의 양편에는 실리콘 기재(100)의 표면에서 우묵하게 들어간 리세스(recess)(106)가 발생한다(도 8(D)).
리세스(106)가 발생하면 노출된 실리콘 기재(100)로의 이온 도핑시, 이온이 원하는 범위로 도핑되지 않아, 그 결과 반도체 디바이스에 있어서 원하는 성능을 얻을 수 없게 된다.
본 발명의 목적은, 실리콘 산화막에 대한 폴리 실리콘막의 선택비를 크게 할 수 있고, 또한 실리콘 기재에서의 리세스의 발생을 억제할 수 있는 에칭 방법 및 반도체 디바이스의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 청구항 1에 기재된 에칭 방법은, 실리콘 기재 상에 적어도 실리콘 산화막, 폴리 실리콘막 및 개구부를 갖는 마스크막이 순서대로 형성된 기판의 에칭 방법으로서, 상기 개구부에 대응하는 상기 폴리 실리콘막을 당해 폴리 실리콘막의 일부를 남기도록 에칭하는 제 1 에칭 스텝과, 상기 남겨진 폴리 실리콘막을, 산소 가스를 포함하지 않는 처리 가스로부터 발생한 플라즈마를 이용하여 에칭하는 제 2 에칭 스텝을 갖고, 상기 제 2 에칭 스텝에서는, 압력이 33.3Pa 내지 93.3Pa인 분위기 하에서 상기 남겨진 폴리 실리콘막을 에칭하는 것을 특징으로 한다.
청구항 2에 기재된 에칭 방법은, 청구항 1에 기재된 에칭 방법에 있어서, 상기 제 2 에칭 스텝에서는, 압력이 40.0Pa 내지 80.0 Pa인 분위기 하에서 상기 남겨진 폴리 실리콘막을 에칭하는 것을 특징으로 한다.
청구항 3에 기재된 에칭 방법은, 청구항 1 또는 2에 기재된 에칭 방법에 있어서, 상기 산소 가스를 포함하지 않는 처리 가스는, 브롬화수소 가스 및 불활성 가스의 혼합 가스인 것을 특징으로 한다.
청구항 4에 기재된 에칭 방법은, 청구항 1 내지 3 중 어느 한 항에 기재된 에칭 방법에 있어서, 상기 제 1 에칭 스텝에서는, 브롬화수소 가스, 플루오로카본 가스 또는 염소 가스로부터 발생한 플라즈마를 이용하여 상기 폴리 실리콘막을 에칭하는 것을 특징으로 한다.
청구항 5에 기재된 에칭 방법은, 청구항 1 내지 4 중 어느 한 항에 기재된 에칭 방법에 있어서, 상기 실리콘 산화막을 에칭하는 제 3 에칭 스텝을 갖는 것을 특징으로 한다.
상기 목적을 달성하기 위해, 청구항 6에 기재된 반도체 디바이스의 제조 방 법은, 실리콘 기재 상에 적어도 실리콘 산화막, 폴리 실리콘막 및 개구부를 갖는 마스크막이 순서대로 형성된 기판으로부터 반도체 디바이스를 제조하는 반도체 디바이스의 제조 방법으로서, 상기 개구부에 대응하는 상기 폴리 실리콘막을 당해 폴리 실리콘막의 일부를 남기도록 에칭하는 제 1 에칭 스텝과, 상기 남겨진 폴리 실리콘막을, 산소 가스를 포함하지 않는 처리 가스로부터 발생한 플라즈마를 이용하여 에칭하는 제 2 에칭 스텝을 갖고, 상기 제 2 에칭 스텝에서는, 압력이 33.3Pa 내지 93.3Pa인 분위기 하에서 상기 남겨진 폴리 실리콘막을 에칭하는 것을 특징으로 한다.
청구항 1에 기재된 에칭 방법 및 청구항 6에 기재된 반도체 디바이스의 제조 방법에 의하면, 마스크막의 개구부에 대응하는 폴리 실리콘막이 당해 폴리 실리콘막의 일부를 남기도록 에칭되고, 당해 남겨진 폴리 실리콘막이, 압력이 33.3Pa 내지 93.3Pa인 분위기 하에서, 산소 가스를 포함하지 않는 처리 가스로부터 발생한 플라즈마를 이용하여 에칭된다. 압력이 33.3Pa 이상이면 플라즈마의 스퍼터링력이 저하되기 때문에, 폴리 실리콘막의 에칭률과 비교하여 산화막의 에칭률이 대폭 저하된다. 따라서, 실리콘 산화막에 대한 폴리 실리콘막의 선택비를 크게 할 수 있다. 또한, 산소 가스를 이용하지 않으므로 실리콘 산화막 아래의 실리콘 기재가 산화되는 일이 없다. 그 결과, 리세스의 발생을 억제할 수 있다.
청구항 2에 기재된 에칭 방법에 의하면, 압력이 40.0Pa 내지 80.0Pa인 분위 기 하에서 남겨진 폴리 실리콘막이 에칭된다. 압력이 40.0Pa 이상이면 플라즈마의 스퍼터링력이 극단적으로 약해져, 실리콘 산화막에 대한 폴리 실리콘막의 선택비를 확실히 크게 할 수 있다. 그 결과, 실리콘 산화막의 균열 등의 발생을 방지할 수 있다.
청구항 3에 기재된 에칭 방법에 의하면, 산소 가스를 포함하지 않는 처리 가스는, 브롬화수소 가스 및 불활성 가스의 혼합 가스이다. 브롬화수소 가스로부터 발생한 플라즈마는 폴리 실리콘막을 효율적으로 에칭할 수 있다. 따라서, 쓰루풋(throughput)을 향상시킬 수 있다.
청구항 4에 기재된 에칭 방법에 의하면, 제 1 에칭 스텝에서는, 브롬화수소 가스, 플루오로카본 가스 또는 염소 가스로부터 발생한 플라즈마를 이용하여 폴리 실리콘막이 에칭된다. 브롬화수소 가스, 플루오로카본 가스 또는 염소 가스로부터 발생한 플라즈마는 폴리 실리콘막을 효율적으로 에칭할 수 있다. 따라서, 쓰루풋을 보다 향상시킬 수 있다.
청구항 5에 기재된 에칭 방법에 의하면, 실리콘 산화막이 에칭되기 때문에, 이온을 도핑시키는 실리콘 기재를 확실히 노출시킬 수 있다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다.
우선, 본 발명의 실시형태에 따른 에칭 방법을 실행하는 기판 처리 장치에 대하여 설명한다.
도 1은, 본 실시형태에 따른 에칭 방법을 실행하는 기판 처리 장치의 개략 구성을 나타내는 단면도이다.
도 1에 있어서, 기판 처리 장치(10)는 대략 원통형의 처리 용기(11)와, 당해 처리 용기(11) 내에 설치되고, 후술하는 웨이퍼(W)를 탑재하는 대략 원주상의 탑재대로서의 서셉터(12)를 구비한다. 서셉터(12)는 정전 척(도시하지 않음)을 갖는다. 정전 척은 웨이퍼(W)를 쿨롱력 또는 존슨·라벡(Johnsen-Rahbek)력에 의해 흡착 유지한다.
처리 용기(11)는, 예컨대 알루미늄을 함유하는 오스테나이트 스테인레스 강으로 이루어지고, 그 내벽면은 알루마이트나 이트리아(Y2O3)의 절연막(도시하지 않음)에 의해서 덮어져 있다. 또한, 처리 용기(11)의 상부에는, 서셉터(12)에 흡착 유지된 웨이퍼(W)에 대향하도록 유전체판, 예컨대 석영판으로 이루어진 마이크로파 투과창(13)이 링 부재(14)를 통해 부착되어 있다. 상기 마이크로파 투과창(13)은 원판상을 나타내며, 후술하는 마이크로파를 투과시킨다.
마이크로파 투과창(13)의 외연부에는 단차부가 형성되고, 링 부재(14)의 내주부에는 마이크로파 투과창(13)의 단차부에 대응하는 단차부가 형성된다. 마이크로파 투과창(13) 및 링 부재(14)는 서로간의 단차부를 맞물리게 함으로써 접합된다. 마이크로파 투과창(13)의 단차부 및 링 부재(14)의 단차부의 사이에는 O 링인 실 링(seal ring)(15)이 설치되고, 이 실 링(15)은 마이크로파 투과창(13) 및 링 부재(14)로부터의 가스의 누출을 방지하여 처리 용기(11) 내의 기밀을 유지하다.
마이크로파 투과창(13) 상에는 래디얼 라인 슬롯 안테나(Radial Line Slot A ntenna)(19)가 배치되어 있다. 당해 래디얼 라인 슬롯 안테나(19)는, 마이크로파 투과창(13)에 밀접하는 원판상의 슬롯판(20)과, 이 슬롯판(20)을 유지하면서 덮는 원판상의 안테나 유전체판(21)과, 슬롯판(20) 및 안테나 유전체판(21) 사이에 협지된 지파판(遲波板)(22)을 구비한다. 당해 지파판(22)은 Al2O3, SiO2 및 Si3N4의 저손실 유전체 재료로 이루어진다.
래디얼 라인 슬롯 안테나(19)는 링 부재(14)를 통해 처리 용기(11)에 장착되어 있다. 래디얼 라인 슬롯 안테나(19) 및 링 부재(14) 사이는 O 링인 실 링(23)에 의해 밀봉되어 있다. 또한, 래디얼 라인 슬롯 안테나(19)에는 동축 도파관(24)이 접속되어 있다. 동축 도파관(24)은 관체(24a) 및 당해 관체(24a)와 동축으로 배치되어 있는 봉상의 중심 도체(24b)로 이루어진다. 관체(24a)는 안테나 유전체판(21)에 접속되고, 중심 도체(24b)는 안테나 유전체판(21)에 형성된 개구부를 통해 슬롯판(20)에 접속되어 있다.
또한, 동축 도파관(24)은 외부의 마이크로파원(도시하지 않음)에 접속되고, 주파수가 2.45GHz 또는 8.3GHz인 마이크로파를 래디얼 라인 슬롯 안테나(19)에 공급한다. 공급된 마이크로파는 안테나 유전체판(21) 및 슬롯판(20) 사이를 직경 방향으로 진행한다. 지파판(22)은 진행하는 마이크로파의 파장을 압축한다.
도 2는 도 1에서의 슬롯판의 평면도이다.
도 2에 있어서, 슬롯판(20)은 복수의 슬롯(25a) 및 슬롯(25a)의 수와 같은 수의 슬롯(25b)을 갖는다. 복수의 슬롯(25a)은 복수의 동심원 형상으로 배열되고, 복수의 슬롯(25b)은 각 슬롯(25a)에 각 슬롯(25b)이 대응하고 또한 직교하도록 배치되어 있다. 슬롯(25a) 및 대응하는 슬롯(25b)으로 이루어진 한 쌍의 슬롯 조에 있어서, 슬롯(25a) 및 슬롯(25b)의 슬롯판(20)의 반경 방향에서의 배치 간격은 지파판(22)에 의해 압축된 마이크로파의 파장에 대응한다. 이에 의해, 당해 마이크로파는 슬롯판(20)으로부터 대략 평면파로서 방사된다. 또한, 슬롯(25a) 및 슬롯(25b)은 서로 직교하도록 배치되어 있기 때문에, 슬롯판(20)으로부터 방사되는 마이크로파는 2개의 직교하는 편파 성분을 포함하는 원편파를 나타낸다.
도 1로 돌아가서, 기판 처리 장치(10)는 안테나 유전체판(21) 상에 냉각 블록체(26)를 구비한다. 당해 냉각 블록체(26)는 복수의 냉각수 통로(27)를 갖는다. 냉각 블록체(26)는 냉각수 통로(27)를 순환하는 냉매의 열 교환에 의해, 마이크로파에 의해 가열되는 마이크로파 투과창(13)에 축적되는 열을 래디얼 라인 슬롯 안테나(19)를 통해 제거한다.
또한, 기판 처리 장치(10)는, 처리 용기(11) 내에서 마이크로파 투과창(13) 및서셉터(12) 사이에 배치되어 있는 처리 가스 공급부(28)를 구비한다. 당해 처리 가스 공급부(28)는, 예컨대 마그네슘 함유 알루미늄 합금이나 알루미늄 첨가 스테인레스 스틸 등의 도체로 이루어지고, 서셉터(12) 상의 웨이퍼(W)에 대향하도록 배치되어 있다.
또한, 처리 가스 공급부(28)는, 도 3에 도시된 바와 같이, 동심원 형상으로 배치된 서로 직경이 다른 복수의 원형 파이프부(28a)와, 각 원형 파이프부(28a)끼 리를 접속하는 복수의 접속 파이프부(28b)와, 최외주의 원형 파이프부(28a) 및 처리 용기(11)의 측벽을 접속하여 원형 파이프부(28a) 및 접속 파이프부(28b)를 지지하는 지지 파이프부(28c)를 구비한다.
원형 파이프부(28a), 접속 파이프부(28b) 및 지지 파이프부(28c)는 단면이 관상을 나타내고, 이들 내부에는 처리 가스 확산 통로(29)가 형성되어 있다. 상기 처리 가스 확산 통로(29)는, 각 원형 파이프부(28a)의 하면에 설치된 복수의 가스 구멍(30)에 의해, 처리 가스 공급부(28) 및 서셉터(12) 사이의 처리 공간(S2)과 연통한다. 또한, 처리 가스 확산 통로(29)는 처리 가스 도입관(31)을 통해 다른 외부 처리 가스 공급 장치(도시되지 않음)에 접속되어 있다. 처리 가스 도입관(31)은 처리 가스 확산 통로(29)에 처리 가스(G1)를 도입한다. 각 가스 구멍(30)은 처리 가스 확산 통로(29)에 도입된 처리 가스(G1)를 처리 공간(S2)에 공급한다.
한편, 기판 처리 장치(10)는 처리 가스 공급부(28)를 갖고 있지 않을 수도 있다. 이 경우, 링 부재(14)가 가스 구멍을 갖추어 처리 공간(S1, S2)에 처리 가스를 공급할 수도 있다.
또한, 기판 처리 장치(10)는, 처리 용기(11)의 하부에서 개구하는 배기 포트(32)를 구비한다. 배기 포트(32)는 APC(Automatic Pressure Control) 밸브(도시하지 않음)를 통해 TMP(Turbo Molecular Pump)나 DP(Dry Pump)(모두 도시하지 않음)에 접속된다. TMP나 DP는 처리 용기(11) 내의 가스 등을 배기하고, APC 밸브는 처리 공간(S1, S2)의 압력을 제어한다.
또한, 기판 처리 장치(10)에서는, 서셉터(12)에 고주파 전원(33)이 정합 기(Matcher)(34)를 통해 접속되어 있고, 당해 고주파 전원(33)은 고주파 전력을 서셉터(12)에 공급한다. 이에 의해, 서셉터(12)는 고주파 전극으로서 기능한다. 또한, 정합기(34)는, 서셉터(12)로부터의 고주파 전력의 반사를 저감하여 고주파 전력의 서셉터(12)에의 공급 효율을 최대로 한다. 고주파 전원(33)으로부터의 고주파 전류는 서셉터(12)를 통해서 처리 공간(S1, S2)에 공급된다.
한편, 마이크로파 투과창(13) 및 처리 가스 공급부(28) 사이의 거리(L1)(즉, 처리 공간(S1)의 두께)는 35㎜이며, 처리 가스 공급부(28) 및 서셉터(12) 사이의 거리(L2)(즉, 처리 공간(S2)의 두께)는 100㎜이다. 또한, 처리 가스 공급부(28)가 공급하는 처리 가스(G1)는 브롬화수소(HBr) 가스, 플루오로카본(CF계) 가스, 염소(Cl2) 가스, 불화수소(HF) 가스, 산소(O2) 가스, 수소(H2) 가스, 질소(N2) 가스, 희 가스, 예컨대 아르곤(Ar) 가스나 헬륨(He) 가스로부터 선택된 단독 가스 또는 혼합 가스에 해당한다.
기판 처리 장치(10)에서는, 처리 공간(S1, S2)의 압력이 원하는 압력으로 제어되고, 처리 가스 공급부(28)로부터 처리 공간(S2)에 처리 가스(G1)가 공급된다. 이어서, 서셉터(12)를 통해 처리 공간(S1, S2)에 고주파 전류가 공급되는 동시에, 래디얼 라인 슬롯 안테나(19)는 슬롯판(20)으로부터 마이크로파를 방사한다. 당해 방사된 마이크로파는 마이크로파 투과창(13)을 통해 처리 공간(S1, S2)에 방사되어 마이크로파 전계를 형성한다. 당해 마이크로파 전계는 처리 공간(S2)에 공급된 처리 가스(G1)를 여기하여 플라즈마를 발생시킨다. 이 때, 주파수가 높은 마이크로 파에 의해서 처리 가스(G1)가 여기되기 때문에, 고밀도의 플라즈마를 얻을 수 있다. 처리 가스(G1)의 플라즈마는 서셉터(12) 상의 웨이퍼(W)에 에칭 처리를 실시한다.
래디얼 라인 슬롯 안테나(19)에서는 외부의 마이크로파원으로부터 공급된 마이크로파가 안테나 유전체판(21) 및 슬롯판(20) 사이에서 균일하게 확산되기 때문에, 슬롯판(20)은 그 표면으로부터 균일하게 마이크로파를 방사한다. 따라서, 처리 공간(S2)에서는 균일한 마이크로파 전계가 형성되고, 처리 공간(S2)에 있어서 플라즈마는 균일하게 분포된다. 그 결과, 웨이퍼(W)의 표면에 균일하게 에칭 처리를 실시할 수 있어, 처리의 균일성(Uniformity)을 확보할 수 있다.
기판 처리 장치(10)에서는, 서셉터(12)로부터 떨어진 처리 가스 공급부(28)의 근방에 있어서 처리 가스(G1)를 여기하여 플라즈마를 발생시킨다. 즉, 웨이퍼(W)로부터 떨어진 공간에서만 플라즈마가 발생하기 때문에, 웨이퍼(W)는 플라즈마에 직접 노출되는 일이 없고, 또한 플라즈마가 웨이퍼(W)에 도달했을 때에는 플라즈마의 전자온도가 내려간다. 그 결과, 웨이퍼(W) 상의 반도체 디바이스의 구조를 파괴하는 일이 없다. 또한, 웨이퍼(W)의 근방에 있어서 처리 가스(G1)의 재해리를 막을 수 있기 때문에, 웨이퍼(W)를 오염시키는 일도 없다(예컨대, "山中, 阿刀田, 「대구경·고밀도 플라즈마 처리 장치의 개발」로써 산학관연휴공로자 표창 내각총리대신상을 수상", [online], 2003년 6월 9일, 신에너지·산업기술종합개발기구, [2006년 5월 22일 검색], 인터넷 <http://www.nedo.go.jp/informations/press/150609_1/150609_1.html>참조).
상술한 기판 처리 장치(10)에서는, 처리 가스(G1)의 여기시, 주파수가 높은 마이크로파를 이용하기 때문에, 처리 가스(G1)에 효율적으로 에너지를 전달할 수 있다. 그 결과, 처리 가스(G1)는 여기하기 쉬워지고, 고압 환경 하에서도 플라즈마를 발생시킬 수 있다. 따라서, 처리 공간(S1, S2)의 압력을 극단적으로 저하시키는 일없이, 웨이퍼(W)에 에칭 처리를 실시할 수 있다.
도 4는, 도 1의 기판 처리 장치에 있어서 에칭 처리가 실시되는 웨이퍼의 구성을 나타내는 단면도이다.
도 4에 있어서, 반도체 디바이스용 웨이퍼(W)는, 실리콘으로 이루어진 실리콘 기재(35)와, 당해 실리콘 기재(35) 상에 형성된 막 두께가 1.5㎚인 게이트 산화막(36)과, 당해 게이트 산화막(36) 상에 형성된 막 두께가 150㎚인 폴리 실리콘막(37)과, 당해 폴리 실리콘막(37) 상에 형성된 반사 방지막(38)과, 당해 반사 방지막(38) 상에 형성된 레지스트막(39)(마스크막)을 구비한다. 이 웨이퍼(W)에서는, 반사 방지막(38) 및 레지스트막(39)이 소정의 패턴에 따라서 형성되고, 폴리 실리콘막(37)을 노출시키는 개구부(40)를 소정의 위치에 갖는다.
실리콘 기재(35)는 실리콘으로 이루어진 원판상의 박판이며, 열 산화 처리가 실시되어 표면에 게이트 산화막(36)이 형성된다. 게이트 산화막(36)은 산화규소(SiO2)로 이루어지고, 절연막으로서 기능한다. 폴리 실리콘막(37)은 다결정 실리콘으로 이루어지고, 성막 처리에 의해서 형성된다. 한편, 폴리 실리콘막(37)에는 아무것도 도핑되어 있지 않다.
반사 방지막(38)은 임의의 특정한 파장의 광, 예컨대 레지스트막(39)을 향해 조사되는 ArF 엑시머 레이저광을 흡수하는 색소를 포함하는 고분자 수지로 이루어지고, 레지스트막(39)을 투과한 ArF 엑시머 레이저광이 폴리 실리콘막(37)에 의해서 반사되어 다시 레지스트막(39)에 도달하는 것을 방지한다. 레지스트막(39)은 포지티브형의 감광성 수지로 이루어지고, ArF 엑시머 레이저광에 조사되면 알칼리 가용성으로 변질된다.
웨이퍼(W)에서는, 반사 방지막(38)이 도포 처리 등에 의해 형성된 후, 레지스트막(39)이 스핀 코터(도시하지 않음)를 이용하여 형성된다. 또한, 소정의 패턴으로 반전하는 패턴에 대응한 ArF 엑시머 레이저광이 스텝퍼(도시하지 않음)에 의해서 레지스트막(39)에 조사되어, 당해 레지스트막(39)의 조사된 부분이 알칼리 가용성으로 변질된다. 그 후, 레지스트막(39)에 강알칼리성의 현상액이 적하되어 알칼리 가용성으로 변질된 부분이 제거된다. 이에 의해, 레지스트막(39)으로부터 소정의 패턴으로 반전되는 패턴에 대응한 부분이 제거되기 때문에, 웨이퍼(W) 상에는 소정의 패턴, 예컨대 게이트 전극의 옆(脇)에 대응하는 위치에 개구부(40)를 갖는 레지스트막(39)이 남는다. 한편, 반사 방지막(38)도 레지스트막(39)을 마스크로 하여 에칭에 의해 개구부(40)가 형성된다.
다음으로, 본 실시형태에 따른 에칭 방법에 대하여 설명한다.
도 5는, 본 실시형태에 따른 에칭 방법으로서의 반도체 디바이스의 게이트 구조를 얻기 위한 에칭 방법을 나타내는 공정도이다.
도 5에 있어서, 우선, 웨이퍼(W)를 기판 처리 장치(10)의 처리 용기(11) 내 에 반입하여 서셉터(12)의 상면에 흡착 유지한다(도 5(A)).
다음으로, 처리 공간(S1, S2)의 압력을 4.0Pa(30mTorr)로 설정하고, 처리 가스 공급부(28)로부터 처리 공간(S2)으로 HBr 가스, O2 가스 및 Ar 가스를 각각 소정의 유량으로 공급한다. 또한, 래디얼 라인 슬롯 안테나(19)에 2.45GHz의 마이크로파를 공급하는 동시에, 서셉터(12)에 400KHz의 고주파 전력을 공급한다. 이 때, HBr 가스 등이 슬롯판(20)으로부터 방사된 마이크로파에 의해서 플라즈마로 되어, 양이온이나 라디칼이 발생한다. 이들 양이온이나 라디칼은 개구부(40)에 의해 노출되어 있는 폴리 실리콘막(37)의 부분과 충돌·반응하여, 당해 부분을 에칭한다(제 1 에칭 스텝). 당해 부분의 폴리 실리콘막(37)은 폴리 실리콘막(37)이 게이트 산화막(36) 상에 약간 남을 정도까지 에칭된다(도 5(B)).
다음으로, 처리 공간(S1, S2)의 압력을 66.7Pa(500mTorr)로 설정하고, 처리 공간(S2)으로 HBr 가스 및 He 가스를 각각 소정의 유량으로 공급한다. 또한, 래디얼 라인 슬롯 안테나(19)에는 2.45GHz의 마이크로파를 그대로 공급하는 동시에, 서셉터(12)에 400KHz의 고주파 전력을 60W로 공급한다. 이 때, HBr 가스 등이 슬롯판(20)으로부터 방사된 마이크로파에 의해서 플라즈마로 되어, 양이온이나 라디칼이 발생한다. 이들 양이온이나 라디칼은 게이트 산화막(36) 상에 약간 남겨진 폴리 실리콘막(37)(이하, 「잔류 폴리 실리콘막」이라고 한다)과 충돌·반응하여, 잔류 폴리 실리콘막을 에칭하여 완전히 제거한다(제 2 에칭 스텝)(도 5(C)). 한편, 잔류 폴리 실리콘막의 에칭은 104초 동안에 걸쳐 행해진다.
상기 잔류 폴리 실리콘막의 에칭시, 분위기의 압력이 66.7Pa로 높게 설정되어 있다. 압력이 높으면 플라즈마 이온의 에너지가 저하되어 스퍼터링력이 저하된다. 또한, 산화규소는 폴리 실리콘보다 스퍼터링되기 어렵기 때문에, 플라즈마의 스퍼터링력이 저하되면, 폴리 실리콘의 에칭 속도(이하, 「에칭률」이라고 한다)는 조금밖에 저하되지 않는 한편, 산화규소의 에칭률은 대폭 저하된다. 그 결과, 산소 플라즈마를 이용하는 일 없이 게이트 산화막(36)에 대한 폴리 실리콘막(37)의 선택비를 크게 할 수 있다. 또한, 폴리 실리콘막(37)을 완전히 제거할 때에, 산소 가스를 이용할 필요가 없기 때문에, 게이트 산화막(36) 아래의 실리콘 기재(35)의 일부가 산화되는 것을 방지할 수 있다.
다음으로, 웨이퍼(W)를 기판 처리 장치(10)의 처리 용기(11)로부터 반출하여 웨트 에칭 장치의 처리 용기(도시하지 않음)에 반입하고, 폴리 실리콘막(37)이 제거되어 노출된 게이트 산화막(36)의 부분을 약액 등에 의해 웨트 에칭한다(제 3 에칭 스텝). 당해 부분의 게이트 산화막(36)은 실리콘 기재(35)가 노출될 때까지 에칭된다(도 5(D)).
다음으로, 웨이퍼(W)를 웨트 에칭 장치의 처리 용기로부터 반출하여 애싱 장치의 처리 용기(도시하지 않음)에 반입한다. 웨이퍼(W)의 반입 후, 애싱 장치의 처리 용기내로 O2 가스 및 고주파 전류를 공급한다. 이에 의해, O2 가스를 플라즈마로 하여, 당해 플라즈마에 의해서 레지스트막(39) 및 반사 방지막(38)을 제거한다. 레지스트막(39) 및 반사 방지막(38)을 폴리 실리콘막(37)이 노출될 때까지 제 거하고(도 5(E)), 그 후 본 처리를 종료한다.
본 실시형태에 따른 에칭 방법에 의하면, 개구부(40)에 의해 노출되어 있는 폴리 실리콘막(37)의 부분이 당해 폴리 실리콘막(37)의 일부를 남기도록 에칭되고, 잔류 폴리 실리콘막이, 압력이 66.7Pa인 분위기 하에서, HBr 가스 및 He 가스로 이루어지는 처리 가스, 즉 산소 가스를 포함하지 않는 처리 가스로부터 발생한 플라즈마를 이용하여 에칭된다. 압력이 높으면 플라즈마의 스퍼터링력이 저하되기 때문에, 스퍼터링되기 어려운 게이트 산화막(36)의 에칭률은 대폭 저하된다. 따라서, 게이트 산화막(36)에 대한 폴리 실리콘막(37)의 선택비를 크게 할 수 있다. 또한, 산소 가스를 이용할 필요가 없기 때문에 게이트 산화막(36) 아래의 실리콘 기재(35)의 일부가 산화되는 일이 없다. 그 결과, 게이트 산화막(36)의 에칭시에 실리콘 기재(35)의 일부가 제거되는 일이 없이, 리세스의 발생을 억제할 수 있다.
상술한 본 실시형태에 따른 에칭 방법에서는, 폴리 실리콘막(37)의 일부를 남기도록 에칭할 때, HBr 가스로부터 발생한 플라즈마를 이용하여 폴리 실리콘막(37)을 에칭한다. HBr 가스로부터 발생한 플라즈마는 폴리 실리콘막(37)을 효율적으로 에칭할 수 있다. 또한, HBr 가스 및 He 가스로 이루어진 혼합 가스를 이용하여 잔류 폴리 실리콘막을 에칭한다. HBr 가스로부터 발생한 플라즈마는 잔류 폴리 실리콘막을 효율적으로 에칭할 수 있다. 따라서, 쓰루풋을 향상시킬 수 있다.
또한, 상술한 본 실시형태에 따른 에칭 방법에서는, 잔류 폴리 실리콘막의 에칭이 104초 동안에 걸쳐 실시되었지만, 에칭 시간은 이에 한정되지 않는다. 쓰루풋 및 게이트 산화막(36)의 에칭 억제의 관점에서는 잔류 폴리 실리콘막의 에칭 시간은 짧은 것이 바람직하지만, 특히 10초 내지 180초 사이인 것이 바람직하다.
또한, 상술한 본 실시형태에 따른 에칭 방법에서는, 잔류 폴리 실리콘막의 에칭에 있어서 서셉터(12)로 공급되는 고주파 전력의 크기는 60W이었으나, 공급되는 고주파 전력의 크기는 이에 한정되지 않고, 처리 공간(S1, S2)의 압력에 따라 설정된다. 처리 공간(S1, S2)의 압력이 낮을수록 플라즈마의 스퍼터링력이 강해지는 한편, 공급되는 고주파 전력의 크기가 작을수록 플라즈마의 스퍼터링력은 약해진다. 따라서, 게이트 산화막(36)의 에칭 억제의 관점에서는, 처리 공간(S1, S2)의 압력이 낮아지면, 공급되는 고주파 전력의 크기를 작게 하는 것이 바람직하고, 구체적으로는 처리 공간(S1, S2)의 압력이 13.3Pa(100mTorr)이면, 공급되는 고주파 전력의 크기는 30W인 것이 바람직하다.
또한, 상술한 본 실시형태에 따른 에칭 방법에서는, 잔류 폴리 실리콘막의 에칭시, HBr 가스 및 He 가스로 이루어진 처리 가스를 이용했으나, 처리 가스는 이에 한정되지 않고, HBr 가스만으로 이루어진 처리 가스일 수도 있고, 또한 He 가스 대신 다른 불활성 가스, 예컨대 희 가스(Ar 가스)를 사용할 수도 있다.
상술한 본 실시형태에 따른 에칭 방법에서는, 폴리 실리콘막(37)의 일부를 남기도록 에칭할 때, HBr 가스 및 불활성 가스의 혼합 가스를 처리 가스로서 이용하지만, 처리 가스는 이에 한정되지 않는다. HBr 가스 대신에 Cl2 가스를 사용할 수도 있다.
상술한 본 실시형태에 따른 에칭 방법에서는, 게이트 산화막(36), 레지스트 막(39) 및 반사 방지막(38)은 웨트 에칭 장치나 애싱 장치의 처리 용기 내에서 에칭되지만, 게이트 산화막(36), 레지스트막(39) 및 반사 방지막(38)을 기판 처리 장치(10)의 처리 용기(11) 내에서 에칭할 수도 있다.
또한, 상술한 본 실시형태에 따른 에칭 방법에서는, 잔류 폴리 실리콘막의 에칭시, 서셉터(12)에 400KHz의 고주파 전력을 공급했지만, 더욱 높은 주파수의 고주파 전력을 공급할 수도 있으며, 구체적으로는 13.56MHz의 고주파 전력을 공급할 수도 있다. 플라즈마 중의 양이온 등은 높은 주파수의 전압 변동에 추종할 수 없다. 따라서, 서셉터(12)에 높은 주파수의 고주파 전력을 공급하면, 플라즈마의 스퍼터링력을 보다 저하시킬 수 있다.
또한, 본 발명의 목적은, 상술한 실시형태의 기능을 발현하는 소프트 웨어의 프로그램 코드를 기억한 기억 매체를, 시스템 또는 장치에 공급하고, 그 시스템 또는 장치의 컴퓨터(또는 CPU나 MPU 등)가 기억 매체에 격납된 프로그램 코드를 읽어내어 실행함으로써 달성된다.
이 경우, 기억 매체로부터 읽혀진 프로그램 코드 자체가 상술한 실시형태의 기능을 실현하게 되고, 이 프로그램 코드 및 당해 프로그램 코드를 기억한 기억 매체는 본 발명을 구성하게 된다.
또한, 프로그램 코드를 공급하기 위한 기억 매체로서는, 예컨대 플로피(등록상표) 디스크, 하드 디스크, 광자기 디스크, CD-ROM, CD-R, CD-RW, DVD-ROM, DVD-RAM, DVD-RW, DVD+RW 등의 광디스크, 자기 테이프, 비휘발성 메모리 카드, ROM 등을 이용할 수 있다. 또는, 프로그램 코드를 네트워크를 통해 다운로드할 수도 있 다.
또한, 컴퓨터가 읽어낸 프로그램 코드를 실행함으로써, 상술한 실시형태의 기능이 실현될 뿐만 아니라 이 프로그램 코드의 지시에 따라 컴퓨터 상에서 가동하고 있는 OS(오퍼레이팅 시스템) 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 따라 상술한 실시형태의 기능이 실현되는 경우도 포함된다.
또한, 기억 매체로부터 읽혀진 프로그램 코드가 컴퓨터에 삽입된 기능 확장 보드나 컴퓨터에 접속된 기능 확장 유닛에 갖춰진 메모리에 기입된 후, 그 프로그램 코드의 지시에 따라 그 확장 기능을 확장 보드나 확장 유닛에 갖춰진 CPU 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 따라 상술한 실시형태의 기능이 실현되는 경우도 포함된다.
실시예
다음으로, 본 발명의 실시예를 구체적으로 설명한다.
우선, 처리 공간(S1, S2)의 압력 및 처리 가스의 성분(O2 가스의 유무)이 리세스의 발생에 주는 영향을 검토하였다.
실시예 1
우선, 도 4의 웨이퍼(W)를 준비하고, 당해 웨이퍼(W)를 기판 처리 장치(10)의 처리 용기(11)에 반입하고, 처리 가스(G1)로서 HBr 가스, O2 가스 및 Ar 가스를 처리 공간(S2)에 공급하고, 처리 공간(S1, S2)의 압력을 4.0Pa로 설정하고, 래디얼 라인 슬롯 안테나(19)에 2.45GHz의 마이크로파를 공급하는 동시에, 서셉터(12)에 400KHz의 고주파 전력을 공급하여 개구부(40)에 의해 노출되어 있는 폴리 실리콘막(37)의 부분을 당해 부분이 게이트 산화막(36) 상에 약간 남을 정도까지 에칭했다. 또한, 처리 공간(S2)으로 HBr 가스 및 He 가스를 공급하고, 처리 공간(S1, S2)의 압력을 66.7Pa로 설정하여 HBr 가스 등으로부터 발생한 플라즈마에 의해 잔류 폴리 실리콘막을 에칭했다. 이 때, 잔류 폴리 실리콘막이 완전히 제거되는 한편, 게이트 산화막(36)이 거의 에칭되어 있지 않는 것이 확인되었다.
그리고, 웨이퍼(W)를 웨트 에칭 장치의 처리 용기에 반입하고, 잔류 폴리 실리콘막이 완전히 제거됨에 따라 노출된 게이트 산화막(36)을 에칭하고, 이어서 애싱 장치에서 반사 방지막(38) 및 레지스트막(39)을 제거했다. 그 후, 웨이퍼(W)의 게이트를 관찰한 바, 실리콘 기재(35)에 리세스가 거의 발생하지 않는 것이 확인되었다(도 6(A) 참조).
또한, 게이트에 있어서 게이트 산화막(36)의 형상이 약간 아래로 퍼져 있는 것도 확인되었다. 게이트 산화막(36)의 형상이 아래로 퍼져 있게 된 것은, 처리 공간(S1, S2)의 압력이 비교적 높게 설정되었기 때문에, 폴리 실리콘막(37)의 에칭시, 플라즈마의 스퍼터링력이 약해져, 게이트의 모서리에 대응하는 폴리 실리콘막(37)이 에칭되지 않고 잔류하여, 당해 잔류 부분이, 게이트 산화막(36)의 에칭에 있어서, 당해 게이트 산화막(36)을 마스킹했기 때문이라고 생각되었다.
실리콘 기재(35)에서의 리세스의 발생을 완전히 배제할 수 없었던 이유는, 잔류 폴리 실리콘막의 에칭 중에 처리 용기(11)의 산화물로부터 구성된 구성 부품 으로부터, O2 가스가 방출되어 실리콘 기재(35)에 도달했기 때문이고, 또한 게이트 산화막(36) 중의 산소 원자가 녹 온(knock on) 현상에 의해서 하층의 실리콘 기재(35)에 도달했기 때문이라고 생각되었다.
비교예 1
우선, 실시예 1과 같은 조건으로 개구부(40)에 의해서 노출되어 있는 폴리 실리콘막(37)의 부분을 당해 부분이 게이트 산화막(36) 상에 약간 남을 정도까지 에칭했다. 또한, 처리 공간(S1, S2)의 압력을 13.3Pa로 설정하고, 처리 공간(S2)에 HBr 가스 및 O2 가스를 공급하고, HBr 가스 등으로부터 발생한 플라즈마에 의해서 잔류 폴리 실리콘막을 에칭했다. 그리고, 잔류 폴리 실리콘막이 완전히 제거됨에 따라 노출된 게이트 산화막(36), 계속해서 반사 방지막(38) 및 레지스트막(39)을 제거했다. 그 후, 웨이퍼(W)의 게이트를 관찰한 바, 실리콘 기재(35)에 깊이가 5.05㎚인 리세스(41)가 발생하여 있는 것이 확인되었다(도 6(B) 참조). 또한, 게이트에 있어서 게이트 산화막(36)의 형상이 아래로 퍼져 있지 않은 것도 확인되었다.
이상으로부터, 잔류 폴리 실리콘막의 에칭시, 처리 공간(S1, S2)의 압력을 비교적 높게 설정하면, 구체적으로는 66.7Pa로 설정하면 플라즈마의 스퍼터링력이 극단적으로 약해져, 게이트 산화막(36)의 에칭률이 극단적으로 작아지고, 게이트 산화막(36)에 대한 폴리 실리콘막(37)의 선택비를 확실히 크게 할 수 있다는 것을 알았다. 또한, O2 가스를 이용하는 일 없이, 잔류 폴리 실리콘막을 에칭하면, 실리 콘 기재(35)에서의 리세스의 발생을 억제할 수 있다는 것을 알았다.
다음으로, 처리 공간(S1, S2)의 압력이 실리콘 기재(35)에 대한 이온 도핑에 주는 영향에 대하여 검토했다.
실시예 2
우선, 실시예 1과 같은 조건으로 개구부(40)에 의해서 노출되어 있는 폴리 실리콘막(37)의 부분을 당해 부분이 게이트 산화막(36) 상에 약간 남을 정도까지 에칭했다. 또한, 처리 공간(S1, S2)의 압력을 33.3Pa로 설정한 것 외에는 실시예 1과 같은 조건으로 잔류 폴리 실리콘막을 에칭했다.
그리고, 잔류 폴리 실리콘막이 완전히 제거됨에 따라, 노출된 게이트 산화막(36), 계속해서 반사 방지막(38) 및 레지스트막(39)을 제거했다. 그 후, 웨이퍼(W)의 게이트를 관찰한 바, 실리콘 기재(35)에 리세스가 약간 발생하여 있지만, 당해 리세스의 깊이는 실리콘 기재(35)에 대한 이온 도핑에 영향을 주지 않는 깊이의 한계인 것이 확인되었다(도 7(A) 참조). 또한, 게이트에 있어서 게이트 산화막(36)의 형상이 아래로 퍼져 있지 않은 것도 확인되었다.
실시예 3
우선, 실시예 1과 같은 조건으로 개구부(40)에 의해서 노출되어 있는 폴리 실리콘막(37)의 부분을 당해 부분이 게이트 산화막(36) 상에 약간 남을 정도까지 에칭했다. 또한, 처리 공간(S1, S2)의 압력을 93.3Pa(700mTorr)로 설정한 것 외에는 실시예 1과 같은 조건으로 잔류 폴리 실리콘막을 에칭했다.
그리고, 잔류 폴리 실리콘막이 완전히 제거됨에 따라 노출된 게이트 산화 막(36), 계속해서 반사 방지막(38) 및 레지스트막(39)을 제거했다. 그 후, 웨이퍼(W)의 게이트를 관찰한 바, 실리콘 기재(35)에 리세스가 전혀 발생하지 않고 있지만, 게이트에 있어서 게이트 산화막(36)의 형상이 아래로 퍼져 있고, 그 아래로 퍼져 있는 크기는 실리콘 기재(35)에 대한 이온 도핑에 영향을 주지 않는 아래로 퍼진 것의 한계인 것이 확인되었다(도 7(B)).
한편, 실시예 3에 있어서 처리 공간(S1, S2)의 압력은 잔류 폴리 실리콘막의 에칭에 있어서 93.3Pa로 설정되었다.
이상으로부터, 실리콘 기재(35)에 대한 이온 도핑에 영향을 주지 않는 처리 공간(S1, S2)의 압력은 33.3Pa 내지 93.3Pa인 것을 알았다.
실시예 4
우선, 실시예 1과 같은 조건으로 개구부(40)에 의해 노출되어 있는 폴리 실리콘막(37)의 부분을 당해 부분이 게이트 산화막(36) 상에 약간 남을 정도까지 에칭했다. 또한, 처리 공간(S1, S2)의 압력을 40.0Pa로 설정한 것 외에는 실시예 1과 같은 조건으로 잔류 폴리 실리콘막을 에칭했다.
그리고, 잔류 폴리 실리콘막이 완전히 제거됨에 따라 노출된 게이트 산화막(36), 계속해서 반사 방지막(38) 및 레지스트막(39)을 제거했다. 그 후, 게이트 산화막(36)의 상태를 관찰한 바, 게이트 산화막(36)에 균열의 발생이 없는 것을 확인했다. 이는, 압력이 40.0Pa 이상이면 플라즈마의 스퍼터링력이 극단적으로 약해져, 게이트 산화막(36)에 대한 폴리 실리콘막(37)의 선택비를 확실히 크게 할 수 있기 때문으로 추찰된다.
실시예 5
우선, 실시예 1과 같은 조건으로 개구부(40)에 의해 노출되어 있는 폴리 실리콘막(37)의 부분을 당해 부분이 게이트 산화막(36) 상에 약간 남을 정도까지 에칭한 샘플을 몇 개 준비했다. 또한, 처리 공간(S1, S2)의 압력을 샘플마다 다르도록 설정하고(구체적으로는 80.0Pa를 중심으로 몇 개의 압력으로 설정했다), 이들 샘플에 대하여 잔류 폴리 실리콘막을 에칭했다.
그 후, 게이트에서의 게이트 산화막(36)을 관찰한 바, 처리 공간(S1, S2)의 압력 80.0Pa를 경계로, 상기 압력이 높아지면 급격히 아래로 퍼져 있는 형상이 발달하여 있는 것이 확인되었다.
이상의 실시예 4 및 5로부터 처리 공간(S1, S2)의 압력은 40.0Pa 내지 80.0Pa로 설정하는 것이 보다 바람직한 것을 알았다.
도 1은 본 발명의 실시형태에 따른 에칭 방법을 실행하는 기판 처리 장치의 개략 구성을 나타내는 단면도이다.
도 2는 도 1에서의 슬롯판의 평면도이다.
도 3은 도 1에서의 처리 가스 공급부를 아래쪽에서 보았을 때의 평면도이다.
도 4는 도 1의 기판 처리 장치에 있어서 에칭 처리가 실시되는 웨이퍼의 구성을 나타내는 단면도이다.
도 5는 본 실시형태에 따른 에칭 방법으로서의 반도체 디바이스의 게이트 구조를 얻기 위한 에칭 방법을 나타내는 공정도이다.
도 6은 에칭에 의해 수득된 웨이퍼에서의 게이트의 구조를 나타내는 단면도 로, (A)는 잔류 폴리 실리콘막의 에칭시에 처리 공간의 압력을 66.7Pa로 설정하고 또한 처리 공간에 HBr 가스 및 He 가스를 공급했을 때에 수득된 게이트의 구조 이며, (B)는 잔류 폴리 실리콘막의 에칭시에 처리 공간의 압력을 13.3Pa로 설정하고 또한 처리 공간에 HBr 가스 및 O2 가스를 공급했을 때에 수득된 게이트의 구조이다.
도 7은 잔류 폴리 실리콘막의 에칭시에 처리 공간에 HBr 가스 및 He 가스를 공급했을 때에 수득된 웨이퍼에서의 게이트의 구조를 나타내는 단면도로, (A)는 처리 공간의 압력을 13.3Pa로 설정했을 때에 수득된 게이트의 구조이며, (B)는 처리 공간의 압력을 93.3Pa로 설정했을 때에 수득된 게이트의 구조이다.
도 8은 게이트 구조를 얻기 위한 종래의 에칭 방법을 나타내는 공정도이다. 도면의 주요 부분에 대한 부호의 설명
G1 처리 가스
S1, S2 처리 공간
W 웨이퍼
10 기판 처리 장치
11 처리 용기
12 서셉터
13 마이크로파 투과창
14 링 부재
19 래디얼 라인 슬롯 안테나
20 슬롯판
21 안테나 유전체판
22 지파판
24 동축 도파관
25a, 25b 슬롯
28 처리 가스 공급부
33 고주파 전원

Claims (6)

  1. 실리콘 기재 상에 적어도 실리콘 산화막, 폴리 실리콘막 및 개구부를 갖는 마스크막이 순서대로 형성된 기판의 에칭 방법으로서,
    상기 개구부에 대응하는 상기 폴리 실리콘막을 당해 폴리 실리콘막의 일부를 남기도록 에칭하는 제 1 에칭 스텝과,
    상기 남겨진 폴리 실리콘막을, 산소 가스를 포함하지 않는 처리 가스로부터 발생한 플라즈마를 이용하여 에칭하는 제 2 에칭 스텝을 갖고,
    상기 제 2 에칭 스텝에서는, 압력이 33.3Pa 내지 93.3Pa인 분위기 하에서 상기 남겨진 폴리 실리콘막을 에칭하는 것을 특징으로 하는 에칭 방법.
  2. 제 1 항에 있어서,
    상기 제 2 에칭 스텝에서는, 압력이 40.0Pa 내지 80.0Pa인 분위기 하에서 상기 남겨진 폴리 실리콘막을 에칭하는 것을 특징으로 하는 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산소 가스를 포함하지 않는 처리 가스는, 브롬화수소 가스 및 불활성 가스의 혼합 가스인 것을 특징으로 하는 에칭 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 에칭 스텝에서는, 브롬화수소 가스, 플루오로카본 가스 또는 염소 가스로부터 발생한 플라즈마를 이용하여 상기 폴리 실리콘막을 에칭하는 것을 특징으로 하는 에칭 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 산화막을 에칭하는 제 3 에칭 스텝을 갖는 것을 특징으로 하는 에칭 방법.
  6. 실리콘 기재 상에 적어도 실리콘 산화막, 폴리 실리콘막 및 개구부를 갖는 마스크막이 순서대로 형성된 기판으로부터 반도체 디바이스를 제조하는 반도체 디바이스의 제조 방법으로서,
    상기 개구부에 대응하는 상기 폴리 실리콘막을 당해 폴리 실리콘막의 일부를 남기도록 에칭하는 제 1 에칭 스텝과,
    상기 남겨진 폴리 실리콘막을, 산소 가스를 포함하지 않는 처리 가스로부터 발생한 플라즈마를 이용하여 에칭하는 제 2 에칭 스텝을 갖고,
    상기 제 2 에칭 스텝에서는, 압력이 33.3Pa 내지 93.3Pa인 분위기 하에서 상기 남겨진 폴리 실리콘막을 에칭하는 것을 특징으로 하는 제조 방법.
KR1020070097476A 2006-09-28 2007-09-27 에칭 방법 및 반도체 디바이스의 제조 방법 KR100931427B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00265148 2006-09-28
JP2006265148A JP4801553B2 (ja) 2006-09-28 2006-09-28 エッチング方法及び半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
KR20080029856A true KR20080029856A (ko) 2008-04-03
KR100931427B1 KR100931427B1 (ko) 2009-12-11

Family

ID=38938287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070097476A KR100931427B1 (ko) 2006-09-28 2007-09-27 에칭 방법 및 반도체 디바이스의 제조 방법

Country Status (6)

Country Link
US (1) US20080261406A1 (ko)
EP (1) EP1906439B1 (ko)
JP (1) JP4801553B2 (ko)
KR (1) KR100931427B1 (ko)
CN (1) CN101154582B (ko)
TW (1) TWI463563B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302181A (ja) * 2008-06-11 2009-12-24 Tokyo Electron Ltd プラズマエッチング処理方法およびプラズマエッチング処理装置
CN101752207B (zh) * 2008-12-02 2011-11-09 中芯国际集成电路制造(上海)有限公司 消除干法刻蚀中溴化氢浓缩残留方法
JP4968861B2 (ja) * 2009-03-19 2012-07-04 東京エレクトロン株式会社 基板のエッチング方法及びシステム
KR101386552B1 (ko) * 2009-08-20 2014-04-17 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 방법과 플라즈마 에칭 처리 장치 및 방법
US8809199B2 (en) * 2011-02-12 2014-08-19 Tokyo Electron Limited Method of etching features in silicon nitride films
CN104900515B (zh) * 2014-03-07 2019-04-12 无锡华润上华科技有限公司 一种半导体器件蚀刻方法及半导体器件形成方法
JP6489483B2 (ja) * 2016-03-09 2019-03-27 パナソニックＩｐマネジメント株式会社 プラズマ処理方法
CN107492485B (zh) * 2016-06-13 2020-03-06 北大方正集团有限公司 半导体器件的制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4502915B1 (en) * 1984-01-23 1998-11-03 Texas Instruments Inc Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue
US5201993A (en) * 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
US5242536A (en) * 1990-12-20 1993-09-07 Lsi Logic Corporation Anisotropic polysilicon etching process
JP2574094B2 (ja) * 1992-02-27 1997-01-22 株式会社日本製鋼所 エッチング方法
JPH09260349A (ja) * 1996-01-12 1997-10-03 Nec Corp 半導体装置の製造方法
JPH09270420A (ja) * 1996-03-29 1997-10-14 Nippon Steel Corp 半導体装置の製造方法
JP3165047B2 (ja) * 1996-12-12 2001-05-14 日本電気株式会社 ポリサイド膜のドライエッチング方法
CN1287430C (zh) * 2001-06-15 2006-11-29 东京毅力科创株式会社 干蚀刻方法
US6759340B2 (en) * 2002-05-09 2004-07-06 Padmapani C. Nallan Method of etching a trench in a silicon-on-insulator (SOI) structure
KR20040036802A (ko) * 2002-10-24 2004-05-03 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법

Also Published As

Publication number Publication date
JP2008085165A (ja) 2008-04-10
US20080261406A1 (en) 2008-10-23
TWI463563B (zh) 2014-12-01
EP1906439A3 (en) 2008-04-30
CN101154582A (zh) 2008-04-02
CN101154582B (zh) 2010-06-09
EP1906439B1 (en) 2015-02-25
EP1906439A2 (en) 2008-04-02
JP4801553B2 (ja) 2011-10-26
TW200826188A (en) 2008-06-16
KR100931427B1 (ko) 2009-12-11

Similar Documents

Publication Publication Date Title
KR100931427B1 (ko) 에칭 방법 및 반도체 디바이스의 제조 방법
JP4972594B2 (ja) エッチング方法及び半導体デバイスの製造方法
US8809199B2 (en) Method of etching features in silicon nitride films
KR101056199B1 (ko) 플라즈마 산화 처리 방법
CN103081074B (zh) 基板处理方法、图案形成方法、半导体元件的制造方法及半导体元件
US20130344702A1 (en) Method of etching silicon nitride films
US6136722A (en) Plasma etching method for forming hole in masked silicon dioxide
KR101718170B1 (ko) 기판 처리 방법
US8778206B2 (en) Substrate processing method and storage medium
KR20020074372A (ko) 플라즈마 처리 장치 및 그 장치를 이용한 반도체 장치의제조 방법
JPH05275326A (ja) レジストのアッシング方法
WO2004073025A2 (en) Methods of reducing photoresist distortion while etching in a plasma processing system
US7608544B2 (en) Etching method and storage medium
US7393460B2 (en) Plasma processing method and plasma processing apparatus
JP4484110B2 (ja) プラズマ処理方法、およびプラズマ処理装置
JP4643916B2 (ja) 層間絶縁膜のドライエッチング方法及びその装置
JPH10261618A (ja) 有機系反射防止膜のエッチング方法
JP2005072352A (ja) 層間絶縁膜のドライエッチング方法
KR20000012850A (ko) 반도체소자의 식각방법
KR20020012712A (ko) 반응 챔버 내의 고밀도 플라즈마를 이용한 반도체 소자의산화막 식각 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee