KR20040036802A - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 반도체 기판 상부에 게이트 산화막 및 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막의 소정 영역을 1차 식각하여 소정 두께 제거하는 단계와, 상기 폴리실리콘막의 1차 식각 과정에서 발생된 식각 잔류물을 불소 계열의 가스를 첨가한 플라즈마를 이용하여 제거하는 단계와, 상기 잔류하는 폴리실리콘막역이 완전히 제거되도록 2차 식각하여 게이트를 형성하는 단계를 포함하여 이루어져, 콘형 결함의 생성을 방지할 수 있어 소자의 특성 열화를 방지할 수 있는 반도체 소자의 게이트 형성 방법이 제시된다.
Description
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 게이트를 형성하기 위한 폴리실리콘막의 식각 과정에서 발생된 마이크로 마스크로 작용하는 자연 산화막등의 식각 잔류물을 불소를 함유한 플라즈마를 이용하여 제거함으로써 콘형 결함의 생성을 방지할 수 있어 소자의 특성 열화를 방지할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
종래의 반도체 소자의 게이트 형성 방법을 도 1(a) 및 도 1(b)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12) 및 폴리실리콘막(13)을 형성한다. 이때, 게이트 산화막(12)은 10∼50Å 정도의 두께로 형성하며, 폴리실리콘막(13)은 2000∼2500Å 정도의 두께로 형성한다. 그리고, 폴리실리콘막(13) 상부에 반사 방지막(14) 및 감광막(15)을 형성한 후 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막(15)을 패터닝한다.
도 1(b)를 참조하면, 패터닝된 감광막(15)을 마스크로 이용한 식각 공정으로 반사 방지막(14)을 식각한 후 폴리실리콘막(13)을 식각한다. 이때의 식각 공정은 Cl2, HBr, CF4, HeO2등을 적절하게 혼합한 기체를 사용하여 실시한다. 그런데, 폴리실리콘막(13)의 식각 과정에서 식각 잔류물(16)이 폴리실리콘막(13) 상에 존재하게 된다.
도 1(c)를 참조하면, 이러한 식각 잔류물(16)은 계속되는 식각 공정에서 마이크로 마스크로 작용하게 되고, 폴리실리콘막(13)의 식각 공정이 완료된 후 반도체 기판(11) 상부에 콘형 결함(cone type defect)(17)이 발생하게 된다.
상기와 같이 게이트 식각 과정에서 발생하는 콘형 결함(cone type defect)은 마이크로스코픽 실리콘 필라(microscopic silicon pillar) 또는 실리콘 코어(silicon core), 블랙 실리콘(black silicon)이라고 불리는데, 폴리실리콘막의 국부적인 식각률 변화에 의해 발생된 마이크로 마스킹(micro masking)에 의해 발생된다. 이는 폴리실리콘의 표면 거칠기(roughness) 때문에 완전하게 제거되지 않은 자연 산화막이 마이크로 마스크 역할을 하여 식각 과정에서 콘형 결함을 발생한다. 한편, 감광막 또는 반사 방지막에 의한 불활성 마스크 물질(involatile mask material)의 스퍼터링(sputtering) 또는 재증착(redeposition)이 폴리실리콘막의 표면을 거칠게 하고, 플라즈마 식각 장비에서 챔버 전극이나 내벽 물질(wall material)이 마이크로 마스크 물질의 소오스가 될 수 있으며, 플라즈마 식각물이 폴리실리콘막의 표면을 거칠게 할 수도 있다. 이렇게 발생한 콘형 결함은 폴리실리콘막을 식각한 후 사이즈가 너무 작기 때문에 KLA 검사(inspection)에서는 검출할 수 없으나, 이후 스페이서를 형성하기 위한 산화막 증착 및 전면 식각 공정을 실시한 후 콘형 결함은 그 측벽에 산화막이 스페이서 형태로 잔류하게 되어 사이즈가 증가하게 된다. 이에 따라 KLA 검사에서 아주 많이 검출할 수 있는데, 이는 고집적 반도체 소자의 제조 공정에서 콘택홀을 형성할 때 누설의 원인이 되며, 소자의 특성 열화를 유발하므로 수율에 영향을 미치게 된다.
본 발명의 목적은 폴리실리콘 식각 과정중에 발생된 자연 산화막등의 식각 잔류물을 불소를 포함하는 플라즈마를 이용하여 제거함으로써 콘형 결함의 발생을 방지할 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 게이트 형성 방법은 반도체 기판 상부에 게이트 산화막 및 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막의 소정 영역을 1차 식각하여 소정 두께 제거하는 단계와, 상기 폴리실리콘막의 1차 식각 과정에서 발생된 식각 잔류물을 불소 계열의 가스를 첨가한 플라즈마를 이용하여 제거하는 단계와, 상기 잔류하는 폴리실리콘막역이 완전히 제거되도록 2차 식각하여 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판12 및 22 : 게이트 산화막
13 및 23 : 폴리실리콘막14 및 24 : 반사 방지막
15 및 25 : 감광막16 및 26 : 식각 잔류물
17 : 콘형 결함
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21) 상부에 게이트 산화막(22) 및 폴리실리콘막(23)을 형성한다. 이때, 게이트 산화막(22)은 10∼50Å의 두께로 형성하며, 폴리실리콘막(23)은 2000∼2500Å의 두께로 형성한다. 그리고, 폴리실리콘막(23) 상부에 반사 방지막(24) 및 감광막(25)을 형성한 후 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막(25)을 패터닝한다. 패터닝된 감광막(25)을 마스크로 이용한 식각 공정을 실시하여 반사 방지막(24)을 식각한다. 반사 방지막(24)의 식각 공정은 8∼10mTorr의 압력을 유지하는 플라즈마 반응 챔버에 50∼100sccm의 HBr, 20∼50sccm의 O2및 30∼80sccm의 Ar을 유입하여 실시하는데, 이때 플라즈마 소오스 전력을 300∼500W로 인가하여 플라즈마를 발생시키고, 바이어스 전력을 100∼150W로 인가하여 발생된 플라즈마에 의해 반사 방지막(24)이 식각되도록 한다.
도 2(b)를 참조하면, 패터닝된 감광막(25)를 마스크로 이용한 식각 공정으로 폴리실리콘막(23)을 1800∼2000Å 정도 식각하여 약 500∼700Å 정도의 두께로 잔류하도록 식각한다. 이때의 식각 공정은 10mTorr의 압력을 유지하는 플라즈마 반응 챔버에 HBr 및 Cl2를 각각 50∼100sccm, 30∼50sccm 정도 유입하여 실시하는데, 플라즈마 소오스 전력을 450∼550W로 인가하여 플라즈마를 발생시키고, 바이어스 전력을 100∼150W로 인가하여 발생된 플라즈마에 의해 폴리실리콘막(23)이 식각되도록 한다. 그런데, 이러한 폴리실리콘막(23) 식각 공정중에 자연 산화막등의 식각 잔류물(26)이 폴리실리콘막(23)상에 생성된다. 이러한 식각 잔류물(26)은 이후 계속되는 식각 공정에서 마이크로 마스크 물질로 작용하게 된다.
도 2(c)를 참조하면, 불소(F) 계열의 가스를 첨가한 플라즈마를 이용하여 식각 잔류물(26)을 제거한다. 예를들어, 5∼10mTorr의 압력을 유지하는 플라즈마 반응 챔버에 CF4및 Ar을 각각 30∼50sccm, 30∼50sccm 정도 유입하여 10∼15초 정도 실시하는데, 이때 플라즈마 소오스 전력을 500∼1000W로 인가하여 플라즈마를 발생시키고, 바이어스 전력을 50∼100W로 인가하여 발생된 플라즈마에 의해 식각 잔류물(26)이 제거되도록 한다.
도 2(d)를 참조하면, 잔류하는 폴리실리콘막(23)을 모두 식각한다. 이때의 식각 공정은 10mTorr의 압력을 유지하는 플라즈마 반응 챔버에 HBr 및 Cl2를 각각 50∼100sccm, 30∼50sccm 정도 유입하여 실시하는데, 플라즈마 소오스 전력을 450∼550W로 인가하여 플라즈마를 발생시키고, 바이어스 전력을 100∼150W로 인가하여 발생된 플라즈마에 의해 잔류하는 폴리실리콘막(23)이 모두 식각되도록 한다. 그리고, 감광막(25) 및 반사 방지막(24)를 제거한다.
상술한 바와 같이 본 발명에 의하면 게이트를 형성하기 위한 폴리실리콘막의 식각 과정에서 발생된 마이크로 마스크로 작용하는 자연 산화막등의 식각 잔류물을불소를 함유한 플라즈마를 이용하여 제거함으로써 콘형 결함의 생성을 방지할 수 있어 소자의 특성 열화를 방지할 수 있다.
Claims (4)
- 반도체 기판 상부에 게이트 산화막 및 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막의 소정 영역을 1차 식각하여 소정 두께 제거하는 단계;상기 폴리실리콘막의 1차 식각 과정에서 발생된 식각 잔류물을 불소 계열의 가스를 첨가한 플라즈마를 이용하여 제거하는 단계; 및상기 잔류하는 폴리실리콘막역이 완전히 제거되도록 2차 식각하여 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막의 1차 식각 공정은 10mTorr의 압력을 유지하는 플라즈마 반응 챔버에 HBr 및 Cl2를 각각 50 내지 100sccm, 30 내지 50sccm 정도 유입하고, 450 내지 550W의 플라즈마 소오스 전력과 100 내지 150W의 바이어스 전력을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 식각 잔류물은 5 내지 10mTorr의 압력을 유지하는플라즈마 반응 챔버에 CF4및 Ar을 각각 30 내지 50sccm, 30 내지 50sccm 유입하고, 500 내지 1000W의 플라즈마 소오스 전력과 50 내지 100W의 바이어스 전력을 인가하는 식각 공정을 10 내지 15초 정도 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막의 2차 식각은 10mTorr의 압력을 유지하는 플라즈마 반응 챔버에 HBr 및 Cl2를 각각 50 내지 100sccm, 30 내지 50sccm 정도 유입하고, 450 내지 550W의 플라즈마 소오스 전력과 100 내지 150W의 바이어스 전력을 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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| KR100931427B1 (ko) * | 2006-09-28 | 2009-12-11 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 및 반도체 디바이스의 제조 방법 |
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