TWI386664B - 測試裝置 - Google Patents

測試裝置 Download PDF

Info

Publication number
TWI386664B
TWI386664B TW097124242A TW97124242A TWI386664B TW I386664 B TWI386664 B TW I386664B TW 097124242 A TW097124242 A TW 097124242A TW 97124242 A TW97124242 A TW 97124242A TW I386664 B TWI386664 B TW I386664B
Authority
TW
Taiwan
Prior art keywords
test
wafer
tested
units
unit
Prior art date
Application number
TW097124242A
Other languages
English (en)
Other versions
TW200912343A (en
Inventor
Noboru Okino
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of TW200912343A publication Critical patent/TW200912343A/zh
Application granted granted Critical
Publication of TWI386664B publication Critical patent/TWI386664B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67178Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers vertical arrangement
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2886Features relating to contacting the IC under test, e.g. probe heads; chucks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67253Process monitoring, e.g. flow or thickness monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67748Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber horizontal transfer of a single workpiece
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2893Handling, conveying or loading, e.g. belts, boats, vacuum fingers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

測試裝置
本發明是關於一種測試裝置。更詳細而言,本發明是關於可同時進行多個被測試晶圓的測試的測試裝置。本申請案與下述的日本專利申請案相關。對於允許以文獻參照的方式併入的指定國,將下述申請案中記載的內容以參照的方式併入到本申請案中,作為本申請案的一部分。
1.日本專利特願2007-171555申請日2007年06月29日
積體電路是在一塊半導體晶圓、玻璃晶圓等上形成數量較多的元件後,將其切割(dicing),再將晶粒逐一封裝以實現製品化。又,有時亦會如球形陣列(BGA:Ball Grid Array)型元件般,在晶圓的狀態下封裝,然後進行切割。
於上述任一種情況下,均會在封裝前的前段製程中,對形成於晶圓上的電路進行測試。於前段製程的測試中,將探針分別按壓於被測試晶圓的重要部位,從而使被測試晶圓的電路與測試裝置的電路電性連接。藉此,可利用被測試晶圓的電路來處理從測試裝置發送的測試信號,以對各電路的功能及性能進行評價。
於下述專利文獻1中,記載有一半導體測試裝置,其可更換產生測試信號的探針卡(probe card),於該半導體測試裝置中,將驗證半導體測試裝置自身的動作的自我診斷板替換為探針卡並安裝。上述半導體測試裝置藉由更換探針卡而可進行種種測試,並且安裝自我診斷板後,亦可容易進行半導體測試裝置自身的檢査。
又,於下述專利文獻2中記載有如下內容:在一探針卡上設置散熱圖案,該探針卡支持作為相對於被測試晶圓的接點的針(needle),藉此可隨著被測試晶圓的變形而取得良好的接觸。再者,於下述專利文獻3中記載有如下內容:在與作為探針腳的針相同的面上,設有接地連接的接點,藉此可提高測試信號的品質。
專利文獻1:日本特開平08-306750號公報
專利文獻2:日本特開2000-346875號公報
專利文獻3:日本特開2001-077610號公報
近年來,積體電路的大規模化及多功能化急速發展,從而可實施的測試的內容複雜化,同時測試的種類亦增加。因此,各積體電路的測試步驟所需的時間亦有增加。
又,隨著各種電子機器的普及,積體電路的生產量亦顯著增加。因此亦出現如下情況:在製造步驟中,測試步驟所占的時間會對製造成本造成影響。
再者,由於測試本身所需的時間已有增加,故測試裝置中搬送被測試晶圓的處理器(handler)等設備的運轉率下降。因此,測試裝置的利用效率降低,該情況成為導致 測試所需的成本相對上升的原因。
如上所述,提高測試步驟的生產量(throughput)成為積體電路製造中的技術課題。又,提高測試裝置各部分的利用效率亦成為課題之一。
因此,為解決上述課題,本發明的第1形態提供一種測試裝置,包括多個測試單元,每個測試單元具有測試模組、結合部、保持部及框體,其中,上述測試模組是和形成於被測試晶圓上的電路進行測試信號的發送與接收,上述結合部在測試模組及被測試晶圓之間將測試信號的傳送路徑加以結合,上述保持部是在供給壓力時,使被測試晶圓抵接於結合部,上述框體收納保持部及結合部,此外,上述多個測試單元在框體的內部測試被測試晶圓。該測試裝置還包括儲存部、搬送部、主機(mainframe)、電源及壓力源,上述儲存部中儲存著由多個測試單元所測試的作為測試對象的被測試晶圓,且相對於多個測試單元共通,上述搬送部在儲存部及多個測試單元各自之間搬送被測試晶圓,上述主機對多個測試單元分別指示測試的順序,上述電源對多個測試單元分別供給電力,且相對於多個測試單元共通,上述壓力源對多個測試單元分別供給壓力,且相對於多個測試單元共通。
再者,上述的發明概要並未列舉出本發明的全部必要特徵。又,該些特徵群的次組合(sub-combination)亦屬於本發明的範疇。
以下,透過發明的實施形態來說明本發明,但以下的實施形態並未限定申請專利範圍的發明。又,實施形態中說明的特徵的全部組合未必是發明的解決手段所需。
實施例1
圖1是示意性表示包括測試單元100(參照圖2)而形成的測試裝置200的構造的剖面圖。如該圖所示,測試裝置200包括:藉由所積層的多個測試單元100而形成的測試單元堆棧101、相對於多個測試單元100共通使用的作為搬送機構的處理器201、以及仍相對於多個測試單元100共通使用的共用堆棧301。而且,對多個測試單元100供給負壓力或正壓力的壓力源510亦包含於測試裝置200中。此處使用的壓力源510成為對多個測試單元100供給負壓的減壓槽。
測試單元堆棧101是將具有彼此相同構造的測試單元100鉛直地積層而形成。各個測試單元100作為測試頭(test head)而發揮功能,上述測試頭具備產生測試信號的測試模組110(參照圖2)、以及使被測試晶圓401電性結合於測試模組110的機構。藉此,該測試裝置200可對多個被測試晶圓401同時並行地進行測試。關於測試單元100的內部構造及動作,將參照圖2至圖4於以下描述。
處理器201具備:可覆蓋測試單元堆棧101整個高度的導桿(guide pole)210、以及沿著導桿210升降的操作器(manipulator)220(參照圖6)。操作器220包括:沿 著導桿210升降的升降機222、被升降機222搬送而升降同時伸縮的縮放儀224、以及被縮放儀224的前端支持著的夾盤226。升降機222與縮放儀224、以及縮放儀224與夾盤226可相互改變角度。藉此,在測試裝置200內的有限空間內,可獲得被測試晶圓401的較大的移動量。
又,處理器201的內部經由門(gate)230而與下述的晶圓儲存部320的內部連通。藉此,從下述晶圓盒410中逐個取出被測試晶圓401並裝載到測試單元100,同時將測試結束的被測試晶圓401從測試單元100卸載而返回到晶圓盒410中。
再者,對被測試晶圓401進行測試的時間,根據測試內容而具有從數分至1小時或1小時以上的情況。因此,相對於測試時間,被測試晶圓401的搬送時間較短,故可利用少數的處理器201來承擔多數的測試單元100的裝載/卸載工作。又,換言之,利用一個處理器201而對多個測試單元100進行裝載/卸載,藉此可提高處理器201的使用效率。
又,上述處理器201具備:1根導桿210以及安裝於該導桿210上的一個操作器220。然而,亦可於上述1根導桿210上安裝多個操作器220來分擔被測試晶圓401的搬送工作,以提高處理器201的處理能力。此外,還可設置多個導桿210,並於各個導桿210上安裝操作器220,以此使多個操作器220完全獨立地動作。
共用堆棧301具備:主機310、晶圓儲存部320以及 共用電源330。主機310收納多個控制板312,並產生對測試裝置200的整個動作加以控制的控制信號。所產生的控制信號被傳達至經由信號連接器314而連接著的測試裝置200的其他要素。
晶圓儲存部320儲存晶圓盒410,該晶圓盒410中收納有供測試用的被測試晶圓401。又,晶圓儲存部320經由門322而與處理器201的內部連通。再者,附圖中描繪有一個晶圓盒410,但亦存在如下情況:將被測試晶圓401收納於測試前及測試後所不同的晶圓盒410中。在上述情況下,晶圓儲存部320中儲存有多個晶圓盒410。
共用電源330是從外部的商用電源等被供給電力的。所供給的電力經由電源連接器332而以適當的電壓分配給形成測試裝置200的各要素。再者,於共用電源330上設置一安全裝置較佳,該安全裝置遮斷來自外部的雜訊,同時遮斷過電流的輸出(圖示省略)。
壓力源510積蓄負壓,並對測試單元100分別供給負壓。各個測試單元100中,壓力源510的負壓是經由閥190而結合的,閥190藉由控制信號或測試信號而開閉,從而壓力源510的負壓被斷續地供給至測試單元100。參照圖4如下所述,被供給至測試模組的負壓是在將被測試晶圓401壓接於探針卡122(參照圖2)時利用的。又,該負壓亦可用作對被測試晶圓401進行搬送等其他動作的動力源。
再者,為了使所供給的負壓穩定,較佳為,於測試單 元100側設置壓力感測器以調整壓力源510的內壓。又,亦可於測試單元100上分別設置減壓閥來調整已被供給的負壓。
圖2是單獨表示測試單元100的示意剖面圖。如該圖所示,測試單元100中,於共通的殼體180內部具備:多個測試模組110、相對於被測試晶圓401(參照圖5)的接觸單元(contact unit)120、以及使被測試晶圓401抵接於接觸單元120的一連串的機構,整個測試單元100具有測試頭的功能。
於測試單元100中,測試模組110各自收納測試板112,該測試板112產生測試信號,且對從被測試晶圓401上的電路403(參照圖5)所接收到的測試信號進行處理。又,測試板112分別經由測試信號連接器114以及測試信號電纜116而與下述的接觸單元120結合。由此,藉由對測試信號連接器114進行插拔操作,而容易更換測試板112,從而可進行不同內容的測試。
又,一連串的測試模組110經由信號連接器184而與主機310結合。藉此,在主機310的綜合控制下,測試單元100可相互協作地進行測試。
再者,測試模組110分別包括斷路器118,該斷路器118是當在被測試晶圓401上的電路403中產生過電流時,遮斷該過電流。藉此,可防止高價的探針卡122等燒損。再者,較佳為,於斷路器118中進行如下的雙重設置:設置防止整個被測試晶圓401上的過電流的斷路器118、 以及防止個別電路403上的過電流的斷路器118。
接觸單元120包括:利用從壓力源510供給的負壓來吸附被測試晶圓401的夾盤124、以及於夾盤124的下表面上突出的探針卡122。又,於夾盤124的下表面上,包圍探針卡122而安裝一密封件126。藉此,在被測試晶圓401抵接於夾盤124時,可將被測試晶圓401的邊緣部附近與夾盤124之間氣密性密封,從而將被測試晶圓401吸附於夾盤124。
探針卡122具有朝向下方垂下的多個探針腳。探針腳的前端對應於被測試晶圓401上的焊墊的配置。藉此,在將被測試晶圓401按壓於探針卡122上時,可使被測試晶圓401上的電路403與測試單元100電性結合。
於接觸單元120的下方,配置著平台150及搭載於其上的升降機152。使平台150的上表面水平地二維移動,從而可使所搭載的被測試晶圓401與接觸單元120相互精密地位置對準。再者,位置對準可利用未圖示的相機等進行觀察而加以控制,但亦可利用形成於被測試晶圓401上的平坦部分405(參照圖5)等而實現自動化。
另一方面,如下所述,可使升降機152的上表面升降,藉此,可將所搭載的被測試晶圓401朝向接觸單元120而舉起。再者,平台150及升降機152分別具有驅動馬達,從而可利用來自外部的電氣信號而控制。
測試單元100更包括晶圓盤160及滑架(carriage)134,其中,上述晶圓盤160上搭載著由處理器201的操作 器220所裝載的被測試晶圓401,上述滑架134使搭載著被測試晶圓401的晶圓盤160在升降機152上移動。晶圓盤160具有凹坑162,該凹坑162具有與被測試晶圓401互補的內面形狀,從而保持並保護由操作器220所裝載的被測試晶圓401。
又,亦可於晶圓盤160中內置一加熱器,以將供測試用的被測試晶圓401加熱至所設定的溫度為止(省略圖示)。而且,亦於晶圓盤160上設置一溫度感測器以進行反饋控制,藉此,無論個別的被測試晶圓401的狀態如何,均可於多個測試單元100相互間均勻的條件下進行測試。
如上所述的晶圓盤160於測試單元100的內部,被搭載於滑架134上。滑架134插通水平配置於殼體180內的導軌(guide rail)132。於導軌132的一端,配置有對滑架134的移動進行驅動的滑架驅動器136,藉此,滑架134沿著導軌132水平地移動。
再者,於圖2所示的狀態下,操作器220的夾盤226將被測試晶圓401裝載至位於導軌132的圖上左端附近的晶圓盤160的上方。又,殼體180的側方具有開口的門186,被測試晶圓401是通過門186而被裝載的。
進一步,測試單元100亦可在從外部接收電力供給的電源連接器182的正後方,配備調節器(regulator)170及斷路器172。調節器170對從共通電源330供給且分配給測試單元100內部的電力加以管理,以使電壓穩定。藉此,可補償由其他測試單元100的動作所產生的電源電壓 的變動等,以使測試單元100的各部分的動作穩定。又,亦可提高使進行測試的精度。
在測試單元100中可能流動有過電流的情況下,斷路器172將測試單元100從共通電源330上分開。藉此,可防止測試單元100自身的過電流所導致的損傷。又,亦可防止測試單元100中產生的故障對其他測試單元100、整個測試裝置200造成影響。再者,在進行測試的期間,還可防止過電流所導致的被測試晶圓401破損,從而可防止被測試晶圓401的良率降低。
圖3是表示圖2所示的測試單元100的不同動作狀態的示圖。如該圖所示,於該動作狀態下,操作器220向殼體180的外部退避。又,在安裝於殼體180內部的擋板馬達142的驅動下,擋板140將殼體180的門186關閉。藉此,殼體180的內部與外部環境隔斷。
又,於殼體180的內部,滑架134沿著導軌132移動。藉此,於凹坑162中收納有被測試晶圓401的晶圓盤160被搬送至升降機152的上方。換言之,藉此,被測試晶圓401被搬送至接觸單元120的下方。
圖4是表示圖2及圖3所示的測試單元100的又一不同的動作狀態的示圖。如該圖所示,於該動作狀態下,升降機152使晶圓盤160上升,以將被測試晶圓401按壓於接觸單元120上。由此,密封件126將夾盤124的下表面與被測試晶圓401的上表面之間氣密性密封。
又,由於閥190開放後,夾盤124連通於壓力源510 內的負壓,故夾盤124吸附被測試晶圓401。藉此,形成於探針卡122上的探針腳的下端壓接於被測試晶圓401的上表面,從而使形成於被測試晶圓401上的電路403與測試單元100電性結合。
由此,在被測試晶圓401與測試單元100之間形成有暫時的電氣結合,故可使形成於被測試晶圓401表面上的電路403動作而進行測試。又,由於可對形成於一個被測試晶圓401上的多個電路403總括進行測試,故效率良好。而且,經該測試而檢測出失效的電路403在晶粒接合(die bonding)、封裝等步驟之前被廢除,故可提高封裝後的良率。
再者,形成於被測試晶圓401上的電路403分別具有多個焊墊,故為了於上述所有焊墊上形成電性結合,探針卡122要具有非常多的探針腳。因此,探針卡122不得不成為高價品。另一方面,由於各個探針腳細微,故在流動有過大的電流時會導致燒損。於上述情況下,含有燒損的探針腳的探針卡122會被全部銷毀。
圖5是對在圖4所示的狀態下,密封件126接觸到被測試晶圓401的狀態加以說明的示圖。如該圖所示,於被測試晶圓401的表面上,以矩陣狀排列的狀態形成有多個電路403。再者,於該圖中,在電路403上標有兩種陰影線(hatching),以便容易判斷邊界,但在多個被測試晶圓401上,形成了多個相同電路。
關於如上所述的被測試晶圓401,該被測試晶圓401 除平坦部分405以外為圓形,相對於此,電路403中的大多數具有矩形的形狀。因此,於被測試晶圓401的周緣部上,殘留著未形成有電路403的平滑區域。上述的操作器220的夾盤226亦於該平滑區域上吸附被測試晶圓401。
於上述被測試晶圓401上,密封件126在形成有電路403的區域的最接近處接觸到被測試晶圓401。藉此,密封件126與被測試晶圓401貼緊而獲得高氣密性。又,為了吸附而使應減壓的區域變小,故壓力源510內部的負壓消耗亦得以抑制。
再者,如圖5所示,於被測試晶圓401的表面上,非對稱地配置著電路403。從而,如上所述,與電路403的最接近處貼緊的密封件126的形狀亦非對稱。因此,較佳為,在使夾盤124吸附被測試晶圓401的階段,被測試晶圓401的朝向固定。
改變被測試晶圓401的朝向的功能,亦可由處理器201的操作器220、晶圓盤160、平台150、升降機152中的任一者承擔,故可適當地選擇。又,作為檢測被測試晶圓401的朝向的方法,可適當選擇如下方法:檢測被測試晶圓401的平坦部分405從而檢測出朝向、利用在進行被測試晶圓401的位置對準時所使用的相機等進行觀察等。
又,於上述實施形態中,對由被測試晶圓401、密封件126以及夾盤124所密封的區域的內部進行減壓,藉此將被測試晶圓401按壓於探針卡122上。然而,若外側的壓力相對於所密封的區域更高,則可獲得相同效果,故利 用對殼體180內加壓、以使該區域大氣連通等的構造亦可獲得相同效果。但是,於該情況下,要求擋板140對門186氣密性密封。
圖6是示意性表示圖1所示的測試裝置200的平面佈局的示圖。如該圖所示,著眼於晶圓儲存部320的高度,將測試單元100(測試單元堆棧101)、處理器201、晶圓儲存部320(共用堆棧301)排列成一行,且佔有與一般的半導體測試裝置相同的面積。
又,處理器201的內部經由門322、230而連通於晶圓儲存部320。藉此,處理器201可將被測試晶圓401從儲存於晶圓儲存部320中的晶圓盒410搬出或搬入。而且,處理器201可經由門186而將被測試晶圓401於測試單元100上裝載或卸載。
如圖1所示,該測試裝置200中,測試單元堆棧101包含所積層的多個測試單元100,因而,可同時測試多個被測試晶圓401,故可在不增加測試裝置200的設置面積的情況下來增加處理量。換言之,該測試裝置200可縮短對每一塊被測試晶圓401的測試時間。
關於對被測試晶圓401的測試,當測試結果並未檢測出失效時,只要使規定的測試序列通過1遍即結束。另一方面,經測試而檢測出一些失效時,會反覆進行再測試直至對該被測試晶圓401的測試結束為止,因此要花費很多時間。然而,如測試裝置200般,具備多個測試單元100的測試裝置200可利用已結束測試的測試單元100來測試 下一個被測試晶圓401,從而在對多個被測試晶圓401的測試中,即便一部分被測試晶圓401中已產生失效時,該情況對生產量的影響亦會較輕微。
又,利用同時測試多個被測試晶圓401的方法,將收納於一個晶圓盒410中的多個被測試晶圓401、或者相同批次的被測試晶圓401集中進行測試,由此亦可把握每個晶圓盒410或者每個批次的測試結果的傾向。從上述觀點而言,以下方法亦較佳:根據收納於晶圓盒410中的被測試晶圓401的塊數,來決定形成測試單元堆棧101的測試單元100的數量。亦即,使測試單元100的數量為收納於晶圓盒410中的被測試晶圓401的塊數的倍數或約數,從而可有效地執行所有測試步驟。
此外,在圖1所示的測試裝置200中,藉由主機310、晶圓儲存部320以及共用電源330而形成共用堆棧301。然而,主機310及共用電源330經電纜而與其他要素結合著,故並非必須物理性地鄰接配置於處理器201。從而,亦可配置多個晶圓儲存部320,以將主機310及共用電源330配置於其他場所。藉此,亦可形成能進行更大量的測試的測試裝置200。
與圖6同樣地,圖7是將具有其他佈局的測試裝置300以包含晶圓儲存部320的水平面來表示的示意俯視圖。如該圖所示,該測試裝置300具備多個測試單元堆棧101。因此,測試單元100二維排列於鉛直方向及水平方向上。
又,處理器201的內部經由門322、230而連通於晶圓 儲存部320。藉此,處理器201可將被測試晶圓401從儲存於晶圓儲存部320中的晶圓盒410搬出或搬入。而且,處理器201可經由門186而將被測試晶圓401於測試單元100上裝載或卸載。
其中,該測試裝置300中,晶圓儲存部320的門322與測試單元100的門186朝向相同方向而開口。相對於此,處理器202具有遍及測試裝置300的整個寬度的寸法,以與晶圓儲存部320及所有測試單元堆棧101連通。又,上述處理器202具有導軌212,該導軌212使導桿210沿著晶圓儲存部320及測試單元堆棧101的排列而移動。
根據上述構造,處理器202可使從晶圓儲存部320中取出被測試晶圓401的操作器220移動至任意的測試單元堆棧101的前方,以裝載於任一測試單元100中。又,亦可從任一測試單元100中卸載被測試晶圓401,將其返回至晶圓儲存部320。
圖8是表示可使用測試裝置200、300的另一實施形態的測試單元102的構造的示意剖面圖。再者,對於與圖2至圖4所示的測試單元100共通的構成要素,標註相同的參照編號,省略重複的說明。
如該圖所示,該測試單元102在接觸單元120及升降機156的構造方面具有固有的特徵。亦即,如下所述,在該測試單元102所具有的接觸單元120上,配備有被測試晶圓401在被按壓時所抵接的緩衝器(bumper)128及探針卡122,但未配備夾盤124。
另一方面,升降機156透過使該升降機156上升或下降的氣球(balloon)154而支持於平台150上。氣球154經由閥190而連通於壓力源510。其中,此處使用的壓力源510成為較殼體180內的環境具有更高壓力的正壓源。
圖9是對測試單元102的動作進行說明的示圖。如該圖所示,在閥190開放後氣球154的內部連通於正壓的壓力源510時,氣球154膨脹而使升降機156上升。藉此,搭載於升降機156上的被測試晶圓401上升,不久便抵接於緩衝器128及探針卡122。
於上述動作中,氣球154具有彈性。由此,即便因一些理由而使探針卡122的接觸面與被測試晶圓401的表面上的角度不同時,升降機156及被測試晶圓401亦容易位移而貼緊於探針卡122及緩衝器128。上述構造可於氣球154的耐力範圍內施加高壓力,故除被測試晶圓401以外,還可利用於封裝測試。
再者,如圖所示,氣球154的側面具有蛇腹構造。由此,內部壓力變高時的膨脹具有異向性,故於鉛直方向上膨脹厲害,而於水平方向上膨脹較少。從而,可使升降機156有效地上升。
另外,上述的實施形態中,在夾盤124對被測試晶圓401吸附或者氣球154對被測試晶圓401上推時,利用了從壓力源510供給的負壓或正壓。然而,對於從壓力源510供給的負壓或正壓的利用並非限定於此,亦可廣泛利用於擋板140的開閉、滑架134的移動、平台150的驅動等。 藉此,可提供測試單元100、102的動力,而不產生電性雜訊。
如以上詳細說明,上述實施形態的測試裝置200、300可成批地進行多個測試晶圓401的測試。藉此,可縮短測試步驟所需的時間,從而降低測試成本。又,由於在多個測試單元100、102中共用主機310、處理器201等,從而亦可抑制設備投資,同時提高運轉率。再者,因測試裝置200、300的動作可實現自動化,故可進一步減少測試步驟的成本。
至此,使用實施形態說明了本發明,但本發明的技術範圍並非限定於上述實施形態中記載的範圍。又,本領域技術人員明確瞭解,可對上述實施形態實施多種變更或改良。而且,根據申請專利範圍的記載而明確可知,經上述變更或改良後的形態亦包含於本發明的技術範圍內。
100、102‧‧‧測試單元
101‧‧‧測試單元堆棧
110‧‧‧測試模組
112‧‧‧測試板
114‧‧‧測試信號連接器
116‧‧‧測試信號電纜
118、172‧‧‧斷路器
120‧‧‧接觸單元
122‧‧‧探針卡
124、226‧‧‧夾盤
126‧‧‧密封件
128‧‧‧緩衝器
132、212‧‧‧導軌
134‧‧‧滑架
136‧‧‧滑架驅動器
140‧‧‧擋板
142‧‧‧擋板馬達
150‧‧‧平台
152、156、222‧‧‧升降機
154‧‧‧氣球
160‧‧‧晶圓盤
162‧‧‧凹坑
170‧‧‧調節器
180‧‧‧殼體
182、332‧‧‧電源連接器
184、314‧‧‧信號連接器
186、230、322‧‧‧門
190‧‧‧閥
200、300‧‧‧測試裝置
201、202‧‧‧處理器
210‧‧‧導桿
220‧‧‧操作器
224‧‧‧縮放儀
301‧‧‧共用堆棧
310‧‧‧主機
312‧‧‧控制板
320‧‧‧晶圓儲存部
330‧‧‧共用電源
401‧‧‧被測試晶圓
410‧‧‧晶圓盒
403‧‧‧電路
405‧‧‧平坦部分
510‧‧‧壓力源
圖1是示意性表示測試裝置200的全體構造的剖面圖。
圖2是示意性表示測試單元100的內部構造與動作狀態的剖面圖。
圖3是示意性表示測試單元100的另一動作狀態的剖面圖。
圖4是示意性表示測試單元100的又一動作狀態的剖面圖。
圖5是對密封件126的功能加以說明的示意圖。
圖6是表示測試裝置200的平面佈局的示意俯視圖。
圖7是表示另一測試裝置300的平面佈局的示意俯視圖。
圖8是表示另一實施形態之測試單元102的構造的示圖。
圖9是對測試單元102的動作加以說明的示圖。
100‧‧‧測試單元
101‧‧‧測試單元堆棧
190‧‧‧閥
200‧‧‧測試裝置
201‧‧‧處理器
210‧‧‧導桿
220‧‧‧操作器
222‧‧‧升降機
224‧‧‧縮放儀
226‧‧‧夾盤
230、322‧‧‧門
301‧‧‧共用堆棧
310‧‧‧主機
312‧‧‧控制板
314‧‧‧信號連接器
320‧‧‧晶圓儲存部
330‧‧‧共用電源
332‧‧‧電源連接器
401‧‧‧被測試晶圓
410‧‧‧晶圓盒
510‧‧‧壓力源

Claims (5)

  1. 一種測試裝置,包括:多個測試單元,可對多個被測試晶圓並行地進行測試,上述多個測試單元的數量為收納於晶圓盒中的晶圓的數量的倍數或約數,每個測試單元具有:測試模組,和形成於被測試晶圓上的電路進行測試信號的發送與接收;結合部,在上述測試模組及上述被測試晶圓之間將上述測試信號的傳送路徑加以結合;保持部,在供給壓力時使上述被測試晶圓抵接於上述結合部;以及框體,收納上述保持部及上述結合部,上述多個測試單元,在上述框體的內部測試上述被測試晶圓;儲存部,儲存著由上述多個測試單元所測試的作為測試對象的被測試晶圓,且相對於上述多個測試單元共通;搬送部,在上述儲存部及上述多個測試單元各自之間搬送上述被測試晶圓;主機,對上述多個測試單元分別指示測試的順序;電源,對上述多個測試單元分別供給電力,且相對於上述多個測試單元共通;以及壓力源,對上述多個測試單元分別供給上述壓力,且相對於上述多個測試單元共通,其中在供給負壓時,上述保持部吸附上述被測試晶圓,使該被測試晶圓抵接於上述結合部, 上述保持部在電路區域的最近處氣密地接觸在上述被測試晶圓的周緣部的上述被測試晶圓的平滑區域,並吸附上述被測試晶圓,上述被測試晶圓的上述平滑區域與上述電路區域相鄰接,且上述電路區域上形成有多個電路。
  2. 如申請專利範圍第1項所述之測試裝置,其中上述多個測試單元積層排列於鉛直方向上。
  3. 如申請專利範圍第1項所述之測試裝置,其中上述多個測試單元分別更包括一閥,使壓力源相對於上述保持部連通或遮斷。
  4. 如申請專利範圍第1項所述之測試裝置,其中上述多個測試單元分別更包括一電力管理部,使從上述電源所供給的電力穩定。
  5. 申請專利範圍第1項所述之測試裝置,其中上述測試模組分別包括以下各部分:個別遮斷器,使包含於上述被測試晶圓中的多個電路分別遮斷以防過電流;以及全體遮斷器,使上述整個被測試晶圓遮斷以防過電流。
TW097124242A 2007-06-29 2008-06-27 測試裝置 TWI386664B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007171555 2007-06-29

Publications (2)

Publication Number Publication Date
TW200912343A TW200912343A (en) 2009-03-16
TWI386664B true TWI386664B (zh) 2013-02-21

Family

ID=40226015

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097124242A TWI386664B (zh) 2007-06-29 2008-06-27 測試裝置

Country Status (7)

Country Link
US (1) US8207744B2 (zh)
EP (1) EP2172968A1 (zh)
JP (1) JP5379685B2 (zh)
KR (1) KR101138194B1 (zh)
CN (1) CN101689522B (zh)
TW (1) TWI386664B (zh)
WO (1) WO2009004968A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101321467B1 (ko) * 2009-02-12 2013-10-28 가부시키가이샤 아드반테스트 반도체 웨이퍼 시험장치
TWI402932B (zh) * 2009-05-27 2013-07-21 Star Techn Inc 具有多軸載台之半導體元件測試裝置
WO2011016096A1 (ja) * 2009-08-07 2011-02-10 株式会社アドバンテスト 試験装置および試験方法
JP5461379B2 (ja) * 2010-12-15 2014-04-02 株式会社アドバンテスト 試験装置
CN102169846B (zh) * 2011-01-27 2013-12-11 北京确安科技股份有限公司 一种在集成电路晶圆测试过程中实现多维变量密码并行写入的方法
JP2013053991A (ja) * 2011-09-06 2013-03-21 Seiko Epson Corp ハンドラー及び部品検査装置
US8676375B2 (en) * 2012-02-27 2014-03-18 Veeco Instruments Inc. Automated cassette-to-cassette substrate handling system
JP6099347B2 (ja) * 2012-10-03 2017-03-22 東京エレクトロン株式会社 ウエハ取り付け方法及びウエハ検査装置
JP6306389B2 (ja) * 2013-09-17 2018-04-04 東京エレクトロン株式会社 基板検査装置
JP6267928B2 (ja) * 2013-10-29 2018-01-24 東京エレクトロン株式会社 ウエハ検査装置の整備用台車及びウエハ検査装置の整備方法
CN103576035B (zh) * 2013-11-15 2016-01-20 安徽金月电子科技有限公司 一种加热瓦测试台
US9775261B2 (en) * 2014-03-06 2017-09-26 The Boeing Company Flexible chassis interface device
JP5858312B1 (ja) * 2014-07-25 2016-02-10 株式会社東京精密 プロービング装置及びプローブコンタクト方法
KR102581480B1 (ko) * 2016-07-27 2023-09-21 삼성전자주식회사 반도체 패키지를 위한 테스트 보드, 테스트 시스템 및 반도체 패키지의 제조 방법
JP7426073B2 (ja) * 2017-01-08 2024-02-01 テストメトリックス, インコーポレイテッド 半導体デバイスを試験するための機器および方法
JP6467722B2 (ja) * 2017-03-28 2019-02-13 東京エレクトロン株式会社 プローバ
JP6887332B2 (ja) * 2017-07-19 2021-06-16 東京エレクトロン株式会社 検査システム
CN108107349A (zh) * 2017-12-26 2018-06-01 上海华岭集成电路技术股份有限公司 一种晶圆和成品测试通用承载板
JP6975650B2 (ja) * 2018-01-18 2021-12-01 株式会社荏原製作所 検査用基板を用いる電流測定モジュールおよび検査用基板
JP6411692B1 (ja) * 2018-08-02 2018-10-24 東京エレクトロン株式会社 基板検査システム
CN109490754B (zh) * 2018-11-24 2021-03-09 苏州旗开得电子科技有限公司 一种电路板并行测试系统
JP7285739B2 (ja) * 2019-08-28 2023-06-02 東京エレクトロン株式会社 プローバおよびプローブカードのクリーニング方法
JP2020145446A (ja) * 2020-04-30 2020-09-10 東京エレクトロン株式会社 ウエハ検査装置
KR102224820B1 (ko) * 2020-08-13 2021-03-09 케이에프알엔디 주식회사 반도체 디바이스 테스트 장치
CN112466768B (zh) * 2020-11-12 2022-05-24 东营大海科林光电有限公司 一种光伏电池板的检测装置及检测方法
KR102565704B1 (ko) 2023-01-03 2023-08-14 (주)대한인더스트리 스마트 손세정기 및 세정 자원 관리 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141380A (ja) * 2000-11-06 2002-05-17 Orion Mach Co Ltd 半導体ウェーハ用検査装置
US20050253575A1 (en) * 2001-11-30 2005-11-17 Kiyoshi Takekoshi Reliability evaluation test apparatus, reliability evaluation test system, contactor, and reliability evaluation test method
US20060182536A1 (en) * 2004-12-22 2006-08-17 Mike Rice Cartesian robot cluster tool architecture
US20070132477A1 (en) * 2005-07-06 2007-06-14 Optimal Test Ltd. System and methods for test time outlier detection and correction in integrated circuit testing

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164905A (en) * 1987-08-12 1992-11-17 Hitachi, Ltd. Production system with order of processing determination
JPH06105744B2 (ja) * 1993-01-20 1994-12-21 東京エレクトロン株式会社 ウエハ移載装置及びプローブ装置
JP3382059B2 (ja) 1995-04-28 2003-03-04 株式会社アドバンテスト 半導体試験装置
DE69842191D1 (de) * 1997-11-05 2011-05-05 Tokyo Electron Ltd Halbleiterscheibenhaltevorrichtung
JP2895052B1 (ja) * 1998-04-24 1999-05-24 山形日本電気株式会社 インカーマニピュレータ
JP2000180469A (ja) * 1998-12-18 2000-06-30 Fujitsu Ltd 半導体装置用コンタクタ及び半導体装置用コンタクタを用いた試験装置及び半導体装置用コンタクタを用いた試験方法及び半導体装置用コンタクタのクリーニング方法
JP2000346875A (ja) 1999-06-07 2000-12-15 Advantest Corp プローブカードおよびこれを用いたic試験装置
JP4183859B2 (ja) 1999-09-02 2008-11-19 株式会社アドバンテスト 半導体基板試験装置
JP2001077610A (ja) 1999-09-06 2001-03-23 Hitachi Kokusai Electric Inc 無線機用アンテナ取付け構造
US6344401B1 (en) * 2000-03-09 2002-02-05 Atmel Corporation Method of forming a stacked-die integrated circuit chip package on a water level
JP3555859B2 (ja) * 2000-03-27 2004-08-18 広島日本電気株式会社 半導体生産システム及び半導体装置の生産方法
JP3973372B2 (ja) * 2001-03-23 2007-09-12 株式会社日立製作所 荷電粒子線を用いた基板検査装置および基板検査方法
JP2002286811A (ja) * 2001-03-28 2002-10-03 Hitachi Ltd 個別環境試験装置、個別環境試験方法および光伝送用モジュール試験装置
JP2003297887A (ja) * 2002-04-01 2003-10-17 Hitachi Ltd 半導体集積回路装置の製造方法および半導体検査装置
JP2007171555A (ja) 2005-12-22 2007-07-05 Sumitomo Osaka Cement Co Ltd ハードコート膜と光学機能膜及び光学レンズ並びに光学部品

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141380A (ja) * 2000-11-06 2002-05-17 Orion Mach Co Ltd 半導体ウェーハ用検査装置
US20050253575A1 (en) * 2001-11-30 2005-11-17 Kiyoshi Takekoshi Reliability evaluation test apparatus, reliability evaluation test system, contactor, and reliability evaluation test method
US20060182536A1 (en) * 2004-12-22 2006-08-17 Mike Rice Cartesian robot cluster tool architecture
US20070132477A1 (en) * 2005-07-06 2007-06-14 Optimal Test Ltd. System and methods for test time outlier detection and correction in integrated circuit testing

Also Published As

Publication number Publication date
US20100156434A1 (en) 2010-06-24
TW200912343A (en) 2009-03-16
CN101689522B (zh) 2011-11-02
JP5379685B2 (ja) 2013-12-25
KR101138194B1 (ko) 2012-05-10
WO2009004968A1 (ja) 2009-01-08
CN101689522A (zh) 2010-03-31
JPWO2009004968A1 (ja) 2010-08-26
EP2172968A1 (en) 2010-04-07
US8207744B2 (en) 2012-06-26
KR20100009653A (ko) 2010-01-28

Similar Documents

Publication Publication Date Title
TWI386664B (zh) 測試裝置
US5278494A (en) Wafer probing test machine
US9121901B2 (en) Semiconductor wafer test apparatus
KR20220126247A (ko) Pop 구조물을 갖는 디바이스의 캐리어 기반 대용량 시스템 레벨 테스트
KR101386331B1 (ko) 웨이퍼 반송 장치
JP2021141143A (ja) 検査装置
KR100865910B1 (ko) 핸들러 및 그를 이용한 반도체 소자 제조방법
KR101114617B1 (ko) 제전 장치의 감시 장치, 제전 장치의 감시 방법 및 제전 장치의 감시용 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체
JP2001033518A (ja) 電子部品試験装置用インサート
WO2010007653A1 (ja) ソケットガイド、ソケット、プッシャおよび電子部品試験装置
KR101969214B1 (ko) 소자 픽업 모듈 및 이를 구비하는 반도체 소자 테스트 장치
US11385283B2 (en) Chuck top, inspection apparatus, and chuck top recovery method
KR100946335B1 (ko) 커스터머 트레이 이송 유닛, 커스터머 트레이 이송 방법 및커스터머 트레이 이송 유닛을 포함하는 테스트 핸들러
KR20100000270A (ko) 커스터머 트레이 이송 유닛 및 커스터머 트레이 이송유닛을 포함하는 테스트 핸들러
KR20090081720A (ko) 커스터머 트레이 이송 방법, 커스터머 트레이 이송 유닛 및커스터머 트레이 이송 유닛을 포함하는 테스트 핸들러
JP4306895B2 (ja) 電子部品試験装置
JP4041594B2 (ja) 部品試験装置およびチャンバ入り口の開閉方法
JP4180163B2 (ja) 電子部品試験装置用吸着装置
KR101362524B1 (ko) 전자 부품 수납 장치
KR20020031463A (ko) 반도체 소자 실장 테스트 핸들러
TW200902981A (en) Apparatus for testing micro SD devices
JP4100790B2 (ja) 電子部品吸着装置および電子部品試験装置
US20240044807A1 (en) Inspection system
KR101541538B1 (ko) 웨이퍼 이송 유닛 및 이를 포함하는 프로브 스테이션
KR101499573B1 (ko) 테스트핸들러에서의 반도체소자 언로딩방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees