TWI361566B - Voltage level shifter and buffer using same - Google Patents

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TWI361566B TW097115419A TW97115419A TWI361566B TW I361566 B TWI361566 B TW I361566B TW 097115419 A TW097115419 A TW 097115419A TW 97115419 A TW97115419 A TW 97115419A TW I361566 B TWI361566 B TW I361566B
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Description

1361566 九、發明說明： 【先前技術】 當多個電路一起使用時，經常的情況係，邏輯"高"的電 壓位準會隨著電路而改變。舉例來說，被稱為Vdd的參數 值可能代表一特定積體電路（ASIC)晶片的核心供應電壓。 除此之外，被稱為供應電壓Vddq的參數值可能代表輸入/輸 出緩衝器的供應電壓《再者，被稱為¥〇叫的參數值可能代 表一晶片之輸出緩衝器的供應電壓。
舉例而言，要提供一電壓位準移位器用以從一晶片的核 心電源供應電壓有效地轉移至該晶片的一輸出緩衝器會相 當齦難。效率經常不會顧及直流（DC)功率消耗。除此之 外，從低至尚或是從高至低的信號轉移延遲還可能會限制 可使用一電壓位準移位器的頻率範圍。 【發明内容】 具有-輸人電晶體對、-交又麵合負載鏈電晶體對以及 -對電流源的電壓&準移㈣的衝擊係可經由冑用該交又 耦合負载鏈電晶體對最小化存在於已知電壓位準移位器中 的DC電流分量來降低功率消耗。於特定的具體實施例 中，可能會使用回授元件以最小化信號轉移延遲。 -— ，。座王态來操 ’用以在輸人信號電壓擺i改變時確保可靠的操作。該 參考產生器會根據該輸入信號電壓的擺盪變化來調 裝置的操作電流，並且從而確保會有最佳或接近最佳電* 存在於該負載中’即使在該輸人AC信號電M擺盈的非： I30973.doc 1361566 小數值處亦然。視情況，可以使用源極隨相器作為位準轉 移輸入緩衝器。該電壓位準移位器之樣態的另一項衝擊可 能係裝置數量會低於競爭性的電壓位準移位器。 根據一範例性具體實施例，提供一種電壓位準移位電 ； 路。該電壓位準移位電路包含：一輸入電路，其包含具有 ： 第一極性的一對輸入場效電晶體（FET)，該輸入電路會接 . 收一差動輸入信號並且被連接在一第一供應電壓與一對輸 φ ά節點之間；以及-負載鏈電路’其包含具有第二極性的 一對交又耦合負載鏈FET，該負载鏈電路會接收一參考電 壓並且包含一對調節電流源，該等電流源係由該參考電壓 來調節，該負載鏈電路係被連接在一第二供應電壓與該對 輸出節點之間。 根據另一範例性具體實施例，提供一種電壓位準移位電 路。該電壓位準移位電路包含：一輸入電路，其會被配置 成用以接收一差動輸入信號，該差動輸入信號會在一第一 • 高位準與一第一低位準之間進行改變並且係在一第一輸入 場效電晶體（FET)處被接收；以及一第二輸入FET，其具有 和該第一輸入FET相同的極性。該電壓位準移位電路還包 • 含一被組態成用以接收一參考電壓的負載鏈電路，該負载 • 鏈電路包含：一第一負載鏈FET,其具有與該第—輸入 FET相反的極性；一第二負載鏈FET，其具有與該第二輸 入FET相反的極性；該第—負載鏈FET會被交又耦合至該 第二負載鏈FET，俾使該第一負載鏈FET的汲極會被連接 至該第二負載鏈FET的閘極，而該第二負载鏈FET的汲極 130973.doc -6 - U61566 會被連接至第-負載鏈FET的閘U—調節電流源， 其會被組態成用以接收該參考電壓並且會依據該參考電壓 來調節該第一調節電流源中的電流；以及一第二調節電流 源，其會被組態成用以接收該參考電壓並且會依據該表考 電壓來調節該第二調節電流源中的電流。該等輪入fet中 的輸入電流會依據該輸入信號結合該參考信號而受到控 制，用以在位於該負载鏈電路與該輸入電路之間的輸出節
點處產生一輸出信號，俾使該輸出信號會在一第二高位準 與一第二低位準之間進行改變，其中該第二高位準會相對 於該第一高位準產生移位而該第二低位準會相對於該第一 低位準產生移位。
根據另一範例性具體實施例，提供一種電壓位準移位電 路。该電壓位準移位電路包含：一第一供應電壓；一第二 供應電壓，·一被組態成用以接收一第一輸入信號的第一輸 入節點及一被組態成用以接收一第二輸入信號的第二輸」 節點，其中當被組合在一起時，該第一輸入信號及該第二 輸入信號會形成一差動輸入信號，其輸入電壓擺盪介於一 較低位準與一較高位準之間。該電壓位準移位電路還包含 一第一輸出節點；一第二輸出節點；一參考電壓節點丨一 第一輸入場效電晶體（FET),其源極會被連接至該第—供 應電壓而閘極會被連接至該第一輸入節點；以及一第二輸 入FET，其具有與§亥第一輸入FET相同的極性，其源極會 被連接至該第一供應電壓而閘極會被連接至該第二輸入節 點。該電壓位準移位電路還包含：一第一負载鏈FET，立 I30973.doc 1361566 具有與該第一輸入FET相反的極性，該第一負載鏈FET的 沒極會被連接至该第一輸入FET的沒極且會被連接至該第 一輸出節點；一第二負載鏈FET，其具有與該第二輸入 FET相反的極性，該第二負載鏈FET的汲極會被連接至該 • 第二輸入FET的汲極且會被連接至該第二輸出節點，該第 - 一負載鏈FET會被交又耦合至該第二負載鏈FE丁，俾使該 - 第一負載鏈FET的汲極會被連接至該第二負載鏈FET的閉 鲁 極，而該第二負載鏈FET的汲極會被連接至第一負載鏈 FET的閘極；一第一調節電流源，其會被連接在該第一負 載鏈FET的源極及該第二供應電壓之間，該第一調節電流 源中的電流係由在該參考電壓節點處所接收到的一參考電 壓來調節；以及一第二調節電流源，其會被連接在該第二 負載鏈FET的源極及該第二供應電壓之間，該第二調節電 流源中的電流係由在該參考電壓節點處所接收到的參考電 壓來調節。 • 根據又另一範例性具體實施例，提供一種移位一輸入信 號之電壓位^的方法。該方法包含：在一輸入電路處接枚 一差動輪入信號，該輸入電路包含具有第一極性的一對輸 . ^場效電晶體（FET)’該差動輸人信號會在第—高位準與 • 帛低位準之間進行改變；在一負載鍵電路處接收一參考 電壓，該負載鏈電路包含具有第二極性的一對交又麵合負 ，鍵ET該負載鏈電路還包含一對調節電流源，該等電 由1¾參考電壓來調節’該負載鏈電路會被連接在一 、應電壓及一對輸出節點之間，並且會在該等輸出節 130973.doc 1361566 點處產生-輸出信號，其中該輸出信號會在—第二高位準 及一第二低位準之間進行改變，其中該第二高位準會相對 於該第一高位準產生移位而該第二低位準會相對於該第一 低位準產生移位。 【實施方式】 圖 1呈現John G. Maneatis於 1996年 11月，IEEE JSSC 第 31冊，第11號，第1723至1732頁所發表的"L〇w JiUer Process-Independent DLL and PLL Based on Self-Biased Technique"(下文稱為"Maneatis")之中所提出的一典型延 遲鎖定迴路（DLL)l〇〇的示意性說明。Maneatis表示一自偏 壓DLL係利用一典型DLL所提供之控制關係建構而成的。 該典型DLL 1 00包含：一相位比較器丨〇2、一電荷泵丨〇4、 一迴路遽波器、一偏壓產生器1 〇 6以及電壓控制延遲線 (VCDL)l 08。該迴路中的負回授會藉由積分在一週期性參 考輸入Fref與來自VCDL 108之輸出F0UT之間所產生的相位 誤差來調整通過該VCDL 108的延遲。一旦鎖定，VCDL 108便會將該參考輸入Fref延遲一固定數額，用以形成該 VCDL輸出，俾使在Fref與F0UT之間不會有任何經偵測的 相位誤差。 在操作中’相位比較器102會接收AC參考信號匕^與人匚 輸出信號F0UT，並且產生一用以表示匕^與卜⑽間之相位 差的DC修正彳s號。端視F0UT領先或落後fref而定，該 修正信號會被輸出在相位比較器102的"上行"線（"u")或"下 行線（D )上。上行線與下行線兩者均會被電荷录1 接 130973.doc -9· 1361566 收。電荷泵1 04會接收該DC修正信號並且提供一具有一位 準的控制信號（稱為VCTRL)作為輸出。該控制信號會被偏壓 產生器106接收’該偏壓產生器1〇6的輸出係一用於pm〇S 電晶體的偏壓電壓VBP以及一用於NMOS電晶體的偏壓電壓 VBN。該等兩個偏壓電壓連同AC參考信號Fref會被電壓控 制延遲線108接收。電壓控制延遲線108的輸出便係ac輸 出信號F〇UT。 圖2示意性說明VCDL 1 08的範例性結構。明確地說， VCDL 108包含串聯連接的多個延遲元件2〇2A、202B、 202C、202D(個別稱為或統稱202)，其會終止在一差動至 早端轉換器及電壓位準移位器204之中。第一延遲元件 202A的差動輸入為參考信號frep。第一延遲元件202A的差 動輸出會當作第二延遲元件202B的差動輸入被接收。第二 延遲元件202B的差動輸出會當作第三延遲元件2〇2C的差 動輸入被接收。第三延遲元件202C的差動輸出會當作第四 延遲元件202D的差動輸入被接收。第四延遲元件2〇2D的 差動輸出會當作差動至單端轉換器及電壓位準移位器2〇4 的差動輸入被接收。該等延遲元件2〇2中每一者會接收來 自偏壓產生器106的偏壓電壓VBN及VBP。除此之外，該差 動至單端轉換器及電壓位準移位器2〇4還會接收來自偏壓 產生器106的偏壓電壓VBN。值得注意的係，圖2的範例性 結構雖然包含四個延遲元件202 ;不過，一般來說，延遲 元件202的數量係一項設計考量且延遲元件202的數量並未 受到任何限制。確切地說，延遲元件2〇2的數量範圍可能 130973.doc 1361566 從少至一個至許多個（若必要的話）。 傳統上，電壓控制延遲線會受到與用來製造其中所運用 之電晶體的程序有關的衰減及與操作條件中之變異有關的 衰減的影響。Maneatis建議偏壓產生器1〇6來提供偏壓電壓 VBP與VBN，藉由如此，提出消除許多程序有關的衰減以及 與操作條件中之變異有關的衰減。
Maneatis注意到VCDL 108中的AC信號具有變動的電壓 擺盪，其會隨著該AC信號的頻率（其會對應於該延遲線所 產生的延遲）而改變。Maneatis所提出的差動至單端轉換器 及電壓位準移位器204會將一差動、有限擺盪信號轉換成 一全擺盪信號。如圖3中所說明，該差動至單端轉換器及 電壓位準移位器204包含一輸入級，其具有兩個相同的差 動前置放大器。 第差動則置放大器320A包含一·差動耗合電晶體對， 該電晶體對包含：一第一 NMOS電晶體N301與一第二 NMOS電晶體N302 ; —第一 DC電流源NMOS電晶體N305 ; 以及一第一電流鏡負載’其包含一第一 pM〇S電晶體p3〇1 與一第二PMOS電晶體P302。 明確地說，第一NMOS電晶體N301的閘極會接收正差動 輸入（IN+)，而第二NMOS電晶體N3 02的閘極會接收負差動 輸入（IN-)。第一 NMOS電晶體N301的源極及第二NMOS電 晶體N3 02的源極會相互連接並且會被連接至第一 dc電流 源NMOS電晶體N305的汲極。第一 DC電流源NMOS電晶體 N305的源極會被連接至接地且該閘極會接收偏壓電壓 130973.doc 1361566 VBN。第一 NMOS電晶體N301的汲極會被連接至第一 PMOS 電晶體P301的汲極。第二NMOS電晶體N302的汲極會被連 接至第二PMOS電晶體P302的汲極。該第一負載會經由將 第一 PMOS電晶體P301的閘極連接至第二PMOS電晶體 P302的閘極且連接至第一 PMOS電晶體P301的汲極而形成 一電流鏡。第一PMOS電晶體P301的源極及第二PMOS電晶 體P302的源極會被連接至一 Vcc供應電壓。 一第二差動前置放大器320B包含一差動耦合電晶體對， 該電晶體對包含：一第三NMOS電晶體N303與一第四 NMOS電晶體N304 ; —第二DC電流源NMOS電晶體N308 ; 以及一第二電流鏡負載，其包含一第三PMOS電晶體P305 與一第四PMOS電晶體P306。 明確地說，第三NMOS電晶體N303的閘極會接收正差動 輸入（IN+)，而第四NMOS電晶體N3 04的閘極會接收負差動 輸入（IN-)。第三NMOS電晶體N3 03的源極及第四NMOS電 晶體N3 04的源極會相互連接並且會被連接至第二DC電流 源NMOS電晶體N308的汲極。第二DC電流源NMOS電晶體 N308的源極會被連接至接地且該閘極會接收偏壓電壓 VBN。第三NMOS電晶體N303的汲極會被連接至第三PMOS 電晶體卩305的汲極。第四NMOS電晶體N304的汲極會被連 接至第四PMOS電晶體P306的汲極。該第二負載會經由將 第三PMOS電晶體P305的閘極連接至第四PMOS電晶體 P306的閘極且連接至第四PMOS電晶體P306的汲極而形成 一電流鏡。第三PMOS電晶體P305的源極及第四PMOS電晶 130973.doc 12 1361566 體P306的源極會被連接至一 Vcc供應電壓。
Maneatis所提出的差動至單端轉換器及電壓位準移位器 204還包含一輸出級322，其具有一與一第六PMOS電晶體 P3 04配對的第五PMOS電晶體P303，並且進一步包含一電 流鏡，該電流鏡係由一第五NMOS電晶體N306與一第六 NMOS電晶體P307所形成。 明確地說，第五PMOS電晶體P303的閘極會接收出現在 第二NMOS電晶體N302之汲極及第二PMOS電晶體P3 02間 » 之連接處的信號。同樣地，第六PMOS電晶體P304的閘極 會接收出現在第三NMOS電晶體N303之汲極及第三PMOS 電晶體P305間之連接處的信號。第五PMOS電晶體P303的 源極及第六PMOS電晶體P304的源極會被連接至一 Vcc供應 電壓。第五PMOS電晶體P303的汲極會被連接至第五 NMOS電晶體N3 06的汲極。第六PMOS電晶體P3 04的汲極 會被連接至第六NMOS電晶體N307的汲極。一電流鏡會藉 由將第五NMOS電晶體N306的閘極連接至第六NMOS電晶 體N3 07的閘極且連接至第五NMOS電晶體N306的汲極而形 成。第五NMOS電晶體N306的源極及第六NMOS電晶體 N307的源極會被連接至接地。 一信號會從第六NMOS電晶體N307的汲極及第六PMOS 電晶體P304的汲極間的連接處被取出並且會在反向器312 處被反向，用以形成差動至單端轉換器及電壓位準移位器 204的單端輸出電壓V〇。 值得注意的係，一差動至單端轉換器及電壓位準移位器 130973.doc 13 1361566 而作為 位準移位 可分接該等延冑元件202中任何一者的差動輸出 如圖3中所示的一選配差動至單端轉換器及電壓 器 204A。
圖4A中以簡化方式所示的係被輸入至差冑至單端轉換器 及電廢位準移位器204的電壓波形。於此第-範例中的AC 化號電壓擺盪係從該供應電壓Vdd的一較高電壓位準至一 較低電壓位準該較低電壓位準會緊密地跟隨偏壓電壓 Vbp。當該AC信號頻率下降時，偏壓電壓Vbp會提高，且 偏壓電壓VBN會因而下降。該八(：信號頻率下降會對應於增 加VCDL 108所提供的延遲，會有較長的AC信號週期丁 並且AC電壓擺盪會縮減。在此種延遲線的操作頻率範圍 中的擺盪變異範圍可能為數百毫伏，也就是’從供應電壓 VDD數值的20%至30%至接近ι〇〇〇/0。
圖4B中所示的波形為該等延遲元件2〇2的，，反向極性"版 本。倘若該等延遲元件202係WPM〇s，晶體取代]^河〇8電 晶體且以NMOS電晶體取代PM0S電晶體所建構而成的 話，那麼可預期的係’該AC信號電壓擺盪將會從供應電 壓vss的一較低電壓位準至接近偏壓電壓Vbn的一較高電壓 位準。該AC信號頻率下降會對應於較長的ac信號週期 Tac，而且AC電壓擺盈會縮減。ac信號頻率下降及AC電 壓擺盈縮減之間的對應性可在圖4A與圖4B兩者的範例波 形中找到。
對圖3的差動至單端轉換器及電壓位準移位器2〇4來說， DC電流消耗會隨著AC信號頻率提高而增加。倘若VCDL I30973.doc 14 1361566 108係使用在一 Dll之中且該dll被固定在最大操作頻率 (舉例來說，於重設期間）附近的話，那麼，差動至單端轉 換器及電1位準移位器204的靜態電流便預期會湧增 (surge)。更確切地說，差動至單端轉換器及電壓位準移位 器204的靜態電流可能會超出與該電路相關聯的電源供應 器的負荷。該問題在使用多個選配差動至單端轉換器及電 壓位準移位器204A在該延遲線中部分分接該AC信號之延 遲版本時會特別嚴重。 圖3之差動至單端轉換器及電壓位準移位器2〇4的另一有 問題特點係，在較低的AC信號頻率處，該等延遲元件2〇2 中的電壓擺盈（我們會以字元"U”來代表該電壓擺盈）會以 近似速率万相對於延遲而改變。當該延遲線中的電壓擺盪 接近所使用的MOS電晶體的臨界電壓％時，圖3的差動至 單知轉換器及電壓位準移位器2〇4的輸出級322中的電流可 能僅係數微安培。雖然該等延遲元件2〇2仍能夠傳送該ac 信號，不過這卻可能會在較低頻率處導致該差動至單端轉 換器及電壓位準移位器2〇4產生故障。此故障潛在性會有 效地縮小使用該差動至單端轉換器及電壓位準移位器2〇4 的任何系統的頻率範圍。此系統的範例為圖1〇〇。 熟習本技術的人士便會瞭解，鎖相迴路（pLL)係另一範例 性系統，其中，可以使用-運用該差動至單端轉換器及電 壓位準移位器204的VCDL。 在所有三級320A、320B、322中使用電流鏡會造成另一 問題。該AC信號預期會在非常低位準（經常會小於一微安） 130973.doc 1361566 及最大位準之間改變該等電流鏡 從低電流至標稱操作電流轉移中 以，該差動至單端轉換器及電壓 係具有非常冗長的延遲時間。
另一問題則與技術複雜性有關。因為在差動至單端轉換 :及電壓料移位”附有錢，所以，雖然該等級相 當間單’不過’本方案中的裝置計數卻非常高(14個電晶 體）且AC信號路徑亦非常長。修正此項問題必須更進一步 增加經過該差動至單端轉換器及電壓位準移位請4輯 信號傳播延遲並需要該晶片上更大的面積。
中的電流。因為電流鏡在 要恢復功能相當耗時，所 位準移位器204的特徵便 圖5中所呈現的係包含一新賴電塵位準移位器5〇4的緩衝 器508的應用方案500範例。於特定的組態中，例如圖6至 10中所呈現者及變化例’圖5的新顆電壓位準移位器⑽可 被視為一差動至單端轉換器及電壓位準移位器504，其可 用於其中用到圖2差動至單端轉換器及電壓位準移位器2〇4 的應用中。該方案500包含一範例延遲線，其包含依照圖2 之延遲元件202的方式串聯連接的第一延遲元件5〇2八、第 二延遲元件502B、第三延遲元件5〇2c以及第四延遲元件 502D(統稱或個別稱為502)。該範例延遲線可能係一用於 DLL、遊標延遲電路之中的延遲線的一部分或全部；或者 可能係一鎖相迴路中的一電壓控制振盪器的一部分或全 部。和圖2的延遲元件202相同，該等延遲元件5〇2中每一 者所產生的延遲係由偏壓電壓Vbn與Vbp根據已知的自偏壓 技術來控制。該等偏壓電壓VBN與Vbp係由一偏壓電壓產生 130973.doc 16 1361566 器5 2 6所產生。值知注思的係，圖5的範例結構雖然包含四 個延遲元件502;不過，一般來說，延遲元件5〇2的數量係 一項設計考量且延遲元件502的數量並未受到任何限制。 確切地說，延遲元件502的數量範圍可能從少至一個至許 多個（若必要的話）。
如圖5中所說明，該範例性延遲線會在介於第二延遲元 件502B與第三延遲元件5〇2c之間的一分接點處被分接。 一來自該分接點的第一差動信號會在該緩衝器508中被第 輸入緩衝器5 1 0P接收，而一來自該分接點的第二差動信 號會被第二輸入緩衝器51〇N接收。纟自第一輸入緩衝器
清的輸出會在該電壓位準移位器遍的第—差動輸入端 子vIP處被接收》同樣地，來自第二輸入緩衝15ι〇Ν的輸 出會當作該電壓位準移位器5〇4的第二差動輸入端子AN被 接收。除此之外，該電壓位準移位器5〇4還會在一參考電 Μ端子處接收—來自參考產生器鳩的參考電麼I。參考 產主器506會依據偏壓電壓產±器526所提供.的偏壓電歷 Vbn與Vbp中其中一者或組合來產生一參考電壓VRF。 圖6中所說明的緩衝器6〇8包含一非特定電壓位準移位器 6〇4 °圖6的緩衝器608大體上與圖5的緩衝器508一致，不 過圖6的緩衝器608省略與輸入緩衝器51〇p、51〇N—致的 結構。該非特定電壓位準移位器_具有—第—輸入_s 電晶體P6G1P及—第：輸人PMOS電晶體P6G1N。該非特定 電，位準移位器604還具有-負載鏈，該負載鏈包括一對 體八具有與輸入電晶體相反的極性。該等負載鏈電 130973.doc 1361566 晶體包含一第一 NMOS負載鏈電晶體N602P及一第二NMOS 負載鏈電晶體N602N。第一 NMOS負載鏈電晶體N602P的 汲極會被連接至第一輸入PMOS電晶體P601P的汲極、第二 NMOS負載鏈電晶體N602N的閘極以及一第一回授元件 61 4P的輸入。第二NMOS負載鏈電晶體N602N的汲極會被 連接至第二輸入PMOS電晶體P601N的汲極、第一NMOS負 載鏈電晶體N602P的閘極以及一第二回授元件614N的輸 入。也就是，第一 NMOS負載鏈電晶體N602P及第二NMOS 負載鏈電晶體N602N會交又耦合。 該負載鏈還包含：一第一調節電流源612P，其會被連接 在該第一 NMOS負載鏈電晶體N602P的源極及一供應電壓 Vss之間；以及一第二調節電流源612N，其會被連接在該 第二NMOS負載鏈電晶體N602N的源極及該供應電壓Vss之 間。第一調節電流源612P的電流會受控於在一參考電壓端 子處所接收到的參考電壓VRF及受控於一第一回授信號 Vswp。參考電壓Vrf係由參考產生器506所產生。第一回授 信號VSWP係由第一回授元件61 4P所產生。第二調節電流源 61 2N的電流會受控於參考電壓VRF及受控於由第二回授元 件61 4N所產生的第二回授信號V SWN ° 概要言之，該非特定電壓位準移位器604具有該對輸入 PMOS電晶體P601P、P601N及一對負載鏈，每一負載鏈均 包含該等交叉耦合負載鏈電晶體N602P、N602N中其中一 者以及該等調節電流源6 1 2P、61 2N中其中一者。該等調節 電流源61 2P、61 2N的電流可能會部分受控於參考產生器 130973.doc 1361566 506所產生的參考電壓VRF、第一回授元件614P所產生的第 一回授信號Vswp、以及第二回授元件614N所產生的第二回 授信號VswN。 參考產生器506會產生供調節電流源612P、612N使用的 參考電壓VRF ’俾使該等負載鏈之中的電流保持與輸入 PMOS電晶體P601P、P601N所產生的最大電流成正比並且 會回應於輸入信號電壓擺盪U的變化所造成的最大電流變 化。當產生參考電壓VRF時，參考產生器506可會使用由偏 壓電壓產生器526所產生且與擺盪u關聯的偏壓電壓VBN與 VBP ’輸入PMOS電晶體P601P、P601N所產生的最大電流 會與其相依。 該範例性延遲線信號中的電壓擺盪終極值為供應電壓 VDD及一接近偏壓電壓vBP的電壓。當該偏壓電壓vBp的數 值改變時（用以在該延遲線中提供一變動延遲），電壓擺盪 U的較低位準也會改變。接著，電壓擺盪u的較低位準變 化則會導致輸入PMOS電晶體P601P、P601N可產生的最大 電流的變化。在電壓擺盪U的較低位準處，該等輸入 PMOS電晶體P601P、P601N中一給定電晶體的閘極電壓係 偏壓電壓VBP。接著，在電壓擺盪u的較低位準處，該等輸 入PMOS電晶體P601P、P60 1N中該給定電晶體的閘極至源 極電壓便會等於VDD-VBP且會比較低。
雖然該等交又耦合NMOS負載鏈電晶體N6〇2p、N6〇2N 有利降低該非特定電壓位準移位器6〇4中的dc電流消耗， 不過，該等交又耦合NMOS負载鏈電晶體N6〇2p、N6〇2N I30973.doc -19- 1361566 卻同樣會產生特定的遲滯現像，也就是，輸出 丁 V〇N 與 v0P上電壓的切換延遲會回應於出現在差動輸入端子Vp與 v1N上的切換。 應該瞭解的係，倘若該等輸入PMOS電晶體p6〇1p ·. P6〇1N的最大電流小於該等交又耦合NMOS負載鏈電晶體 ： N602P、N602N中的電流，則該切換將不會出現。該等輸 - 入NM〇S電晶體N602P、N602N中一給定電晶體將會無法 φ 上拉（〇VerPuU)該負载鏈及反轉該輪出。據此，經由使用該 等調節電流源612P、612N便會限制該等負載鏈裝置的強 度。該等調節電流源612P、612N的強度接著便會協同輸入 PMOS電晶體P601P、P601N的強度。最佳的協同結果（一 經過正確設計的參考產生器506)會最小化遲滞的影響，其 意謂著該負載鏈會在所有情況中合宜地翻轉輸出端子上的 數值並且會最小化遲滯所造成的延遲。 在操作中，電壓位準移位器5〇4會將一在被連接至該範 • 例性延遲線之分接點的差動輸入端子V!p與VIN處所接收的 差動有限擺盪（舉例來說，從供應電壓Vdd至偏壓電壓 vbp)ac信號轉換成一位於輸出端子（以¥训與v〇p來表示）處 • 的差動全擺盪（舉例來說，從供應電壓VDD至供應電壓 Vss)ACk號。為簡化起見，假設含有該等延遲元件$们及 »亥偏壓電壓產生器526的自偏壓系統操作使得該延遲線中 的AC信號（在該等分接點處）的特徵為其電壓擺盪u係從供 應電壓vDD下降至非常接近偏壓電壓Vbp的電壓位準。 當輸入端子V, N位在較低位準處（在本範例中為接近偏壓 I30973.doc -20- 1361566 電壓vBP)且輸入端子vIP位在較高位準處（在本範例中為供 應電壓VDD)時，輸出端子v0P會處於供應電壓vDD處且輸出 端子vON會處於供應電壓Vss處。明確地說，因為第二輸入 PMOS電晶體P601N的閘極（vIN)係處於低電壓處，第二輸 入PMOS電晶體P601N會導通。相反地，因為第一輸入 PMOS電晶體P601P的閘極（v1P)係處於高電壓處，所以，第 二輸入PMOS電晶體P601N會關閉。因為第一NM〇s負載鏈 電晶體N602P的閘極直接被連接至輸出端子v〇p且輸出端 子v0P處於高電壓處，所以，第一 NM〇s負載鏈電晶體 N602P為導通且輸出端子v〇n處的電壓可取得接近供應電 壓vss的數值。相反地，因為第二NM〇s負載鏈電晶體 N602N的閘極處於低電壓處（v〇n=Vss)，所以，第：nm〇s 負載鏈電晶體N602N會關閉。 輸出端子vON會藉由包含第—NMOS負載鏈電晶體N6〇2p 及第一調節電流源612P的負載鏈的驅動而被保持在供應電 壓乂58處。在輸出端子v〇N上結束轉移之後，小量的電流將 足以保持輸出端子V0N上的電壓。擄此，便可以降低第一 NMOS負載鏈電晶體N6〇2p及第—調節電流源612p中的電 流。接著’經顯示’此電流降有助於輸出端子v〇n上更快 速的上升電壓轉移，因為第一 PM〇s電晶體p6〇1I^l在只要 較小的負載鏈驅動便可以上拉。 當輸入端子VIP位在較低位準處（在本範例中為接近偏壓 電壓VBP)且輸入端子v|N位在較高位準處（在本範例中為供 應電壓VDD)時，輸出端子v〇N會處於供應電壓v〇D處且輸出 130973.doc 21 端子V〇p會處於供應電壓Vss處。 明確地說’因為第一輸入PMOS電晶體P601P的閘極 (VlP)係處於較低電壓處，第一輸入PMOS電晶體P601P會導 通。相反地’因為第二輸入PM〇S電晶體P6〇1N的閘極 (V|N)係處於高電壓處，第二輸入PMOS電晶體P601N會關 閉。因為第二NMOS負載鏈電晶體N602N的閘極直接被連 接至輸出端子V〇N且輸出端子v〇N處於高電壓處，所以，第 一NMOS負载鏈電晶體N6〇2N為導通且輸出端子v〇p處的電 壓可取得接近供應電壓Vss的數值。相反地，因為第一 NMOS負載鏈電晶體N6〇2p的閘極處於低電壓處 (V0P=VSS)，所以，第一 NMOS負載鏈電晶體N602P會關 閉。 輸出端子V0P會藉由包含第二NMOS負載鏈電晶體N602N 及第二調節電流源6丨2N的負載鏈的驅動而被保持在供應電 壓Vss處。在輸出端子v〇p上結束轉移之後，小量的電流將 足以保持輸出端子V0P上的電壓。據此，便可以降低第二 NMOS負載鏈電晶體N6〇2N及第二調節電流源612N中的電 流。接著’經顯示，此電流降有助於輸出端子v〇p上更快 速的上升電壓轉移，因為第二輸入PMOS電晶體P601N現 在只要較小的負載鏈驅動便可以上拉。 第一回授元件614P會產生第一回授信號Vswp，用以表示 輸出端子v0N的狀態。結果，當輸出端子v〇n的狀態改變 4，流經第一調節電流源612P的電流的數值Isp便會改變。 第一回授元件614P的特徵為在V〇N狀態改變的時間及第一 J30973.doc -22- 1361566 回授信號vSWP數值改變的時間之間會有一預定延遲。第二 回授το件614N會產生第二回授信號Vswn ,用以表示輸出 端子v0P的狀態。結果，當輸出端子v〇p的狀態改變時，流 經第二調節電流源612N的電流的數值Isn便會改變。第二 回授元件614N的特徵為在v0P狀態改變的時間及第二回授 信號VSWN數值改變的時間之間會有一預定延遲。 在第一調節電流源612P中所產生的電流Isp可被配置成具 有兩個分量。第一分量（其為一標稱數值）係由從參考產生 器506輸出的參考電壓VRF的電壓位準決定。第二分量則係 由從第一回授元件614P輸出的第一回授信號Vswp的電壓位 準決定。依照相同的方式，在第二調節電流源6丨2N中所產 生的電流Isn亦可被配置成具有兩個分量。第一分量（其為 一標稱數值）係由從參考產生器5〇6輸出的參考電壓的 電壓位準決定。第二分量則係由從第二回授元件6丨4N輸出 的第二回授信號VSWN的電壓位準決定。當第一回授信號 Vswp的數值及第一回授彳§號VSWN的數值改變時，對應電流 Isp與ISN的第二分量同樣會改變。第二電流分量對總、與 Isn電流的貢獻會小於第一電流分量的貢獻。 或者，電流ISP與ISN的第一分量及第二分量兩者可能會 取決於參考電壓數值Vrf，且接著，每一個電流之總值會 被分成兩個分部（分量）^於此情況中，第一部分（必定存在 於ISN電流及ISP電流之中）係總IsN與Isp電流的一固定部分， 而第二部分（其會根據V〇p與V〇N輸出㈣態而被開啟或關 閉）則係總ISN與ISP電流的剩餘部分。 130973.doc •23· 1361566 熟習本技術的人士便會明白’第一輸入緩衝器5i〇p及第 二輸入緩衝器510N係選配的。再者，應該清楚的係，可以 利用其它電路（例如放大器或中繼器）來取代輸入緩衝器 510P 、 510N 。 當使用第一輸入緩衝器510P及第二輸入緩衝器51 ον(或 放大器或中繼器）時，它們可提供較高的電壓擺盪，或者 可將該擺盛的較高終極值與較低終極值兩者移動一電壓 差。在圖6的範例性配置中，較高終極值可能會比供應電 壓VDD小VT，其中VT為輸入PMOS電晶體P601P、P601N的 臨界電壓。同樣地，較低終極值可能會比偏壓電壓vBP小 Vt。其中’Vt為輸入PMOS電晶體P601P、P601N的臨界電 壓。值得注意的係，一般來說，…可能為許多其它種類的 電壓差，舉例來說’ VT可能為一 NMOS臨界值或是一臨界 值差或是一經補償/經穩定化的電壓差，端視第一輸入緩 衝器510P及第二輸入緩衝器51〇n的複雜性而定。 此一擺盪終極值的降低會導致該等輸入PM〇s電晶體 P601P、P601N在輸入端子V1P與vIN處於它們的較高終極值 處時更接近它們的導通狀態（閘極至源極電壓接近vT)且在 輸入端子VIP與VIN處於它們的較低終極值處時比閘極至源 極電壓高出ντ。更接近導通狀態會有效地提高該等輸入 PMOS電晶體Ρ601Ρ ' Ρ601Ν的驅動能力，且經顯示，可縮 短經過該非特定電壓位準移位器604的AC信號傳播延遲。 附帶一提’舉例而言，偏壓電壓產生器526可能還會利 用一被永久電線連接至其中一狀態的輸入來模擬該延遲線 130973.doc -24- 1361566 的一部分，用以產生一表示該等差動輸入端子vIP與vIN處 之最大電流的參考信號，以便有效地達成偏壓電壓產生器 5 2 6的功能。 圖7中共同說明圖6之非特定電壓位準移位器604的第一 可能施行方式704結合圖5與6之參考產生器506的第一可能 施行方式706作為形成緩衝器708。值得注意的係，在第一 電壓位準移位器施行方式704中缺少的係該等回授元件 014P、014N之施行方式。熟習本技術的人士便會明白，電 壓位準移位器504並未必需要此等回授元件方可達成將一 差動有限擺盪AC信號轉換成一差動全擺盪AC信號的目 的0 第一電壓位準移位器施行方式704包含從圖6的非特定電 壓位準移位器604中便可熟知的輸入PMOS電晶體P601P、 P601N及該對相反極性、交又耦合、NMOS負載鏈電晶體 N002P 、 N002N 〇和圖ό的非特定電壓位準移位器604中相 同，輸入端子VIP會連接至第一輸入PMOS電晶體Ρ601Ρ的 閘極，而輸入端子VIN會連接至第二輸入PMOS電晶體 P601N的閘極。第一調節電流源612P會被施行為第一電流 源NMOS電晶體N701 P，且第二調節電流源6 1 2N會被施行 為第二電流源NMOS電晶體N701N。明確地說，第一電流 源NMOS電晶體N701P的汲極會被連接至第一NMOS負載鏈 電晶體N602P的源極，且第一電流源NMOS電晶體N701P的 源極會被連接至供應電壓Vss。再者，第二電流源NMOS電 晶體N701N的汲極會被連接至第二NMOS負載鏈電晶體 130973.doc -25- 1361566 N602N的源極，且第二電流源NMOS電晶體Ν7〇1Ν的源極 會被連接至供應電壓Vss。 第一參考產生器施行方式706會連接至一參考源用以接 收偏壓電壓Vbp且包含一第一偏屢產生PMOS電晶體P701、 一第一偏壓產生NMOS電晶體N701、以及一第二偏壓產生 NMOS電晶體N702 »明確地說，第一偏壓產生PMOS電晶 體P701的源極會被連接至供應電壓VDD，第一偏壓產生 PMOS電晶體P701的汲極會被連接至第二偏壓產生NMOS 電晶體N702的汲極，以及第一偏壓產生PMOS電晶體P701 的閘極會被連接至第一參考產生器施行方式7〇6用以接收 偏壓電壓VBP的輸入。第二偏壓產生NMOS電晶體N702的 閘極會被連接至供應電壓VDD，且第二偏壓產生NMOS電 晶體N702的源極會被連接至第一偏壓產生NMOS電晶體 N701的汲極。第.一偏壓產生NMOS電晶體N701的閘極會被 連接至第一偏壓產生NMOS電晶體N701的汲極並且還會充 當從第一參考產生器施行方式706輸出的參考電壓VRF。第 一偏壓產生NMOS電晶體N701的源極會被連接至供應電壓 Vss 0 第一參考產生器施行方式706輸出的參考電壓VRF會在參 考電壓端子處被接收並且接著會在第一電流源NMOS電晶 體N701P的閘極處及在第二電流源NMOS電晶體N701N的 閘極處被接收。 在操作中，第一偏壓產生PMOS電晶體P701雷同於第一 電壓位準移位器施行方式704的輸入PMOS電晶體P601P、 130973.doc -26· 1361566 P601N，當它們的閘極（它們會被連接至差動輸入端子VIP 與Vin)處於電壓擺盪U的較低位準處時便會產生和該等輸 入PMOS電晶體P601P、P601N能夠產生的最大電流成正比 的電流。於此範例中，電壓擺盪U的較低位準接近偏壓電 壓VBP，且第一偏壓產生PMOS電晶體P701在其閘極處會接 收該偏壓電壓Vbp。 一參考電流IREF會流過一偏壓產生鏈，該偏壓產生鏈包 括第一偏壓產生NMOS電晶體N701及第二偏壓產生NMOS 電晶體N702。於其中一情況中，該偏壓產生鏈會模擬形成 為第一 NMOS負載鏈電晶體N602P及第一電流源NMOS電晶 體N701P之組合的負載鏈，且於另一情況中會模擬形成為 第二NMOS負載鏈電晶體N602N及第二電流源NMOS電晶 體N701N之組合的負載鏈。第二偏壓產生NMOS電晶體 N702的閘極會被連接至供應電壓VDD，其電壓位準代表第 一 NMOS負載鏈電晶體N602P之閘極與第二NMOS負載鏈電 晶體N602N之閘極可達成的最高電壓位準。 如圖7中所說明，一下拉電流Ip會流經第一 NMOS負載鏈 電晶體N602P與第一電流源NMOS電晶體N701P。除此之 外，一下拉電流IN會流經第二電流源NMOS電晶體N70 1N 與第二NMOS負載鏈電晶體N602N。當下拉電流Ip在第一 電壓位準移位器施行方式704的第一負載鏈之中流動時， 其與流經第一參考產生器施行方式706中的偏壓產生鏈的 參考電流Iref的關係為Ip=m*IREF，其中數值”m"係由第一 偏壓產生NMOS電晶體N701之尺寸與第一電流源NMOS電 130973.doc -27- 1361566 晶體N70 IP之尺寸的比值決定。當下拉電流IN在第一電壓 位準移位器施行方式704的第二負載鏈之中流動時，其與 流經第一參考產生器施行方式706中的偏壓產生鏈的參考 電流Iref的關係給定為IN=m*IREF，其中數值”m”係由第一 偏壓產生NMOS電晶體N701之尺寸與第二電流源NMOS電 晶體N701N之尺寸的比值決定。值得注意的係，第一電流 源NMOS電晶體N701P與第二電流源NMOS電晶體N701N若 不完全相同的話則應該非常雷同。據此，兩個電流源 NMOS電晶體N701P、N701N的數值"m”應該相同。 合宜地，該等負載鏈的下拉電流（也就是，Ip或IN)預期 會跟隨輸入PMOS電晶體P601P、P601N的尖峰電流能力， 而尖峰電流能力則預期會隨著擺盪U而改變。 圖8中共同說明圖6之非特定電壓位準移位器604的第二 可能施行方式804結合參考產生器506的第二可能施行方式 806作為組成緩衝器808。圖8之第二電壓位準移位器施行 方式804包含從圖6的非特定電壓位準移位器604中便可熟 知的輸入PMOS電晶體P601P、P601N及該對相反極性、交 叉耦合、NMOS負載鏈電晶體N602P、N602N。和圖6的非 特定電壓位準移位器604中相同，輸入端子VIP會連接至第 一輸入PMOS電晶體P601P的閘極，而輸入端子VIN會連接 至第二輸入PMOS電晶體P601N的閘極。 第一調節電流源61 2P會被插設在第一 NMOS負載鏈電晶 體N602P與供應電壓Vss之間並且會被施行在下面兩條路徑 之中：路徑P 1 ;以及路徑P2。一下拉電流Ip!會在路徑P1之 130973.doc -28- 1361566
中流動且一下拉電流IP2會在路徑P2之中流動。在路徑P1 中，第一路徑PI NMOS電晶體N801P1的汲極會被連接至 第一 NMOS負載鏈電晶體N602P的源極，而第二路徑P1 NMOS電晶體N803P1的汲極會被連接至第一路徑PI NMOS 電晶體N801P1的源極。第二路徑PI NMOS電晶體N803P1 的源極會被連接至供應電壓Vss。在路徑P2中，第一路徑 P2 NMOS電晶體N801P2的汲極會被連接至第一 NMOS負載 鏈電晶體N602P的源極，而第二路徑P2 NMOS電晶體 N803P2的汲極會被連接至第一路徑P2 NMOS電晶體 N801P2的源極。第二路徑P2 NMOS電晶體N803P2的源極 會被連接至供應電壓Vss，且第二路徑P2 NMOS電晶體 N803P2的閘極會被連接至供應電壓VDD。
第二調節電流源6 1 2N會被插設在第二NMOS負載鏈電晶 體N602N與供應電壓Vss之間並且同樣會被施行在下面兩 條路徑之中：路徑N1 ;以及路徑N2。一下拉電流IN,會在 路徑N1之中流動且一下拉電流IN2會在路徑N2之中流動。 在路徑N1中，第一路徑N1 NMOS電晶體N801N1的汲極會 被連接至第二NMOS負載鏈電晶體N602N的源極，而第二 路徑N1 NMOS電晶體N803N1的汲極會被連接至第一路徑 N1 NMOS電晶體N801N1的源極。第二路徑N1 NMOS電晶 體N803N1的源極會被連接至供應電壓Vss。在路徑N2中， 第一路徑N2 NMOS電晶體N801N2的汲極會被連接至第二 NMOS負載鏈電晶體N602N的源極，而第二路徑N2 NMOS 電晶體N803N2的汲極會被連接至第一路徑N2 NMOS電晶 130973.doc •29· 1361566 體N801N2的源極。第二路徑N2 NMOS電晶體N803N2的源 極會被連接至供應電壓Vss，且第二路徑N2 NMOS電晶體 N803N2的閘極會被連接至供應電壓VDD。 第二參考產生器施行方式806會連接至一參考源用以接 收偏壓電壓VBP且包含一第一偏壓產生PMOS電晶體P801、 一第一偏壓產生NMOS電晶體N801、一第二偏壓產生 NMOS電晶體N802以及一第三偏壓產生NMOS電晶體 N803。明確地說，第一偏壓產生PMOS電晶體P801的源極 會被連接至供應電壓VDD，第一偏壓產生PMOS電晶體 P801的汲極會被連接至第二偏壓產生NMOS電晶體N802的 汲極，以及第一偏壓產生PMOS電晶體P801的閘極會被連 接至第二參考產生器施行方式806用以接收偏壓電壓VBP的 輸入。第二偏壓產生NMOS電晶體N802的閘極會被連接至 供應電壓VDD，且第二偏壓產生NMOS電晶體N802的源極 會被連接至第一偏壓產生NMOS電晶體N801的汲極。第一 偏壓產生NMOS電晶體N801的閘極會被連接至第一偏壓產 生NMOS電晶體N801的汲極並且還會充當從第二參考產生 器施行方式806輸出的參考電壓VRF。第一偏壓產生NMOS 電晶體N801的源極會被連接至第三偏壓產生NMOS電晶體 N803的汲極。第三偏壓產生NMOS電晶體N803的閘極會被 連接至供應電壓VDD，且第三偏壓產生NMOS電晶體N803 的源極會被連接至供應電壓Vss。 第二參考產生器施行方式806輸出的參考電壓VRF會在參 考電壓端子處被接收並且接著從左至右會在第一路徑P1 130973.doc •30· 1361566 NMOS電晶體N801P1的閘極處、第一路徑p2 NM〇s電晶體 N801P2的閘極處 '第一路徑N2 NMOS電晶體N8〇1N2的閘 極處、及第一路徑N1 NM〇s電晶體N8〇1N1的閘極處被接 收。 和圖7的第一電壓位準移位器施行方式7〇4不同的係圖 8的第二電壓位準移位器施行方式8〇4包含圖6中所呈現的 回授元件614P、614N的施行方式。明確地說，第一回授元 件614P會被施行為第一數位緩衝器814p，而第二回授元件 614N會被施行為第二數位緩衝器8MN。熟習本技術的人 士便會清楚，數位緩衝器最常見係由偶數個串連反向器所 製成’不過’亦可能採用先進先出（FIF〇)記憶體的形式。 至第一數位緩衝器814P的輸入會在輸出端子v〇n處被接 收且第一數位緩衝器814P的輸出會被連接至第二路徑ρι NMOS電晶體N803P1的閘極。至第二數位緩衝器814N的輸 入會在輸出端子v0P處被接收且第二數位緩衝器8MN的輸 出會被連接至第二路徑N1 NMOS電晶體N803N1的閘極。 在圖8的第二電壓位準移位器施行方式8〇4的操作中，該 等負載鏈電流源係由第二參考產生器施行方式8〇6且由數 位緩衝器814P、814N來調節。和第一參考產生器施行方式 706雷同的方式’第二參考產生器施行方式8〇6會再生且監 視輸入PMOS電晶體P601P、P601N的最大電流。第三偏壓 產生NMOS電晶體N803會補償該等雙路徑調節電流源的各 路徑中底電晶體的阻值，換言之，第二路徑pi NMOS電晶 體N803P1與第二路徑N1 NMOS電晶體N803N1，以及第二 130973.doc 1361566 路徑N2 NMOS電晶體N803N2與第二路徑P2 NMOS電晶體 N803P2。明確地說，舉例而言，第三偏壓產生NMOS電晶 體N803可讓包含第二偏壓產生NMOS電晶體N802、第一偏 壓產生NMOS電晶體N801以及第三偏壓產生NMOS電晶體 N803的鏈正確地模擬包含第一 NMOS負載鏈電晶體 N602P、第一路徑P2 NMOS電晶體N801P2以及第二路徑P2 NMOS電晶體N803P2的鏈的操作，以達電流鏡射之目的。 一參考電流Iref會流過一偏壓產生鏈’該偏壓產生鏈包 括第二偏壓產生NMOS電晶體N802、第一偏壓產生NMOS 電晶體N801以及第三偏壓產生NMOS電晶體N803。該偏壓 產生鏈路會模擬第二電壓位準移位器施行方式804中的負 載鏈。第二偏壓產生NMOS電晶體N802的閘極會被連接至 供應電壓VDD，其電壓位準代表第一 NMOS負載鏈電晶體 N602P之閘極與第二NMOS負載鏈電晶體N602N之閘極可 達成的最高電壓位準。 第二電壓位準移位器施行方式804中的NMOS負載鏈裝 置、第一偏壓產生NMOS電晶體N801以及第三偏壓產生 NMOS電晶體N803會共同形成一電流鏡。合宜地，該電流 鏡會建立參考電流Iref與負載鏈電流Ιρι、Ιρ2、Ινι、ΪΝ2之間 的關係。所有四個負載鏈電流Ιρι、Ip2 ' Ini、In2均係參考 電流Iref的分數，進而參考電流Iref則會與參考產生器806 中的第一偏壓產生PMOS電晶體P801所再生的輸入PMOS電 晶體P601P、P601N的最大電流成正比。參考產生器806中 的第一偏壓產生PMOS電晶體P801的尺寸可能與緩衝器808 130973.doc •32- 1361566 的輸入PMOS電晶體P601P、P601N的尺寸雷同，於此情況 中，它們會產生接近輸入PMOS電晶體P601P、P601N之實 際最大電流的電流IREF。倘若第一偏壓產生PMOS電晶體 P801的尺寸不同於輸入PMOS電晶體P601P、P601N的尺寸 的話，電流IREF便會係輸入PMOS電晶體P601P、P601N之 最大電流的縮放複製。進而此縮放因數將會反映該電流鏡 的尺寸比（第三偏壓產生NMOS電晶體N803的尺寸與該等 雙路徑調節電流源的各路徑中底電晶體N803P1/N803P2/ N803N1/N803N2的尺寸的比值以及第一偏壓產生NMOS電 晶體N801的尺寸與該等雙路徑調節電流源的各路徑中頂電 晶體N801P1/N801P2/N801N1/N801N2的尺寸的比值）。 明確地說，用以描述該等比值的其中一種方式可能如 下：Ipi=lNl = a * IreF 及 Ip2 = lN2 = b * Iref。係數3與1)係由該等 尺寸比來設定。換言之，數值a係與第二路徑N1 NMOS電 晶體N803N1及第二路徑PI NMOS電晶體N803P1的尺寸與 第三偏壓產生NMOS電晶體N803的尺寸的比值有關。數值 a還與第一路徑N1 NMOS電晶體N801N1及第一路徑P1 NMOS電晶體N801P1的尺寸與第一偏壓產生NMOS電晶體 N801的尺寸的比值有關。對另一實例而言，數值b係與第 二路徑P2 NMOS電晶體N803P2及第二路徑N2 NMOS電晶 體N803N2的尺寸與第三偏壓產生NMOS電晶體N803的尺 寸的比值有關。數值b還與第一路徑N2 NMOS電晶體 N801N2及第一路徑P2 NMOS電晶體N801P2的尺寸與第一 偏壓產生NMOS電晶體N801的尺寸的比值有關。 130973.doc -33- 1361566 圖8中有四個電流源：由第一路徑pi nm〇s電晶體 N801P1與第二路徑P1 NM〇s電晶體Ν8〇3ρι所組成的第一 電流源；以及由第一路徑P2 NM〇s電晶體Ν8〇ιρ2與第二 路徑P2 NMOS電晶體N803P2所組成的第二電流源。該等 第-電流源與第二電流源會共同產生一具有變動電流值的 組合電流源。該組合電流源會對應於圖6的第一調節電流 源612P。由第一路徑N1 NM〇s電晶體N8〇ini與第二路徑 N1 NMOS電晶體N803N1所組成的第三電流源。由第一路 徑N2丽0S電晶體N801N2與第二路徑m nm〇s電晶體 N803N2所組成的第四電流源。該等第三電流源與第四電 流源會共同產生一組合電流源，其會對應於圖6的第二調 節電流源612N。 一般來說，為平衡輸出節點v〇p與v〇n處的轉移速率，會 選定1131=“1且11>2=1^。可預期的係，參考電流Iref與路徑 P1及路徑P2中的總電流（Ιρι+Ιρ2)的數值比將會係一常數 k 。再者，可預期的係，參考電流Iref與路徑N丨及路徑 N2中的總電流（INI+IN2)的數值比將會等於相同的常數，，k"。 數值k係由第一偏壓產生NMOS電晶體N801的尺寸與第一 路徑PI NMOS電晶體N801P1的尺寸及第—路徑p2 NM〇s 電晶體N801P2的尺寸的比值決定。數值"k"也由第一偏壓 產生NMOS電晶體N801的尺寸與第一路徑N1 NM〇s電晶體 N801N1的尺寸及第一路徑N2 NM〇s電晶體N8〇1N2的尺寸 的比值決疋。值得注意的係，第一路徑p丨NM〇S電晶體 N801P1、第一路徑P2 NMOS電晶體N801P2、第一路徑N1 130973.doc -34- 1361566 NMOS電明體N8〇1N1以及第—路徑N2 nm〇S電晶體 N801N2的結構若不完全相同的話則應該非常雷同。係數 k的數值亦可或部分由第一偏壓產生PMOS電晶體P801的 尺寸與輸入PMOS電晶體P6〇ip、P6〇1N的尺寸的比值取 決。 回顧刖述’在路徑p2中’第二路徑P2 nm〇S電晶體 N803P2的閉極會被連接至供應電壓v⑽，因而會永久致能 路徑P2中的電流Ιρζ。再者，在路徑N2中第二路徑N2 NMOS電日日體N803N2的閘極會被連接至供應電壓vDD ’因 而會永久致能路徑N2中的電流ιΝ2。 第一數位緩衝器8 14P會延遲從節點v0N至第二路徑p 1 NMOS電晶體N803P1之閘極的信號傳播。第二數位緩衝器 814N會延遲從節點v〇p至第二路徑Ni NMOS電晶體 N803N1之閘極的信號傳播。 第一數位緩衝器814P與第二數位緩衝器814N的特徵係 從它們的輸入至它們的輸出會有一預定的信號傳播延遲。 在第一數位緩衝器814P之輸出處的第一回授信號（圖8中 以Vswp來表示該第一回授信號）會依據輸出端子v〇n處的電 壓位準來控制在路徑P1中流動的電流數額。明確地說，於 輸出端子V0N處的電壓變高之後的時間X秒處（其中，X秒係 預定延遲），該第一回授信號VSWP會變高並且會啟動第二 路徑PI NMOS電晶體N803P1，從而致能路徑P1中的電 流。於輸出端子V0N處的電壓變低之後的時間x秒處，該第 一回授信號VSWP會變低並且會關閉第二路徑p 1 NMOS電晶 130973.doc -35· 1361566 體N803P1，從而停用路徑ρι中的電流。 合宜地，當輸出端子v〇n處的電壓從高轉移至低時，因 第二路徑PI NMOS電晶體N803P1的關係在路徑ρι中所產 生的電流流動容許值會變得很重要。相較於使用第一電壓 位準移位H施行方式7Q4之單路徑負載鏈可達成的轉移速 度，第二電壓位準移位器施行方式804的該等雙路徑負載 鏈允許提高從高轉移至低的速度。 和第一數位緩衝器814P依據輸出端子v〇n處之電壓的延 遲版本來控制在路徑P1中電流之流動的方式非常相同的 係，第二數位緩衝器814N會依據輸出端子v〇p處之電壓的 延遲版本來控制在路徑N1中電流之流動。 在圖8之第二電壓位準移位器施行方式8〇4的替代施行方 式中，第二數位緩衝器814N的輸入會被連接至輸出端子 v0N，而第一數位緩衝器814P的輸入會被連接至輸出端子 v0P。於此情況中，第一數位緩衝器814p與第二數位緩衝 器8MN必須反向，且舉例來說，將會由奇數個串聯連接的 反向器所組成。 圖9說明緩衝器908中的第一電壓位準移位器施行方式 704結合參考產生器5〇6的第三可能施行方式9〇6。緩衝器 908在第一電壓位準移位器施行方式7〇4的輸入處還包含一 第一源極隨耦器910P及一第二源極隨耦器9i〇N。 第三參考產生器施行方式906會連接至一參考源用以接 收偏壓電壓vBP且包含一第一偏壓產生1>^403電晶體P9〇l、 一第一偏壓產生NMOS電晶體N901、一第二偏壓產生 130973.doc •36· 1361566 NMOS電晶體N902、一偏壓產生源極隨耦器電晶體N90R以 及一偏壓產生電流源905。明確地說，偏壓產生源極隨耦 器電晶體N90R的汲極會被連接至供應電壓VDD，偏壓產生 源極隨耦器電晶體N90R的源極會被連接至偏壓產生電流 源905 ;以及偏壓產生源極隨耦器電晶體N90R的閘極會被 連接至第三參考產生器施行方式906用以接收偏壓電壓VBP 的輸入。第一偏壓產生PMOS電晶體N901的源極會被連接 至供應電壓VDD，第一偏壓產生PMOS電晶體P901的汲極 會被連接至第二偏壓產生NMOS電晶體N902的汲極；以及 第一偏壓產生PMOS電晶體P901的閘極會被連接至偏壓產 生源極隨耦器電晶體N90R的源極。第二偏壓產生NMOS電 晶體N902的閘極會被連接至供應電壓VDD，且第二偏壓產 生NMOS電晶體N902的源極會被連接至第一偏壓產生 NMOS電晶體N901的汲極。第一偏壓產生NMOS電晶體 N901的閘極會被連接至第一偏壓產生NMOS電晶體N901的 汲極並且還會充當從第三參考產生器施行方式906輸出的 參考電壓VRF。第一偏壓產生NMOS電晶體N901的源極會 被連接至供應電壓Vss。 第三參考產生器施行方式906輸出的參考電壓VRF會在參 考電壓端子處被接收並且接著會在第一電流源NMOS電晶 體N701P的閘極處及在第二電流源NMOS電晶體N701N的 閘極處被接收。 第一源極隨耦器9 1 0P及第二源極隨耦器9 1 0N係作為在 插設該延遲線及電壓位準移位器504時圖5中所說明之輸入 I30973.doc -37- 1361566 緩衝器5 1 OP、5 1 ON的選配範例。明確地說，第一源極隨耦 器910P包含一第一源極隨耦器NMOS電晶體N90RP及一第 一電流源905P。同樣地，第二源極隨耦器91 ON包含一第二 源極隨耦器NMOS電晶體N90RN及一第二電流源905N。 第一源極隨耦器NMOS電晶體N90RP的汲極會被連接至 供應電壓VDD，且第一源極隨耦器NMOS電晶體N90RP的閘 極會被連接至一替代輸入端子VIPI。第一電流源905P會被 連接在第一源極隨耦器NMOS電晶體N90RP的源極及供應 電壓V s s之間。 第二源極隨耦器NMOS電晶體N90RN的汲極會被連接至 供應電壓VDD，且第二源極隨耦器NMOS電晶體N90RN的 閘極會被連接至一替代輸入端子VINI。第二電流源905N會 被連接在第二源極隨耦器NMOS電晶體N90RN的源極及供 應電壓V s s之間。 第一輸入PMOS電晶體P601P的閘極會連接至第一源極隨 耦器NMOS電晶體N90RP的源極。 第二輸入PMOS電晶體P601N的閘極會連接至第二源極 隨耦器NMOS電晶體N90RN的源極。 和圖5的電壓位準移位器504相同，第一電壓位準移位器 施行方式704的輸入端子VIPI在圖9中係說明為經由第一源 極隨耦器9 10P連接至延遲線分接點。如前面所提，第一源 極隨耦器910P係第一輸入緩衝器5 10P的一範例性施行方 式。同樣地，藉由插設輸入端子V0P與延遲線分接點，第 二源極隨耦器910N係第二輸入緩衝器5 10N的一範例性施 130973.doc -38- 1361566 行方式。一第一源極隨耦器輸入端子¥1?1與一第二源極隨 搞器輸入端子vIN〗會被連接至該等分接點。 可預期的係電壓位準移位器504可用在高頻應用中，其 中必須提高輸出端子V0N與V0P處的轉動率（slew rate)。輸 出端子V0N與V0P處的轉動率係由該等輸入pm〇S電晶體 P601P、P601N中的電流決定。提高該等輸入pm〇S電晶體 P601P、P601N中電流的其中一種方式便係增加該等輸入 PMOS電晶體P601P、P601N的尺寸。不過，當增加該等輸 入PMOS電晶體P601P、P601N的尺寸之後，延遲鏈的分接 點處的負載同樣會提高。藉由將緩衝器9〇8設計成讓源極 隨搞器NMOS電晶體N90RP、N90RN遠小於該等輸入PMOS 電晶體P601P、P601N，那麼，源極隨耦器910P、910N之 使用便可視為係降低該延遲鏈的分接點處的負載。 源極隨耗器910P、910N的另一項功能係降低該等輸入 PMOS電晶體P601P、p601]s^閘極處之電壓擺盪的電壓位 準。當閘極電壓下降至vDD_vTP以下時，第一輸入1>]^〇8電 晶體P601P便會導通，其中，ντρ為第一輸入PM〇s電晶體 Ρ601Ρ的臨界電壓《舉例來說，若沒有源極隨耦器9丨〇ρ、 91 ON ’輸入PMOS電晶體Ρ6〇1Ρ之閘極處之電壓會在供應 電壓vDD與偏壓電壓Vbp之間擺盪。也就是，第一輸入 PMOS電晶體P601P之閘極處的電壓擺盪尖峰為供應電壓 VDD。若有源極隨耦器91〇p、91〇n，輸入PMOS電晶體 P60 1 P之閉極處之電壓則會在vdd_Vtn與vbp_Vtn之間擺 盪’其中VTN為第一源極隨耦器nm〇s電晶體N90RP的閘極 130973.doc -39- 1361566 至源極電壓。也就是，第一輸入PMOS電晶體P601P之問極 處的電壓擺盪央峰為VDd-Vtn。因為Vdd-Vtn與VDD-VTP的 接近程度優於供應電壓VDD與VDD-VTP的接近程度，所以， 第一輸入PMOS電晶體P601P開始驅動（導通電流）所需要的 . 時間便會縮短。第二輸入PMOS電晶體P601N的操作可以 雷同的方式來分析。 - 舉例而言，圖9的緩衝器908僅顯示該等源極隨耗器 ^ 91 〇P、910N的其中一施行方式，其操作會取決於該等輸入 PM〇S電晶體P601P、P601N之臨界電壓VTP以及第一源極 隨輕器NMOS電晶體N90RP的閘極至源極電壓vTN兩者。不 幸的係，PMOS臨界電壓Vtp與NMOS閘極至源極電壓Vtn 和操作條件（舉例來說，溫度）及程序參數變異的相依性並 不相同。熟習本技術的人士便會瞭解可以建構源極隨耦器 910P、91 0N的另一施行方式，俾使能夠達成較佳的電壓補 償。 • 根據範例性具體實施例所建構的電壓位準移位器可被調 整成用以應付電源供應電壓位準（上面所有範例中的供應 電壓Vdd)及輸入電壓擺盪的各種組合。舉例來說，為適應 . :特殊的電壓組合，可以使用"VDD-VSS鏡射"方案。也就 是，使用NMOS裝置取RPM0S裝置且使用15]^〇3裝置取代 NM〇S裝置，並且進行必要的尺寸調整。熟習本技術的人 士還0瞭解，此等轉換僅係用來調適不同的電壓條件並且 不會脫離範例性具體實施例的主要概念。 呈現為VDD-VSS鏡射的說明範例。明確地說圖J 〇 I30973.doc •40- 1361566 中的緩衝器1008係代表圖7的緩衝器7〇8，其中已經使用 麵OS裝置取rpm〇s裝置且使用pM〇s裝置取代墮⑽裝 置，並且進行必要的尺寸調整。 圖10中共同說明圖6之非特定電壓位準移位器6〇4的第三 可牝軛行方式1〇〇4結合圖5與6之參考產生器5〇6的第四可 月匕施订方式1006作為形成緩衝器1〇〇8。在第三電壓位準移 位器施行方式HHM中缺少的係該等回授元件6i4p、6i4N之 施行方式。 第三電壓位準移位器施行方式1〇〇4包含：一第一輸入 NMOS電晶體NIG01P、-第二輸人匪⑽電晶體謂〇1N、 一第一 PM〇S負載鏈電晶體P1002P以及一第二pm〇S負載 鏈電日日體P1002N。輸入端子V|p會連接至第一輸入ΝΜ〇§ 電晶體N1001P的閘極，且輸入端子V|N會連接至第二輸入 NMOS電晶體N1001N的閘極。第一調節電流源612p會被施 打為第一電流源PMOS電晶體P1001P，且第二調節電流源 612N會被施行為第二電流源pM〇s電晶體p 1 〇〇 1N。明確地 說，第一電流源PMOS電晶體P1001P的汲極會被連接至第 PMOS負載鏈電晶體p1〇〇2p的源極，且第一電流源 PMOS電晶體Pi〇〇1P的源極會被連接至供應電壓Vdd。再 者，第二電流源PMOS電晶體Pi001N的汲極會被連接至第 一 PMOS負載鏈電晶體p丨〇〇2N的源極，且第二電流源 PMOS電晶體p 1 〇〇 1 n的源極會被連接至供應電壓Vdd。 第四參考產生器施行方式1 006會連接至一參考源用以接 收偏塵電愿VBP且包含一第一偏壓產生nmos電晶體 I30973.doc 1361566 N1001、一第一偏壓產生pm〇S電晶體P1001以及一第二偏 壓產生PMOS電晶體P1002。明確地說，第一偏壓產生 NMOS電晶體N1001的源極會被連接至供應電壓Vss，第一 偏壓產生NMOS電晶體N1001的汲極會被連接至第二偏壓 產生PMOS電晶體P1002的汲極以及第一偏壓產生NMOS電 晶體N 1 00 1的閘極會被連接至第四參考產生器施行方式 1006用以接收偏壓電壓vBP的輸入。第二偏壓產生PMOS電 晶體P1002的閘極會被連接至供應電壓Vss，且第二偏壓產 生PMOS電晶體P1002的源極會被連接至第一偏壓產生 PMOS電晶體P1 〇〇 1的汲極。第一偏壓產生pM〇s電晶體 P1001的閘極會被連接至第一偏壓產生PM〇s電晶體ριοοι 的汲極並且還會充當從第四參考產生器施行方式1〇〇6輸出 的參考電壓VRF。第一偏壓產生PMOS電晶體P1 〇〇 1的源極 會被連接至供應電壓VDD。 第四參考產生器施行方式1006輸出的參考電壓vRF會在 參考電壓端子處被接收並且接著會在第一電流源PM〇s電 晶體P1001P的閘極處及在第二電流源PM〇s電晶體p 1 〇〇 1 n 的閘極處被接收。 在操作中，第一偏壓產生NMOS電晶體N1001雷同於第 二電壓位準移位器施行方式1 〇〇4的輸入NMOS電晶體 P1001P、P1001N ,當它們的閘極（它們會被連接至差動輸 入端子VIP與VIN)處於電壓擺盪u的較低位準處時便會產生 和該等輸入NMOS電晶體Ρΐοοιρ、P1〇〇1N能夠產生的最大 電流成正比的電流。 130973.doc -42- —參考電流Iref會流過一偏壓產生鏈，該偏壓產生鏈包 括第一偏壓產生PMOS電晶體P1001及第二偏壓產生PMOS 電晶體P 1 002。於其中一情況中，該偏壓產生鏈會模擬形 成為第一 PMOS負載鏈電晶體P1002P及第一電流源NMOS 電晶體P1 001 P之組合的負載鏈，且於另一情況中會模擬形 成為第二PMOS負載鏈電晶體P1002N及第二電流源PMOS 電晶體P1 00 IN之組合的負載鏈》第二偏壓產生PMOS電 晶體P1002的閘極會被連接至供應電壓Vss，其電壓位準代 表第一 PMOS負載鏈電晶體P1002P之閘極與第二PMOS負 載鏈電晶體P1002N之閘極可達成的最高電壓位準。 如圖1 0中所說明，一下拉電流Ip會流經第一 PMOS負载 鍵電晶體P1002P與第一電流源PMOS電晶體P1001P。除此 之外，一下拉電流IN會流經第二電流源PMOS電晶體 P1001N與第二PMOS負載鏈電晶體P1002N。當下拉電流Ip 在第三電壓位準移位器施行方式10〇4的第一負載鍵之中流 動時’其與流經第四參考產生器施行方式1〇06中的偏壓產 生鏈的參考電流iREF的關係給定為ip=m*iREF，其中數值 nm”係由第一偏壓產生PM〇s電晶體pi〇〇1i尺寸與第一電 流源PMOS電晶體P1001P之尺寸的比值決定。當下拉電流 IN在第三電壓位準移位器施行方式1〇〇4的第二負載鍵之中 流動時’其與流經第四參考產生器施行方式1〇〇6中的偏壓 產生鏈的參考電流IREF的關係給定為IN=m*iREF，其中數值 ”m”係由第一偏壓產生PMOS電晶體P1001之尺寸與第二電 流源PMOS電晶體PiooiN之尺寸的比值決定。值得注音的 130973.doc • 43· 丄允1566
係，第—電流源PMGS電晶㈣瞻與第：電流源NM0S 電晶體P1_若不完全相同的話則應該非常雷同。據此， 兩個電流源NMOS電晶體ρ ] 0Λ, Ώ ® 100lp、Ρ1001Ν的數值•丨m"應該 相同。 合宜地，該等負載鍵的下㈣ 會跟隨輸入PMOS電晶體Pl〇〇lp、觸1N的尖峰電流能 力，而尖峰電流能力進而預期會隨著擺盪㈣改變。
口且地’經發現，本文所提出之電壓位準移位器的各項 觀點可降低功率消耗’豸負載鏈中的交絲合電晶體連接 會造成有限甚至不會造成任何沉電流。—般來說，該負 載鏈僅會在AC信號轉移期間消耗電流且較佳的係在電流 消耗中並不具有DC分量。
雖然第一NMOS負載鏈電晶體N6〇2p及第二NM〇s負載鏈 電晶體N602N的交又耦合可被視為會造成遲滯效應。不 過，該負載鏈中由該等電流源控制的動態改變操作電流數 值卻有助於減輕遲滞效應。依此方式，該等負載鏈電晶體 N602P、N602N中的電流便會動態追蹤該等輸入Pm〇s電晶 體P6〇 1P、P601N中的電流〇 進一步合宜地’源極隨耦器91〇p、91〇n之使用可被視 為降低該延遲鏈的分接點處的負載。 上述的本申請案之具體實施例僅係作為範例。熟習本技 術的人士可在不脫離隨附申請專利範圍界定的本申請案範 嘴下對特殊具體實施例進行變化，修正及改變。 【圖式簡單說明】 130973.doc • 44- 1361566 現在將參考圖式，圖中透過範例來 小·頻不本發明的且體實 施例’且其中： 八 圖1顯示含有-電壓控制延遲線的典型延遲料迴路的 方塊圖； 圖2示意性說明圖丨之電壓控制延遲線的範例性結構，該 範例性結構包含一差動至單端轉換器及電壓位準移位器； 圖3說明圖2之差動至單端轉換器及電壓位準移位器的先 前技術結構； 圖4A說明圖3之差動至單端轉換器及電壓位準移位器的 電壓波形； 圖4B說明圖3之差動至單端轉換器及電壓位準移位器的 反向極性電壓波形； 圖5說明根據一範例性具體實施例的電壓位準移位器的 應用，該電壓位準移位器係配合一參考產生器來操作； 圖6說明根據範例性具體實施例圖5之電壓位準移位器的 細節； 圖7說明根據一範例性具體實施例圖5之電壓位準移位器 及參考產生器的細節； 圖8說明根據一另一範例性具體實施例圖5之電壓位準移 位器及參考產生器的細節； 圖9說明根據又一另一範例性具體實施例圖5之電壓位準 移位器及參考產生器的細節；以及 圖1 0說明根據一更另一範例性具體實施例圖5之電壓位 準移位器及參考產生器的細節。 130973.d. • 45- 1361566 【主要元件符號說明】 100 延遲鎖定迴路 102 相位比較器 104 電荷泵 106 偏壓產生器 108 電壓控制延遲線 202A 延遲元件 202B 延遲元件 202C 延遲元件 202D 延遲元件 204 差動至單端轉換器及電壓位準移位器 204A 差動至單端轉換器及電壓位準移位器 3 12 反向器 320A 差動前置放大器 320B 差動前置放大器 322 輸出級 500 應用技術 502A 延遲元件 502B 延遲元件 502C 延遲元件 502D 延遲元件 504 電壓位準移位器 506 參考產生器 508 緩衝器 130973.doc -46- 1361566
510P 輸入緩衝器 5 ION 輸入緩衝器 526 偏壓電壓產生器 604 電壓位準移位器 608 緩衝器 612P 調節電流源 612N 調節電流源 614P 回授元件 614N 回授元件 704 電壓位準移位器 706 參考產生器 708 緩衝器 804 電壓位準移位器 806 參考產生器 808 緩衝器 814P 數位緩衝器 814N 數位緩衝器 905 偏壓產生電流源 905P 電流源 905N 電流源 906 參考產生器 908 緩衝器 910P 源極隨耦器 9 ION 源極隨耦器 130973.doc • 47· 1361566
1004 電壓位準移位器 1006 參考產生器 1008 緩衝器 N301 NMOS電晶體 N302 NMOS電晶體 N303 NMOS電晶體 N304 NMOS電晶體 N305 NMOS電晶體 N306 NMOS電晶體 N307 NMOS電晶體 N308 NMOS電晶體 N602P NMOS電晶體 N602N NMOS電晶體 N701 NMOS電晶體 N701P NMOS電晶體 N701N NMOS電晶體 N702 NMOS電晶體 N801 NMOS電晶體 N802 NMOS電晶體 N803 NMOS電晶體 N801N1 NMOS電晶體 N801N2 NMOS電晶體 N801P1 NMOS電晶體 N801P2 NMOS電晶體 130973.doc -48- 1361566 N803N1 NMOS電晶體 N803N2 NMOS電晶體 N803P1 NMOS電晶體 N803P2 NMOS電晶體 N90R 偏壓產生源極隨耦器電晶體 N90RN NMOS電晶體 N90RP NMOS電晶體 N901 NMOS電晶體 N902 NMOS電晶體 N1001 NMOS電晶體 NIOOIN NMOS電晶體 NIOOIP NMOS電晶體 P301 PMOS電晶體 P302 PMOS電晶體 P303 PMOS電晶體 P304 PMOS電晶體 P305 PMOS電晶體 P306 PMOS電晶體 P601N PMOS電晶體 P601P PMOS電晶體 P701 PMOS電晶體 P801 PMOS電晶體 P901 PMOS電晶體 PlOOl PMOS電晶體 130973.doc -49- 1361566
P1001N PIOOIP P1002 P1002N P1002P PMOS 電 PMOS 電 PMOS 電 PMOS 電 PMOS 電 體 體 體 體 體
130973.doc -50-

Claims (1)

136.1 ⑽ 9%·10月1备修正本 第097115419號專利申請案 -中文申請專利範圍替換本(99年1〇月） 十、申請專利範圍： 壓控制延遲線，該電 1. 一種延遲鎖存迴路，其包括：一 壓控制延遲線包括： 藉由差動之延遲線對而串聯連接之複數個延 元件； 一偏壓產生器，1用於坦w 卜 ” 八用於棱供一第一偏壓及一第二 偏壓至該複數個延遲元体 凡件之母一延遲元件；以及 一緩衝器，該緩衝器包括： 一電壓位準位移電路，兮 該電壓位準位移電路包括： 一輸入電路，其包合且女 吐 八有—第—極性的一對輸入場效 電日日體（FET)，該輸入電路接 、 电塔接收來自該差動之延遲線對 之一差動輸入信號並且被遠 傲逑接在一第一供應電壓與一對 輸出節點之間，該差動銓λ > &上 輸入4戒在一輸入高位準與一輸 入低位準之間進行改變；以及 一負載鏈電路，其包令且女 Α. 3具有一苐二極性的一對交又耦 &負載鏈FET，該對交又叙入 乂乂揭合負載鏈之個別閘極連接至 該對輸出節點之個別節點，該負載鏈電路接收一參考電 壓並且包含一對調節電流源，該等電流源係由該參考電 壓來調節，該負載赫Φ ν么、丄丄 戰鏈電路係被直接連接在一第二供應電 壓與該對輸出節點之間，梭 俾使忒等輸出節點處的一輸出 信號在-輸出高位準與—輸出低位準之間進行改變，盆 中該輸幻諸準彳目對㈣輸人低位準隸， 八 '考電壓產生器’其用於接收該第—偏塵並根據該 -偏壓產生在該電壓位準位移電路處接收之該參考電 130973-99l018.doc 1361566 壓。 2. 如請求項1之延遲鎖存迴路，其中該等電流源中每一個 電流源均係一具有一閘極被連接用以接收該參考電壓的 電流源FET。 3. 如請求項1之延遲鎖存迴路，其中： 該對輸入FET為P型金氧半導體（PMOS)裝置；以及 該對交叉耦合負載鏈FET為N型金氧半導體（NMOS)裝 置。 4. 如請求項1之延遲鎖存迴路，其中： 該對輸入FET為N型金氧半導體（NMOS)裝置；以及 該對交叉耦合負載鏈FET為P型金氧半導體（PMOS)裝 置。 5. 如請求項1之延遲鎖存迴路，其中該輸入低位準根據在 該第一偏壓中之變化而進行改變。 130973-991018.doc
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