TWI611658B - 信號放大電路及方法 - Google Patents

Description

信號放大電路及方法 相關申請之交叉引用

本申請要求2012年6月27日申請之申請案號第10-2012-0069182號之韓國專利申請的優先權，該案全部內容以引用方式併入於此。

本發明之示例性實施例係關於一種信號放大電路及方法，其可減小放大類比信號及將類比信號轉換為數位信號之器件中的信號失真。

信號放大電路為根據增益來放大輸入信號之電路。在半導體器件中使用信號放大電路之原因為為了恢復由於各種負載或雜訊而失真之信號。

圖1為說明現有信號放大電路之組態圖。

參見圖1，信號放大電路包含差動放大單元110及反相元件120及130，反相元件120及130經組態以根據差動放大單元110之放大信號OUT及OUTB之位準來輸出不同邏輯值。

差動放大單元110經組態以將輸入信號IN與藉由將輸入信號IN反相而獲得之經反相輸入信號INB之間的電壓差放大，且產生放大信號OUT及經反相放大信號OUTB。在使用輸入信號IN及INB之全差動輸入法中，輸入信號IN及INB具有對稱波形，因而放大信號OUT及OUTB亦具有對稱波形。

第一反相元件120及第二反相元件130在放大信號OUT及OUTB之 位準高於邏輯臨限值時輸出低位準信號，且在放大信號OUT及OUTB之位準低於邏輯臨限值時輸出高位準信號。分別來自第一反相元件120及第二反相元件130之輸出信號OUT1及OUT2為輸入信號IN及INB之反相形式。

圖2為差動放大單元110之組態圖。

參見圖2，差動放大單元110可包含兩個放大器210及220。第一放大器210及第二放大器220具有相同組態，其包含兩個NMOS電晶體N1及N2、兩個PMOS電晶體P1及P2及電流源IS1。兩個NMOS電晶體N1及N2接收電源電壓VDD，且NMOS電晶體N1及N2中流動之電流量的總和藉由電流源IS1來恆定地保持。

第一放大器210及第二放大器220藉由將輸入信號IN及INB之間的電壓差放大而分別產生放大信號OUT及OUTB。

當端子A之電壓高於端子B之電壓時，NMOS電晶體N1下拉驅動節點C。因此，PMOS電晶體P1及P2回應於節點C之電壓而導通，且輸出節點D被上拉驅動。另一方面，當端子A之電壓低於端子B之電壓時，NMOS電晶體N2下拉驅動節點D。

第一放大器210分別經由端子A及B接收輸入信號IN及INB，且輸出放大信號OUT。第二放大器220分別經由端子A及B接收經反相輸入信號INB及輸入信號IN，且輸出經反相放大信號OUTB。

圖3為反相元件120及130之組態圖。

參見圖3，反相元件包含NMOS電晶體N3及PMOS電晶體P3。當輸入節點E之電壓高於邏輯臨限值時，NMOS電晶體N3下拉驅動輸出節點F，且低位準信號輸出至輸出節點F。另一方面，當輸入節點E之電壓低於邏輯臨限值時，PMOS電晶體P3上拉驅動輸出節點F，且高位準信號輸出至輸出節點F。

圖4為說明與現有信號放大電路有關之問題的波形圖。

由於差動放大單元110及反相元件120及130之電晶體之驅動能力的限制，信號在經過差動放大單元110及反相元件120及130時可能被延遲。延遲值可根據放大單元之製程及電晶體之類型(NMOS或PMOS)而改變。

第一波形圖410圖解闡釋放大信號(OUT、OUTB)之波形及第一反相元件及第二反相元件的輸出(OUT1及OUT2)之波形，說明根據製程之延遲差異所產生的問題。假定在製程之中僅在延遲上存在差異，且假定存在三種製程，假定對於第一製程而言每一電晶體完全地驅動節點所需之時間被設定為(1*單位時間)，對於第二製程而言為(3*單位時間)，對於第三製程而言為(5*單位時間)。

回應於輸入信號IN自低位準至高位準之轉變，差動放大單元110利用第一放大器210之由PMOS電晶體P2上拉驅動的輸出節點D及第一反相元件120之由NMOS電晶體N3下拉驅動的輸出節點F來輸出低位準信號。類似地，因為第二放大器220及第二反相元件130以不同方式被驅動，所以差動放大單元110輸出高位準信號。

當信號放大電路由第一製程製造時，放大器210及220需要(1*單位時間)之驅動時間，反相元件120及130需要(1*單位時間)之驅動時間。因此，完全地驅動第一反相元件120之輸出需要(2*單位時間)。 相似地，在第二製程之情況下需要(6*單位時間)，在第三製程之情況下需要(10*單位時間)。

當反相元件120及130之邏輯臨限值LT被設定為處於低位準電壓與高位準電壓之間的中間值時，在第一製程之情況下自輸入信號(IN、INB)轉變至輸出信號(OUT1、OUT2)所需之時間對應於(1.5*單位時間)，在第二製程之情況下為(4.5*單位時間)，在第三製程之情況下為(7.5*單位時間)。在第一製程之情況下與在第三製程的情況下所需之時間之差對應於(6*單位時間)，此意謂信號放大電路之效能變得 對製程敏感。

第二波形圖420圖解闡釋放大信號OUT及OUTB之波形及輸出信號OUT1及OUT2之波形，說明基於NMOS電晶體與PMOS電晶體之間的驅動能力差異之延遲差異所產生的問題。假定僅存在基於NMOS電晶體與PMOS電晶體之間的驅動能力差異之延遲差異，且假定對於NMOS電晶體而言每一電晶體完全地驅動節點所需之時間被設定為(2*單位時間)而對於PMOS電晶體而言為(4*單位時間)。

回應於輸入信號IN自低位準至高位準之轉變，差動放大單元110利用第一放大器210之由PMOS電晶體P2上拉驅動的輸出節點D及第一反相元件120之由NMOS電晶體N3下拉驅動的輸出節點F來輸出低位準信號。類似地，因為第二放大器220及第二反相元件130以相反方式被驅動，所以差動放大單元110輸出高位準信號。

因此，第一放大器210需要(4*單位時間)之驅動時間，第一反相元件120需要(2*單位時間)之驅動時間。因此，完全地驅動第一反相元件120之輸出需要(5*單位時間)。

相似地，第二放大器220需要(2*單位時間)之驅動時間，第二反相元件130需要(4*單位時間)之驅動時間。因此，完全地驅動第二反相元件130之輸出需要(4*單位時間)。

由於輸入信號IN及INB為差動信號，因此反相元件120及130之輸出OUT1及OUT2具有反相關係。然而，根據上述組態，輸出OUT1之邏輯值改變的時間點與輸出OUT2之邏輯值改變的時間點互不相同。

此外，第一反相元件及第二反相元件之輸出OUT1及OUT2之間的關係可能由於輸入信號IN及INB至第一放大器210及第二放大器220之路徑差異而失真。

由於上述問題，自信號放大電路輸出之輸出信號之作用時間循環可失真，且自信號放大電路輸出之兩個輸出信號之間的關係可失 真。

本發明之示例性實施例係關於一種信號放大電路及方法，其藉由將差動放大單元之輸出及反相元件之輸出交叉耦合而對差動放大單元及反相元件之放大信號求平均。因此，可減小由於製程之差異、電晶體之驅動能力之差異，及輸入信號之路徑的差異而導致之信號作用時間循環失真，且可防止來自信號放大電路之兩個輸出信號之間的關係之失真。

根據本發明之一實施例，一種信號放大電路可包含：差動放大單元，該差動放大單元經組態以將輸入信號及藉由將輸入信號反相而獲得之經反相輸入信號差動放大，將放大信號輸出至第一節點，及將經反相放大信號輸出至第二節點；第一反相元件，該第一反相元件經組態以在放大信號之位準高於邏輯臨限值時將第一邏輯值輸出至第一輸出節點，及在放大信號之位準低於邏輯臨限值時將第二邏輯值輸出至第一輸出節點；第二反相元件，該第二反相元件經組態以在經反相放大信號之位準高於邏輯臨限值時將第一邏輯值輸出至第二輸出節點，及在經反相放大信號之位準低於邏輯臨限值時將第二邏輯值輸出至第二輸出節點；第一電流路徑，該第一電流路徑連接於第一節點與第二輸出節點之間；及第二電流路徑，該第二電流路徑連接於第二節點與第一輸出節點之間。

根據本發明之另一實施例，一種信號放大電路可包含：差動放大單元，該差動放大單元經組態以將輸入信號及藉由將輸入信號反相而獲得之經反相輸入信號差動放大，且產生放大信號及經反相放大信號；第一反相元件，該第一反相元件經組態以在放大信號之位準高於邏輯臨限值時輸出第一邏輯值，及在放大信號之位準低於邏輯臨限值時輸出第二邏輯值；第二反相元件，該第二反相元件經組態以在經反 相放大信號之位準高於邏輯臨限值時輸出第一邏輯值，及在經反相放大信號之位準低於邏輯臨限值時輸出第二邏輯值；第一求平均元件，該第一求平均元件經組態以對放大信號及第二反相元件之輸出求平均；及第二求平均元件，該第二求平均元件經組態以對經反相放大信號及第一反相元件之輸出求平均。

根據本發明之又一實施例，一種信號放大方法可包含以下步驟：藉由將輸入信號及由輸入信號反相所獲得之經反相輸入信號差動放大，來產生放大信號及經反相放大信號；在放大信號之位準高於邏輯臨限值時產生具有第一邏輯值之第一輸出信號，在放大信號之位準低於邏輯臨限值時產生具有第二邏輯值之第一輸出信號，及在經反相放大信號之位準高於邏輯臨限值時產生具有第一邏輯值之第二輸出信號，在經反相放大信號之位準低於邏輯臨限值時產生具有第二邏輯值之第二輸出信號；及對放大信號及第二輸出信號求平均，對經反相放大信號及第一輸出信號求平均。

根據本發明之又另一實施例，一種信號放大電路包含：差動放大單元，該差動放大單元經組態以將輸出信號及經反相輸出信號輸出；第一反相元件，該第一反相元件經組態以根據輸出信號之位準來輸出多個邏輯值中之一者；第二反相元件，該第二反相元件經組態以根據經反相輸出信號之位準來輸出多個邏輯值中之一者；及電流路徑，該電流路徑經組態以將第一反相元件及第二反相元件交叉耦合。

110‧‧‧差動放大單元

120‧‧‧反相元件

130‧‧‧反相元件

210‧‧‧第一放大器

220‧‧‧第二放大器

410‧‧‧第一波形圖

420‧‧‧第二波形圖

510‧‧‧差動放大單元

511‧‧‧第一放大器

512‧‧‧第二放大器

520‧‧‧第一反相元件

530‧‧‧第二反相元件

540‧‧‧第三反相元件

550‧‧‧第四反相元件

610‧‧‧第一波形圖

620‧‧‧第二波形圖

910‧‧‧第一圖

920‧‧‧第二圖

930‧‧‧第三圖

940‧‧‧第四圖

A‧‧‧端子

B‧‧‧端子

C‧‧‧節點

CP1‧‧‧第一電流路徑

CP2‧‧‧第二電流路徑

D‧‧‧節點

E‧‧‧節點

F‧‧‧節點

IN‧‧‧輸入信號

INB‧‧‧輸入信號

INV1‧‧‧第一反相元件

INV2‧‧‧第二反相元件

INV3‧‧‧第三反相器

INV4‧‧‧第四反相器

IS1‧‧‧電流源

IS2‧‧‧電流源

LT‧‧‧邏輯臨限值

N1‧‧‧NMOS電晶體

N2‧‧‧NMOS電晶體

N3‧‧‧NMOS電晶體

N4‧‧‧NMOS電晶體

N5‧‧‧NMOS電晶體

ND1‧‧‧第一節點

ND2‧‧‧第二節點

OUT‧‧‧放大信號

OUT1‧‧‧輸出信號/第一輸出節點

OUT2‧‧‧輸出信號/第二輸出節點

OUT3‧‧‧輸出

OUT4‧‧‧輸出

OUTB‧‧‧放大信號

P1‧‧‧PMOS電晶體

P2‧‧‧PMOS電晶體

P3‧‧‧PMOS電晶體

R1‧‧‧第一電阻元件

R2‧‧‧第二電阻元件

S710‧‧‧步驟

S720‧‧‧步驟

S730‧‧‧步驟

VDD‧‧‧電源電壓

W‧‧‧節點

X‧‧‧端子

Y‧‧‧端子

Z‧‧‧節點

圖1為說明現有信號放大電路之組態圖。

圖2為說明差動放大單元之組態圖。

圖3為說明反相元件之組態圖。

圖4為說明與現有信號放大電路有關之問題的波形圖。

圖5為說明根據本發明之一實施例之信號放大電路的組態圖。

圖6為用於解釋根據本發明之實施例之信號放大電路的操作之波形圖。

圖7為用於解釋根據本發明之實施例之信號放大方法的流程圖。

圖8為說明差動至差動放大器(differential-to-differential amplifier)之組態圖。

圖9至圖13為說明模擬結果之圖，模擬結果圖解闡釋根據本發明之實施例之信號放大電路的效果。

下面將參照附圖更加詳細地描述本發明之示例性實施例。然而，本發明可用不同方式實施，而不應解釋為侷限於本文所列之實施例。確切而言，提供此等實施例使得本公開清楚且完整，並向熟習此項技術者充分傳達本發明之範圍。在本說明書中，附圖標記在本發明不同附圖及實施例中直接對應於相似編號部分。亦應注意，在本說明書中，「連接/耦合」不僅指一部件與另一部件直接耦合，而且亦指經由中間部件與另一部件間接耦合。另外，只要在句中未特意提及，單數形式可包含複數形式。

圖5為根據本發明之一實施例之信號放大電路的組態圖。

參見圖5，信號放大電路包含差動放大單元510、第一反相元件520、第二反相元件530、第一電流路徑CP1及第二電流路徑CP2。差動放大單元510經組態以將輸入信號IN及INB差動放大，且分別將放大信號OUT及OUTB輸出至第一節點ND1及第二節點ND2。第一反相元件520經組態以：當放大信號OUT之位準高於邏輯臨限值LT時將第一邏輯值輸出至第一輸出節點OUT1，及當放大信號OUT之位準低於邏輯臨限值LT時將第二邏輯值輸出至第一輸出節點OUT1。第二反相元件530經組態以：當經反相放大信號OUTB之位準高於邏輯臨限值LT時將第一邏輯值輸出至第二輸出節點OUT2，及當經反相放大信號 OUTB之位準低於邏輯臨限值LT時將第二邏輯值輸出至第二輸出節點OUT2。第一電流路徑CP1連接於第一節點ND1與第二輸出節點OUT2之間。第二電流路徑CP2連接於第二節點ND2與第一輸出節點OUT1之間。

差動放大單元510藉由將輸入信號IN及INB之間的電壓差放大來產生放大信號OUT及OUTB，其中經反相輸入信號INB藉由將輸入信號IN反相而獲得。放大信號OUT對應於輸入信號IN，經反相放大信號OUTB對應於經反相輸入信號INB。當差動放大單元510理想地操作以不使信號延遲時，放大信號OUT及OUTB可分別具有與輸入信號IN及INB相同之相位。在使用輸入信號IN及INB之全差動輸入法中，輸入信號IN及INB具有對稱波形，因而放大信號OUT及OUTB亦具有對稱波形。

差動放大單元510可包含一級或多級放大單元以產生放大信號OUT及OUTB。兩級或多級放大具有串聯連接之兩個或多個放大單元。後一級放大單元可將接收到之前一級放大單元之輸出放大，以獲得足夠增益。

每一級放大單元可包含差動至差動放大器(differential-to-differential amplifier)，該差動至差動放大器將接收到之差動信號之間的電壓差放大以輸出差動信號。可替選地，每一級放大單元可包含兩個差動至單端放大器(differential-to-single-ended amplifier)，該差動至單端放大器將接收到之差動信號之間的電壓差放大以輸出單端信號。在後者之情況下，一差動至單端放大器產生放大信號OUT，另一差動至單端放大器產生經反相放大信號OUTB。差動至單端放大器可具有與圖2所示相同之組態。差動至差動放大器可如圖8所示來組態。

在圖5中，差動放大單元510以一級放大單元來組態，且包含第一放大器511及第二放大器512。第一放大器511經組態以將輸入信號 IN及INB差動放大，且將放大信號OUT輸出至第一節點ND1。第二放大器512經組態以將輸入信號IN及INB差動放大，且將經反相放大信號OUTB輸出至第二節點ND2。第一放大器511及第二放大器512之組態及操作可與參照圖2及圖4所描述之相同。差動放大器511及512之組態不侷限於此，而是可應用任何放大器，只要其能夠接收差動信號，將差動信號之間的電壓差放大，及產生放大信號即可。

第一反相元件520在放大信號OUT之位準高於邏輯臨限值LT時輸出第一值，及在放大信號OUT之位準低於邏輯臨限值LT時輸出第二值。第二反相元件530在經反相放大信號OUTB之位準高於邏輯臨限值LT時輸出第一值，及在經反相放大信號OUTB之位準低於邏輯臨限值LT時輸出第二值。第一值及第二值為彼此之反相形式。在下文中，將以第一值對應於低位準而第二值對應於高位準之情況為例來描述。

第一反相元件520可包含與第一節點ND1及第一輸出節點OUT1連接之第一反相元件INV1，第二反相元件530可包含與第二節點ND2及第二輸出節點OUT2連接之第二反相元件INV2。第一反相元件520在放大信號OUT之位準高於邏輯臨限值LT時將第一輸出節點OUT1下拉驅動，而在放大信號OUT之位準低於邏輯臨限值LT時將第一輸出節點OUT1上拉驅動。第二反相元件530在經反相放大信號OUTB之位準高於邏輯臨限值LT時將第二輸出節點OUT2下拉驅動，而在經反相放大信號OUTB之位準低於邏輯臨限值LT時將第二輸出節點OUT2上拉驅動。

當反相元件520及530包含反相器時，反相元件之組態及操作與參照圖3及圖4描述之相同。然而，反相元件520及530之組態不侷限於此，而是可應用任何反相元件，只要其能夠在輸入信號之位準高於邏輯臨限值時輸出低位準信號及在輸入信號之位準低於邏輯臨限值時輸出高位準信號即可。

第一電流路徑CP1用於使電流在第一節點ND1與第二輸出節點OUT2之間通過。第一電流路徑CP1可包含第一電阻元件R1。當電流通過第一電流路徑CP1時，自第一節點ND1產生之信號及自第二輸出節點OUT2產生之信號被平均。

第二電流路徑CP2用於使電流在第二節點ND2與第一輸出節點OUT1之間通過。第二電流路徑CP2可包含第二電阻元件R2。當電流通過第二電流路徑CP2時，自第二節點ND2產生之信號及自第一輸出節點OUT1產生之信號被平均。將參照圖6描述求平均之效果。

第一反相元件及第二反相元件之輸出節點OUT1及OUT2分別與第三反相元件540及第四反相元件550連接。第三反相元件540及第四反相元件550可分別包含第三反相器INV3及第四反相器INV4。第三反相元件之輸出OUT3具有藉由將輸入信號IN延遲而獲得之相位，第四反相元件之輸出OUT4具有藉由將經反相輸入信號INB延遲而獲得之相位。

自圖5可見，第一電流路徑CP1及第二電流路徑CP2交叉耦合。此連接稱為交叉耦合。

來自差動放大單元510之放大信號OUT及OUTB對應於位準具有意義之類比信號，而來自反相元件520及530之放大信號對應於數位信號，數位信號根據信號位準低於抑或高於邏輯臨限值LT而具有意義。因此，根據本發明之實施例，在類比信號轉換為數位信號之時間點對信號求平均，此使得可將數位信號範圍內之信號失真最小化。

圖6為圖解闡釋根據本發明之實施例之信號放大電路的操作之波形圖。

在圖6中，第一波形圖610說明第一反相元件及第二反相元件之輸出OUT1及OUT2的波形，圖解闡釋如何解決圖4所公開之由於製程之間的延遲差異而產生之問題。假定在製程之中僅在延遲上存在差 異，且假定存在三種製程，假定對於第一製程而言每一電晶體完全地驅動節點所需之時間被設定為(1*單位時間)，對於第二製程而言為(3*單位時間)，對於第三製程而言為(5*單位時間)。

回應於輸入信號IN自低位準至高位準之轉變，差動放大單元510利用第一放大器511之由PMOS電晶體P2上拉驅動的輸出節點OUT及第一反相元件520之由NMOS電晶體N3下拉驅動的輸出節點OUT1來輸出低位準信號。類似地，因為第二放大器512及第二反相元件530以相反方式被驅動，所以差動放大單元510輸出高位準信號。

回應於第一節點ND1之電壓根據輸入信號IN及INB之轉變的改變，電流通過第一電流路徑CP1，此導致第二輸出節點OUT2之電壓改變。回應於第二節點ND2之電壓根據輸入信號IN及INB之轉變的改變，電流通過第二電流路徑CP2，此導致第一輸出節點OUT1之電壓改變。因此，第一輸出OUT1之電壓及第二輸出OUT2之電壓自輸入信號IN及INB之轉變時間開始改變，且在反相元件520及530被完全地驅動時結束改變。

為了完全地驅動反相元件520及530之輸出節點OUT1及OUT2，在第一製程之情況下需要(2*單位時間)，在第二製程之情況下需要(6*單位時間)，在第三製程之情況下需要(10*單位時間)，此與現有電路相似。然而，當反相元件520及530之邏輯臨限值LT被設定為處於低位準電壓與高位準電壓之間的中間值時，自輸入信號(IN、INB)轉變為輸出信號(OUT1、OUT2)所需之時間在第一製程之情況下對應於(1*單位時間)，在第二製程之情況下對應於(3*單位時間)，在第三製程之情況下對應於(5*單位時間)。

與現有電路相比，輸入信號(IN、INB)轉變為輸出信號(OUT1、OUT2)所需之時間減少更多。在第一製程之情況下所需的時間與在第三製程之情況下所需的時間之差對應於(4*單位時間)。因此，可減小 當反相元件之輸出OUT1及OUT2根據製程之間的差異而失真時所導致之作用時間循環失真。

第二波形圖620說明第一反相元件及第二反相元件之輸出OUT1及OUT2的波形，圖解闡釋如何解決基於NMOS電晶體與PMOS電晶體之間的驅動能力差異之延遲差異所產生的問題。假定僅存在基於NMOS電晶體與PMOS電晶體之間的驅動能力差異之延遲差異，且假定對於NMOS電晶體而言每一電晶體完全地驅動節點所需之時間被設定為(2*單位時間)，對於PMOS電晶體而言為(4*單位時間)。

回應於輸入信號IN自低位準至高位準之轉變，差動放大單元510利用第一放大器511之由PMOS電晶體P2上拉驅動的輸出節點OUT及第一反相元件520之由NMOS電晶體N3下拉驅動的輸出節點OUT1來輸出低位準信號。類似地，因為第二放大器512及第二反相元件530以相反方式被驅動，所以差動放大單元510輸出高位準信號。

因此，第一放大器511需要(4*單位時間)之驅動時間，第一反相元件520需要(2*單位時間)之驅動時間。因此，完全地驅動第一反相元件520之輸出需要(5*單位時間)。完全地驅動第一反相元件之輸出OUT1需要(6*單位時間)。

相似地，第二放大器512需要(2*單位時間)之驅動時間，第二反相元件530需要(4*單位時間)之驅動時間。因此，完全地驅動第二反相元件530之輸出需要(4*單位時間)。完全地驅動第二反相元件之輸出OUT2需要(6*單位時間)。

回應於第一節點ND1之電壓根據輸入信號IN及INB之轉變的改變，電流通過第一電流路徑CP1，此導致第二輸出節點OUT2之電壓改變。回應於第二節點ND2之電壓根據輸入信號IN及INB之轉變的改變，電流通過第二電流路徑CP2，此導致第一輸出節點OUT1之電壓改變。因此，第一輸出OUT1及第二輸出OUT2之電壓自輸入信號IN及 INB之轉變時刻開始改變，且在反相元件520及530之驅動完成時結束改變。

與現有信號放大電路相似，完全地驅動各別反相元件520及530之輸出節點OUT1及OUT2所需的時間對應於(6*單位時間)。然而，當反相元件520及530之邏輯臨限值LT被設定為處於低位準電壓與高位準電壓之間的中間值時，自輸入信號(IN、INB)轉變為輸出信號(OUT1、OUT2)所需之時間對應於(3*單位時間)。

相比於現有電路，自輸入信號(IN、INB)轉變為輸出信號(OUT1、OUT2)所需之時間減少得更多。用於改變第一反相元件520及第二反相元件530之輸出OUT1及OUT2之邏輯值所需的時間彼此相等。因此，可減小當反相元件之輸出OUT1及OUT2根據NMOS電晶體及PMOS電晶體之間的驅動能力差異而失真時所導致之作用時間循環失真。

另外，可用相似方式解決由於輸入信號IN及INB分別至第一放大器511及第二放大器512之路徑差異而引起的第一反相元件及第二反相元件之輸出OUT1及OUT2之間的關係失真之問題。

參見圖5及圖6，將描述根據本發明之另一實施例之信號放大電路。以上描述著重於第一節點ND1及第二輸出節點OUT2彼此連接且第二節點ND2及第一輸出節點OUT1彼此連接之結構。然而，以下描述將著重於各別部件之功能。

參見圖5，信號放大電路包含差動放大單元510、第一反相元件520、第二反相元件530、第一求平均元件R1及第二求平均元件R2。 差動放大單元510經組態以將輸入信號IN及藉由將輸入信號IN反相而獲得之經反相輸入信號INB差動放大，且產生放大信號OUT及經反相放大信號OUTB。第一反相元件520經組態以在放大信號OUT之位準高於邏輯臨限值LT時輸出第一邏輯值，及在放大信號OUT之位準低於邏 輯臨限值LT時輸出第二邏輯值。第二反相元件530經組態以在經反相放大信號OUTB之位準高於邏輯臨限值LT時輸出第一邏輯值，及在經反相放大信號OUTB之位準低於邏輯臨限值LT時輸出第二邏輯值。第一求平均元件R1經組態以對放大信號OUT及第二反相元件之輸出OUT2求平均。第二求平均元件R2經組態以對經反相放大信號OUTB及第一反相元件之輸出OUT1求平均。

第一求平均元件R1對應於第一電阻元件R1以形成第一電流路徑CP1，第二求平均元件R2對應於第二電阻元件R2以形成第二電流路徑CP2。上述信號放大電路之詳細組態及操作與參照圖5及圖6描述之相同，除了在功能態樣對圖5之信號放大電路進行描述之外。

當對2個信號求平均時，結果信號具有此2個原始信號之中間值的特性。此特性之實例可為信號之相位及電壓位準。例如，對第一節點ND1之輸出信號OUT及第二反相元件530之輸出信號OUT2求平均之結果為，結果信號具有處於輸出信號OUT之原始值及輸出信號OUT2之原始值之間的相位及電壓位準之中間值。

圖7為圖解闡釋根據本發明之實施例之信號放大方法的流程圖。

參見圖7，信號放大方法包含：步驟S710，該步驟S710用於將輸入信號IN及INB差動放大，由此產生放大信號OUT及OUTB；步驟S720，該步驟S720用於在放大信號OUT之位準高於邏輯臨限值LT時產生具有第一邏輯值之第一輸出信號OUT1，在放大信號OUT之位準低於邏輯臨限值LT時產生具有第二邏輯值之第一輸出信號OUT1，及用於在經反相放大信號OUTB之位準高於邏輯臨限值LT時產生具有第一邏輯值之第二輸出信號OUT2，在經反相放大信號OUTB之位準低於邏輯臨限值LT時產生具有第二邏輯值之第二輸出信號OUT2；及步驟S730，該步驟S730用於對放大信號OUT及第二輸出信號OUT2求平均，及對經反相放大信號OUTB及第一輸出信號OUT1求平均。

參見圖5至圖7，在步驟S710中，差動放大單元510藉由將輸入信號IN及INB之間的電壓差放大來產生放大信號OUT及OUTB。差動放大單元510之組態及差動放大單元510藉由將輸入信號IN及經反相輸入信號INB之間的電壓差放大來產生放大信號OUT及OUTB之過程與參照圖5描述的相同。

在步驟S720，第一反相元件520藉由將放大信號OUT反相而產生第一輸出信號OUT1，第二反相元件530藉由將經反相放大信號OUTB反相而產生第二輸出信號OUT2。第一輸出信號OUT1表示自第一反相元件之輸出節點OUT1產生之信號，第二輸出信號OUT2表示自第二反相元件之輸出節點OUT2產生之信號。第一反相元件520及第二反相元件530之操作以與參照圖5描述之相同方式來執行。

第一值可設定為高位準，第二值可設定為低位準。另一方面，第一值可設定為低位準，第二值可設定為高位準。當第一值為低位準而第二值為高位準時，輸出信號產生步驟S720包含在放大信號OUT之位準高於邏輯臨限值LT時下拉驅動第一輸出節點OUT1及在放大信號OUT之位準低於邏輯臨限值LT時上拉驅動第一輸出節點OUT1之步驟(圖7未圖解闡釋)，及在經反相放大信號OUTB之位準高於邏輯臨限值LT時下拉驅動第二輸出節點OUT2及在經反相放大信號OUTB之位準低於邏輯臨限值LT時上拉驅動第二輸出節點OUT2之步驟(圖7未圖解闡釋)。

在步驟S730，藉由第一電流路徑CP1(或求平均元件R1)使電流在第一節點ND1與第二反相元件之第二輸出節點OUT2之間通過，以便對放大信號OUT及第二輸出信號OUT2求平均，及藉由第二電流路徑CP2(或第二求平均元件R2)使電流在第二節點ND2與第一反相元件之第一輸出節點OUT1之間通過，以便對經反相放大信號OUTB及第一輸出信號OUT1求平均。

供作參考，放大信號產生步驟S710、輸出信號產生步驟S720及求平均步驟S730可不順序地執行，而可彼此重疊。亦即，可同時執行各別步驟。

圖8為差動至差動放大器之組態圖。

參見圖8，差動至差動放大器包含兩個電阻元件R1及R2、兩個NMOS電晶體N4及N5以及電流源IS2。兩個NMOS電晶體N4及N5接收電源電壓VDD，電阻元件R1及R2具有相同電阻值。在NMOS電晶體N4及N5中流動之電流量之和藉由電流源IS2來恆定地保持。

放大器之操執行如下。當端子X之電壓高於端子Y之電壓時，在NMOS電晶體N4中流動之電流量大於在NMOS電晶體N5中流動之電流量。因此，電阻元件R1所導致之電壓降變得比電阻元件R2所導致之電壓降更大，使得自節點Z產生具有相對低位準之信號，及自節點W產生具有相對高位準之信號。另一方面，當端子Y之電壓高於端子X之電壓時，在NMOS電晶體N5中流動之電流量大於在NMOS電晶體N4中流動之電流量。因此，電阻元件R2所導致之電壓降變得比電阻元件R1所導致之電壓降更大，使得自節點Z產生具有相對高位準之信號，及自節點W產生具有相對低位準之信號。

圖5之差動放大器510可包含圖8之差動至差動放大器。當圖5之差動放大器510為圖8之差動至差動放大器時，差動放大器510分別經由端子X及端子Y接收輸入信號IN及INB，且分別將經反相放大信號OUTB及放大信號OUT輸出至節點Z及節點W。

圖9至圖13為說明模擬結果之圖，模擬結果圖解闡釋根據本發明之實施例之信號放大電路的效果。

圖10A及圖10B分別圖解闡釋本發明及先前技術之一模擬結果。 圖10A及圖10B圖解闡釋：當信號之轉換速率(slew rate)以0.2V/ns之間隔自0.8V/ns變化至2.4V/ns時，作用時間循環及作用時間變化在電 源電壓VDD之不同位準處的分佈。在圖10A及圖10B中，圓形分佈表示作用時間循環分佈，矩形分佈表示作用時間變化分佈。參見圖10A及圖10B，根據本發明及根據先前技術之作用時間變化的最大值分別為約2%及約7%。根據本發明之作用時間變化比根據先前技術之作用時間變化小得多。圖9之第一圖910圖解闡釋在圖10A及圖10B之模擬中信號之轉換速率的變化。

圖11A及圖11B分別圖解闡釋本發明及先前技術之另一模擬結果。圖11A及圖11B圖解闡釋：當信號之電壓間隙VGAP以50mV之間隔自100mV變化至500mV時，作用時間循環及作用時間變化在電源電壓VDD之不同位準處的分佈。電壓間隙VGAP表示信號之電壓之最大值與最小值之間的差。在圖11A及圖11B中，圓形分佈表示作用時間循環分佈，矩形分佈表示作用時間變化分佈。參見圖11A及圖11B，根據本發明及根據先前技術之作用時間變化之最大值分別為約2%及約10%。根據本發明之作用時間變化比根據先前技術之作用時間變化小得多。圖9之第二圖920圖解闡釋在圖11A及圖11B之模擬中信號之電壓間隙VGAP的變化。

圖12A及圖12B分別圖解闡釋本發明及先前技術之另一模擬結果。圖12A及圖12B圖解闡釋：當信號之VIXL以50mV之間隔自-200mV變化至200mV時，作用時間循環及作用時間變化在電源電壓VDD之不同位準處的分佈。VIXL表示信號之平均電壓位準。在圖12A及圖12B中，圓形分佈表示作用時間循環分佈，矩形分佈表示作用時間變化分佈。參見圖12A及圖12B，根據本發明及根據先前技術之作用時間變化之最大值分別為約2%及約10%。根據本發明之作用時間變化比根據先前技術之作用時間變化小得多。圖9之第三圖930圖解闡釋在圖12A及圖12B之模擬中信號之VIXL的變化。

圖13A及圖13B分別圖解闡釋本發明及先前技術之另一模擬結 果。圖13A及圖13B圖解闡釋：當信號之VIXT以50ps之間隔自-200ps變化至200ps時，作用時間循環及作用時間變化在電源電壓VDD之不同位準處的分佈。VIXT表示信號傳輸平均電壓位準時之時間。在圖13A及圖13B中，圓形分佈表示作用時間循環分佈，矩形分佈表示作用時間變化分佈。參見圖13A及圖13B，根據本發明及根據先前技術之作用時間變化之最大值分別為約2%及約10%。根據本發明之作用時間變化比根據先前技術之作用時間變化小得多。圖9之第四圖940圖解闡釋在圖13A及圖13B之模擬中信號之VIXT的變化。

此外，根據本發明之實施例之信號放大電路具有此效果：與現有信號放大電路相比，自輸入信號被延遲之放大信號基於PVT條件之變化，亦即基於PVT條件之延遲變化小得多。

根據本發明之實施例，差動放大單元之輸出及反相元件之輸出節點交叉耦合，以對差動放大單元之放大信號及反相元件的輸出信號求平均，由此減少因製程差異、NMOS電晶體與PMOS電晶體之間的驅動能力差異，及輸入信號之路徑之間的長度差異而導致之信號作用時間循環失真，且防止自信號放大電路輸出之兩個信號之間的關係之失真。

儘管已參照具體實施例描述本發明，但熟習此項技術者顯而易見，在不脫離隨附申請專利範圍所限定之本發明之精神及範圍的情況下，可進行各種變化及修改。

510‧‧‧差動放大單元

511‧‧‧第一放大器

512‧‧‧第二放大器

520‧‧‧第一反相元件

530‧‧‧第二反相元件

540‧‧‧第三反相元件

550‧‧‧第四反相元件

A‧‧‧端子

B‧‧‧端子

C‧‧‧節點

CP1‧‧‧第一電流路徑

CP2‧‧‧第二電流路徑

IN‧‧‧輸入信號

INB‧‧‧輸入信號

INV1‧‧‧第一反相元件

INV2‧‧‧第二反相元件

INV3‧‧‧第三反相器

INV4‧‧‧第四反相器

ND1‧‧‧第一節點

ND2‧‧‧第二節點

OUT‧‧‧放大信號

OUT1‧‧‧輸出信號/第一輸出節點

OUT2‧‧‧輸出信號/第二輸出節點

OUT3‧‧‧輸出

OUT4‧‧‧輸出

OUTB‧‧‧放大信號

R1‧‧‧第一電阻元件

R2‧‧‧第二電阻元件

Claims (16)

1. 一種信號放大電路，其包含：一差動放大單元，該差動放大單元經組態以將一輸入信號及藉由將該輸入信號反相而獲得之一經反相輸入信號差動放大，將一放大信號輸出至一第一節點，及將一經反相放大信號輸出至一第二節點；一第一反相元件，該第一反相元件經組態以：在該放大信號之位準高於一邏輯臨限值時將一第一邏輯值輸出至一第一輸出節點，及在該放大信號之位準低於該邏輯臨限值時將一第二邏輯值輸出至該第一輸出節點；一第二反相元件，該第二反相元件經組態以：在該經反相放大信號之位準高於該邏輯臨限值時將該第一邏輯值輸出至一第二輸出節點，及在該經反相放大信號之位準低於該邏輯臨限值時將該第二邏輯值輸出至該第二輸出節點；一第一電流路徑，該第一電流路徑連接於該第一節點與該第二輸出節點之間；及一第二電流路徑，該第二電流路徑連接於該第二節點與該第一輸出節點之間，其中該第一電流路徑包含連接於該第一節點與該第二輸出節點之間的一第一電阻元件，該第二電流路徑包含連接於該第二節點與該第一輸出節點之間的一第二電阻元件。
2. 如請求項1之信號放大電路，其中該差動放大單元包含：一第一放大器，該第一放大器經組態以：藉由將該輸入信號及該經反相輸入信號差動放大來將該放大信號輸出至該第一節點；及 一第二放大器，該第二放大器經組態以：藉由將該輸入信號及該經反相輸入信號差動放大來將該經反相放大信號輸出至該第二節點。
3. 如請求項1之信號放大電路，其中該第一反相元件包含連接於該第一節點與該第一輸出節點之間的一第一反相器，該第二反相元件包含連接於該第二節點與該第二輸出節點之間的一第二反相器。
4. 如請求項1之信號放大電路，其中該第二邏輯值為反相之該第一邏輯值。
5. 如請求項4之信號放大電路，其中該第一反相元件在該放大信號之位準高於該邏輯臨限值時下拉驅動該第一輸出節點，及在該放大信號之位準低於該邏輯臨限值時上拉驅動該第一輸出節點；及該第二反相元件在該經反相放大信號之位準高於該邏輯臨限值時下拉驅動該第二輸出節點，及在該經反相放大信號之位準低於該邏輯臨限值時上拉驅動該第二輸出節點。
6. 一種信號放大電路，其包含：一差動放大單元，該差動放大單元經組態以：將一輸入信號及藉由將該輸入信號反相而獲得之一經反相輸入信號差動放大，且產生一放大信號及一經反相放大信號；一第一反相元件，該第一反相元件經組態以：在該放大信號之位準高於一邏輯臨限值時輸出一第一邏輯值，及在該放大信號之位準低於該邏輯臨限值時輸出一第二邏輯值；一第二反相元件，該第二反相元件經組態以：在該經反相放大信號之位準高於該邏輯臨限值時輸出該第一邏輯值，及在該經反相放大信號之位準低於該邏輯臨限值時輸出該第二邏輯 值；一第一求平均元件，該第一求平均元件經組態以：對該放大信號及該第二反相元件之一輸出求平均；及一第二求平均元件，該第二求平均元件經組態以：對該經反相放大信號及該第一反相元件之一輸出求平均，其中該第一求平均元件包含一第一電阻元件，且該第二求平均元件包含一第二電阻元件。
7. 如請求項6之信號放大電路，其中該差動放大單元包含：一第一放大器，該第一放大器經組態以：藉由將該輸入信號及該經反相輸入信號差動放大來產生該放大信號；及一第二放大器，該第二放大器經組態以：藉由將該輸入信號及該經反相輸入信號差動放大來產生該經反相放大信號。
8. 如請求項6之信號放大電路，其中該第二邏輯值為反相之該第一邏輯值。
9. 如請求項6之信號放大電路，其中該第一反相元件包含一第一反相器，且該第二反相元件包含一第二反相器。
10. 一種信號放大方法，其包含以下步驟：藉由將一輸入信號及由該輸入信號反相所獲得之一經反相輸入信號差動放大，來產生一放大信號及一經反相放大信號；在該放大信號之位準高於一邏輯臨限值時產生具有一第一邏輯值之一第一輸出信號，在該放大信號之位準低於該邏輯臨限值時產生具有一第二邏輯值之一第一輸出信號，及在該經反相放大信號之位準高於該邏輯臨限值時產生具有該第一邏輯值之一第二輸出信號，在該經反相放大信號之位準低於該邏輯臨限值時產生具有該第二邏輯值之一第二輸出信號；及對該放大信號及該第二輸出信號求平均，及對該經反相放大 信號及該第一輸出信號求平均，其中在對該放大信號及該第二輸出信號求平均之步驟及對該經反相放大信號及該第一輸出信號求平均之步驟中，使一電流在輸出該放大信號之一第一節點與輸出該第二輸出信號之一第二輸出節點之間通過一第一電阻元件，及使一電流在輸出該經反相放大信號之一第二節點與輸出該第一輸出信號之一第一輸出節點之間通過一第二電阻元件。
11. 如請求項10之信號放大方法，其中該第二邏輯值為反相之該第一邏輯值。
12. 如請求項11之信號放大方法，其中產生該第一輸出信號及該第二輸出信號之步驟包含以下步驟：在該放大信號之位準高於該邏輯臨限值時下拉驅動該第一輸出節點，及在該放大信號之位準低於該邏輯臨限值時上拉驅動該第一輸出節點；及在該經反相放大信號之位準高於該邏輯臨限值時下拉驅動該第二輸出節點，及在該經反相放大信號之位準低於該邏輯臨限值時上拉驅動該第二輸出節點。
13. 一種信號放大電路，其包含：一差動放大單元，該差動放大單元經組態以將一輸出信號及一經反相輸出信號輸出；一第一反相元件，該第一反相元件經組態以根據該輸出信號之位準來輸出兩個邏輯值中之一者；一第二反相元件，該第二反相元件經組態以根據該經反相輸出信號之位準來輸出兩個邏輯值中之一者；及一電流路徑，該電流路徑經組態以將該第一反相元件及該第二反相元件交叉耦合， 其中該電流路徑包含一或多個電阻元件。
14. 如請求項13之信號放大電路，其中該電流路徑包含：一第一電流路徑，該第一電流路徑連接於該輸出信號之一節點與該第二反相元件之一輸出節點之間；及一第二電流路徑，該第二電流路徑連接於該經反相輸出信號之一節點與該第一反相元件之一輸出節點之間。
15. 如請求項13之信號放大電路，其中該第一反相元件在該輸出信號之位準高於一邏輯臨限值時下拉驅動該輸出信號之第一節點，及在該輸出信號之位準低於該邏輯臨限值時上拉驅動該第一節點；及該第二反相元件在該經反相輸出信號之位準高於該邏輯臨限值時下拉驅動該經反相輸出信號之第二節點，及在該經反相輸出信號之位準低於該邏輯臨限值時上拉驅動該第二節點。
16. 如請求項13之信號放大電路，其中，該差動放大單元包含一或多個放大器，該一或多個放大器經組態以將該輸入信號及反相之該輸入信號差動放大。