KR20100015946A - 전압 레벨 시프팅 회로를 포함한 버퍼 - Google Patents

전압 레벨 시프팅 회로를 포함한 버퍼 Download PDF

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Abstract

입력 트랜지스터 쌍, 크로스 커플링된 로드 체인 트랜지스터 쌍 및 한 쌍의 전류 소스들을 구비한 전압 레벨 시프터는 크로스 커플링된 로드 체인 트랜지스터 쌍의 사용을 통해 감소된 전력 소비를 달성하여 공지된 전압 레벨 시프터들에 존재하는 DC 전류 성분을 최소화시킨다. 특정 실시형태들에서, 피드백 소자들은 신호 천이들에서 지연을 최소화하는 데 이용될 수도 있다. 입력 트랜지스터 쌍의 전류 성능에 대응하는 기준 전압은 로드 체인에서의 전류 소스들을 조절하는 데 이용될 수도 있다. 입력 트랜지스터 쌍에 의해 수신된 입력 신호 전압의 스윙의 변화는 기준 전압에 대한 대응하는 변화에 반영될 수도 있다. 전압 레벨 시프터는 버퍼에서의 특정 사용일 수도 있다.
Figure P1020097022415
전압 레벨 시프터, 로드 체인 트랜지스터, 전류 소스, 기준 전압

Description

전압 레벨 시프팅 회로를 포함한 버퍼{A BUFFER COMPRISING A VOLTAGE LEVEL SHIFTING CIRCUIT}
발명의 배경
다수의 회로들이 함께 이용될 때, 논리 "하이 (high)" 에 대한 전압 레벨이 회로마다 변화하는 경우가 종종 있다. 예를 들어, Vdd 라 불리는 파라미터 값은 ASIC (Application Specific Integrated Circuit) 칩용 코어 공급 전압을 나타낼 수도 있다. 또한, 공급 전압 Vddq 라 불리는 파라미터 값은 입/출력 버퍼용 공급 전압을 나타낼 수도 있다. 또한, VDDQ 라 불리는 파라미터 값은 칩의 출력 버퍼로의 공급 전압을 나타낼 수도 있다.
예를 들어, 칩의 코어 전력 공급 전압으로부터 칩의 출력 버퍼로의 효율적인 천이를 허용하는 전압 레벨 시프터를 제공하는 것이 과제이다. 직류 (DC) 전력 소비로 인해 종종 효율이 손실된다. 또한, 로우 (low) 에서 하이로 또는 하이에서 로우로의 신호 천이의 지연은 전압 레벨 시프터가 유용한 주파수 범위를 제한할 수 있다.
개요
입력 트랜지스터 쌍, 크로스 커플링된 (cross-coupled) 로드 체인 (load chain) 트랜지스터 쌍 및 한 쌍의 전류 소스들을 구비한 전압 레벨 시프터의 영향 은 전력 소비가 크로스 커플링된 로드 체인 트랜지스터 쌍의 사용을 통해 감소되어 기지의 전압 레벨 시프터들 내에 존재하는 DC 전류 성분을 최소화할 수도 있다는 것이다. 특정 실시형태들에서, 피드백 소자들은 신호 천이의 지연을 최소화하는 데 이용될 수도 있다.
또한, 전압 레벨 시프터는 기준 발생기 (reference generator) 와 함께 동작되어 입력 신호 전압의 스윙이 변함에 따라 신뢰가능한 동작을 보장할 수도 있다. 기준 발생기는 입력 신호 전압의 스윙의 변화에 따라 로드 디바이스의 동작 전류를 조정하고, 이로써, 최적의 또는 거의 최적의 전류가 심지어 입력 AC 신호의 전압 스윙의 매우 작은 값들에서도 로드 내에 존재하는 것을 보장한다. 선택적으로, 소스 팔로워들은 레벨 변환 (level translating) 입력 버퍼들로서 이용될 수도 있다. 전압 레벨 시프터의 양태들의 또다른 영향은 경쟁적인 전압 레벨 시프터들에 대한 디바이스들의 양적 감소일 수도 있다.
예시적인 실시형태에 따르면, 전압 레벨 시프팅 회로가 제공된다. 전압 레벨 시프팅 회로는 제 1 극성인 한 쌍의 입력 전계 효과 트랜지스터 (FET: field effect transistor) 를 포함하고, 차동 입력 신호를 수신하고, 제 1 공급 전압과 한 쌍의 출력 노드들 사이에 접속된 입력 회로, 및 제 2 극성인 한 쌍의 크로스 커플링된 로드 체인 FET 들을 포함하고, 기준 전압을 수신하고, 상기 기준 전압에 의해 조정된 한 쌍의 조정 전류 소스들을 포함하고, 제 2 공급 전압과 상기 한 쌍의 출력 노드들 사이에 접속된 로드 체인 회로를 포함한다.
또다른 예시적인 실시형태에 따르면, 전압 레벨 시프팅 회로가 제공된다. 전압 레벨 시프팅 회로는 차동 입력 신호를 수신하도록 구성된 입력 회로를 포함하고, 상기 차동 입력 신호는 제 1 하이 레벨과 제 1 로우 레벨 사이에서 변화하고 제 1 입력 FET 및 상기 제 1 입력 FET 와 동일한 극성을 갖는 제 2 입력 FET 에서 수신된다. 또한, 전압 레벨 시프팅 회로는 기준 전압을 수신하도록 구성된 로드 체인 회로를 포함하고, 상기 로드 체인 회로는 상기 제 1 입력 FET 와 반대 극성인 제 1 로드 체인 FET, 상기 제 2 입력 FET 와 반대 극성인 제 2 로드 체인 FET, 상기 기준 전압을 수신하고 상기 기준 전압에 기초하여 제 1 조정 전류 소스의 전류를 조정하도록 구성된 상기 제 1 조정 전류 소스, 및 상기 기준 전압을 수신하고 상기 기준 전압에 기초하여 제 2 조정 전류 소스의 전류를 조정하도록 구성된 상기 제 2 조정 전류 소스를 포함하고, 상기 제 1 로드 체인 FET 는, 상기 제 1 로드 체인 FET 의 드레인이 상기 제 2 로드 체인 FET 의 게이트에 접속되고, 상기 제 2 로드 체인 FET 의 드레인이 상기 제 1 로드 체인 FET 의 게이트에 접속되도록, 상기 제 2 로드 체인 FET 에 크로스 커플링된다. 상기 입력 FET 들에서의 입력 전류는 상기 기준 신호와 함께 상기 입력 신호에 기초하여 제어되어, 출력 신호가 제 2 하이 레벨과 제 2 로우 레벨 사이에서 변하도록 상기 로드 체인 회로와 상기 입력 회로 사이에 위치된 출력 노드들에서 출력 신호를 생성하고, 상기 제 2 하이 레벨은 상기 제 1 하이 레벨에 대해서 시프팅되고, 상기 제 2 로우 레벨은 상기 제 1 로우 레벨에 대해서 시프팅된다.
다른 예시적인 실시형태에 따르면, 전압 레벨 시프팅 회로가 제공된다. 전압 레벨 시프팅 회로는 제 1 공급 전압, 제 2 공급 전압, 제 1 입력 신호를 수신 하도록 구성된 제 1 입력 노드 및 제 2 입력 신호를 수신하도록 구성된 제 2 입력 노드를 포함하고, 상기 제 1 입력 신호와 상기 제 2 입력 신호는 함께 취할 때, 보다 낮은 레벨과 보다 높은 레벨 사이의 입력 전압 스윙을 갖는 차동 입력 신호를 형성한다. 또한, 전압 레벨 시프팅 회로는 제 1 출력 노드, 제 2 출력 노드, 기준 전압 노드, 상기 제 1 공급 전압에 접속된 소스와 상기 제 1 입력 노드에 접속된 게이트를 구비한 제 1 입력 FET, 상기 제 1 입력 FET 와 동일 극성을 갖고, 상기 제 1 공급 전압에 접속된 소스와 상기 제 2 입력 노드에 접속된 게이트를 구비한 제 2 입력 FET 를 포함한다. 또한, 상기 전압 레벨 시프팅 회로는 상기 제 1 입력 FET 와 반대 극성인 제 1 로드 체인 FET 로서, 상기 제 1 로드 체인 FET 의 드레인은 상기 제 1 입력 FET 의 드레인에 접속되고 상기 제 1 출력 노드에 접속되는, 상기 제 1 로드 체인 FET; 상기 제 2 입력 FET 와 반대 극성인 제 2 로드 체인 FET 로서, 상기 제 2 로드 체인 FET 의 드레인은 상기 제 2 입력 FET 의 드레인에 접속되고 상기 제 2 출력 노드에 접속되는, 상기 제 2 로드 체인 FET; 상기 제 1 로드 체인 FET 의 소스와 상기 제 2 공급 전압 사이에 접속된 제 1 조정 전류 소스로서, 상기 제 1 조정 전류 소스에서의 전류는 상기 기준 전압 노드에서 수신된 기준 전압에 의해 조정되는, 상기 제 1 조정 전류 소스; 상기 제 2 로드 체인 FET 의 소스와 상기 제 2 공급 전압 사이에 접속된 제 2 조정 전류 소스로서, 상기 제 2 조정 전류 소스에서의 전류는 상기 기준 전압 노드에서 수신된 상기 기준 전압에 의해 조정되는, 상기 제 2 조정 전류 소스를 포함하며, 상기 제 1 로드 체인 FET 가 상기 제 2 로드 체인 FET 에 크로스 커플링되어 상기 제 1 로드 체인 FET 의 상기 드레인이 상기 제 2 로드 체인 FET 의 게이트에 접속되고, 상기 제 2 로드 체인 FET 의 상기 드레인이 상기 제 1 로드 체인 FET 의 게이트에 접속된다.
또다른 예시적인 실시형태에 따르면, 입력 신호의 전압 레벨을 시프팅하는 방법이 제공된다. 그 방법은 입력 회로에서 차동 입력 신호를 수신하는 단계로서, 상기 입력 회로는 제 1 극성인 한 쌍의 입력 FET 들을 포함하고, 상기 차동 입력 신호는 제 1 하이 레벨과 제 1 로우 레벨 사이에서 변하는, 상기 차동 입력 신호를 수신하는 단계; 로드 체인 회로에서 기준 전압을 수신하는 단계로서, 상기 로드 체인 회로는 제 2 극성인 한 쌍의 크로스 커플링된 로드 체인 FET 들을 포함하고, 또한 한 쌍의 조정 전류 소스들을 포함하고, 상기 전류 소스들은 상기 기준 전압에 의해 조정되고, 상기 로드 체인 회로는 제 2 공급 전압과 한 쌍의 출력 노드들 사이에 접속되는, 상기 기준 전압을 수신하는 단계; 및 상기 출력 노드들에서 출력 신호를 생성하는 단계로서, 상기 출력 신호는 제 2 하이 레벨과 제 2 로우 레벨 사이에서 변하고, 상기 제 2 하이 레벨은 상기 제 1 하이 레벨에 대해서 시프팅되고, 상기 제 2 로우 레벨은 상기 제 1 로우 레벨에 대해서 시프팅되는, 상기 출력 신호를 생성하는 단계를 포함한다.
도면의 간단한 설명
이하에서는 예시적인 방식으로, 본 발명의 실시형태들을 나타내는 도면을 참조한다.
도 1 은 전압 제어 지연 라인을 포함한 통상적인 지연 록킹 루프 (delay-locked loop) 의 블록도를 나타낸다.
도 2 는 도 1 의 전압 제어 지연 라인에 대한 예시적 구조를 개략적으로 나타내고, 그 예시적 구조는 차동-단일 컨버터 (differential-to-single converter) 및 전압 레벨 시프터를 포함한다.
도 3 은 도 2 의 차동-단일 컨버터 및 전압 레벨 시프터를 위한 종래 기술의 구조를 나타낸다.
도 4A 는 도 3 의 차동-단일 컨버터 및 전압 레벨 시프터의 전압 파형들을 나타낸다.
도 4B 도 3 의 차동-단일 컨버터 및 전압 레벨 시프터의 반전된 극성의 전압 파형들을 나타낸다.
도 5 는 예시적인 실시형태에 따른 전압 레벨 시프터를 위한 애플리케이션을 나타내고, 전압 레벨 시프터는 기준 발생기와 함께 동작한다.
도 6 은 예시적인 실시형태들을 따른 도 5 의 전압 레벨 시프터를 상세히 나타낸다.
도 7 은 예시적인 실시형태에 따른 도 5 의 전압 레벨 시프터와 기준 발생기를 상세히 나타낸다.
도 8 은 다른 예시적인 실시형태에 따른 도 5 의 전압 레벨 시프터와 기준 발생기를 상세히 나타낸다.
도 9 는 다른 예시적인 실시형태에 따른 도 5 의 전압 레벨 시프터와 기준 발생기를 상세히 나타낸다.
도 10 은 또다른 예시적인 실시형태에 따른 도 5 의 전압 레벨 시프터와 기 준 발생기를 상세히 나타낸다.
실시형태에 대한 상세한 설명
도 1 은 John G. Maneatis 의 "Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Technique", IEEE JSSC VOL. 31, No 11, November 1996, pp. 1723- 1732 (이하 "Maneatis") 에 나타내는 바와 같이 통상적인 지연 록킹 루프 (DLL: delay-locked loop) 의 개략적인 설명을 나타내고 있다. Maneatis 는 셀프 바이어스된 DLL 이 통상적인 DLL 에 의해 제공된 제어 관계를 이용함으로써 구성된다는 것을 가리킨다. 통상적인 DLL (100) 은 위상 비교기 (102), 차지 펌프 (104), 루프 필터, 바이어스 발생기 (106) 및 전압 제어 지연 라인 (VCDL: voltage controlled delay line) (108) 을 포함한다. 루프 내의 네거티브 피드백은 주기적인 기준 입력 FREF 과 VCDL (108) 로부터의 출력 FOUT 사이의 결과인 위상 에러를 통합함으로써 VCDL (108) 을 통해 지연을 조정한다. 일단 록킹되면, VCDL (108) 은 고정양 만큼 기준 입력 FREF 을 지연하여 FREF 와 FOUT 사이의 검출된 위상 에러가 존재하지 않도록 VCDL 출력을 형성할 것이다.
동작시, 위상 비교기 (102) 는 AC 기준 신호 FREF 와 AC 출력 신호 FOUT 를 수신하고, FREF 와 FOUT 사이의 위상차를 나타내는 DC 보정 신호를 발생시킨다. FOUT 이 FREF 를 선행하고 있는지 또는 후행하고 있는지에 따라, DC 보정 신호는 위상 비교기 (102) 의 "Up" 라인 ("U") 또는 "Down" ("D") 라인에 출력될 것이다. Up 라인 및 Down 라인 양자 모두는 차지 펌프 (104) 에 의해 수신된다. 차지 펌프 (104) 는 DC 보정 신호를 수신하고, 출력으로서 VCTRL 로 불리는 레벨을 갖는 제어 신호를 제공한다. 제어 신호는 바이어스 발생기 (106) 에 의해 수신되며, 그 출력은 PMOS 트랜지스터용 바이어스 전압 VBP 및 NMOS 트랜지스터용 바이어스 전압 VBN 이다. AC 기준 신호 FREF 와 함께 2 개의 바이어스 전압은 전압 제어 지연 라인 (108) 에 의해 수신된다. 전압 제어 지연 라인 (108) 의 출력은 AC 출력 신호 FOUT 이다.
도 2 는 VCDL (108) 에 대한 예시적인 구조를 개략적으로 나타낸다. 특히, VCDL (108) 은 차동-단일 컨버터 및 전압 레벨 시프터 (204) 에서 종료되는 직렬로 접속된 다수의 지연 소자 (delay element) 들 (202A, 202B, 202C, 202D) (개별적으로 또는 집합적으로, 202) 을 포함한다. 제 1 지연 소자 (202A) 에 대한 차동 입력은 기준 신호 FREF 이다. 제 1 지연 소자 (202A) 의 차동 출력은 제 2 지연 소자 (202B) 에 대한 차동 입력으로서 수신된다. 제 2 지연 소자 (202B) 의 차동 출력은 제 3 지연 소자 (202C) 에 대한 차동 입력으로서 수신된다. 제 3 지연 소자 (202C) 의 차동 출력은 제 4 지연 소자 (202D) 에 대한 차동 입력으로서 수신된다. 제 4 지연 소자 (202D) 의 차동 출력은 차동-단일 컨버터 및 전압 레벨 시프터 (204) 에 대한 차동 입력으로서 수신된다. 지연 소자들 (202) 각각은 바이어스 발생기 (106) 으로부터 바이어스 전압들 VBN 및 VBP 를 수신한다. 또한, 차동-단일 컨버터 및 전압 레벨 시프터 (204) 는 바이어스 발생기 (106) 로부터 바이어스 전압 VBN 을 수신한다. 특히, 도 2 의 예시적인 구조는 4 개의 지연 소자들 (202) 을 포함하나, 일반적으로 지연 소자들 (202) 의 수는 설계적 고려사항이고, 지연 소자들 (202) 의 수는 제한이 없다. 실제로, 지연 소자들 (202) 의 수는 적게는 하나부터 많게는 필요한 수만큼 고려되는 범위일 수도 있다.
전통적으로, 전압 제어 지연 라인들은 그 내에 채용된 트랜지스터들을 제조하는 데 이용된 프로세스와 관련된 열화와 동작 조건의 가변성과 관련된 열화를 겪었다. Maneatis 는 바이어스 전압 VBP 및 VBN 을 제공하는 바이어스 발생기 (106) 를 제안하였고, 그렇게 함으로써, 동작 조건의 가변성과 관련된 열화뿐만 아니라 프로세스 관련된 열화의 대부분을 제거하도록 제안하였다.
Maneatis 는 VCDL (108) 내의 AC 신호가 (지연 라인에 의해 생성된 지연에 대응하는) AC 신호의 주파수에 따라 변하는 가변 전압 스윙을 갖는다는 것을 주목한다. Maneatis 에서 제안된 차동-단일 컨버터 및 전압 레벨 시프터 (204) 는 차동, 한정된 스윙 신호를 풀 스윙 신호로 전환한다. 도 3 에서 도시되는 바와 같이, 차동-단일 컨버터 및 전압 레벨 시프터 (204) 는 2 개의 동일한 차동 프리-앰플리파이어들을 갖는 입력단을 포함한다.
제 1 차동 프리-앰플리파이어 (320A) 는 차동 커플링된 트랜지스터 쌍을 포함하며, 그 트랜지스터 쌍은 제 1 NMOS 트랜지스터 (N301) 와 제 2 NMOS 트랜지스터 (N302), 제 1 DC 전류 소스 NMOS 트랜지스터 (N305), 및 제 1 PMOS 트랜지스터 (P301) 와 제 2 PMOS 트랜지스터 (P302) 를 포함한 제 1 전류 미러 (current mirror) 로드를 포함한다.
특히, 제 1 NMOS 트랜지스터 (N301) 의 게이트는 포지티브 차동 입력 (IN+) 을 수신하나, 제 2 NMOS 트랜지스터 (N302) 의 게이트는 네거티브 차동 입력 (IN-) 을 수신한다. 제 1 NMOS 트랜지스터 (N301) 의 소스 및 제 2 NMOS 트랜지스터 (N302) 의 소스는 서로 접속되고 제 1 DC 전류 소스 NMOS 트랜지스터 (N305) 의 드레인에 접속된다. 제 1 DC 전류 소스 NMOS 트랜지스터 (N305) 의 소스는 그라운드에 접속되고 그 게이트는 바이어스 전압 VBN 을 수신한다. 제 1 NMOS 트랜지스터 (N301) 의 드레인은 제 1 PMOS 트랜지스터 (P301) 의 드레인에 접속된다. 제 2 NMOS 트랜지스터 (N302) 의 드레인은 제 2 PMOS 트랜지스터 (P302) 의 드레인에 접속된다. 제 1 로드는 제 1 PMOS 트랜지스터 (P301) 의 게이트의 제 2 PMOS 트랜지스터 (P302) 의 게이트 및 제 1 PMOS 트랜지스터 (P301) 의 드레인에의 접속을 통해 전류 미러로서 형성된다. 제 1 PMOS 트랜지스터 (P301) 의 소스 및 제 2 PMOS 트랜지스터 (P302) 의 소스는 VCC 공급 전압에 접속된다.
제 2 차동 프리-앰플리파이어 (320B) 는 차동 커플링된 트랜지스터 쌍을 포함하며, 그 트랜지스터 쌍은 제 3 NMOS 트랜지스터 (N303) 와 제 4 NMOS 트랜지스터 (N304), 제 2 DC 전류 소스 NMOS 트랜지스터 (N308), 및 제 3 PMOS 트랜지스터 (P305) 와 제 4 PMOS 트랜지스터 (P306) 를 포함한 제 2 전류 미러 로드를 포함한다.
특히, 제 3 NMOS 트랜지스터 (N303) 의 게이트는 포지티브 차동 입력 (IN+) 을 수신하나, 제 4 NMOS 트랜지스터 (N304) 의 게이트는 네거티브 차동 입력 (IN-) 을 수신한다. 제 3 NMOS 트랜지스터 (N303) 의 소스 및 제 4 NMOS 트랜지스터 (N304) 의 소스는 서로 접속되고 제 2 DC 전류 소스 NMOS 트랜지스터 (N308) 의 드레인에 접속된다. 제 2 DC 전류 소스 NMOS 트랜지스터 (N308) 의 소스는 그라운드에 접속되고 그 게이트는 바이어스 전압 VBN 을 수신한다. 제 3 NMOS 트랜지스터 (N303) 의 드레인은 제 3 PMOS 트랜지스터 (P305) 의 드레인에 접속된다. 제 4 NMOS 트랜지스터 (N304) 의 드레인은 제 4 PMOS 트랜지스터 (P306) 의 드레인에 접속된다. 제 2 로드는 제 3 PMOS 트랜지스터 (P305) 의 게이트의 제 4 PMOS 트랜지스터 (P306) 의 게이트 및 제 4 PMOS 트랜지스터 (P306) 의 드레인에의 접속을 통해 전류 미러로서 형성된다. 제 3 PMOS 트랜지스터 (P305) 의 소스 및 제 4 PMOS 트랜지스터 (P306) 의 소스는 VCC 공급 전압에 접속된다.
또한, Maneatis 에서 제안된 차동-단일 컨버터 및 전압 레벨 시프터 (204) 는 제 6 PMOS 트랜지스터 (P304) 와 쌍이 된 제 5 PMOS 트랜지스터 (P303) 를 구비한 출력단 (322) 을 포함하고, 또한 전류 미러가 포함되며, 여기서 전류 미러는 제 5 NMOS 트랜지스터 (N306) 및 제 6 NMOS 트랜지스터 (N307) 에 의해 형성된다.
특히, 제 5 PMOS 트랜지스터 (P303) 의 게이트는 제 2 NMOS 트랜지스터 (N302) 와 제 2 PMOS 트랜지스터 (P302) 의 드레인 사이의 접속부에 존재하는 신호를 수신한다. 유사하게, 제 6 PMOS 트랜지스터 (P304) 의 게이트는 제 3 NMOS 트랜지스터 (N303) 와 제 3 PMOS 트랜지스터 (P305) 의 드레인 사이의 접속부에 존재하는 신호를 수신한다. 제 5 PMOS 트랜지스터 (P303) 의 소스 및 제 6 PMOS 트랜지스터 (P304) 의 소스는 VCC 공급 전압에 접속된다. 제 5 PMOS 트랜지스터 (P303) 의 드레인은 제 5 NMOS 트랜지스터 (N306) 의 드레인에 접속된다. 제 6 PMOS 트랜지스터 (P304) 의 드레인은 제 6 NMOS 트랜지스터 (N307) 의 드레인에 접속된다. 전류 미러가 제 5 NMOS 트랜지스터 (N306) 의 게이트를 제 6 NMOS 트랜지스터 (N307) 의 게이트 및 제 5 NMOS 트랜지스터 (N306) 의 드레인에 접속함으로써 형성된다. 제 5 NMOS 트랜지스터 (N306) 의 소스와 제 6 NMOS 트랜지스터 (N307) 의 소스는 그라운드에 접속된다.
신호는 제 6 NMOS 트랜지스터 (N307) 의 드레인과 제 6 PMOS 트랜지스터 (P304) 의 드레인 사이의 접속부로부터 취해지고, 인버터 (312) 에서 인버팅되어 차동-단일 컨버터 및 전압 레벨 시프터 (204) 의 단일 출력 전압 VO 를 형성한다.
특히, 차동-단일 컨버터 및 전압 레벨 시프터는 부가적인 차동-단일 컨버터 및 전압 레벨 시프터 (204A) 로서 도 3 에서 도시되는 바와 같이 지연 소자들 (202) 중 어느 하나의 차동 출력을 "탭핑 (tapping)" 할 수도 있다.
차동-단일 컨버터 및 전압 레벨 시프터 (204) 에 입력된 전압 파형들은 도 4A 의 단순화된 형태로 도시된다. 이러한 제 1 실시예에서의 AC 신호 전압 스윙은 공급 전압 VDD 의 보다 높은 전압 레벨로부터 보다 낮은 전압 레벨까지이다. 보다 낮은 전압 레벨은 바이어스 전압 VBP 를 밀접하게 추종한다. AC 신호 주 파수가 감소함에 따라, 바이어스 전압 VBP 는 증가하고 바이어스 전압 VBN 은 대응하여 감소한다. AC 신호 주파수의 감소는 VCDL (108) 에 의해 제공된 지연의 증가, 보다 긴 AC 신호 주기 TAC, 및 AC 전압 스윙의 감소에 대응한다. 이러한 종류의 지연 라인을 위한 동작 주파수 범위에 대한 스윙 변화의 범위는 수백 밀리볼트, 즉 공급 전압 VDD 값의 20-30% 내지 거의 100% 일 수도 있다.
지연 소자들 (202) 의 "반전된 극성" 버전에 대한 파형이 도 4B 에 도시되어 있다. 지연 소자들 (202) 이 NMOS 트랜지스터 대신에 PMOS 트랜지스터들로 그리고 PMOS 트랜지스터 대신에 NMOS 트랜지스터들로 구축되면, AC 신호 전압 스윙이 공급 전압 VSS 의 보다 낮은 전압 레벨로부터 바이어스 전압 VBN 에 접한 보다 높은 전압 레벨까지일 것이 예상된다. AC 신호의 주파수의 감소는 보다 긴 AC 신호 주기 TAC 에 그리고 AC 전압 스윙의 감소에 대응한다. AC 신호의 주파수의 감소와 AC 전압 스윙의 감소 사이의 대응은 도 4A 및 도 4B 양자의 예시적인 파형들에서 발견된다.
도 3 의 차동-단일 컨버터 및 전압 레벨 시프터 (204) 의 경우, DC 전류 소비는 AC 신호 주파수가 증가함에 따라 증가한다. VCDL (108) 이 DLL 에서 이용되고 DLL 이 최대 동작 주파수 근처에서 (예를 들어, 리셋 동안) 유지되면, 차동-단일 컨버터 및 전압 레벨 시프터 (204) 의 정지 전류 (quiescent current) 는 서징 (surging) 하는 것으로 예상된다. 실제로, 차동-단일 컨버터 및 전압 레벨 시프터 (204) 의 정지 전류는 회로와 연관된 전력 공급을 오버로딩 (overloading) 할 수도 있다. 그 문제는 다수의 부가적 차동-단일 컨버터 및 전압 레벨 시프터 (204A) 들이 지연 라인을 따라 AC 신호의 부분적으로 지연된 버전들을 탭핑하는 데 이용되는 경우 특히 민감하다.
도 3 의 차동-단일 컨버터 및 전압 레벨 시프터 (204) 의 또다른 문제적 특성에서, 보다 낮은 AC 신호 주파수들에서, 문자 "U" 로 표시할 수 있는 지연 소자들 (202) 에서의 전압 스윙은 1/U 대 지연의 대략적인 비율에 따라 변한다. 지연 라인의 전압 스윙이 사용 중인 MOS 트랜지스터들의 임계 전압 VT 에 근접하는 경우, 도 3 의 차동-단일 컨버터 및 전압 레벨 시프터 (204) 의 출력단 (322) 에서의 전류들은 단지 수 마이크로암페어일 수도 있다. 이것은 지연 소자들 (202) 이 여전히 AC 신호를 전달할 수 있을지라도 보다 낮은 주파수들에서 차동-단일 컨버터 및 전압 레벨 시프터 (204) 의 실패를 야기할 수도 있다. 실패에 대한 이러한 가능성은 차동-단일 컨버터 및 전압 레벨 시프터 (204) 가 사용되는 임의의 시스템의 주파수 범위를 효과적으로 축소시킨다. 이러한 예시적인 시스템은 도 1 의 DLL (100) 이다. 당업자에 의해 이해되는 바와 같이, 위상 록킹 루프 (PLL: phase-locked loop) 는 차동-단일 컨버터 및 전압 레벨 시프터 (204) 를 채용한 VCDL 이 사용될 수도 있는 또다른 예시적인 시스템이다.
또다른 문제는 모든 3 개의 단들 (320A, 320B, 322) 에서의 전류 미러의 사용으로부터 생긴다. AC 신호는 전류 미러내의 전류들을 매우 낮은 레벨들 (종 종 1 마이크로암페어 미만) 과 최대 레벨들 사이에서 전류들을 변경하도록 예상된다. 전류 미러들이 낮은 전류에서 공칭 동작 전류로의 천이의 기능성을 회복하는 데 시간이 걸리기 때문에, 차동-단일 컨버터 및 전압 레벨 시프터 (204) 는 상대적으로 긴 지연 시간이 특징이다.
또하나의 문제는 설계 복잡성에 관한 것이다. 차동-단일 컨버터 및 전압 레벨 시프터 (204) 에서 3 개의 단들이 있기 때문에, 그 단들이 단순하더라도, 이러한 설계의 디바이스 수는 상대적으로 높고 (14 개의 트랜지스터들) 및 AC 신호 경로는 상대적으로 길다. 이러한 문제를 보정하는 것은 AC 신호 전파 지연이 차동-단일 컨버터 및 전압 레벨 시프터 (204) 를 통해 증가하는 것을 요구하고 더 나아가 칩 상의 상대적으로 큰 영역을 요구한다.
도 5 에서는 신규한 전압 레벨 시프터 (504) 를 포함하는 버퍼 (508) 에 대한 애플리케이션 설계 (500) 의 실시예가 도시되어 있다. 도 6 내지 도 10 에 도시된 것들 및 변형들과 같은 일부 구성들에서, 도 5 의 신규한 전압 레벨 시프터 (504) 는 도 2 의 차동-단일 컨버터 및 전압 레벨 시프터 (204) 가 유용한 애플리케이션들에서 사용하는 차동-단일 컨버터 및 전압 레벨 시프터 (504) 로서 고려될 수도 있다. 설계 (500) 는 도 2 의 지연 소자들 (202) 의 방식으로 직렬로 접속된 제 1 지연 소자 (502A), 제 2 지연 소자 (502B), 제 3 지연 소자 (502C) 및 제 4 지연 소자 (502D) (집합적으로 또는 개별적으로 (502)) 을 포함한 예시적인 지연 라인을 포함한다. 예시적인 지연 라인은 DLL 에 사용된 지연 라인, 즉 버니어 지연 (vernier delay) 회로의 일부 또는 전체일 수 있고, 또는 PLL 의 전압 제어 오실레이터 (Oscillator) 의 일부 또는 전체일 수 있다. 도 2 의 지연 소자들 (202) 과 공통으로, 지연 소자들 (502) 각각에 의해 생성된 지연은 공지된 셀프 바이어싱 기술에 따라 바이어스 전압들 VBN 및 VBP 에 의해 제어된다. 바이어스 전압들 VBN 및 VBP 는 바이어스 전압 발생기 (526) 에 의해 생성된다. 특히, 도 5 의 예시적인 구조는 4 개의 지연 소자들 (502) 을 포함하나, 일반적으로 지연 소자들 (502) 의 수는 설계적 고려사항이어서 지연 소자들 (502) 의 수는 한정되지 않는다. 실제로, 지연 소자들 (502) 의 수는 적게는 하나에서부터 많게는 필요한 만큼 고려되는 범위일 수도 있다.
도 5 에 나타내는 바와 같이, 예시적인 지연 라인은 제 2 지연 소자 (502B) 와 제 3 지연 소자 (502C) 사이의 탭핑 포인트 (tapping point) 에서 탭핑된다. 탭핑 포인트로부터의 제 1 차동 신호는 버퍼 (508) 에서, 제 1 입력 버퍼 (510P) 에 의해 수신되고, 탭핑 포인트로부터의 제 2 차동 신호는 제 2 입력 버퍼 (510N) 에 의해 수신된다. 제 1 입력 버퍼 (510P) 로부터의 출력은 전압 레벨 시프터 (504) 의 제 1 차동 입력 단자 VIP 에서 수신된다. 유사하게, 제 2 입력 버퍼 (510N) 로부터의 출력은 전압 레벨 시프터 (504) 의 제 2 차동 입력 단자 VIN 에서 수신된다. 또한, 전압 레벨 시프터 (504) 는 기준 전압 단자에서 기준 발생기 (506) 로부터의 기준 전압 VRF 를 수신한다. 기준 발생기 (506) 는 바이어스 전압 발생기 (526) 에 의해 제공된 바이어스 전압들 VBN 및 VBP 중 하나 또는 조합에 기초하여 기준 전압 VRF 를 발생시킨다.
도 6 에는 버퍼 (608) 가 불특정의 (non-specific) 전압 레벨 시프터 (604) 를 포함하는 것으로서 도시된다. 도 6 의 버퍼 (608) 는 일반적으로 도 5 의 버퍼 (508) 와 일치하나, 도 6 의 버퍼 (608) 는 입력 버퍼들 (510P, 510N) 와 일치한 구조들을 생략한다. 불특정의 전압 레벨 시프터 (604) 는 제 1 입력 PMOS 트랜지스터 (P601P) 와 제 2 입력 PMOS 트랜지스터 (P601N) 를 갖는다. 또한, 불특정의 전압 레벨 시프터 (604) 는 로드 체인 (load chain) 을 가지며, 여기서 로드 체인은 입력 트랜지스터들과 반대 극성을 갖는 한 쌍의 트랜지스터들을 포함한다. 로드 체인 트랜지스터들은 제 1 NMOS 로드 체인 트랜지스터 (N602P) 와 제 2 NMOS 로드 체인 트랜지스터 (N602N) 를 포함한다. 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 드레인은 제 1 PMOS 트랜지스터 (P601P) 의 드레인, 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 게이트 및 제 1 피드백 소자 (614P) 의 입력에 접속된다. 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 드레인은 제 2 PMOS 트랜지스터 (P601N) 의 드레인, 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 게이트 및 제 2 피드백 소자 (614N) 의 입력에 접속된다. 즉, 제 1 NMOS 로드 체인 트랜지스터 (N602P) 와 제 2 NMOS 로드 체인 트랜지스터 (N602N) 는 크로스 커플링된다.
또한, 로드 체인은 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 소스와 공급 전압 VSS 사이에 접속되는 제 1 조정 전류 소스 (612P) 와 제 2 NMOS 로드 체인 트 랜지스터 (N602N) 의 소스와 공급 전압 VSS 사이에 접속되는 제 2 조정 전류 소스 (612N) 를 포함한다. 제 1 조정 전류 소스 (612P) 의 전류는 기준 전압 단자에서 수신된 기준 전압 VRF 에 의해 그리고 제 1 피드백 신호 VSWP 에 의해 제어된다. 기준 전압 VRF 는 기준 발생기 (506) 에 의해 생성된다. 제 1 피드백 신호 VSWP 는 제 1 피드백 소자 (614P) 에 의해 생성된다. 제 2 조정 전류 소스 (612N) 의 전류는 기준 전압 VRF 에 의해 그리고 제 2 피드백 소자 (614N) 에 의해 생성된 제 2 피드백 신호 VSWN 에 의해 제어된다.
개괄적으로, 불특정의 전압 레벨 시프터 (604) 는 한 쌍의 입력 PMOS 트랜지스터들 (P601P, P601N) 와, 각각 크로스 커플링된 NMOS 로드 체인 트랜지스터들 (N602P, N602N) 중 하나와 조정 전류 소스들 (612P, 612N) 중 하나를 포함한 한 쌍의 로드 체인들을 갖는다. 조정 전류 소스들 (612P, 612N) 의 전류들은 부분적으로 기준 발생기 (506) 에 의해 생성된 기준 전압 VRF, 제 1 피드백 소자 (614P) 에 의해 생성된 제 1 피드백 신호 VSWP 및 제 2 피드백 소자 (614N) 에 의해 생성된 제 2 피드백 신호 VSWN 에 의해 제어될 수도 있다.
기준 발생기 (506) 는 로드 체인들의 전류들이 입력 PMOS 트랜지스터들 (P601P, P601N) 에 의해 생성된 최대 전류들에 비례하고 입력 신호 전압 스윙 (U) 의 변화에 의해 야기된 최대 전류들의 변화에 응답하여 유지되도록 조정 전류 소스 들 (612P, 612N) 에 의해 이용되는 기준 전압 VRF 를 생성한다. 기준 발생기 (506) 가 기준 전압 VRF 를 생성할 때, 바이어스 전압 발생기 (526) 에 의해 생성되고 입력 PMOS 트랜지스터 (P601P, P601N) 에 의해 생성된 최대 전류에 의존하는 스윙 (U) 과 관련되는 바이어스 전압들 VBN 및 VBP 를 이용할 수도 있다.
예시적인 지연 라인 신호에서의 전압 스윙의 극단들은 공급 전압 VDD 와 바이어스 전압 VBP 에 근접한 전압이다. (지연 라인에서의 가변 지연을 제공하도록) 바이어스 전압 VBP 의 값이 변함에 따라, 전압 스윙 (U) 의 보다 낮은 레벨도 또한 변한다. 전압 스윙 (U) 의 보다 낮은 레벨에서의 변화는 이번에는 입력 PMOS 트랜지스터들 (P601P, P601N) 이 생성할 수 있는 최대 전류에서의 변화를 야기한다. 전압 스윙 (U) 의 보다 낮은 레벨에서, 입력 PMOS 트랜지스터들 (P601P, P601N) 중 주어진 하나에 대한 게이트 전압은 바이어스 전압 VBP 이다. 그 후, 전압 스윙 (U) 의 보다 낮은 레벨에서, 입력 PMOS 트랜지스터들 (P601P, P601N) 중 주어진 하나에 대한 게이트-소스 전압은 VDD-VBP 와 동일하고 상대적으로 보다 낮게 된다.
크로스 커플링된 NOMS 로드 체인 트랜지스터들 (N602P, N602N) 이 불특정의 전압 레벨 시프터 (604) 에서의 DC 전류 소비를 유익하게 감소시키면서, 크로스 커플링된 NMOS 로드 체인 트랜지스터들 (N602P, N602N) 은 또한 일부 히스테리시스 (hysteresis), 즉 차동 입력 단자들 (VIP 및 VIN) 에서 발생하는 스위칭에 반응하여 출력 단자들 VON 및 VOP 에서의 전압을 스위칭할 때의 지연을 도입한다.
입력 PMOS 트랜지스터들 (P601P, P601N) 의 최대 전류가 크로스 커플링된 NMOS 로드 체인 트랜지스터들 (N602P, N602N) 에서의 전류 미만인 경우 스위칭이 일어나지 않을 것임이 이해될 것이다. NMOS 로드 체인 트랜지스터들 (N602P, N602N) 중 주어진 하나는 단순히 로드 체인을 오버풀 (overpull) 하고 출력을 플리핑 (flipping) 하는 것이 불가능할 것이다. 이러한 이유로, 로드 체인 디바이스들의 세기는 조정 전류 소스들 (612P, 612N) 의 사용을 통해 제한된다. 조정 전류 소스들 (612P, 612N) 의 세기는 이번에는 입력 PMOS 트랜지스터들 (P601P, P601N) 의 세기로 조정된다. 최적화된 조정 (적절히 설계된 기준 발생기 (506)) 은 히스테리시스의 영향을 최소화하며, 이는 로드 체인이 모든 조건들에서 출력 단자의 값을 적절히 플립핑할 것이며 히스테리시스에 의해 야기된 지연은 최소화될 것이다라는 것을 의미한다.
동작에서, 전압 레벨 시프터 (504) 는 예시적인 지연 라인의 탭핑 포인트들에 접속된 차동 입력 단자들 VIP 및 VIN 에서 수신되는 차동 한정 스윙 (예를 들어, 공급 전압 VDD 에서 바이어스 전압 VBP 까지) 의 AC 신호를 VON 및 VOP 로서 식별된 출력 단자들에서 차동 풀 스윙 (예를 들어, 공급 전압 VDD 에서 공급 전압 VSS 까지) 의 AC 신호로 변환시킨다. 단순화를 위하여, 지연 소자들 (502) 과 바이어스 전압 발생기 (526) 를 포함한 셀프 바이어싱된 시스템이 (탭핑 포인트들에서) 지연 라인의 AC 신호가 공급 전압 VDD 에서 바이어스 전압 VBP 에 매우 근접한 전압 레벨까지의 전압 스윙 (U) 이 특징이도록 동작하는 것으로 가정된다.
입력 단자 VIN 가 (현재의 실시예에서, 바이어스 전압 VBP 에 근접한) 보다 낮은 레벨에 있고, 입력 단자 VIP 가 보다 높은 레벨 (현재의 실시예에서, 공급 전압 VDD) 에 있는 경우, 출력 단자 VOP 는 공급 전압 VDD 에 있고, 출력 단자 VON 은 공급 전압 VSS 에 있다. 특히, 제 2 입력 PMOS 트랜지스터 (P601N) 의 게이트 (VIN) 이 로우 (low) 전압에 있기 때문에, 제 2 입력 PMOS 트랜지스터 (P601N) 는 ON 상태이다. 이에 반하여, 제 1 입력 PMOS 트랜지스터 (P601P) 의 게이트 (VIP) 가 하이 (high) 전압에 있기 때문에, 제 2 입력 PMOS 트랜지스터 (P601N) 는 OFF 상태이다. 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 게이트가 출력 단자 VOP 에 직접 접속되고 출력 단자 VOP 가 하이 전압에 있기 때문에, 제 1 NMOS 로드 체인 트랜지스터 (N602P) 는 ON 상태이고, 출력 단자 VON 에서의 전압은 공급 전압 VSS 에 가까운 값을 얻는 것이 허용된다. 이에 반하여, 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 게이트가 로우 전압 VON = VSS 에 있기 때문에, 제 2 NMOS 로드 체인 트랜지스터 (N602N) 는 OFF 상태이다.
출력 단자 VON 은 제 1 NMOS 로드 체인 트랜지스터 (N602P) 와 제 1 조정 전류 소스 (612P) 를 포함한 로드 체인의 드라이브 (drive) 에 의해 공급 전압 VSS 까지 유지된다. 출력 단자 VON 에 대한 천이가 완료된 후에, 작은 양의 전류는 출력 단자 VON 상의 전압을 다운 (down) 으로 유지하기에 충분할 것이다. 따라서, 제 1 NMOS 로드 체인 트랜지스터 (N602P) 및 제 1 조정 전류 소스 (612P) 에서의 전류는 감소될 수 있다. 이번에는, 이러한 감소는 제 1 입력 PMOS 트랜지스터 (P601P) 가 이제 오버풀하는 로드 체인의 드라이브가 보다 약하기 때문에 출력 단자 VON 에 대한 상승 전압 천이가 보다 빠르게 하는 것을 돕는 것으로 보일 수 있다.
입력 단자 VIP 가 (본 실시예에서, 바이어스 전압 VBP 에 근접한) 보다 낮은 레벨에 있고, 입력 단자 VIN 이 보다 높은 레벨 (본 실시예에서, 공급 전압 VDD) 에 있는 경우, 출력 단자 VON 은 공급 전압 VDD 에 있고, 출력 단자 VOP 는 공급 전압 VSS 에 있다.
특히, 제 1 입력 PMOS 트랜지스터 (P601P) 의 게이트 (VIP) 가 보다 낮은 레벨에 있기 때문에, 제 1 입력 PMOS 트랜지스터 (P601P) 는 ON 상태이다. 반해서, 제 2 입력 PMOS 트랜지스터 (P601N) 의 게이트 (VIN) 가 하이 전압에 있기 때문에, 제 2 입력 PMOS 트랜지스터 (P601N) 는 OFF 상태이다. 제 2 NMOS 로드 체 인 트랜지스터 (N602N) 의 게이트가 출력 단자 VON 에 직접 접속되고, 출력 단자 VON 이 하이 전압에 있기 때문에, 제 2 NMOS 로드 체인 트랜지스터 (N602N) 는 ON 상태이고 출력 단자 VOP 에서의 전압은 공급 전압 VSS 에 가까운 값을 얻는 것이 허용된다. 반해서, 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 게이트가 로우 전압 VOP = VSS 에 있기 때문에, 제 1 NMOS 로드 체인 트랜지스터 (N602P) 는 OFF 상태이다.
출력 단자 VOP 는 제 2 NMOS 로드 체인 트랜지스터 (N602N) 와 제 2 조정 전류 소스 (612N) 를 포함한 로드 체인의 드라이브에 의해 공급 전압 VSS 에 다운으로 유지된다. 출력 단자 VOP 에서의 천이가 완료된 후에, 적은 양의 전류는 출력 단자 VOP 상의 전압이 다운으로 유지되기 충분할 것이다. 따라서, 제 2 NMOS 로드 체인 트랜지스터 (N602N) 및 제 2 조정 전류 소스 (612N) 에서의 전류는 감소될 수 있다. 이러한 감소는 이번에는 제 2 입력 PMOS 트랜지스터 (P601N) 가 이제 로드 체인의 드라이브가 오버풀하기에 약하기 때문에 출력 단자 VOP 에서의 상승 전압 천이가 보다 빠르게 하는 것을 돕는 것으로 보일 수 있다.
제 1 피드백 소자 (614P) 는 출력 단자 VON 의 상태를 나타내는 제 1 피드백 신호 VSWP 를 생성한다. 따라서, 출력 단자 VON 의 상태가 변함에 따라, 제 1 조정 전류 소스 (612P) 를 통한 전류값 ISP 는 변한다. 제 1 피드백 소자 (614P) 는 VON 의 상태가 변할 때의 시간과 제 1 피드백 신호 VSWP 의 값이 변할 때의 시간 사이의 소정의 지연이 특징이다. 제 2 피드백 소자 (614N) 는 출력 단자 VOP 의 상태를 나타내는 제 2 피드백 신호 VSWN 을 생성한다. 따라서, 출력 단자 VOP 의 상태가 변함에 따라, 제 2 조정 전류 소스 (612N) 를 통한 전류값 ISN 은 변한다. 제 2 피드백 소자 (614N) 는 VOP 의 상태가 변할 때의 시간과 제 2 피드백 신호 VSWN 의 값이 변할 때의 시간 사이의 소정의 지연이 특징이다.
제 1 조정 전류 소스 (612P) 에서 생성된 전류 ISP 는 2 개의 성분들을 갖도록 배열될 수도 있다. 제 1 성분, 즉 공칭 값은 기준 발생기 (506) 로부터 출력된 기준 전압 VRF 의 전압 레벨에 의해 결정된다. 제 2 성분은 제 1 피드백 소자 (614P) 로부터 출력된 제 1 피드백 신호 VSWP 의 전압 레벨에 의해 결정된다. 유사한 방식으로, 제 2 조정 전류 소스 (612N) 에서 생성된 전류 ISN 도 또한 2 개의 성분들을 갖도록 배열될 수도 있다. 제 1 성분, 즉 공칭 값은 기준 발생기 (506) 으로부터 출력된 기준 전압 VRF 의 전압 레벨에 의해 결정된다. 제 2 성분은 제 2 피드백 소자 (614N) 로부터 출력된 제 2 피드백 신호 VSWN 의 전압 레벨에 의해 결정된다. 제 1 피드백 신호 VSWP 의 값과 제 2 피드백 신호 VSWN 의 값이 변함에 따라, 대응하는 전류 ISP 및 ISN 의 제 2 성분도 또한 변한다. 전체 ISP 및 ISN 전류들에 대한 제 2 전류 성분들의 기여는 제 1 전류 성분들의 기여보다 작다.
다른 방법으로, 전류 ISP 및 ISN 의 제 1 성분과 제 2 성분 양자 모두는 기준 전압 VRF 값에 의존할 수도 있고, 각각의 전류의 전체는 2 개의 부분 (성분) 들로 분할된다. 이러한 시나리오에서, (항상 ISN 전류 및 ISP 전류에 존재하는) 제 1 부분은 전체 ISN 및 ISP 전류의 고정 부분이고, (VOP 및 VON 출력들의 상태에 따라 ON 또는 Off 상태로 스위칭된) 제 2 부분은 전체 ISN 및 ISP 전류의 나머지 부분이다.
당업자는 제 1 입력 버퍼 (510P) 및 제 2 입력 버퍼 (510N) 가 선택적임을 이해할 것이다. 또한, 입력 버퍼들 (510P, 510N) 이 증폭기 또는 리피터와 같은 다른 회로로 대체될 수 있음이 명백할 것이다.
제 1 입력 버퍼 (510P) 와 제 2 입력 버퍼 (510N) (또는 증폭기 또는 리피터) 는 사용되는 경우 증가된 전압 스윙을 제공하거나 전압차에 의한 스윙의 상한과 하한 양자를 이동시킬 수도 있다. 도 6 의 예시적인 설계에서, 상한은 공급 전압 VDD 보다 VT 만큼 낮을 수도 있으며, 여기서 VT 는 입력 PMOS 트랜지스터들 (P601P, P601N) 의 임계 전압이다. 유사하게, 하한은 VT 만큼 바이어스 전압 VBP 보다 낮을 수도 있다. 여기서, VT 는 입력 PMOS 트랜지스터 (P601P, P601N) 의 임계 전압이다. 특히, 일반적으로 VT 는 제 1 입력 버퍼 (510P) 와 제 2 입 력 버퍼 (510N) 의 복잡성에 따라 다른 종류의 전압차일 수도 있으며, 예를 들어, VT 는 NMOS 임계 또는 임계차 또는 보상된/안정화된 전압차일 수 있다.
스윙 극단들의 이러한 감소는 입력 PMOS 트랜지스터들 (P601P, P601N) 로 하여금 입력 단자들 VIP 및 VIN 이 그들의 상한에 있을 때 (VT 에 가까운 그들의 게이트-소스 전압들인 경우) 그들의 ON 상태에 근접하게 하고, 입력 단자들 VIP 및 VIN 이 그들의 하한에 있을 때 VT 가 게이트-소스 전압 이상을 갖게 한다. ON 상태에의 이렇게 매우 근접함은 입력 PMOS 트랜지스터들 (P601P, P601N) 의 드라이브를 효과적으로 증가시켜, 불특정의 전압 레벨 시프터 (604) 를 통해 AC 신호 전파 지연을 단축시키는 것으로 보여질 수 있다.
또한, 바이어스 전압 발생기 (526) 는 또한 예를 들어, 하나의 상태에 영구적으로 와이어링된 하나의 입력을 갖는 지연 라인의 일부를 모방함으로써 차동 입력 단자들 VIP 및 VIN 에서의 최대 전류들을 나타내는 기준 신호를 생성하여 바이어스 전압 발생기 (526) 의 기능을 효과적으로 취할 수 있다.
도 5 및 도 6 의 기준 발생기 (506) 의 제 1 가능한 구현 (706) 과 함께 도 6 의 불특정의 전압 레벨 시프터 (604) 의 제 1 가능한 구현 (704) 은 버퍼 (708) 를 형성하는 것으로서 도 7 에서 함께 도시된다. 특히, 피드백 소자들 (614P, 614N) 의 구현들은 제 1 전압 레벨 시프터 구현 (704) 에는 없다. 당업자는 전압 레벨 시프터 (504) 가 차동 한정된 스윙의 AC 신호를 차동 풀 스윙의 AC 신호로 변형하는 목적을 달성하는 데 이러한 피드백 소자들이 항상 필요하지 않음을 이해할 것이다.
제 1 전압 레벨 시프터 구현 (704) 은 입력 PMOS 트랜지스터들 (P601P, P601N), 및 도 6 의 불특정의 전압 레벨 시프터 (604) 로부터 낯익은, 반대 극성, 크로스 커플링된 NMOS 로드 체인 트랜지스터들 (N602P, N602N) 의 쌍을 포함한다. 도 6 의 불특정의 전압 레벨 시프터 (604) 에서와 같이, 입력 단자 VIP 는 제 1 입력 PMOS 트랜지스터 (P601P) 의 게이트와 접속하고, 입력 단자 VIN 은 제 2 입력 PMOS 트랜지스터 (P601N) 의 게이트와 접속한다. 제 1 조정 전류 소스 (612P) 는 제 1 전류 소스 NMOS 트랜지스터 (N701P) 로서 구현되고 제 2 조정 전류 소스 (612N) 는 제 2 전류 소스 NMOS 트랜지스터 (N701N) 로서 구현된다. 특히, 제 1 전류 소스 NMOS 트랜지스터 (N701P) 의 드레인은 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 소스에 접속되고, 제 1 전류 소스 NMOS 트랜지스터 (N701P) 의 소스는 공급 전압 VSS 에 접속된다. 또한, 제 2 전류 소스 NMOS 트랜지스터 (N701N) 의 드레인은 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 소스에 접속되고, 제 2 전류 소스 NMOS 트랜지스터 (N701N) 의 소스는 공급 전압 VSS 에 접속된다.
제 1 기준 발생기 구현 (706) 은 기준 소스와 접속하여 바이어스 전압 VBP 를 수신하고, 제 1 바이어스 발생 PMOS 트랜지스터 (P701), 제 1 바이어스 발생 NMOS 트랜지스터 (N701) 및 제 2 바이어스 발생 NMOS 트랜지스터 (N702) 를 포함한 다. 특히, 제 1 바이어스 발생 PMOS 트랜지스터 (P701) 의 소스는 공급 전압 VDD 에 접속되고, 제 1 바이어스 발생 PMOS 트랜지스터 (P701) 의 드레인은 제 2 바이어스 발생 NMOS 트랜지스터 (N702) 의 드레인에 접속되며, 제 1 바이어스 발생 PMOS 트랜지스터 (P701) 의 게이트는 바이어스 전압 VBP 를 수신하는 제 1 기준 발생기 구현 (706) 의 입력에 접속된다. 제 2 바이어스 발생 NMOS 트랜지스터 (N702) 의 게이트는 공급 전압 VDD 에 접속되고, 제 2 바이어스 발생 NMOS 트랜지스터 (N702) 의 소스는 제 1 바이어스 발생 NMOS 트랜지스터 (N701) 의 드레인에 접속된다. 제 1 바이어스 발생 NMOS 트랜지스터 (N701) 의 게이트는 제 1 바이어스 발생 NMOS 트랜지스터 (N701) 의 드레인에 접속되고, 또한 제 1 기준 발생기 구현 (706) 으로부터 출력된 기준 전압 VRF 로서 역할을 한다. 제 1 바이어스 발생 NMOS 트랜지스터 (N701) 의 소스는 공급 전압 VSS 에 접속된다.
제 1 기준 발생기 구현 (706) 으로부터 출력된 기준 전압 VRF 는 기준 전압 단자에서 수신되고, 그 후에 제 1 전류 소스 NMOS 트랜지스터 (N701P) 의 게이트와 제 2 전류 소스 NMOS 트랜지스터 (N701N) 의 게이트에서 수신된다.
동작에서, 제 1 전압 레벨 시프터 구현 (704) 의 입력 PMOS 트랜지스터들 (P601P, P601N) 과 유사한 제 1 바이어스 발생 PMOS 트랜지스터 (P701) 는 입력 PMOS 트랜지스터들 (P601P, P601N) 이 차동 입력 단자들 VIP 및 VIN 에 접속되는 입력 PMOS 트랜지스터들 (P601P, P601N) 의 게이트들이 전압 스윙 (U) 의 보다 낮은 레벨에 있는 경우에 생성할 수 있는 최대 전류에 비례한 전류를 생성한다. 본 실시예에서, 전압 스윙 (U) 의 보다 낮은 레벨은 바이어스 전압 VBP 에 가깝고, 제 1 바이어스 발생 PMOS 트랜지스터 (P701) 는 자신의 게이트에서 바이어스 전압 VBP 을 수신한다.
기준 전류 IREF 는 제 1 바이어스 발생 NMOS 트랜지스터 (N701) 와 제 2 바이어스 발생 NMOS 트랜지스터 (N702) 를 포함한 바이어스 발생 체인을 통해 흐른다. 바이어스 발생 체인은 하나의 경우에 제 1 NMOS 로드 체인 트랜지스터 (N602P) 와 제 1 전류 소스 NMOS 트랜지스터 (N701P) 의 조합으로서 형성된 로드 체인들과, 다른 경우에 제 2 NMOS 로드 체인 트랜지스터 (N602N) 와 제 2 전류 소스 NMOS 트랜지스터 (N701N) 의 조합으로서 형성된 로드 체인들을 모방한다. 제 2 바이어스 발생 NMOS 트랜지스터 (N702) 의 게이트는 전압 레벨이 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 게이트와 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 게이트에 의해 이룰 수 있는 전압의 최대 레벨을 나타내는 공급 전압 VDD 에 접속된다.
도 7 에 도시되는 바와 같이, 풀 다운 (pull-down) 전류 IP 는 제 1 NMOS 로드 체인 트랜지스터 (N602P) 와 제 1 전류 소스 NMOS 트랜지스터 (N701P) 를 통해 흐른다. 또한, 풀 다운 전류 IN 은 제 2 전류 소스 NMOS 트랜지스터 (N701N) 와 제 2 NMOS 로드 체인 트랜지스터 (N602N) 를 통해 흐른다. 제 1 전압 레벨 시프터 구현 (704) 의 제 1 로드 체인에 풀 다운 전류 IP 가 흐르고 있는 경우, 제 1 기준 발생기 구현 (706) 에서의 바이어스 발생 체인을 통해 흐르는 기준 전류 IREF 에 대한 관계는 IP = m * IREF 에 의해 주어지며, 여기서 "m" 값은 제 1 전류 소스 NMOS 트랜지스터 (N701P) 의 크기에 대한 제 1 바이어스 발생 NMOS 트랜지스터 (N701) 의 크기의 비로부터 결정된다. 제 1 전압 레벨 시프터 구현 (704) 의 제 2 로드 체인에 풀 다운 전류 IN 이 흐르고 있는 경우, 제 1 기준 발생기 구현 (706) 에서의 바이어스 발생 체인을 통해 흐르는 기준 전류 IREF 에 대한 관계는 IN = m * IREF 에 의해 주어지며, 여기서 "m" 값은 제 2 전류 소스 NMOS 트랜지스터 (N701N) 의 크기에 대한 제 1 바이어스 발생 NMOS 트랜지스터 (N701) 의 크기의 비로부터 결정된다. 특히, 제 1 전류 소스 NMOS 트랜지스터 (N701P) 와 제 2 전류 소스 NMOS 트랜지스터 (N701N) 는 동일하지 않는다면, 매우 유사할 것이다. 따라서, "m" 값은 전류 소스 NMOS 트랜지스터들 (N701P, N701N) 양자 모두에 대해 동일할 것이다.
편의상, 로드 체인들의 풀 다운 전류들 (즉, IP 또는 IN) 은 입력 PMOS 트랜지스터들 (P601P, P601N) 의 피크 전류 성능을 추적하도록 예상되며, 그 피크 전류 성능은 이번에는 스윙 (U) 이 변함에 따라 변할 것으로 예상된다.
기준 발생기 (506) 의 제 2 가능한 구현 (806) 과 함께 도 6 의 불특정의 전압 레벨 시프터 (604) 의 제 2 가능한 구현 (804) 은 버퍼 (808) 를 이루는 것으로서 도 8 에서 함께 도시된다. 도 8 의 제 2 전압 레벨 시프터 구현 (804) 은 입력 PMOS 트랜지스터들 (P601P, P601N) 과, 도 6 의 불특정의 전압 레벨 시프터 (604) 로부터 낯익은, 반대 극성, 크로스 커플링된 NMOS 로드 체인 트랜지스터들 (N602P, N602N) 의 쌍을 포함한다. 도 6 의 불특정의 전압 레벨 시프터 (604) 에서와 같이, 입력 단자 VIP 는 제 1 입력 PMOS 트랜지스터 (P601P) 의 게이트와 접속하고, 입력 단자 VIN 은 제 2 입력 PMOS 트랜지스터 (P601N) 의 게이트와 접속한다.
제 1 조정 전류 소스 (612P) 는 제 1 NMOS 로드 체인 트랜지스터 (N602P) 와 공급 전압 VSS 사이에 위치되고, 2 개의 경로 (경로 P1 및 경로 P2) 로 구현된다. 풀 다운 전류 IP1 은 경로 P1 에 흐르고, 풀 다운 전류 IP2 는 경로 P2 에 흐른다. 경로 P1 에서, 제 1 경로 P1 NMOS 트랜지스터 (N801P1) 의 드레인은 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 소스에 접속되고, 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 의 드레인은 제 1 경로 P1 NMOS 트랜지스터 (N801P1) 의 소스에 접속된다. 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 의 소스는 공급 전압 VSS 에 접속된다. 경로 P2 에서, 제 1 경로 P2 NMOS 트랜지스터 (N801P2) 의 드레인은 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 소스에 접속되고, 제 2 경로 P2 NMOS 트랜지스터 (N803P2) 의 드레인은 제 1 경로 P2 NMOS 트랜지스터 (N801P2) 의 소스에 접속된다. 제 2 경로 P2 NMOS 트랜지스터 (N803P2) 의 소스는 공급 전압 VSS 에 접속되고 제 2 경로 P2 NMOS 트랜지스터 (N803P2) 의 게이트는 공급 전압 VDD 에 접 속된다.
제 2 조정 전류 소스 (612N) 는 제 2 NMOS 로드 체인 트랜지스터 (N602N) 와 공급 전압 VSS 사이에 위치되고, 또한 2 개의 경로들 (경로 N1 및 경로 N2) 로 구현된다. 풀 다운 전류 IN1 은 경로 N1 에 흐르고, 풀 다운 전류 IN2 는 경로 N2 에 흐른다. 경로 N1 에서, 제 1 경로 N1 NMOS 트랜지스터 (N801N1) 의 드레인은 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 소스에 접속되고, 제 2 경로 N1 NMOS 트랜지스터 (N803N1) 의 드레인은 제 1 경로 N1 NMOS 트랜지스터 (N801N1) 의 소스에 접속된다. 제 2 경로 N1 NMOS 트랜지스터 (N803N1) 의 소스는 공급 전압 VSS 에 접속된다. 경로 N2 에서, 제 1 경로 N2 NMOS 트랜지스터 (N801N2) 의 드레인은 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 소스에 접속되고, 제 2 경로 N2 NMOS 트랜지스터 (N803N2) 의 드레인은 제 1 경로 N2 NMOS 트랜지스터 (N801N2) 의 소스에 접속된다. 제 2 경로 N2 NMOS 트랜지스터 (N803N2) 의 소스는 공급 전압 VSS 에 접속되고 제 2 경로 N2 NMOS 트랜지스터 (N803N2) 의 게이트는 공급 전압 VDD 에 접속된다.
제 2 기준 발생기 구현 (806) 은 기준 소스와 접속하여 바이어스 전압 VBP 를 수신하고, 제 1 바이어스 발생 PMOS 트랜지스터 (P801), 제 1 바이어스 발생 NMOS 트랜지스터 (N801), 제 2 바이어스 발생 NMOS 트랜지스터 (N802) 및 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 를 포함한다. 특히, 제 1 바이어스 발생 PMOS 트랜지스터 (P801) 의 소스는 공급 전압 VDD 에 접속되고, 제 1 바이어스 발생 PMOS 트랜지스터 (P801) 의 드레인은 제 2 바이어스 발생 NMOS 트랜지스터 (N802) 의 드레인에 접속되며, 제 1 바이어스 발생 PMOS 트랜지스터 (P801) 의 게이트는 바이어스 전압 VBP 를 수신하는 제 2 기준 발생기 구현 (806) 의 입력에 접속된다. 제 2 바이어스 발생 NMOS 트랜지스터 (N802) 의 게이트는 공급 전압 VDD 에 접속되고, 제 2 바이어스 발생 NMOS 트랜지스터 (N802) 의 소스는 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 드레인에 접속된다. 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 게이트는 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 드레인에 접속되고, 또한 제 2 기준 발생기 구현 (806) 으로부터 출력된 기준 전압 VRF 로서 역할을 한다. 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 소스는 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 의 드레인에 접속된다. 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 의 게이트는 공급 전압 VDD 에 접속되고, 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 의 소스는 공급 전압 VSS 에 접속된다.
제 2 기준 발생기 구현 (806) 으로부터 출력된 기준 전압 VRF 는 기준 전압 단자에서 수신되고 그 후 좌에서 우로 제 1 경로 P1 NMOS 트랜지스터 (N801P1) 의 게이트, 제 1 경로 P2 NMOS 트랜지스터 (N801P2) 의 게이트, 제 1 경로 N2 NMOS 트랜지스터 (N801N2) 의 게이트 및 제 1 경로 N1 NMOS 트랜지스터 (N801N1) 의 게이트에서 수신된다.
도 7 의 제 1 전압 레벨 시프터 구현 (704) 과는 달리, 도 8 의 제 2 전압 레벨 시프터 구현 (804) 은 도 6 에 도시된 피드백 소자들 (614P, 614N) 의 구현을 포함한다. 특히, 제 1 피드백 소자 (614P) 는 제 1 디지털 버퍼 (814P) 로서 구현되고, 제 2 피드백 소자 (614N) 는 제 2 디지털 버퍼 (814N) 로서 구현된다. 당업자에게 명백할 것인 바와 같이, 디지털 버퍼들은 가장 일반적으로 직렬로 접속된 짝수의 인버터들로 이루어지나, 또한 FIFO (First-In-First-Out) 메모리의 형식을 취할 수도 있다.
제 1 디지털 버퍼 (814P) 의 입력은 출력 단자 VON 에서 수신되고, 제 1 디지털 버퍼 (814P) 의 출력은 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 의 게이트에 접속된다. 제 2 디지털 버퍼 (814N) 의 입력은 출력 단자 VOP 에서 수신되고, 제 2 디지털 버퍼 (814N) 의 출력은 제 2 경로 N1 NMOS 트랜지스터 (N803N1) 의 게이트에 접속된다.
도 8 의 제 2 전압 레벨 시프터 구현 (804) 의 동작에서, 로드 체인 전류 소스들은 제 2 기준 발생기 구현 (806) 에 의해 그리고 디지털 버퍼들 (814P, 814N) 양자에 의해 조절된다. 제 1 기준 발생기 구현 (706) 에 유사한 방식으로, 제 2 기준 발생기 구현 (806) 은 입력 PMOS 트랜지스터들 (P601P, P601N) 의 최대 전류를 재현하고 모니터링한다. 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 는 듀얼 경로 조정 전류 소스들, 즉 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 와 제 2 경로 N1 NMOS 트랜지스터 (N803N1) 뿐만 아니라 제 2 경로 N2 NMOS 트랜지스터 (N803N2) 와 제 2 경로 P2 NMOS 트랜지스터 (N803P2) 의 다양한 경로들에서 저부 트랜지스터들의 저항을 보상한다. 특히, 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 는 제 2 바이어스 발생 NMOS 트랜지스터 (N802), 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 및 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 를 포함하는 체인이 전류 미러링의 목적으로 예를 들어, 제 1 NMOS 로드 체인 트랜지스터 (N602P), 제 1 경로 P2 NMOS 트랜지스터 (N801P2) 및 제 2 경로 P2 NMOS 트랜지스터 (N803P2) 를 포함하는 체인의 동작을 적절하게 모방하는 것을 허용한다.
기준 전류 IREF 는 제 2 바이어스 발생 NMOS 트랜지스터 (N802), 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 및 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 를 포함한 바이어스 발생 체인을 통해 흐른다. 바이어스 발생 체인은 제 2 전압 레벨 시프터 구현 (804) 에서의 로드 체인을 모방한다. 제 2 바이어스 발생 NMOS 트랜지스터 (N802) 의 게이트는 공급 전력 VDD 에 접속되며, 그 전압 레벨은 제 1 NMOS 로드 체인 트랜지스터 (N602P) 의 게이트와 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 게이트에 의해 획득가능한 전압의 가장 높은 레벨로 나타낸다.
제 2 전압 레벨 시프터 구현 (804) 에서의 NMOS 로드 체인 디바이스들, 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 및 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 는 전류 미러를 함께 형성한다. 편의상, 전류 미러는 기준 전류 IREF 와 로드 체인 전류들 IP1, IP2, IN1, IN2 사이의 관계를 수립한다. 모든 4 개의 로드 체인 전류들 IP1, IP2, IN1, IN2 는 기준 전류 IREF 의 프랙션 (fraction) 들이며, 이것은 이번에는 기준 발생기 (806) 에서의 제 1 바이어스 발생 PMOS 트랜지스터 (P801) 에 의해 재현된 입력 PMOS 트랜지스터들 (P601P, P601N) 의 최대 전류에 비례한다. 기준 발생기 (806) 에서의 제 1 바이어스 발생 PMOS 트랜지스터 (P801) 는 버퍼 (808) 의 입력 PMOS 트랜지스터들 (P601P, P601N) 과 크기에 있어서 유사할 수도 있으며, 이 경우 그들은 입력 PMOS 트랜지스터들 (P601P, P601N) 의 실제 최대 전류들에 가까운 전류 IREF 를 생성한다. 제 1 바이어스 발생 PMOS 트랜지스터 (P801) 가 입력 PMOS 트랜지스터들 (P601P, P601N) 과 크기에 있어서 상이한 경우, 전류 IREF 는 입력 PMOS 트랜지스터들 (P601P, P601N) 의 최대 전류의 스케일링된 레플리커 (replica) 이다. 이러한 스케일링 인자는 이번에는 전류 미러의 크기 비 (듀얼 경로 조정 전류 소스들의 다양한 경로들에서의 저부 트랜지스터들 N803P1/N803P2/N803N1/N803N2 의 크기들에 대한 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 의 크기의 비 및 듀얼 경로 조정 전류 소스들의 다양한 경로들에서의 상부 트랜지스터들 N801P1/N801P2/N801N1/N801N2 의 크기들에 대한 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 크기의 비) 를 반영할 것이다.
특히, 그 비들을 기술하는 방식들 중 하나는 다음과 같다: IP1 = IN1 = a * IREF 및 IP2 = IN2 = b * IREF. 계수 a 및 b 는 크기 비에 의해 설정된다. 바꿔 말하면, a 값은 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 의 크기에 대한 제 2 경로 N1 NMOS 트랜지스터 (N803N1) 및 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 의 크기의 비에 관한 것이다. 또한, a 값은 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 크기에 대한 제 1 경로 N1 NMOS 트랜지스터 (N801N1) 및 제 1 경로 P1 NMOS 트랜지스터 (N801P1) 의 크기들의 비에 관한 것이다. 또다른 경우에서, b 값은 제 3 바이어스 발생 NMOS 트랜지스터 (N803) 의 크기에 대한 제 2 경로 P2 NMOS 트랜지스터 (N803P2) 와 제 2 경로 N2 NMOS 트랜지스터 (N803N2) 의 크기들의 비에 관한 것이다. 또한, b 값은 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 크기에 대한 제 1 경로 N2 NMOS 트랜지스터 (N801N2) 및 제 1 경로 P2 NMOS 트랜지스터 (N801P2) 의 크기들의 비에 관한 것이다.
도 8 에는 4 개의 전류 소스들이 있다: 제 1 전류 소스는 제 1 경로 P1 NMOS 트랜지스터 (N801P1) 와 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 로 이루어지고; 제 2 전류 소스는 제 1 경로 P2 NMOS 트랜지스터 (N801P2) 와 제 2 경로 P2 NMOS 트랜지스터 (N803P2) 로 이루어진다. 제 1 전류 소스 및 제 2 전류 소스는 가변 전류 값을 갖는 결합된 전류 소스를 함께 만든다. 결합된 전류 소스는 도 6 의 제 1 조정 전류 소스 (612P) 에 대응한다. 제 3 전류 소스는 제 1 경로 N1 NMOS 트랜지스터 (N801N1) 와 제 2 경로 N1 NMOS 트랜지스터 (N803N1) 로 이루어진다. 제 4 전류 소스는 제 1 경로 N2 NMOS 트랜지스터 (N801N2) 와 제 2 경로 N2 NMOS 트랜지스터 (N803N2) 로 이루어진다. 제 3 및 제 4 전류 소스들은 도 6 의 제 2 조정 전류 소스 (612N) 에 대응하는 결합된 전류 소스를 함께 만든다.
통상적으로, 출력 노드들 VOP 및 VON 에서의 천이 레이트를 밸런싱 (balancing) 하기 위하여, IP1 = IN1 및 IP2 = IN2 가 선택된다. 이것은 경로 P1 및 경로 P2 에서의 전체 전류 (IP1 + IP2) 에 대한 기준 전류 IREF 의 값의 비가 상수 "k" 일 것임이 예상된다. 또한, 경로 N1 및 경로 N2 에서의 전체 전류 (IN1 + IN2) 에 대한 기준 전류 IREF 의 값의 비가 상수 "k" 일 것임이 예상된다. "k" 값은 제 1 경로 P1 NMOS 트랜지스터 (N801P1) 의 크기 및 제 1 경로 P2 NMOS 트랜지스터 (N801P2) 의 크기에 대한 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 크기의 비에 의해 결정된다. 또한, "k" 값은 제 1 경로 N1 NMOS 트랜지스터 (N801N1) 의 크기 및 제 1 경로 N2 NMOS 트랜지스터 (N801N2) 의 크기에 대한 제 1 바이어스 발생 NMOS 트랜지스터 (N801) 의 크기의 비에 의해 결정될 것이다. 특히, 제 1 경로 P1 NMOS 트랜지스터 (N801P1), 제 1 경로 P2 NMOS 트랜지스터 (N801P2), 제 1 경로 N1 NMOS 트랜지스터 (N801N1) 및 제 1 경로 N2 NMOS 트랜지스터 (N801N2) 는 구조적으로 동일하지 않으면 매우 유사할 것이다. 계수 "k" 값은 입력 PMOS 트랜지스터들 (P601P, P601N) 의 크기들에 대한 제 1 바이어스 발생 PMOS 트랜지스터 (P801) 의 크기의 비에 의해 결정되거나 다른 방법으로 부분적으로 결정될 수도 있다.
재검토하면, 경로 P2 에서, 제 2 경로 P2 NMOS 트랜지스터 (N803P2) 의 게이트는 공급 전압 VDD 에 접속되어 경로 P2 에서 전류 IP2 를 영구적으로 이네이블링 (enabling) 한다. 또한, 경로 N2 에서, 제 2 경로 N2 NMOS 트랜지스터 (N803N2) 의 게이트는 공급 전압 VDD 에 접속되어 경로 N2 에서 전류 IN2 를 영구적으로 이네이블링한다.
제 1 디지털 버퍼 (814P) 는 노드 VON 에서 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 의 게이트로의 신호 전파를 지연한다. 제 2 디지털 버퍼 (814N) 는 노드 VOP 에서 제 2 경로 N1 NMOS 트랜지스터 (N803N1) 의 게이트로의 신호 전파를 지연한다.
제 1 디지털 버퍼 (814P) 와 제 2 디지털 버퍼 (814N) 는 그들의 입력에서 그들의 출력으로의 신호 전파의 소정의 지연이 특징이다.
도 8 에서 VSWP 로서 식별되는, 제 1 디지털 버퍼 (814P) 의 출력에서의 제 1 피드백 신호는 출력 단자 VON 에서의 전압 레벨에 기초하여 경로 P1 에 흐르는 전류의 양을 제어한다. 특히, 소정의 지연인 시간 x 초에서, 출력 단자 VON 에서의 전압이 하이로 간 후에, 제 1 피드백 신호 VSWP 는 하이로 가고 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 를 턴 온하여 경로 P1 에서의 전류를 이네이블링한다. 시간 x 초에서, 출력 단자 VON 에서의 전압이 로우로 간 후에, 제 1 피드백 신호 VSWP 는 로우로 가고 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 를 턴 오프하여 경로 P1 에서의 전류를 디스에이블링한다.
편의상, 제 2 경로 P1 NMOS 트랜지스터 (N803P1) 에 의한 경로 P1 에서의 전 류의 흐름의 허용은 출력 단자 VON 에서의 전압이 하이에서 로우로의 천이를 진행할 때 중요하게 된다. 제 2 전압 레벨 시프터 구현 (804) 의 2 개 경로 로드 체인들은 제 1 전압 레벨 시프터 구현 (704) 의 단일 경로 로드 체인들을 이용하여 이용가능한 천이 속도에 비례하여 하이에서 로우로의 천이의 속도가 증가되게 한다.
제 1 디지털 버퍼 (814P) 가 출력 단자 VON 에서의 전압의 지연된 버전에 기초하여 경로 P1 에서의 전류의 흐름을 제어하는 것과 매우 동일한 방식으로, 제 2 디지털 버퍼 (814N) 는 출력 단자 VOP 에서의 전압의 지연된 버전에 기초하여 경로 N1 에서의 전류의 흐름을 제어한다.
도 8 의 제 2 전압 레벨 시프터 구현 (804) 에 대한 다른 구현에서, 제 2 디지털 버퍼 (814N) 의 입력은 출력 단자 VON 에 접속되고, 제 1 디지털 버퍼 (814P) 의 입력은 출력 단자 VOP 에 접속된다. 이 경우, 제 1 디지털 버퍼 (814P) 및 제 2 디지털 버퍼 (814N) 는 반전하는 것이 요구될 것이고, 예를 들어, 직렬로 접속된 홀수의 인버터들로 이루어질 것이다.
도 9 는 기준 발생기 (506) 의 제 3 가능한 구현 (906) 과 함께 버퍼 (908) 에서의 제 1 전압 레벨 시프터 구현 (704) 을 나타낸다. 또한, 버퍼 (908) 는 제 1 전압 레벨 시프터 구현 (704) 의 입력들에서 제 1 소스 팔로워 (source follower) (910P) 및 제 2 소스 팔로워 (910N) 를 포함한다.
제 3 기준 발생기 구현 (906) 은 기준 소스와 접속하여 바이어스 전압 VBP 를 수신하고, 제 1 바이어스 발생 PMOS 트랜지스터 (P901), 제 1 바이어스 발생 NMOS 트랜지스터 (N901), 제 2 바이어스 발생 NMOS 트랜지스터 (N902), 바이어스 발생 소스 팔로워 트랜지스터 (N90R) 및 바이어스 발생 전류 소스 (905) 를 포함한다. 특히, 바이어스 발생 소스 팔로워 트랜지스터 (N90R) 의 드레인은 공급 전압 VDD 에 접속되고, 바이어스 발생 소스 팔로워 트랜지스터 (N90R) 의 소스는 바이어스 발생 전류 소스 (905) 에 접속되며, 바이어스 발생 소스 팔로워 트랜지스터 (N90R) 의 게이트는 바이어스 전압 VBP 를 수신하는 제 3 기준 발생기 구현 (906) 의 입력에 접속된다. 제 1 바이어스 발생 PMOS 트랜지스터 (P901) 의 소스는 공급 전압 VDD 에 접속되고, 제 1 바이어스 발생 PMOS 트랜지스터 (P901) 의 드레인은 제 2 바이어스 발생 NMOS 트랜지스터 (N902) 의 드레인에 접속되며, 제 1 바이어스 발생 PMOS 트랜지스터 (P901) 의 게이트는 바이어스 발생 소스 팔로워 트랜지스터 (N90R) 의 소스에 접속된다. 제 2 바이어스 발생 NMOS 트랜지스터 (N902) 의 게이트는 공급 전압 VDD 에 접속되고, 제 2 바이어스 발생 NMOS 트랜지스터 (N902) 의 소스는 제 1 바이어스 발생 NMOS 트랜지스터 (N901) 의 드레인에 접속된다. 제 1 바이어스 발생 NMOS 트랜지스터 (N901) 의 게이트는 제 1 바이어스 발생 NMOS 트랜지스터 (N901) 의 드레인에 접속되고, 또한 제 3 기준 발생기 구현 (906) 으로부터 출력된 기준 전압 VRF 로서 역할을 한다. 제 1 바이어스 발생 NMOS 트랜지스터 (N901) 의 소스는 공급 전압 VSS 에 접속된다.
제 3 기준 발생기 구현 (906) 으로부터 출력된 기준 전압 VRF 는 기준 전압 단자에서 수신되고, 그 후 제 1 전류 소스 NMOS 트랜지스터 (N701P) 의 게이트에서 그리고 제 2 전류 소스 NMOS 트랜지스터 (N701N) 의 게이트에서 수신된다.
제 1 소스 팔로워 (910P) 와 제 2 소스 팔로워 (910N) 는 지연 라인과 전압 레벨 시프터 (504) 사이에 개입하는 것으로서 도 5 에 도시된 입력 버퍼들 (510P, 510N) 의 선택적 실시예들로서 나타낸다. 특히, 제 1 소스 팔로워 (910P) 는 제 1 소스 팔로워 NMOS 트랜지스터 (N90RP) 와 제 1 전류 소스 (905P) 를 포함한다. 유사하게, 제 2 소스 팔로워 (910N) 는 제 2 소스 팔로워 NMOS 트랜지스터 (N90RN) 와 제 2 전류 소스 (905N) 를 포함한다.
제 1 소스 팔로워 NMOS 트랜지스터 (N90RP) 의 드레인은 공급 전압 VDD 에 접속되고, 제 1 소스 팔로워 NMOS 트랜지스터 (N90RP) 의 게이트는 다른 입력 단자 VIPI 에 접속된다. 제 1 전류 소스 (905P) 는 제 1 소스 팔로워 NMOS 트랜지스터 (N90RP) 의 소스와 공급 전압 VSS 사이에 접속된다.
제 2 제 1 소스 팔로워 NMOS 트랜지스터 (N90RN) 의 드레인은 공급 전압 VDD 에 접속되고, 제 2 소스 팔로워 NMOS 트랜지스터 (N90RN) 의 게이트는 다른 입력 단자 VINI 에 접속된다. 제 2 전류 소스 (905N) 는 제 2 소스 팔로워 NMOS 트랜지스터 (N90RN) 의 소스와 공급 전압 VSS 사이에 접속된다.
제 1 입력 PMOS 트랜지스터 (P601P) 의 게이트는 제 1 소스 팔로워 NMOS 트 랜지스터 (N90RP) 의 소스와 접속한다.
제 2 입력 PMOS 트랜지스터 (P601N) 의 게이트는 제 2 소스 팔로워 NMOS 트랜지스터 (N90RN) 의 소스와 접속한다.
도 5 의 전압 레벨 시프터 (504) 에 따라, 제 1 전압 레벨 시프터 구현 (704) 의 입력 단자 VIPI 는 제 1 소스 팔로워 (910P) 를 통해 지연 라인 탭핑 포인트와 접속하는 것으로서 도 9 에 도시된다. 이상에서 언급한 바와 같이, 제 1 소스 팔로워 (910P) 는 제 1 입력 버퍼 (510P) 의 예시적인 구현이다. 유사하게, 입력 단자 VOP 와 지연 라인 탭핑 포인트 사이에 개입함으로써 제 2 소스 팔로워 (910N) 는 제 2 소스 입력 버퍼 (510N) 의 예시적인 구현이다. 제 1 소스 팔로워 입력 단자 VIPI 와 제 2 소스 팔로워 입력 단자 VINI 는 탭핑 포인트들에 접속된다.
전압 레벨 시프터 (504) 는 출력 단자들 VON 및 VOP 에서의 스루 레이트 (slew rate) 가 증가될 필요가 있는 고주파수 애플리케이션들에 이용될 수도 있음이 예상된다. 출력 단자들 VON 및 VOP 에서의 스루 레이트는 입력 PMOS 트랜지스터들 (P601P, P601N) 에서의 전류들에 의해 결정된다. 입력 PMOS 트랜지스터들 (P601P, P601N) 에서의 전류를 증가시키는 일 방식은 입력 PMOS 트랜지스터들 (P601P, P601N) 의 크기를 증가시키는 것이다. 그러나, 입력 PMOS 트랜지스터들 (P601P, P601N) 의 크기가 증가됨에 따라, 지연 체인의 탭핑 포인트들에서의 로 드도 또한 증가된다. 소스 팔로워 NMOS 트랜지스터들 (N90RP, N90RN) 이 입력 PMOS 트랜지스터들 (P601P, P601N) 보다 훨씬 작도록 버퍼 (908) 를 설계함으로써, 소스 팔로워들 (910P, 910N) 의 사용은 지연 체인의 탭핑 포인트들에서 로드를 감소시키도록 보일 수도 있다.
소스 팔로워들 (910P, 910N) 의 또다른 기능은 입력 PMOS 트랜지스터들 (P601P, P601N) 의 게이트들에서 전압 스윙의 전압 레벨을 저하시킬 것이다. 제 1 입력 PMOS 트랜지스터 (P601P) 는 게이트 전압이 VDD-VTP 아래로 강하할 때 전도되며, 여기서 VTP 가 제 1 입력 PMOS 트랜지스터 (P601P) 의 임계 전압이다. 소스 팔로워들 (910P, 910N) 없이, 입력 PMOS 트랜지스터 (P601P) 의 게이트에서의 전압은 예를 들어, 공급 전압 VDD 와 바이어스 전압 VBP 사이에서 스윙한다. 즉, 제 1 입력 PMOS 트랜지스터 (P601P) 의 게이트들에서의 전압 스윙의 피크는 공급 전압 VDD 이다. 소스 팔로워들 (910P, 910N) 와 함께, 입력 PMOS 트랜지스터 (P601P) 의 게이트에서의 전압은 VDD-VTN 과 VBP-VTN 사이에서의 스윙이며, 여기서, VTN 은 제 1 소스 팔로워 NMOS 트랜지스터 (N90RP) 의 게이트-투-소스 (gate-to-source) 전압이다. 즉, 제 1 입력 PMOS 트랜지스터 (P601P) 의 게이트들에서 전압 스윙의 피크는 VDD-VTN 이다. 공급 전압 VDD 가 VDD-VTP 에 가까운 것보다 VDD-VTN 이 VDD-VTP 에 보다 가깝기 때문에, 제 1 입력 PMOS 트랜지스터 (P601P) 가 구동 (전류를 전도함) 을 개시하는 데 필요한 시간은 감소된다. 제 2 입력 PMOS 트랜지스터 (P601N) 의 동작은 유사하게 분석될 수도 있다.
도 9 의 버퍼 (908) 는 소스 팔로워들 (910P, 910N) 의 하나의 구현만을 나타내며, 여기서 그 동작은 예를 들어, 입력 PMOS 트랜지스터들 (P601P, P601N) 의 임계 전압 VTP 와 제 1 소스 팔로워 NMOS 트랜지스터 (N90RP) 의 게이트-투-소스 전압 VTN 모두에 의존한다. 유감스럽게도, PMOS 임계 전압 VTP 와 NMOS 게이트-투-소스 전압 VTN 은 동작 조건들 (예를 들어, 온도) 및 프로세스 파라미터들 변화에 대한 상이한 의존을 갖는다. 당업자는 보다 나은 전압 보상이 달성될 수 있도록 소스 팔로워들 (910P, 910N) 의 추가 구현들이 형성될 수 있음을 이해할 것이다.
예시적인 실시형태들에 따라 형성된 전압 레벨 시프터는 전력 공급 전압 레벨 (위의 모든 실시예들에서의 공급 전압 VDD) 과 입력 전압 스윙의 다양한 조합들을 취급하도록 조정될 수도 있다. 예를 들어, 특정 전압 조합을 적응시키기 위하여, 설계는 "VDD-VSS 미러링" 될 수 있다. 즉, 필요한 크기 조정에 따라 NMOS 디바이스들 PMOS 디바이스를 대신해 사용되었고, PMOS 디바이스들 NMOS 디바이스를 대신해 사용되었다. 또한, 당업자는 이러한 변환들이 오직 상이한 전압 조건들을 적응시키는 데 도움이 되고 예시적인 실시형태들의 주요 개념으로부터 이탈하지 않는다는 것을 인식할 것이다.
도 10 은 VDD-VSS 미러링의 예시적인 실시예로서 나타낸다. 특히, 도 10 의 버퍼 (1008) 는 필요한 크기 조정에 따라 NMOS 디바이스들이 PMOS 디바이스를 대신해 사용되었고, PMOS 디바이스들이 NMOS 디바이스들를 대신해 사용되었던 도 7 의 버퍼 (708) 를 나타낸다.
도 5 및 도 6 의 기준 발생기 (506) 의 제 4 가능한 구현 (1006) 과 함께 도 6 의 불특정의 전압 레벨 시프터 (604) 의 제 3 가능한 구현 (1004) 은 버퍼 (1008) 를 형성하는 것으로서 도 10 에서 함께 도시된다. 피드백 소자들 (614P, 614N) 의 구현은 제 3 전압 레벨 시프터 구현 (1004) 에 없다.
제 3 전압 레벨 시프터 구현 (1004) 은 제 1 입력 NMOS 트랜지스터 (N1001P), 제 2 입력 NMOS 트랜지스터 (N1001N), 제 1 PMOS 로드 체인 트랜지스터 (P1002P) 및 제 2 PMOS 로드 체인 트랜지스터 (P1002N) 를 포함한다. 입력 단자 VIP 는 제 1 입력 NMOS 트랜지스터 (N1001P) 의 게이트와 접속하고, 입력 단자 VIN 은 제 2 입력 NMOS 트랜지스터 (N1001N) 의 게이트와 접속한다. 제 1 조정 전류 소스 (612P) 는 제 1 전류 소스 PMOS 트랜지스터 (P1001P) 로서 구현되고, 제 2 조정 전류 소스 (612N) 는 제 2 전류 소스 PMOS 트랜지스터 (P1001N) 로서 구현된다. 특히, 제 1 전류 소스 PMOS 트랜지스터 (P1001P) 의 드레인은 제 1 PMOS 로드 체인 트랜지스터 (P1002P) 의 소스에 접속되고, 제 1 전류 소스 PMOS 트랜지스터 (P1001P) 의 소스는 공급 전압 VDD 에 접속된다. 또한, 제 2 전류 소스 PMOS 트랜지스터 (P1001N) 의 드레인은 제 2 PMOS 로드 체인 트랜지스터 (P1002N) 의 소스에 접속되고, 제 2 전류 소스 PMOS 트랜지스터 (P1001N) 의 소스는 공급 전 압 VDD 에 접속된다.
제 4 기준 발생기 구현 (1006) 은 기준 소스와 접속하여 바이어스 전압 VBP 를 수신하고, 제 1 바이어스 발생 NMOS 트랜지스터 (N1001), 제 1 바이어스 발생 PMOS 트랜지스터 (P1001) 및 제 2 바이어스 발생 PMOS 트랜지스터 (P1002) 를 포함한다. 특히, 제 1 바이어스 발생 NMOS 트랜지스터 (N1001) 의 소스는 공급 전압 VSS 에 접속되고, 제 1 바이어스 발생 NMOS 트랜지스터 (N1001) 의 드레인은 제 2 바이어스 발생 PMOS 트랜지스터 (P1002) 의 드레인에 접속되며 제 1 바이어스 발생 NMOS 트랜지스터 (N1001) 의 게이트는 바이어스 전압 VBP 를 수신하는 제 4 기준 발생기 구현 (1006) 의 입력에 접속된다. 제 2 바이어스 발생 PMOS 트랜지스터 (P1002) 의 게이트는 공급 전압 VSS 에 접속되고, 제 2 바이어스 발생 PMOS 트랜지스터 (P1002) 의 소스는 제 1 바이어스 발생 PMOS 트랜지스터 (P1001) 의 드레인에 접속된다. 제 1 바이어스 발생 PMOS 트랜지스터 (P1001) 의 게이트는 제 1 바이어스 발생 PMOS 트랜지스터 (P1001) 의 드레인에 접속되고, 또한 제 4 기준 발생기 구현 (1006) 으로부터 출력된 기준 전압 VRF 로서 역할을 한다. 제 1 바이어스 발생 PMOS 트랜지스터 (P1001) 의 소스는 공급 전압 VDD 에 접속된다.
제 4 기준 발생기 구현 (1006) 으로부터 출력된 기준 전압 VRF 는 기준 전압 단자에서 수신되고, 그 후 제 1 전류 소스 PMOS 트랜지스터 (P1001P) 의 게이트에서 그리고 제 2 전류 소스 PMOS 트랜지스터 (P1001N) 의 게이트에서 수신된다.
동작시, 제 3 전압 레벨 시프터 구현 (1004) 의 입력 NMOS 트랜지스터들 (P1001P, P1001N) 과 유사한 제 1 바이어스 발생 NMOS 트랜지스터 (N1001) 는 입력 NMOS 트랜지스터들 (N1001P, N1001N) 이 차동 입력 단자들 VIP 및 VIN 에 접속되는 그들의 게이트들이 전압 스윙 (U) 의 보다 낮은 레벨에 있을 경우 생성할 수 있는 최대 전류에 비례한 전류를 생성한다.
기준 전류 IREF 는 제 1 바이어스 발생 PMOS 트랜지스터 (P1001) 와 제 2 바이어스 발생 PMOS 트랜지스터 (P1002) 를 포함한 바이어스 발생 체인을 통해 흐른다. 바이어스 발생 체인은 하나의 경우에 제 1 PMOS 로드 체인 트랜지스터 (P1002P) 와 제 1 전류 소스 NMOS 트랜지스터 (P1001P) 의 조합으로서 형성된 로드 체인들과 다른 경우에 제 2 PMOS 로드 체인 트랜지스터 (P1002N) 와 제 2 전류 소스 PMOS 트랜지스터 (P1001N) 의 조합으로서 형성된 로드 체인들을 모방한다. 제 2 바이어스 발생 PMOS 트랜지스터 (P1002) 의 게이트는 전압 레벨이 제 1 PMOS 로드 체인 트랜지스터 (P1002P) 의 게이트와 제 2 PMOS 로드 체인 트랜지스터 (P1002N) 의 게이트에 의해 획득가능한 전압의 가장 낮은 레벨로 나타내는 공급 전압 VSS 에 접속된다.
도 10 에 도시되는 바와 같이, 풀 다운 전류 IP 는 제 1 PMOS 로드 체인 트랜지스터 (P1002P) 와 제 1 전류 소스 PMOS 트랜지스터 (P1001P) 를 통해 흐른다. 또한, 풀 다운 전류 IN 은 제 2 PMOS 전류 소스 트랜지스터 (P1001N) 와 제 2 PMOS 로드 체인 트랜지스터 (P1002N) 를 통해 흐른다. 제 3 전압 레벨 시프터 구현 (1004) 의 제 1 로드 체인에서 풀 다운 전류 IP 가 흐르고 있는 경우, 제 4 기준 발생기 구현 (1006) 에서의 바이어스 발생 체인을 통해 흐르는 기준 전류 IREF 에 대한 관계는 IP = m * IREF 에 의해 주어지며, 여기서 "m" 값은 제 1 전류 소스 PMOS 트랜지스터 (P1001P) 의 크기에 대한 제 1 바이어스 발생 PMOS 트랜지스터 (P1001) 의 크기의 비로부터 결정된다. 제 3 전압 레벨 시프터 구현 (1004) 의 제 2 로드 체인에서 풀 다운 전류 IN 이 흐르고 있는 경우, 제 4 기준 발생기 구현 (1006) 에서의 바이어스 발생 체인을 통해 흐르는 기준 전류 IREF 에 대한 관계는 IN = m * IREF 에 의해 주어지며, 여기서 "m" 값은 제 2 전류 소스 PMOS 트랜지스터 (P1001N) 의 크기에 대한 제 1 바이어스 발생 PMOS 트랜지스터 (P1001) 의 크기의 비로부터 결정된다. 특히, 제 1 전류 소스 PMOS 트랜지스터 (P1001P) 와 제 2 전류 소스 NMOS 트랜지스터 (P1001N) 는 동일하지 않으면, 매우 유사할 것이다. 따라서, "m" 값은 전류 소스 NMOS 트랜지스터들 (P1001P, P1001N) 양자 모두에 대해 동일할 것이다.
편의상, 로드 체인들의 풀 다운 전류들 (즉, IP 또는 IN) 은 입력 PMOS 트랜지스터들 (N1001P, N1001N) 의 피크 전류 성능을 추적하도록 예상되며, 그 피크 전류 성능은 차례로 스윙 (U) 이 변함에 따라 변할 것으로 예상된다.
편의상, 제안된 전압 레벨 시프터의 양태들은 로드 체인에서의 크로스 커플 링된 트랜지스터 접속 때문에 제한된 DC 전류를 갖거나 DC 전류 없이 전력 소비의 절감이 되는 것으로 발견될 수도 있다. 일반적으로, 로드 체인은 AC 신호 천이가 오직 그리고 바람직하게 전류 소비에서의 DC 성분을 갖지 않는 동안 전류를 소비한다.
제 1 NMOS 로드 체인 트랜지스터 (N602P) 와 제 2 NMOS 로드 체인 트랜지스터 (N602N) 의 크로스 커플링 동안 히스테리시스 효과를 유도하는 것으로 보일 수도 있다. 전류 소스들에 의해 제어된 로드 체인에서의 동작 전류 값들을 동적으로 변경하는 것은 히스테리시스 효과를 완화하는 데 도움을 준다. 이 방식으로, 로드 체인 트랜지스터들 (N602P, N602N) 에서의 전류는 입력 PMOS 트랜지스터들 (P601P, P601N) 에서의 전류를 동적으로 추적한다.
또한 편의상, 소스 팔로워들 (910P, 910N) 의 사용은 지연 체인의 탭핑 포인트들에서의 로드를 감소시키는 것으로 보일 수도 있다.
본 발명의 상술한 실시형태들은 예시적인 것으로 의도된다. 수정, 변경 및 변형는 본 명세서에 첨부된 청구범위에 의해 정의되는 본 발명의 범위로부터 이탈함 없이 당업자에 의해 특정 실시형태에 영향을 미칠 수도 있다.

Claims (31)

  1. 제 1 극성인 한 쌍의 입력 전계 효과 트랜지스터 (FET: field effect transistor) 들을 포함하고, 차동 입력 신호를 수신하고 제 1 공급 전압과 한 쌍의 출력 노드들 사이에 접속되는 입력 회로로서, 상기 차동 입력 신호가 제 1 하이 (high) 레벨과 제 1 로우 (low) 레벨 사이에서 변하는, 상기 입력 회로; 및
    제 2 극성인 한 쌍의 크로스 커플링된 (cross-coupled) 로드 체인 FET 들을 포함하고, 기준 전압을 수신하고, 상기 기준 전압에 의해 조정된 한 쌍의 조정 전류 소스들을 포함하고, 상기 출력 노드들에서의 출력 신호가 제 2 하이 레벨과 제 2 로우 레벨 사이에서 변하도록 제 2 공급 전압과 상기 한 쌍의 출력 노드들 사이에 접속된 로드 체인 회로로서, 상기 제 2 하이 레벨은 상기 제 1 하이 레벨에 대해서 시프팅되고, 상기 제 2 로우 레벨은 상기 제 1 로우 레벨에 대해서 시프팅되는, 상기 로드 체인 회로를 포함하는, 전압 레벨 시프팅 회로.
  2. 제 1 항에 있어서,
    상기 전류 소스들의 각각의 전류 소스는 상기 기준 전압을 수신하도록 접속된 게이트를 갖는 전류 소스 FET 인, 전압 레벨 시프팅 회로.
  3. 제 1 항에 있어서,
    상기 한 쌍의 입력 FET 들은 P 형 금속 산화물 반도체 (PMOS: P-type metal oxide semiconductor) 디바이스이고,
    상기 한 쌍의 크로스 커플링된 로드 체인 FET 들은 NMOS (N-type metal oxide semiconductor) 디바이스인, 전압 레벨 시프팅 회로.
  4. 제 1 항에 있어서,
    상기 한 쌍의 입력 FET 들은 NMOS 디바이스이고,
    상기 한 쌍의 크로스 커플링된 로드 체인 FET 들은 PMOS 디바이스인, 전압 레벨 시프팅 회로.
  5. 제 1 항에 기재된 상기 전압 레벨 시프팅 회로; 및
    상기 전압 레벨 시프팅 회로에서 수신되는 상기 기준 전압을 제공하는 기준 전압 발생기를 포함하는, 버퍼.
  6. 제 5 항에 있어서,
    상기 기준 전압 발생기는 상기 한 쌍의 입력 FET 들과 동일한 극성을 가지고, 상기 한 쌍의 입력 FET 들 중 일방의 입력 FET 의 게이트가 상기 제 1 로우 레벨에 있을 때 상기 일방의 입력 FET 가 생성할 수 있는 최대 전류에 비례하는 전류를 생성하는 제 1 바이어스 발생 FET 를 포함하는, 버퍼.
  7. 제 6 항에 있어서,
    상기 기준 전압 발생기는 상기 최대 전류에 비례하는 상기 전류의 생성을 수신된 바이어스 전압에 기초하도록 구성되고, 상기 수신된 바이어스 전압은 상기 제 1 로우 레벨을 나타내는, 버퍼.
  8. 제 7 항에 있어서,
    상기 수신된 바이어스 전압은 기준 회로로부터 수신되고, 상기 기준 회로는 상기 버퍼의 외부에 있는, 버퍼.
  9. 제 1 항에 기재된 상기 전압 레벨 시프팅 회로;
    1 차 입력 신호를 수신하고 제 1 입력 신호를 생성하는 1 차 팔로워 (follower); 및
    2 차 입력 신호를 수신하고 제 2 입력 신호를 생성하는 2 차 팔로워를 포함하고,
    상기 제 1 입력 신호와 상기 제 2 입력 신호는 함께 취할 때 상기 차동 입력 신호를 형성하는, 버퍼.
  10. 전압 레벨 시프팅 회로로서,
    차동 입력 신호를 수신하도록 구성된 입력 회로로서, 상기 차동 입력 신호는 제 1 하이 (high) 레벨과 제 1 로우 (low) 레벨 사이에서 변하고, 제 1 입력 전계 효과 트랜지스터 (FET: field effect transistor) 및 상기 제 1 입력 FET 와 동일 한 극성을 갖는 제 2 입력 FET 에서 수신되는, 상기 입력 회로; 및
    기준 전압을 수신하도록 구성된 로드 체인 회로를 포함하고,
    상기 로드 체인 회로는,
    상기 제 1 입력 FET 와 반대 극성인 제 1 로드 체인 FET;
    상기 제 2 입력 FET 와 반대 극성인 제 2 로드 체인 FET;
    상기 기준 전압을 수신하고, 상기 기준 전압에 기초하여 제 1 조정 전류 소스의 전류를 조정하도록 구성된 제 1 조정 전류 소스; 및
    상기 기준 전압을 수신하고, 상기 기준 전압에 기초하여 제 2 조정 전류 소스의 전류를 조정하도록 구성된 제 2 조정 전류 소스를 포함하고,
    상기 제 1 로드 체인 FET 는, 상기 제 1 로드 체인 FET 의 드레인이 상기 제 2 로드 체인 FET 의 게이트에 접속되고, 상기 제 2 로드 체인 FET 의 드레인이 상기 제 1 로드 체인 FET 의 게이트에 접속되도록, 상기 제 2 로드 체인 FET 에 크로스 커플링되며 (cross-coupled),
    상기 입력 FET 들에서의 입력 전류는 상기 기준 신호와 함께 상기 입력 신호에 기초하여 제어되어, 출력 신호가 제 2 하이 레벨과 제 2 로우 레벨 사이에서 변하도록 상기 로드 체인 회로와 상기 입력 회로 사이에 위치된 출력 노드들에서 상기 출력 신호를 생성하고, 상기 제 2 하이 레벨은 상기 제 1 하이 레벨에 대해서 시프팅되고, 상기 제 2 로우 레벨은 상기 제 1 로우 레벨에 대해서 시프팅되는, 전압 레벨 시프팅 회로.
  11. 제 10 항에 있어서,
    상기 제 1 조정 전류 소스는 상기 기준 전압을 수신하도록 접속된 게이트를 갖는 제 1 전류 소스 FET 이고, 상기 제 2 조정 전류 소스는 상기 기준 전압을 수신하도록 접속된 게이트를 갖는 제 2 전류 소스 FET 인, 전압 레벨 시프팅 회로.
  12. 제 10 항에 있어서,
    상기 제 1 입력 FET 는 PMOS (P-type metal oxide semiconductor) 디바이스이고,
    상기 제 2 입력 FET 는 PMOS 디바이스이고,
    상기 제 1 로드 체인 FET 는 NMOS (N-type metal oxide semiconductor) 디바이스이며,
    상기 제 2 로드 체인 FET 는 NMOS 디바이스인, 전압 레벨 시프팅 회로.
  13. 제 10 항에 있어서,
    상기 제 1 입력 FET 는 NMOS (N-type metal oxide semiconductor) 디바이스이고,
    상기 제 2 입력 FET 는 NMOS 디바이스이고,
    상기 제 1 로드 체인 FET 는 PMOS (P-type metal oxide semiconductor) 디바이스이며,
    상기 제 2 로드 체인 FET 는 PMOS 디바이스인, 전압 레벨 시프팅 회로.
  14. 제 10 항에 기재된 상기 전압 레벨 시프팅 회로; 및
    상기 전압 레벨 시프팅 회로에 상기 기준 전압을 제공하는 기준 전압 발생기를 포함하는, 버퍼.
  15. 제 1 공급 전압;
    제 2 공급 전압;
    제 1 입력 신호를 수신하도록 구성된 제 1 입력 노드;
    제 2 입력 신호를 수신하도록 구성된 제 2 입력 노드로서, 상기 제 1 입력 신호와 상기 제 2 입력 신호가, 함께 취할 때, 보다 낮은 레벨과 보다 높은 레벨 사이에서 입력 전압 스윙 (swing) 을 갖는 차동 입력 신호를 형성하는, 상기 제 2 입력 노드;
    제 1 출력 노드;
    제 2 출력 노드;
    기준 전압 노드;
    상기 제 1 공급 전압에 접속된 소스와 상기 제 1 입력 노드에 접속된 게이트를 구비한 제 1 입력 전계 효과 트랜지스터 (FET: field effect transistor);
    상기 제 1 입력 FET 와 동일 극성을 갖고, 상기 제 1 공급 전압에 접속된 소스와 상기 제 2 입력 노드에 접속된 게이트를 구비한 제 2 입력 FET;
    상기 제 1 입력 FET 와 반대 극성인 제 1 로드 체인 FET 로서, 상기 제 1 로 드 체인 FET 의 드레인은 상기 제 1 입력 FET 의 드레인에 접속되고 상기 제 1 출력 노드에 접속되는, 상기 제 1 로드 체인 FET;
    상기 제 2 입력 FET 와 반대 극성인 제 2 로드 체인 FET 로서, 상기 제 2 로드 체인 FET 의 드레인은 상기 제 2 입력 FET 의 드레인에 접속되고 상기 제 2 출력 노드에 접속되는, 상기 제 2 로드 체인 FET;
    상기 제 1 로드 체인 FET 의 소스와 상기 제 2 공급 전압 사이에 접속된 제 1 조정 전류 소스로서, 상기 제 1 조정 전류 소스에서의 전류는 상기 기준 전압 노드에서 수신된 기준 전압에 의해 조정되는, 상기 제 1 조정 전류 소스; 및
    상기 제 2 로드 체인 FET 의 소스와 상기 제 2 공급 전압 사이에 접속된 제 2 조정 전류 소스로서, 상기 제 2 조정 전류 소스에서의 전류는 상기 기준 전압 노드에서 수신된 상기 기준 전압에 의해 조정되는, 상기 제 2 조정 전류 소스를 포함하며,
    상기 제 1 로드 체인 FET 가 상기 제 2 로드 체인 FET 에 크로스 커플링되어 (cross-coupled) 상기 제 1 로드 체인 FET 의 상기 드레인이 상기 제 2 로드 체인 FET 의 게이트에 접속되고, 상기 제 2 로드 체인 FET 의 상기 드레인이 상기 제 1 로드 체인 FET 의 게이트에 접속되는, 전압 레벨 시프팅 회로.
  16. 제 15 항에 있어서,
    상기 제 1 조정 전류 소스는 상기 기준 전압 노드에 접속된 게이트를 갖는 제 1 전류 소스 FET 이고, 상기 제 2 조정 전류 소스는 상기 기준 전압 노드에 접 속된 게이트를 갖는 제 2 전류 소스 FET 인, 전압 레벨 시프팅 회로.
  17. 제 15 항에 있어서,
    상기 제 1 입력 FET 는 PMOS (PMOS: P-type metal oxide semiconductor) 디바이스이고,
    상기 제 2 입력 FET 는 PMOS 디바이스이고,
    상기 제 1 로드 체인 FET 는 NMOS (NMOS: P-type metal oxide semiconductor) 디바이스이고,
    상기 제 2 로드 체인 FET 는 NMOS 디바이스인, 전압 레벨 시프팅 회로.
  18. 제 15 항에 있어서,
    상기 제 1 입력 FET 는 NMOS (NMOS: P-type metal oxide semiconductor) 디바이스이고,
    상기 제 2 입력 FET 는 NMOS 디바이스이고,
    상기 제 1 로드 체인 FET 는 PMOS (PMOS: P-type metal oxide semiconductor) 디바이스이고,
    상기 제 2 로드 체인 FET 는 PMOS 디바이스인, 전압 레벨 시프팅 회로.
  19. 제 15 항에 있어서,
    상기 제 1 출력 노드에서의 전압 레벨에 기초하여 상기 제 1 조정 전류 소스 의 조정에 대한 기여를 제공하는 제 1 피드백 디바이스; 및
    상기 제 2 출력 노드에서의 전압 레벨에 기초하여 상기 제 2 조정 전류 소스의 조정에 대한 기여를 제공하는 제 2 피드백 디바이스를 더 포함하는, 전압 레벨 시프팅 회로.
  20. 제 19 항에 있어서,
    상기 제 1 피드백 디바이스는 상기 제 1 출력 노드에서의 상기 전압 레벨의 변화 후에 제 1 소정 기간만큼 상기 기여를 제공하는 것을 지연하도록 구성되고,
    상기 제 2 피드백 디바이스는 상기 제 2 출력 노드에서의 상기 전압 레벨의 변화 후에 제 2 소정 기간만큼 상기 기여를 제공하는 것을 지연하도록 구성되는, 전압 레벨 시프팅 회로.
  21. 제 19 항에 있어서,
    상기 제 1 로드 체인 FET 의 소스와 상기 제 2 공급 전압 사이에 접속된 제 3 조정 전류 소스로서, 상기 제 3 조정 전류 소스에서의 전류는 상기 제 1 피드백 디바이스로부터의 출력에 의해 조정되는, 상기 제 3 조정 전류 소스; 및
    상기 제 2 로드 체인 FET 의 소스와 상기 제 2 공급 전압 사이에 접속된 제 4 조정 전류 소스로서, 상기 제 4 조정 전류 소스에서의 전류는 상기 제 2 피드백 디바이스로부터의 출력에 의해 조정되는, 상기 제 4 조정 전류 소스를 더 포함하고,
    상기 제 1 조정 전류 소스 및 상기 제 2 조정 전류 소스에서의 전류들은 상기 제 1 입력 FET 에서의 최대 전류에 비례하는 기준 전류의 프랙션 (fraction) 들이고,
    상기 제 3 조정 전류 소스 및 상기 제 4 조정 전류 소스에서의 전류들은 상기 제 2 입력 FET 에서의 최대 전류에 비례하는 기준 전류의 프랙션들인, 전압 레벨 시프팅 회로.
  22. 제 15 항에 기재된 상기 전압 레벨 시프팅 회로; 및
    상기 전압 레벨 시프팅 회로의 상기 기준 전압 노드에서 수신된 상기 기준 전압을 제공하는 기준 전압 발생기를 포함하는, 버퍼.
  23. 제 22 항에 있어서,
    상기 기준 전압 발생기는 상기 제 1 입력 FET 와 동일 극성을 갖고, 상기 제 1 입력 FET 의 상기 게이트가 상기 입력 전압 스윙의 상기 보다 낮은 레벨에 있을 때 상기 제 1 입력 FET 가 생성할 수 있는 최대 전류에 비례한 전류를 생성하는 제 1 바이어스 발생 FET 를 포함하는, 버퍼.
  24. 제 23 항에 있어서,
    상기 기준 전압 발생기는 상기 최대 전류에 비례하는 상기 전류의 생성을 수신된 바이어스 전압에 기초하도록 구성되며, 상기 수신된 바이어스 전압은 상기 입 력 전압 스윙의 상기 보다 낮은 레벨을 나타내는, 버퍼.
  25. 제 24 항에 있어서,
    상기 수신된 바이어스 전압은 기준 회로로부터 수신되고, 상기 기준 회로는 상기 버퍼의 외부에 있는, 버퍼.
  26. 제 15 항에 기재된 상기 전압 레벨 시프팅 회로;
    1 차 입력 신호를 수신하고 상기 제 1 입력 신호를 생성하는 1 차 팔로워; 및
    2 차 입력 신호를 수신하고 상기 제 2 입력 신호를 생성하는 2 차 팔로워를 포함하는, 버퍼.
  27. 제 26 항에 있어서,
    상기 전압 레벨 시프팅 회로의 상기 기준 전압 노드에서 수신된 상기 기준 전압을 제공하는 기준 전압 발생기를 더 포함하는, 버퍼.
  28. 입력 신호의 전압 레벨을 시프팅하는 방법으로서,
    입력 회로에서 차동 입력 신호를 수신하는 단계로서, 상기 입력 회로는 제 1 극성인 한 쌍의 입력 전계 효과 트랜지스터 (FET: field effect transistor) 들을 포함하고, 상기 차동 입력 신호는 제 1 하이 (high) 레벨과 제 1 로우 (low) 레벨 사이에서 변하는, 상기 차동 입력 신호를 수신하는 단계;
    로드 체인 회로에서 기준 전압을 수신하는 단계로서, 상기 로드 체인 회로는 제 2 극성인 한 쌍의 크로스 커플링된 (cross-coupled) 로드 체인 FET 들을 포함하고, 또한 한 쌍의 조정 전류 소스들을 포함하고, 상기 전류 소스들은 상기 기준 전압에 의해 조정되고, 상기 로드 체인 회로는 제 2 공급 전압과 한 쌍의 출력 노드들 사이에 접속되는, 상기 기준 전압을 수신하는 단계; 및
    상기 출력 노드들에서 출력 신호를 생성하는 단계로서, 상기 출력 신호는 제 2 하이 레벨과 제 2 로우 레벨 사이에서 변하고, 상기 제 2 하이 레벨은 상기 제 1 하이 레벨에 대해서 시프팅되고, 상기 제 2 로우 레벨은 상기 제 1 로우 레벨에 대해서 시프팅되는, 상기 출력 신호를 생성하는 단계를 포함하는, 전압 레벨을 시프팅하는 방법.
  29. 제 28 항에 있어서,
    상기 로드 체인 회로에서, 상기 기준 전압과 조합하여 상기 차동 입력 신호에 기초하여 상기 한 쌍의 입력 FET 들에서의 한 쌍의 입력 전류들을 제어하는 단계를 더 포함하는, 전압 레벨을 시프팅하는 방법.
  30. 제 29 항에 있어서,
    상기 입력 전류들이 상기 한 쌍의 입력 FET 들의 각각의 입력 FET 의 게이트가 상기 제 1 로우 레벨에 있을 때 상기 각각의 입력 FET 가 생성할 수 있는 최대 전류에 비례하도록 기준 전압 발생기에서 상기 기준 전압을 생성하는 단계를 더 포함하는, 전압 레벨을 시프팅하는 방법.
  31. 제 30 항에 있어서,
    상기 기준 전압을 생성하는 단계는 바이어스 전압을 수신하는 단계를 포함하고, 상기 바이어스 전압은 상기 제 1 로우 레벨을 나타내는, 전압 레벨을 시프팅하는 방법.
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