TWI342051B - Semiconductor device, metal oxide semiconductor device and method for forming metal oxide semiconductor device - Google Patents

Semiconductor device, metal oxide semiconductor device and method for forming metal oxide semiconductor device Download PDF

Info

Publication number
TWI342051B
TWI342051B TW096123211A TW96123211A TWI342051B TW I342051 B TWI342051 B TW I342051B TW 096123211 A TW096123211 A TW 096123211A TW 96123211 A TW96123211 A TW 96123211A TW I342051 B TWI342051 B TW I342051B
Authority
TW
Taiwan
Prior art keywords
region
sige
doping
strain
dopant
Prior art date
Application number
TW096123211A
Other languages
English (en)
Other versions
TW200828446A (en
Inventor
Pang Yen Tsai
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW200828446A publication Critical patent/TW200828446A/zh
Application granted granted Critical
Publication of TWI342051B publication Critical patent/TWI342051B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

1342051 九、發明說明： 【發明所屬之技術領域】 ::明係有關於一種積體電路，且特 有應爾的_)之金氧半導體⑽s)元綱造方^ 【先前技術】 過去數十年來’料 半導體元件)之尺寸和基本特徵,=:(= 能？度和單位成本。在_和其基 件之源極和汲極間的閘極下之通if =度會改變其阻抗。特別是縮短電晶體通道 = 二至汲極的阻抗，在其它參數相： 下，當施加足夠之電壓至電 71木件 和没極間之電流。^㈣之閘極時，可增加源極 爲進一步改進M0S元件之效能，可於 通f施加應力，以改進載子之移動•。咖y)D；ls 2:2ίίΓ般施加源極至沒極方向之張應力，PM〇S 兀件之通道區-般施加源極至汲極方向之壓應力。 ㈣!於PM0S元件之通道區常用的方法係於 源極和⑽區成長應變條，此方法—般包 时=基底上形成一閑極堆疊’形成間隙壁於間：堆 宜之側壁’於砍基底沿著間隙壁形成凹槽，於凹槽中蟲 晶成長SiGe應變條，之後進行一回火製程。由於= 之晶格常數大於砍，其會於源極siGe應變條和汲極= 0503-A32864TWF/wayne 5 1342051 鬌^
例如SiC之 然而 替知形成應變條之技術具有以下缺點，舉例 1是用作祕/汲極區和輕㈣雜/汲極區之 缺而’准物爲減少阻值，slGe應變條較佳有高硼濃度， :、:而，額外的哪會減少晶格常數，因此硼之濃度越高， 1 e應交條所產生岸合 合 θ減乂越夕。此外，高硼濃度
曰·夕的硼側向擴散入通道區，對短通 不利的影響。 、付旺座生 第1圖揭示解決上述問題之方法，包括SiGe應變條 ^PMOS το件形成於基底2中，其中每個應變條4包括 第層4】和一第二層42。第二層&係推雜p型 摻雜物，而第一SiGe層41並未摻雜，因此，第一 層4l用作吸收層（其亦可稱為擴散阻障層），吸收從第二 SiGe層42擴散出之p型摻雜物，據此，可改進短通道：
H形成第1圖所示之PM〇S元件存在以下技術 困難：第-SiGe層4]之形成具有非保角的傾向，因此， 將SiGe形成於包括SiGe應變條4之凹槽側壁是很困難 的，且SiGe層4】侧壁部份之厚度傾向為薄之厚度。若
SiGe層41沒有足夠之厚度，其作為防止擴散阻障層擴散 至通道區之效果較差。 【發明内容】 0503-A32864TWF/wayne 6 很嫘上述問題，本發 本發明提供1 構t之結構和方法。 ，-第-摻雜物，其；二:：f-複：層包括-濃度。-第二複合層包括 ：”勿具有弟-摻雜物 第二摻雜物之導電型態和二：：：摻雜物’其中 第二摻雜物具有第二 ^ =態相同， 第一複合層上。一莖辰度且弟一複合層係位於 物’其中第三摻雜物：===:素和-第三摻雜 態相同’第三摻雜物具有摻二雜:之導電型 係位於第二複合層上，且第二摻複合層 -摻雜物濃度和第三摻雜物濃度雜4“度大體上低於第 本發明提供一金氧丰導舻 半導體Μ卜 /牛"讀，1極堆疊位於-Π基f上，-應變條具有至少-部份位於半導㈣ 區、-第二應變條區:一第:=括應變條 θ ^ 乐—應交條區’其中第一應轡 應i條區：第一摻雜濃？，一第二應變條區係位於第-了又u - 且具有一第二摻雜濃度，一第三應變條區 係位於，二應變條區上，且具有一第三摻雜濃度，且第 -摻雜濃度大體上小於第一和第三摻雜濃度。 本發明提供一金氧半導體元件，包括一半導體基 底、-位於半導體基底上之_堆疊、—輕摻雜源極^ 極(LDD)區和-SiGe應變條，其中咖應變條且有至少 -部份位於半導體基底中，且鄰接開極堆疊，&·&應變 條包括一第—SiGe區、一第二SiGe區和一第三以以區， 0503-A32864TWF/wayne 7 1342051 J中第-s】’Ge區摻雜有？型摻雜物， 區係位於第一 SiGe區上，穆雜有 且具有第二接雜漠度。第三SjGe區係位於第二= 料、雜有P型摻雜物’且具有第三摻雜濃度。第二 払雜嚴度大體上小於第一和第三摻雜濃度。 【實施方式] 而，ΤΙ::討論本發明較佳實施例之製造和使用，然 而—根據本發明之概念，其可包括或利於更廇泛 術粑圍’須注意的是’實施例僅用 使用之特定方法’並不用以限定本發明。 ⑭ 本發明提供減少摻雜物側向擴散之新穎方法 圖〜弟6圖揭示本發明有關此方法之較 程。在本發明之各圖式和實施例中，相類似的 相同之標號。 ）早疋便用 第2圖揭示一基底2〇，其較佳包括主體石夕㈣^ silicon)’另外’基底2〇亦可 a 基底20亦可為複人沾播 括一知、四紅或，、知7〇素。 .r ^ ”， 、‘°構，例如絕緣層上有矽（SOI)結構。 2二成有淺溝槽(STI)區24,以隔絕各元件區。 :所A知的’形成淺溝槽即)區％可採用以下步 # 底20形成凹槽，之後，在凹槽中埴入 问被度包水氧化物之介電材料。 形成一包括閘極介命^ 於基底Ml極介電^和閘電極28之閘極堆叠12 寬26可由常用之介電材料形成， 0503-A32864TWF/wayne 8 1342051 例如氧化物、氮化物 '氮氧化物或上述之組合。間電極 2:可包括推雜多晶石夕、金屬、金屬石夕化物 '金屬氮化物 和上以之組合。如此技藝所熟知的，形 =8較佳包括以下步驟:首先，沉積—問電極層; 1電層上，接著，圖形化閘極介電層和閘電極層。 接下來，可進行如第2圖箭號所示之預先非晶曰態佈 =嶋咖ed，antati⑽，ρΑί)，以減少摻雜通道 上迷之摻雜製程係摻雜鍺或碳。在另 r貫施例中’上述之摻雜製程可摻雜例如氖、氬、ί 成和氣之惰性氣體。預先非晶態 = ，道於晶格間穿過間隙壁，到達較所需 進订預先非晶_佈植製程步 ^ 料暴露之部份基底2ΰ會變‘二/日日石夕閘電極 ❿ (LDD)30，盆令來成泰圖二斤不’形成輕摻雜源極/汲極區 摻雜物。在'雜源極/沒極區較佳是佈植p型 雜源極/沒極區時，閉極堆疊心 了罩幕，如此，輕摻雜源 、:用 閑極堆疊]2之邊緣。 S大體上對準於 口袋(pocket)佈植區，其中形成形成環型（hal〇)和/或 是佈植N型摻雜物</、 & σ/或口袋佈植區較佳 第4圖揭示形成開極間隙壁3 ‘ * 爲形成閘極間隙壁34，+ 技蟄所熟知的， 示），在本發明之_實閘極間隙壁層（未縿 “例中，閘極間隙壁層包括一氧化 〇503-A32864TWF/vvayne 9 丄 'a #位於氧化襯層上之氮食 極間隙壁層為—單—4是勺二在另/ %例中，閘 為氧化欲. a或疋包括至少兩層，其中各層可 用α A氮化⑪、氮氧化⑦或其它材料所組成。可使 相^ ^之技術形成閘極間隙壁層’例如電聚化學氣 :::=rD)、低壓化學氣相沉積™)、= 孔i化二軋相沉積法（SACVD)或類似之技術。 並中後、,、’圖形化閘極間隙壁層，形成閘極間隙壁34， 二可知用乾㈣或濕#刻製程進行化 =層之水平部份，剩下之部份形成問極間；；;: 成之閘極間隙壁34較佳為具有薄厚度之間隙壁，盆 厚度約介於150埃〜2〇〇埃之間。 一 照第5圖，沿著閘極間隙壁34之邊緣形成凹槽 ，，、中形成凹槽之較佳方法係採用等向性或非等向性 姓刻。在90_之技術中，凹槽％較佳之深度約為别 埃〜1000埃，凹槽更佳之深度約為700埃〜900埃。熟習 此技蟄之人士可了解’說明書中提供之尺寸僅為範例， 較佳尺寸會隨著積體電路尺寸之微縮改變。 .第6圖揭示形成磊晶區，其通常稱為SiGe應變條。 SiGe應變條較佳為包括堆疊層4Q、42和48之三明治結 構。首先，較佳採用選擇性磊晶成長（sdective eph二二 g_th ，SEG)技術於凹槽36中形成區4〇。 區40之晶格間距較佳大於基底2〇之晶格間距。在—示 範之實施例中，SiGe區40是於一沉積室中，採用化學氣 相沉積法（CVD)形成，其中反應之前驅物包括含矽氣體 0503-A32864TWF/wayne (例如石夕烧或二氣石夕坑)和含錯氣體（例如叫）。另外，於 冰積之製財需調整含錢體和含 巧 整鍺相對於矽之肩子此。广Λ <刀壓’以。周 原子比^Ge區40之頂部表面44較佳 低於LDD區30之麻ar本& μ . Β士叮^ 表面43。在1晶成長SiGe區40 二„如叙P型摻雜物（可採用同環境in.situ摻 亦）尘备雜物之原子百分比可約介於〇」原子百分比 5旦MO /cm〜lxl()2W，其中原子百纽是摻雜原子之數 I比對於摻雜原子、石夕原子和錯原子之總數量。 ,之後，改變磊晶製程之製程條件，於SiGe區4〇上 形成SiGe區42。SiGe區42之鍺的原子百分比較佳大於 UGe區40之鍺的原子百分比。在一示範之實施例中，siGe 區42之鍺的原子百分比約為25原子百分比至乃原子百 分比。SiGe區42較佳和SiGe區40於同一環境中形成（同 %境m-situ形成p可藉由增加例如GeH4之含鍺氣體之 分壓（或流量）增加鍺之原子百分比。在本發明之較佳=施 例中’ SiGe區42之頂部表面46較佳高於LDD區3〇之 頂部表面47。在另一實施例中，siGe區42之頂部表面 46和底部表面44之至少一表面，與LDD區30對應之頂 部表面47和底部表面43位於同一水平。 本發明以上實施例（包括有較高鍺濃度之區42 的技術特徵）具有以下優點：由於SiGe區42和通道區位 於同一水平’可於通道區提供較大之應力。 在本發明之較佳實施例中，S iGe區42沒有摻雜p 〇503-A32864TWF/wayne 型摻雜物。在另-實施例中，⑽區 型摻雜物之濃度實質上低於siGe“0摻雜=二雜 =!:百7二在—示範性之實施例中，s心區4;同 私兄摻雜之p型#雜物的濃度約小於5xl〇IW。^ 意，即使siGe區42沒有同環境摻雜，在加埶過程二 鄰近siGe區42之摻雜⑽層和其它鄰近沾構之佈=p :參雜:仍會:加_區42之摻雜濃度 =‘二，雜濃度可增力… 擴散和摻雜之摻雜物會提供未換雜siGe區4 之¥電率H爲了得到短通道效益，需: ==刚物和鄰近LDD區3G之未摻雜siG “ 的垂直邊緣稍微地分離。爲了達 薄的介電層(未緣示)於第6圖所示之M0S元牛：： 圖形化此薄介電層，_其水平部份，保留貼合間^壁 匕垂直介電層49。接著，進行一離子佈植步驟由於 ，"电層49之存在’上述離子佈植步驟不會佈植到 I:2::，其中此垂直區之寬度大體上等於薄介 、、另外，以下舉一可達成上述段落之效果的另一方 首先移除間隙壁34，形成一較上述間隙壁厚之新 ^間隙壁。在移除間隙壁34之前，間隙壁％之垂直部 t對準於，區42之垂直邊緣（第9圖），因此，新的 曰隙壁會重疊部份之SiGe區42，使得直接位於新的間隙 iyne °5〇3-A32864TWF/wa 12 差下之。卩份siGe區42因被遮蔽，而不會在離子佈植 程中受到摻雜。 。接著，於第二s〗Ge區42上形成第三siGe區48°SiGe 區48之鍺原子百分比較佳小於SiGe區42之鍺原子百分 〜Ge區48有較小之鍺原子百分比具有以下優點：較 谷易於包括較少鍺之咖區形成石夕化物。在-示範之實 區48之鍺原子百分比為1G原子百分比〜20 /比之間，SlGe區48之厚度較佳約介於1〇〇埃 〜300埃之間。 六 之P型接雜物較佳同環境摻雜於抓◦區料， 之”推雜物喻介 第7A圖、第7B圖和第7Γ同4狀；《； 4? 4 圖概要的顯示SiGe區40、 忍’在回火之後’此剖面圖會改變。 1 軸標不概要的摻雜物濃度，χ "， 。· 罕由知不SiGe區40庙邱矣 面和S】Ge區40、42和48各點門夕千士 底邛表 Μ圖，服區42之？型摻;直距離。請參照第 其表示⑽區42沒有進行大體上接近於〇, 雜之摻雜濃度相當低。SiGe區參雜’或其同環境摻 雜物濃度大於邮e區4G之同^:環境摻雜的P型摻 度。請參照第7B圖，SiGe^ 4m隹的p，雜物濃 度，而當SiGe區42形成時，发:夕才准至一第一摻雜濃 當低（約接近0)。當形成撕區^摻雜物濃度減至相 S %，再一次摻雜p型 〇5〇3-A32864TWF/wayne 1342051 較s-Λ二t 換雜濃度相同之程度。請注意， pf Sl= 42未#雜，仍會有p型摻雜物從Si 和―區48擴散入挪區42，然而，& = 之濃度)。熟習此技藝人士原可子知百：寺 物濃度係有關於許多因辛. ；：之擴散摻雜 又口畜.例如SlGe區42之厚唐、 雜之兀素和SiGe區40、42和48之組成。 乡 二7C圖揭示同環境摻雜之p型摻雜物的傾斜剖面。 •不，SlGe區42，和SiGe區40和/或48間之尺 「面Π雜物濃度變化是漸進的，此可藉由在形成界面 區時’漸進的改變摻雜濃度。 S!Ge區42具有低摻雜百分比可有以下兩個優點 -，驗㈣躲側向擴散之p型摻雜物，可作為 收區或-擴散阻障區。當存在低摻雜濃度之咖區〇 , 擴散入通道區之P型摻雜物濃度會減少，因此，可改 短通道特性。第二，—般常用的P型摻雜物（例如切具有 減少S】Ge區42晶格常數的效果，因此’低推雜濃度之 SiGe區42可減少施加通道區應力之不利的影響，而可維 持高通道應力（此係由於卿會不利的減少壓通道應力）。、
SiGe區40之P型摻雜物濃度較佳低於SiGe區48 之P型摻雜物濃度。當⑽區4〇底部（接近接面區）具有 低P型摻雜物濃度，因為接面之空乏區的電場較低，可 減少漏電流。 第8A圖、第8B圖和第8C圖概要的揭示⑴^區4〇、 〇503-A32864TWF/wayne 14 1342051 42和48中鍺的分佈，γ軸標示鍺的原子百分比，χ軸，、 標示SiGe區40底部表面和SiGeg 4〇、42和料各點= 之垂直距離。請參照第8A圖，SiGe區40中之錯有第 錯百分比，之後’將SiGe區42中之鍺百分比增加至較 高之值。在形成SiGe區48時，係將其鍺百分比減少^ 低於SiGe區40之程度。請參照第犯圖，81(^區^和 48有大體上相同之鍺百分比，而SiGe區42有較高之鍺 百分比。請參照第8A圖和第8B圖，界面區之鍺濃度的 改變可以是陡峭的（或稱其具有盒狀結構），或者，如第 8C圖所示，界面區之鍺濃度的改變可以是漸進的。
SiGe區42之鍺濃度較佳較义以區4〇和牦鍺濃度 高，在一示範性的實施例中，SiGe區42之鍺原子百分^ 約大於25原子百分比，而SiGe區4〇和判之鍺原子百 分比皆約小於25原子百分比。由於所形成之pM〇s元件 的通道區係介於SiGe【42間，通道區係施加高應力。 S】Ge區40之鍺濃度相對較低的技術特徵具有以下優點： SiGe區40之晶格常數會較接近基底2〇的晶格常數，因 此’可減少界面間的應力。 另外，可移除間隙壁34，並形成一新的間隙壁，其 中新的間隙壁較間隙壁34厚。接著’可進行—離子佈植 摻雜製程，此佈植摻雜製程可摻雜SiGe區48之表面， 使/、有阿摻雜濃度，例如，摻雜濃度約介於 lE20/cm〜iE21/cm3之間，然而’由於siGe區40、42和 48已同環境摻雜，其實際的摻雜濃度可能較低。由於摻 0503-A32864TWF/wayne ”原子^自然分佈，SiGe區48、42和40之摻雜;農度一 瓜曰越來越低，因此，若摻雜量高，SiGe區42之摻雜濃 度可=較SiGe區40之摻雜濃度高。另外，若摻雜量低， .區42之摻雜濃度可能較SiGe區40之摻雜濃度低。 ，同環境摻雜和佈植摻雜均具有優點和缺點：大部份 的同環境摻雜之摻雜物（例如超過8〇%)即使不進行額外 之回火步驟，在沉積時即已活化，因此，有助於降低片 電阻。然而，由於同環境摻雜有較高之濃度和可能於摻 :區產生超級飽和（supei>_saiurating)，同環境摻雜之換雜 在加熱步驟中’很容易垂直和水平地擴散至鄰近的區 知’。另外，佈植摻雜即使經回火，其活化比 於佈植損壞是沿著垂直方向，佈植推雜(之 幸又谷易垂直擴散。熟習此技藝之人士可根據設計 之茜求，選擇最佳之摻雜方式。 . 固揭示形成錯石夕化區50(germano-silicide g】〇n)其厚度介於5〇埃〜3〇〇埃。在以下描述中，鍺矽 化區50料稱為石夕化區5〇,如此技藝所熟知的，形成矽 化區50之較佳方法為：坦覆性的沉積之金屬薄層，例如 鎳“鉑在巴釩、鈦 '鈷、钽、鏡、錯或上述之組合。 接著’加熱基底使石夕和鍺在和金屬接觸之地方產生反 2在反應之後，於金屬和石夕7錯間會形成一金屬石夕化物 層和/或金屬財化物層4後，使用—僅會攻擊金屬， 但不會攻擊金屬矽化物層和金屬鍺矽化物之蝕刻物，選 擇性的移除未反應之金屬。請注意，石夕化製程可完全消 0503-A32864TWF/wayne 1342051 耗SiGe區48，且因此石夕化區50係直接位於siGe區48 上。 在以上段落所討論之實施例中，SiGe應變條包括三 個具有不同組成之區域，然而本發明不限於此，可形成 更多的層以調整M0S元件的效能，舉例來說，可形成一 薄矽層於SiGe區48上，以改進矽化物之形成。 隹在以上|又落所纣論之實施例中於pM〇s元件 中’使用S!Ge應變條作為範例，熟習此技蔽人士可了解， =發明之概念亦可應用於製作NM〇snm〇s元件 和48包括Sic(並非SiGe)，其結構係和 取代似，另外’例如磷或坤之N型摻雜物係 百分比低，SiC區 灶各、、 42和48 型摻雜物之剖面軔 土目以於前述段落描述之？型摻雜物 如應變條之麵原子百分比料於3%。例末5兄 雖然本發明已以較佳實施例揭露 以限定本發明，任何熟習 j並非用 明之保護，:^ /與_。因此，本發 準。 4相〇請專利範圍所界定者為 0503-A32864TWF/wayne 1342051
【圖式簡單說明】 第1圖揭示一傳統之PMOS元件，具有位於— 應變條或PMOS元件之通道區間的一垂直凹陷層（或^_e 順應性的擴散阻障層）。 9 -疋 .弟2圖〜第6圖揭示本發明較佳實施例製造方法的申 間製程剖面圖，其中siGe應變條包括三個具有不同組成 之區域。
成第7A圖第7B圖和第7C圖概要的顯示SiGe區之同 環境摻雜之P型摻雜物的剖面圖。 第8A圖、第 錯的分佈。 SB圖和第8C圖概要的揭示SiGe區中 第9圖揭示形成錯石夕化區。 【主要元件符號說明】
2〜基底； 4ι〜第一 SiGe層； 12〜閘極堆疊； 24〜淺溝槽（STI)區； 28〜閘電極層； 3 4〜閘極間隙壁； 40〜SiGe 區； 43〜LDD區底部表面； 46〜SiGe區42頂部表 47〜LDD區頂部表面； 49〜薄介電層； 4〜SiGe應變條； 42〜第二SiGe層； 20〜基底； 26〜閘極介電層； 30〜源極/汲極區（LDD); 36〜凹槽； 42〜SiGe 區； 44〜SiGe區40頂部表面； 48〜SiGe 區； 5 0〜錯>5夕化區/石夕化區。 〇503-A32864TWF/wayne 18

Claims (1)

1342051 f ---- ，第96123211號申請專利範圍修正本年^月冲修正 十、申請專利範圍··— ”〜.-. 修正日期：99.9.20 1. 一種半導體結構，包括： ，第一 合層’包括一元素和-第-摻雜物，” 該弟一摻雜物具有第一摻雜物遭度； ， 一第二複合層，包括該元素一 該第二摻雜物之導電型態和該第第-4雜物，其中 同，該第二摻雜物具有第二 電相 層係位於該第-複合層上^雜物辰度’且該第二複合 …合層’包括該元素和-第三摻雜物，1中 同，該第：养雜摻雜物之導電型態相 係位二;摻雜物濃度，該第三複合層 於該第-掺雜物濃度和該第三 體上低 複合層、該第二複合層和該第==成 體元件之應變條。 θ /金氧半導 料圍第β所叙半㈣結構，1中 以第一柘雜濃度大體上小於5xl〇】8/cm3。 ” 3·如申請專·圍第^所述之半導體 該第二摻雜濃度大體上大於該第-摻雜濃度。〃 位於申清專利範圍第1項所述之半導體結構，其中 今第人複合層和該第二複合層之—界面區，及位於 -第一禝5層和該第三 、 濃度係漸進的改變。 Κ $界面£中，摻雜 其中 申請專利範圍第1項所述之半導體結構， 0503-A32864TWFl/Wayne 19 第9612321】號申請專利範圍修正本 ' 該第—複合層之該元素 修正日期·· 99.9.20、 子百分比，該第二複:;目=夕之原子百分比為第-原 比為第二原子百分比，該第== 目對㈣之原子百分 之原子百分比為第三原子百^ 5層之該^素相對於石夕 比大體上大於該第一和 刀其中該第二原子百分 .柙第二原子百分比。 ,申睛專利範圍第5項戶/f、+· + . 該第-原子百分比和該第、&、導體結構’其中 原子百分比。和該第二原子百分比皆大體上小於25 今第71 如子申Λ專利範圍第6項所述之半導體結構，直中 由大體上大於25原子百分比。 &如申請專㈣圍第 該第一；i人ja ^ ^ 牛等體結構，其中 梦，且=素包括該錄^；複合層和該第三複合層皆包括 括專半導_ 10.種金氧半導體元件，包括·· 一半導體基底； 一閘極堆疊，位於該半導體基底上； :應變條’具有至少—部份位於該半導體基底中， 且郇接該閘極堆疊，其中該應變條包括： 第一應變條區，具有一第一摻雜濃度； 第一應變條區，位於該第一應變條區 一第二摻^度4 且具有 一第三應變條區，位於該第二應變條區上，且具有 0503-A32864TWF]/wayne 20 1342051 /第96123211號申請專利範圍修正本 — 修正日期：99.9.20 一第三摻雜濃度’其中該第二摻雜濃度大體上小於該第 一和第三摻雜濃度。 11. 如申請專利範圍第10項所述之金氧半導體元 ^ ’更包括-輕摻雜源極/汲極(LDD)區，鄰接該間極堆 豐’其中該第二應變條區之頂部表面高於該輕推雜源極/ 沒極區之頂部表面，且該第二應變條區之底部表面低於 該fe摻雜源極/汲極區之底部表面。 12. 如申請專利範圍第10項所述之金氧半導體元 件’更包括-輕摻雜源極/沒極（LDD)區，鄰接該開極堆 疊’其中該第二應變條區之頂部表面和底部表面的至少 一表面分別和該㈣雜源極/㈣區之頂部表面和底部表 面共;面。 13. 如申請專利範圍第1〇項所述之金氧半導體元 件，其中該應變條之組成材料係擇自下列族群：siGe和 SiC。 14. 如申請專利範圍第1〇項所述之金氧半導體元 件’其中該第—應變條區和該半導體基底之晶格常數存 =有第ϋ隔’該第二應變條區和該半導體基底之晶格 书數存在有第二區隔，該第三應變條區和該半導體基 之晶格常數存在有第三區隔，其中該第二 大 於該第一和第三區隔。 骽上大 15. 如申凊專利範圍第1〇項所述之金氧半導體元 件/、中該第二摻雜濃度大體上小於5xi〇is/cm3。 I6·—種金氧半導體元件，包括： 0503-A32864TWFl/wayne 21 1342051 第961232U號申請專利範圍修正本 修正日期：99.9.20 一半導體基底； 一閘極堆疊，位於該半導體基底上； 一輕摻雜源極/汲極（LDD)區； 一 SiGe應變條，具有至少—部份位於該半導體 中，且鄰接該閘極堆疊，其中該SiGe應變條包括：_ •曲-第- SiGe區，摻雜有p型摻雜物，且具有第—換 雜濃度； * -第二SiGe區，位於該第—_區上， 型摻雜物，且具有第二摻雜濃度；及 〜、有 一第三SiGe區，位於該第二SiGe區上摻 型摻雜物，且具有第二旅雜、曲由 甘 〆’ ,^ , 有第一摻雜浪度，其中該第二摻雜濃度 大體上小於該第一和第三摻雜濃度。 如申》月專利範圍第16項所述之金氧半導一 _之=二之頂==輕摻雜源極/ 輕推雜源極沒極區之底部第表一面⑽6之底部表面低於該 件m利範圍第16項所述之金氧半導雜元 上小⑽ 遭度較該第_和第三摻雜漢度大趙 19.如申請專利範圍帛16項所述之金氧 件，其中該第- 导體7L 第一Sic Λ 錯原子百分比大於該第—和 第一 SiGe區中之鍺原子百分比。 一種金氧半導體元件之製造方法，包括： 提供一半導體基底； wayne 0503-A32864TWF1/， 22 Π42051 •第96123211號申請專利範圍修正本 修正日期：99.9.20 形成一閘極堆疊，於該半導體基底上； 形成一輕摻雜源極/汲極（LDD)區，於該基底中； 以該閘極堆疊為罩幕，蝕刻該半導體基底，於該閘 極堆疊兩側之半導體基底中形成凹槽； 、形成二SiGe應變條之一第一 SiGe區於該凹槽中， 並摻雜該第一 SiGe區，使其摻雜有第一摻雜濃度之p型 摻雜物； 形成該SiGe應變條之一第二SiGe區於該第一 區上，並摻雜該第二SiGe區，使其推雜有第 之P型摻雜物；及 形成該SiGe應變條之一第三㈣區於該第二脱 區上，並摻雜該第三SiGe區，使其推雜有第三推雜漢度 其中該第二摻雜濃度大體上小於該第一 之制i * &申〜專利㈣第2G項所述之金氧半導體元件 「係、採用選擇性蟲晶成長形成該SiGe應變條 之第一 SlGe區、第二邮❿和第三區。 22,如申請專利範圍第別項 之製造方法，i中哕坌一 i乳千等體兀件 該第一和苐/s f ⑽區中之錯原子百分比大於 弟—SiGe區中之鍺原子百分比。 之製造3方ί申Ϊ專利範圍第2〇項所述之金氧半導體元件 摻雜該第~邮、/區形成該第一SiGe區時同環境(in-si叫 24.如申請專利範圍第2〇項所述之金氧半導體元件 〇5〇3-A32864TWFl/Wayne 23 1342051 第96123211號申請專利範圍修正本 修正日期：99.9.20 之製造方法，其中形成該第二SiGe區時同環境摻雜該’第 二 SiGe 區。 25.如申請專利範圍第20項所述之金氧半導體元件 之製造方法，其中形成該第三SiGe區時同環境掺雜該第 三SiGe區。 0503-A32864TWF1 /wayne 24
TW096123211A 2006-12-29 2007-06-27 Semiconductor device, metal oxide semiconductor device and method for forming metal oxide semiconductor device TWI342051B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US87800606P 2006-12-29 2006-12-29
US11/653,687 US7538387B2 (en) 2006-12-29 2007-01-16 Stack SiGe for short channel improvement

Publications (2)

Publication Number Publication Date
TW200828446A TW200828446A (en) 2008-07-01
TWI342051B true TWI342051B (en) 2011-05-11

Family

ID=39582564

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096123211A TWI342051B (en) 2006-12-29 2007-06-27 Semiconductor device, metal oxide semiconductor device and method for forming metal oxide semiconductor device

Country Status (3)

Country Link
US (1) US7538387B2 (zh)
CN (1) CN100539182C (zh)
TW (1) TWI342051B (zh)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5195747B2 (ja) * 2007-03-27 2013-05-15 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100844933B1 (ko) * 2007-06-26 2008-07-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US7781799B2 (en) * 2007-10-24 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain strained layers
KR101369907B1 (ko) * 2007-10-31 2014-03-04 주성엔지니어링(주) 트랜지스터 및 그 제조 방법
US20090152590A1 (en) * 2007-12-13 2009-06-18 International Business Machines Corporation Method and structure for semiconductor devices with silicon-germanium deposits
US7678634B2 (en) * 2008-01-28 2010-03-16 International Business Machines Corporation Local stress engineering for CMOS devices
DE102009006884B4 (de) * 2009-01-30 2011-06-30 Advanced Micro Devices, Inc., Calif. Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
WO2010086154A1 (en) * 2009-01-30 2010-08-05 5Advanced Micro Devices, Inc In situ formed drain and source regions including a strain inducing alloy and a graded dopant profile
US8305829B2 (en) 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
JP5381382B2 (ja) 2009-06-19 2014-01-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8461015B2 (en) 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
JP5287621B2 (ja) * 2009-09-10 2013-09-11 富士通セミコンダクター株式会社 半導体装置
US8120120B2 (en) * 2009-09-17 2012-02-21 Globalfoundries Inc. Embedded silicon germanium source drain structure with reduced silicide encroachment and contact resistance and enhanced channel mobility
US8211784B2 (en) * 2009-10-26 2012-07-03 Advanced Ion Beam Technology, Inc. Method for manufacturing a semiconductor device with less leakage current induced by carbon implant
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8502316B2 (en) * 2010-02-11 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned two-step STI formation through dummy poly removal
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
CN101924139B (zh) * 2010-06-25 2012-05-30 北京大学 一种应变沟道场效应晶体管及其制备方法
US20130137235A1 (en) * 2010-07-15 2013-05-30 University Of Electronic Science And Technology Of China Mos transistor using stress concentration effect for enhancing stress in channel area
US8551845B2 (en) * 2010-09-21 2013-10-08 International Business Machines Corporation Structure and method for increasing strain in a device
WO2012047541A1 (en) 2010-09-28 2012-04-12 International Business Machines Corporation Providing answers to questions using multiple models to score candidate answers
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US8884341B2 (en) * 2011-08-16 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
US8994097B2 (en) * 2012-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having non-uniform stressor doping
CN103531472B (zh) * 2012-07-03 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种mosfet器件及其制备方法
US8710632B2 (en) * 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
KR20140038826A (ko) 2012-09-21 2014-03-31 삼성전자주식회사 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US8928126B2 (en) * 2012-11-07 2015-01-06 United Microelectronics Corp. Epitaxial layer
TWI605592B (zh) 2012-11-22 2017-11-11 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（二）
KR102059526B1 (ko) 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
CN104217956B (zh) * 2013-06-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其制作方法
US9337337B2 (en) * 2013-08-16 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device having source and drain regions with embedded germanium-containing diffusion barrier
ES2763411T3 (es) 2014-03-10 2020-05-28 Innerspace Neuro Solutions Inc Acoplamiento de protección de vía de aire para un catéter
US9590037B2 (en) 2014-03-19 2017-03-07 International Business Machines Corporation p-FET with strained silicon-germanium channel
KR102241974B1 (ko) * 2014-09-23 2021-04-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10008568B2 (en) * 2015-03-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9728598B2 (en) 2015-04-07 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having barrier layer to prevent impurity diffusion
US10032873B2 (en) 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
CN105742284A (zh) * 2016-02-26 2016-07-06 上海华力微电子有限公司 半导体器件制备方法以及半导体器件
TWI695506B (zh) 2016-07-05 2020-06-01 聯華電子股份有限公司 金氧半導體與形成方法
US10276663B2 (en) * 2016-07-18 2019-04-30 United Microelectronics Corp. Tunneling transistor and method of fabricating the same
US10879240B2 (en) * 2016-11-18 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure
KR20180076424A (ko) * 2016-12-27 2018-07-06 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN108666219A (zh) * 2017-03-29 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11380680B2 (en) 2019-07-12 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device for a low-loss antenna switch
DE102020113596A1 (de) * 2019-07-12 2021-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung für einen verlustarmen antennenschalter

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4616247A (en) * 1983-11-10 1986-10-07 At&T Bell Laboratories P-I-N and avalanche photodiodes
US5179431A (en) * 1989-11-20 1993-01-12 Fujitsu Limited Semiconductor photodetection device
JPH0613627A (ja) * 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH10270685A (ja) * 1997-03-27 1998-10-09 Sony Corp 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板
US6160299A (en) * 1997-08-29 2000-12-12 Texas Instruments Incorporated Shallow-implant elevated source/drain doping from a sidewall dopant source
US6346732B1 (en) * 1999-05-14 2002-02-12 Kabushiki Kaisha Toshiba Semiconductor device with oxide mediated epitaxial layer
US6448129B1 (en) * 2000-01-24 2002-09-10 Micron Technology, Inc. Applying epitaxial silicon in disposable spacer flow
US6489206B2 (en) * 2001-03-22 2002-12-03 United Microelectronics Corp. Method for forming self-aligned local-halo metal-oxide-semiconductor device
KR100414204B1 (ko) * 2001-05-31 2004-01-07 삼성전자주식회사 캐퍼시터 소자를 갖는 반도체 메모리 장치 및 그 형성 방법
JP4301816B2 (ja) * 2003-01-06 2009-07-22 富士通マイクロエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR100621546B1 (ko) * 2003-05-14 2006-09-13 삼성전자주식회사 엘리베이티드 소오스/드레인 구조의 모스트랜지스터 및 그제조방법
JP2005109346A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2005217010A (ja) * 2004-01-28 2005-08-11 Mitsubishi Electric Corp 半導体レーザ装置
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4361880B2 (ja) * 2005-01-11 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置の製造方法
US20060151808A1 (en) * 2005-01-12 2006-07-13 Chien-Hao Chen MOSFET device with localized stressor
JP4481181B2 (ja) * 2005-01-27 2010-06-16 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP4664760B2 (ja) * 2005-07-12 2011-04-06 株式会社東芝 半導体装置およびその製造方法
US7348248B2 (en) * 2005-07-12 2008-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS transistor with high drive current and low sheet resistance
US7642607B2 (en) * 2005-08-10 2010-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with reduced recess on substrate surface
US7727845B2 (en) * 2005-10-24 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra shallow junction formation by solid phase diffusion
JP2007157924A (ja) * 2005-12-02 2007-06-21 Fujitsu Ltd 半導体装置および半導体装置の製造方法
US8900980B2 (en) * 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
US7323392B2 (en) * 2006-03-28 2008-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance transistor with a highly stressed channel
US8017487B2 (en) * 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
US7449753B2 (en) * 2006-04-10 2008-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Write margin improvement for SRAM cells with SiGe stressors
US7436696B2 (en) * 2006-04-28 2008-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Read-preferred SRAM cell design
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
US20070298557A1 (en) * 2006-06-22 2007-12-27 Chun-Feng Nieh Junction leakage reduction in SiGe process by tilt implantation
US7482211B2 (en) * 2006-06-22 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Junction leakage reduction in SiGe process by implantation
US7605407B2 (en) * 2006-09-06 2009-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Composite stressors with variable element atomic concentrations in MOS devices
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel

Also Published As

Publication number Publication date
CN100539182C (zh) 2009-09-09
US20080157119A1 (en) 2008-07-03
CN101211964A (zh) 2008-07-02
US7538387B2 (en) 2009-05-26
TW200828446A (en) 2008-07-01

Similar Documents

Publication Publication Date Title
TWI342051B (en) Semiconductor device, metal oxide semiconductor device and method for forming metal oxide semiconductor device
TWI338350B (en) Methods of forming a semiconductor structure
TWI335626B (en) Junction leakage reduction in sige process by implantation
TWI331781B (en) Semiconductor fabrication method, method of forming a strained semiconductor structure
TWI275137B (en) Semiconductor device fabrication method
TWI254355B (en) Strained transistor with hybrid-strain inducing layer
TWI304654B (en) Semiconductor device and method for forming the same
US8569837B2 (en) MOS devices having elevated source/drain regions
TWI301326B (zh)
TW200841468A (en) Silicon layer for stopping dislocation propagation
TW200814319A (en) Semiconductor structure, metal oxide semiconductor device and method for forming semiconductor structure
JP5287621B2 (ja) 半導体装置
TWI387010B (zh) 用於製造電晶體之方法
TW201017886A (en) (110)-oriented p-channel trench MOSFET having high-k gate dielectric
TW201125124A (en) Method and structure for forming high-performance FETs with embedded stressors
TW200816473A (en) A heterojunction bipolar transistor (HBT) with periodic multilayer base
US20090072278A1 (en) Method for Applying a Stress Layer to a Semiconductor Device and Device Formed Therefrom
TW451334B (en) Method for lateral etching with holes for making semiconductor devices
TW200929541A (en) Transistor and method of fabricating the same
US7504292B2 (en) Short channel effect engineering in MOS device using epitaxially carbon-doped silicon
TW201232620A (en) Non-planar device having uniaxially strained fin and method of making same
TW200805651A (en) Body-tied, strained-channel multi-gate device and methods of manufacturing same
TW200816327A (en) Semiconductor structures and methods for forming the same
TW200810114A (en) Self aligned gate JFET structure and method
JP2006332337A (ja) 半導体装置及びその製造方法