TWI332692B - Semiconductor device, method for manufacturing the semiconductor device, and integrated circuit including the semiconductor device - Google Patents

Semiconductor device, method for manufacturing the semiconductor device, and integrated circuit including the semiconductor device Download PDF

Info

Publication number
TWI332692B
TWI332692B TW093120876A TW93120876A TWI332692B TW I332692 B TWI332692 B TW I332692B TW 093120876 A TW093120876 A TW 093120876A TW 93120876 A TW93120876 A TW 93120876A TW I332692 B TWI332692 B TW I332692B
Authority
TW
Taiwan
Prior art keywords
region
gate
oxide layer
semiconductor device
source
Prior art date
Application number
TW093120876A
Other languages
English (en)
Other versions
TW200511508A (en
Inventor
Akira Shimizu
Takaaki Negoro
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Publication of TW200511508A publication Critical patent/TW200511508A/zh
Application granted granted Critical
Publication of TWI332692B publication Critical patent/TWI332692B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Description

1332692 (1) 九、發明說明 【發明所屬之技術領域】 本發明關半導體裝置、製造半導體裝置的方法及包含 半導體裝置的積體電路’尤指倂入LDMOS (橫向雙擴散 金氧半）電晶體的半導體裝置、製造倂入LDMOS電晶體 之半導體裝置的方法、包含倂入LDMOS電晶體之半導體 裝置的積體電路。 【先前技術】 近來，隨VLSI (超大型積體）的廣泛使用，功率控 制積體電路通常設有製於單一晶片上的功率裝置、VLSI 邏輯電路、記億裝置、CPU (中央處理單元）等。爲處理 高電壓和電流，D Μ 0 S (雙擴散金氧半）電晶體傳統上用 於能以低開啓電阻操作並達成高耐壓的功率裝置。 LDMOS電晶體特SU具有適於倂入VLSI邏輯電路的簡 單結構，但因具有高開啓電阻，故比VDMOS (垂直雙擴 散金氧半）電晶體差。近來，引進可提供低開啓電阻的 RESURF (降低表面場）LDMOS電晶體，逐漸用於功率裝 置。 圖I顯示背景LDMOS電晶體的剖面’包含基板】〇】 、井區]0 9、第一氧化物層1 1 1 '第二氧化物層1】3、閘 極氧化物層]1 5、閘極1 1 7 '通道井區1 1 9、源極區1 2 ] ' 汲極區]23。 圖1的背景L D Μ 0 S電晶體製造如下。首先’井區 (2) 1332692 1 Ο 9在基板1 ο 1擴散。氧化物層]】1和】1 3形成 1 0 9的各表面上。具有氧化物層1 1 1和]1 3的部分 閘極氧化物層1 1 5形成於基板1 Ο 1上。閘極1 I 7形 成源極區1 2 1的部分與形成汲極區1 2 3的部分間， 蓋形成源極區1 2 1的部分，而閘極氧化物層1 1 5和 氧化物層1 1 3設在其下。使用閘極1 1 7的一側緣（ 成源極區121的部分）做爲光罩，植入並熱擴散雜 ，在井區109擴散通道井區]19。以自動對正方式 極117，植入並熱擴散雜質離子，在通道井區119 極區1 2〗。以自動對正方式相對第二氧化物層1 1 3 離閘極1 1 7的第一和第二氧化物層1 1 ]和1 1 3間 1 0 9另外擴散汲極區1 2 3。 圖1之背景LDMOS電晶體的一問題是第二氧 1:1 3中斷從源極區1 2 1流到汲極區1 2 3的電流。最 背景LDMOS電晶體開啓電阻。 爲解決此問題，可消除第一和第二氧化物層 1 13，如圖2。 在此情形，光阻圖形I 2 5另外設在閘極Π 7另 (朝向汲極區1 2 3 )，以經由閘極氧化物層1 1 5覆 ]09的表面。 爲製造圖2的半導體裝置，井區109先形成 ]01。沉積閘極氧化物層1 1 5後，閘極Π 7形成其 離汲極區】2 3。以自動對正方式相對閘極1〗7擴散 區]】9。再形成光阻圖形1 2 5，以自動對正方式相 於井區 除外， 成於形 部分覆 第二場 朝向形 質離子 相對閘 擴散源 ，在遠 於井區 化物層 終增加 1 1 1和 一側緣 蓋井區 於基板 上，遠 通道井 對閘極 -5- (3) (3)1332692 ]17，，使用光阻圖形125做爲光罩，由植入雜質在通道 井區119擴散源極區]2]。隨後，在井區]09擴散汲極區 I 2 3，遠離閛極1 ] 7。源極和汲極區1 2 1和1 2 3形成後， 光阻圖形125除去。 但上述製造方法容易造成汲極區123的失準。爲防止 此失準，圖2的背景LDMOS電晶體通常有較大單元尺寸 ，受到高開啓電阻變化。再者，由光阻圖形〗2 5覆蓋之閘 極1 1 7的側緣部不植入雜質。亦即，閘極1 1 7的右部（見 圖2)仍不掺雜，容易造成彈出現象。 ’ 爲防止此彈出現象，閘極]1 7可在形成通道井區前掺 雜。但會造成低耐壓》 圖3顯示與另一MOS電晶體（特別是CMOS (互補 金氧半））一起製造時之另一背景LDMOS電晶體的剖面 。閘極1 1 7形成時，氧化物側壁1 2 7通常形成於閘極1 I 7 的各側部。有時造成源極區1 2 1形成在遠離閘極1 2 7之側 部的位置。因此，源極區121偏移區，造成LD M OS電晶 體不作用。 爲防止此問題，圖4的背景L D Μ Ο S電晶體另包含 LDD (輕掺雜汲極）結構的擴散層]29，其雜質濃度低於 源極區1 2 1。但加入擴散層]2 9會增加源極區1 2 1的電阻 ，藉以增加背景LDMOS電晶體開啓電阻。 以其他MOS電晶體製造時，任一上述或其他背景 LDMOS電晶體有另一問題。爲得到高耐壓，通道井區 II 9通常以約Π 〇〇度C高溫形成。在此高溫下，其他 -6- (4) (4)1332692 MOS電晶體會受到已植入通道井區之雜質離子的重新分 布。這會造成其他Μ 0 S電晶體耐壓減低。 【發明內容】 本發明提供半導體裝置，包含能以低開啓電阻得到高 耐壓的LDMOS電晶體，其結構適於倂入其他M〇s電晶 體。 一例中’半導體裝置包含形成於基板預定部上的至少 —LDMOS電晶體（下文稱爲"LDMOS”），和形成於基板 另一預定部上的至少一Μ 0 S電晶體（下文稱爲"μ 0 S，，） 。：L D Μ 0 S和Μ 0 S由其間的場氧化物層互相電性隔離。 LDMOS主要包含通道井區、第一源極區、第—汲極 區、第一閘極、第一閘極氧化物層、緩和氧化物層。通道 井區由離子植入和熱擴散在基板預定部擴散。第一源極區 由離子植入和熱擴散在通道井區擴散。第—閘極在源極區 與汲極區間形成於基板上’詳言之’其位置接近源極區並 脫離汲極區。第一閘極氧化物層在第一閘極底面下形成於 基板上。緩和氧化物層在第一源極區與第一汲極區間形成 於基板上’緊接第一閘極的部分底面，其厚度大於第一閘 極氧化物層厚度。 此外’ LD M 0S可包含第一井區，第—井區的汲極井 區、通道井區的第一擴散區。第一井區可包含通道井區和 第一汲極區。汲極井可包含第一汲極區。第一擴散區可經 由第一閘極氧化物層緊接第一閘極，並鄰近第一源極區。 -7- (5) (5)1332692 MOS主要包含第二源極區 '第二汲極區 '第二閘極 、第二閘極氧化物層。第二源極區在基板預定部擴散。第 二汲極區在基板擴散’遠離源極區。第二閘極在第二源極 區與第二汲極區間形成於基板上。第二閘極氧化物層在第 二閘極底面下形成於基板上。 此外，Μ 0 S可包含第二擴散區，分別遠離第二源極 區和第二汲極區》再者，MOS可包含第二井區，以倂入 第二源極區和第二汲極區。再者，MOS可包含第二源極 區的第三源極區和第二汲極區的第三汲極區。在此情形， 第三源極區的雜質濃度低於第二源極區，而第三汲極區雜 質濃度低於第二汲極區。 以上述結構，倂入半導體裝置的 LDMOS和MOS能 以有效方式操作，同時維持各所需特性。 一例中，緩和氧化物層不在源極區與汲極區間的部分 擴散。因此，電流從源極區流到汲極區而不中斷，藉以減 低L D Μ 0 S開啓電阻。 另一例中，緩和氧化物層的剖面形狀可近似梯形，增 加LDMOS穩定性。 另一例中，第二閘極分別遠離第二源極區和第二汲極 區，藉以減低MOS開啓電阻》 另一例中，第一擴散層可提供如上述’確保LDMOS 操作性。 上述元件可製造如下。 在第一步驟，使用包含熱擴散、CVD、光微影、乾蝕 -8- (6) (6)1332692 刻 '濕蝕刻的至少一技術’緩和氧化物層沉積於基板上並 定出預定形狀。 在第二步驟，具有緩和氧化物層的部分除外，第一閘 極氧化物層沉積於基板上。 在第三步驟，最好由多晶矽製成的第一閘極產生於第 —閘極氧化物層上，使得其底邊緣面緊接緩和氧化物層表 面部，具有幾乎在第一區中心的開口。在此步驟，最好使 用至少包含光微影、CVD、蝕刻的至少一技術。 在第四步驟’以自動對正方式相對第一閘極另一底邊 緣面，通道井區形成於對應於第一閘極開口的部分。在此 步驟，最好使用包含光微影 '離子植入、熱擴散的至少一 技術。 在第五步驟’第一閘極下的部分除外，從基板除去第 —_閘極氧化物層。 在第六步驟，具有第一閘極氧化物層的部分除外，氧 化物層沉積於基板上。 在弟七步驟’使用包含 C V D、光微影、触刻的至少 一技術，氧化物電阻層沉積於包含第一區和第二區的部分 〇 在第八步驟，場氧化物層由LOCOS方法形成於包含 第一區與第二區間之部分的部分。 在第九步驟，從基板除去第一氧化物層和氧化物電阻 層。 在第十步驟，氧化物層由熱擴散形成於第一閘極的頂 -9- (7) (7)1332692 面和側面上。 在第十一步驟’與第十步驟同時由熱擴散形成第二閘 極氧化物層。 在第十二步驟’依據半導體裝置所需臨限電壓，雜質 植入通道井區。 在弟十一步驟’以自動對正方式相對第一闊極，第一 源極區在通道井區擴散。 在第十四步驟，以自動對正方式相對緩和氧化物層， 第一汲極區形成於遠離第一源極區的部分。 在第十五步驟，第二源極區形成於第二閘極一側，第 二汲極區形成於第二閘極另一側。 在第十六步驟，雜質植入第一閘極^ 以上述製造方法，倂入半導體裝置的LDMOS和MOS 能以有效方式操作，同時維持各所需特性。 一例中，以自動對正方式相對第一閘極和緩和氧化物 層，分別形成第一源極區和第一汲極區。再者，以自動對 正方式相對第一閘極形成通道井區。因此，第一源極區、 第一汲極區、第一通道井區容易形成於各所需位置，藉以 促進單元尺寸縮小，同時確保有效通道寬度。 另一例中，第一閘極氧化物層和第二閘極氧化物層獨 立形成。再者，第一閘極和第二閘極獨立形成。再者，場 氧化物層和緩和氧化物層獨立形成。因此，依據包含開啓 電阻、耐壓等的半導體裝置所需特性，各上述元件可形成 所需厚度。 -10· (8) (8)1332692 另一方法中，側壁區可另外形成。在此情形，第二閘 極在第十一步驟定在第二區時，第二閘極保持於第一區上 。再以自動對正方式相對側壁區分別形成第三源極區和。 在除去留在第一區上的第二閘極。以此方式，可形成半導 體裝置而沒有設在第一區的側壁區。 另一例中，在第十五步驟形成第二源極和汲極區前， 或在第十六步驟植入第一閘極前，通道井區在第十二步驟 熱擴散。以此方式，防止通道井區的重新分布。 除了上述步驟，各種其他步驟可與上述步驟一起應用 °例如，最好在植入通道井區的第十二步驟後，可提供形 成通道停止層的步驟。 上述半導體裝置可用於各種積體電路形式。例如，電 壓調節電路，控制電源供應器的電壓輸入，將定量的電壓 穩定送到負載。此電壓調節電路中，輸入端從電源供應器 接收輸入電壓。參考電壓產生器產生參考電壓。電阻器接 收輸入電壓’根據輸入電壓產生分割電壓。放大器比較接 收自電阻器的分割電壓與接收自參考電壓產生器的參考電 壓’根據比較產生輸出電壓。輸出驅動器接收輸出電壓， 傳遞到接到負載的輸出端。
在上述情形，參考電壓產生器和放大器可各適當包含 本發明的MOS。輸出驅動器可適當包含本發明的LDMOS 【實施方式〕 -11 - (9) (9)1332692 描述圖中的較佳實施例時，爲了淸楚而使用特定術語 。但本專利說明書的揭露不限於選用的特定術語，各特定 元件包含以類似方式操作的所有技術等效物。參考圖式， 其中相同參考數字代表一樣或對應組件，解釋本發明較佳 實施例。 圖51顯示本發明實施例的半導體裝置剖面。圖51的 半導體裝置包含 P通道 LDMOS電晶體（下文稱爲 "PchLDMOS")，和設有P通道MOS電晶體（下文稱爲 ” PchMOSl”）和 N 通道 MOS 電晶體（下文稱爲 "NchMOSl”）的CMOS電晶體，二者形成於P型基板1上 並由絕緣層47保護。此例中，PchMOSl和NchMOSl都 有LDD結構，其中使用光阻圖形分別形成源極區和汲極 區。PchLDMOS、PchMOSl、NchMOSl 由場氧化物層 7 電 性分離。再者，可另外提供另一通道停止層（未顯示）。
PchLDMOS包含第一N型井區（井區）3、P型汲極 井區（汲極井區）9、N型通道井區（通道井區）1〗、第 —閘極氧化物層（閘極氧化物層）〗3 '第一 P型閘極（閘 極）]5、場緩和氧化物層（氧化物層）]7、P型源極區（ 源極區）19'第一N型擴散層（擴散層）21、P型汲極區 (汲極區）2 3、熱氧化物層（氧化物層）4 5。
PchMOSl包含第二N型井區（井區）5'第一P型低 濃度源極/汲極區（源極/汲極區）2 5、第二N型擴散 層（擴散層）27、第二閘極氧化物層（閛極氧化物層）29 、第一 N型閘極（閘極）3 1、第一 P型高濃度源極/汲 -12- (10) (10)1332692 極區（源極/汲極區）3 3、熱氧化物層（氧化物層）4 5。
NchMOSl包含第一N型低濃度源極/汲極區（源極 /汲極區）35、第一 P型擴散層（擴散層）37、第三閘極 氧化物層（閘極氧化物層）3 9、第二N型閘極（閘極） 41、第一N型高濃度源極/汲極區（源極/汲極區）43 、熱氧化物層（氧化物層）4 5。 解釋PchLDMOS結構。 形成於基板1的井區3包含擴散深度比井區3淺的汲 極井區9。汲極井區9中，形成擴散深度比汲極井區9深 的通道井區11。換言之，形成於井區3的通道井區11將 汲極井區9分成二組件。 氧化物層1 7和閘極氧化物層〗3形成於基板1的各表 面上，覆蓋井區3。 氧化物層1 7的厚度大於閘極氧化物層1 3，另有近似 梯形的剖面形狀。氧化物層1 7有4組件結構，二組件在 PchLDMOS二端鄰近場氧化物層7，另二組件在形成於此 二組件與通道井區1〗的表面間。 閘極1 5設在基板1上，閘極氧化物層]3形成於其下 ，接觸氧化物層1 7的部分除外。閘極1 5有對應於氧化物 層1 7之結構的2組件結構。閛極1 5的各組件覆蓋氧化物 層17之各組件的一部分，延伸向通道井區】I的表面，直 到到達源極區]9的表面部。再者，覆蓋閘極1 5之頂和側 面的熱氧化物層45保護閘極]5。 通道井區]]包含具有2組件結構的源極區I 9，各形 -13- (11) (11)1332692 成於接近閘極1 5之各組件的部分。此外，擴散層21在源 極區1 9的二組件間幾乎形成於通道井區1 ]的中心。 汲極井區9中，形成汲極區2 3，具有2組件結構。 汲極區2 3的各組件位於氧化物層1 7的各組件間，遠離聞 極1 5的各組件。 接著，解釋PchMOS 1結構。 形成於基板1的井區5包含源極/汲極區2 5 '擴散 層27、源極/汲極區33。 源極/汲極區2 5由2組件製成，一做爲源極，另— 做爲汲極。此二組件在朝向 PchMOS】一端的部分互相分 離。源極/汲極區3 3也由2組件製成，一做爲源極，另 一做爲汲極。此二組件形成於源極/汲極區2 5的各組件 .內。源極/汲極區2 5的擴散深度比源極/汲極區3 3深。 擴散層27形成於朝向PchMOSl另一端的部分，遠離 源極/汲極區2 5。 再者，場氧化物層7和閘極3 1設在基板1上。 除 了隔離 PchMOS]與 PchLDMOS 和 NchMOSl 之設 在PchMOS]二端的場氧化物層7，也提供場氧化物層7 的另一組件，以隔離擴散層2 7與具有源極/汲極區2 5和 源極/汲極區3 3的部分。 在源極/汲極區2 5之二組件間的部分，閘極3 1形成 於基板1上·，閘極氧化物層2 9設在其下。閘極3 1和閘極 氧化物層2 9部分覆蓋源極/汲極區2 5的表面。覆蓋閘極 3 1之頂和側面的熱氧化物層45保護閘極3 1。 • 14 - (12) (12)1332692
NchMOSl的結構與PchMOS]大致類似。詳言之，源 極/汲極區3 5、43 '閘極氧化物層3 9、閛極41、擴散層 3 7分別$彳應於源極/汲極區2 5、源極汲極區3 3、間極氧 化物層2 9、鬧極3 1、擴散層2 7。但相較於p c h μ 〇 s情形 ，擴散層37設在NchMOSl的反端。 接著，參考圖5A至51解釋圖51之製造半導體裝置 的方法》 在圖5A的步驟，熱氧化物層49形成於基板1上， 厚度約2 5 n m » 接著’使用光微影，光阻圖形（未顯示）形成於熱氧 化物層49上，分別界定形成井區3和5的部分。 爲形成井區3和5，使用光阻圖形做爲光罩，在約 1 5 0 k e V加速能量和約5 · 0 X 1 0 1 2原子/ c m 2劑量的條件下 ’做爲N型雜質的磷離子植入基板1。除去光阻圖形後， 植入的磷離子在約Π50度C熱擴散。結果，同時形成各 有5至7 μηι擴散深度的井區3和5，在表面的雜質濃度 約]·〇χ 1 016 原子 / cm2。 擴散深度和雜質濃度取決於半導體裝置特性，如耐壓 、臨限電壓、或開啓電阻。再者，井區3和5可在不同時 間形成。 在圖5B的步驟，使用光微影形成另一光阻圖形（未 顯示）’界定形成汲極井區9的部分。此例中，使用光阻 圖形做爲光罩，在約50 KeV加速能量和約].〇x ] 〇13至 5 · 0 X 1 0 ] 3原子/ cm 2劑量的條件下，做爲正雜質的硼離子 -15 - (13) (13)1332692 植入基板]。除去光阻圖形後，植入的硼離子在約1000 度c熱擴散，以形成汲極井區9。 在圖5 C的步驟，約2 5 0 nm厚的氧化物層1 7形成於 基板]的表面上。氧化物層〗7可由熱擴散形成’與前一 步驟之汲極井區9的形成同時，或可由CVD獨立形成。 使用光阻圖形（未顯示）做爲光罩，經由乾蝕刻或濕蝕刻 ，再定出氧化物層17。此例中，由於可使氧化物層17的 剖面形狀近似梯形，故最好應用使用氫氟酸的濕蝕刻。此 梯形形狀降低要形成之閘極1 5上的應力，另對半導體裝 置提供穩定性。 氧化物層1 7的厚度再度取決於半導體裝置特性。 在圖5D的步驟，具有氧化物層17的表面除外，約 25 nm厚的閘極氧化物層13形成於基板1的表面上。 隨後’多晶矽層由CVD形成於閘極氧化物層1 3上， 由光微影和蝕刻形成閘極預型體1 5 a，是閘極1 5的非掺 雜預型體。此例中，閘極預型體1 5 a爲4 0 0 n m厚，但可 取決於半導體裝置特性。 在圖5E的步驟，形成光阻圖形（未顯示），具有對 應於形成通道井區〗1之部分的開口。使用此光阻圖形做 爲光罩’將憐離子植入基板1，在約]〇 〇 K e V加速能量和 約3 _ 0 X 1 0 ^至7 _ 〇 X 1 〇】3原子/ c m 2劑量的條件下，形成通 道井區]1。除去光阻圖形後’植入的磷離子在約n〇〇度 C熱擴散約2小時。但離子植入的量和時間，亦即通道井 區1】的擴散深度和雜質濃度’取決於半導體裝置特性。 -16 - (14) (14)1332692 再者，藉此步驟，以自動對正方式相對閘極預型體]5 a的 內側壁形成通道井區1 I。 在圖5 F的步驟，閘極預型體1 5 a下的部分除外，從 基板1除去閘極氧化物層1 3。 隨後，由熱擴散在基板1的表面上形成約2 5 nm厚的 緩衝氧化物層51，包含閘極預型體15a的表面，具有氧 化物層1 7的部分和形成場氧化物層7的部分除外。 再者，最好由氮化矽製成的氧化物電阻層53由CVD 沉積於緩衝氧化物層5 1上。再由光微影和蝕刻定出氧化 物電阻層 53，對應於 PchLDMOS、PchM〇Sl、NchM〇Sl 的各活性區。 接著，基板1在約1000度c加熱，以由LOCOS (矽 局部氧化）方法形成場氧化物層7約800 nm厚。在此情 形，不被氧化物電阻層53覆蓋的表面承受LOCOS，以在 其上形成場氧化物層 7。利用場氧化物層 7的形成， PchLDMOS、PchMOS]、NchMOSl 可互相分離。 在此情形，L Ο C 0 S應用前，做爲通道停止體（未顯 示）的雜質可植入基板]和井區3的預定部。 在圖5 G的步驟，氧化物電阻層5 3和緩衝氧化物層 51除去。 隨後，熱氧化形成閘極氧化物層2 9和3 9，各約4 0 nm厚。以此熱氧化，40 nm厚的另一熱氧化物層55形成 於閘極預型體1 5 a的表面上。氧化物層2 9、3 9、或5 5的 厚度取決於半導體裝置特性，如C Μ 0 S耐壓。 -17 - (15) 1332692 接著，植入磷離子，在約1 00 KeV加速能量和約 5.0.X1012至10.0χ1012原子/ cm2劑量的條件下，源極/ 汲極區3 5形成於半導體基板1上。植入的磷離子在約 1 000度C熱擴散。 此時，通道井區1 1受到通道掺雜’以分別有效控制 PchMOS和NchMOS的臨限電壓。 接著，多晶矽層5 7沉積於基板1上約3 0 0 nm厚’以 雜質熱擴散以提高導電性。此例中’多晶矽層5 7以磷離 子熱擴散，具有約3 0 0 h m / c m 2電阻。 在圖5 H的步驟，使用光微影和蝕刻定出多晶矽層5 7 ，分別形成閘極31和閘極41。此時’從PchLDMOS除去 多晶矽層5 7，但熱氧化物層5 5做爲蝕刻停止體’防止閘 極預型體1 5 a被蝕刻。 隨後，塗上氫氟酸以除去閘極區3 1下之部分除外的 閘極氧化物層2 9、閘極區4〗下之部分除外的閘極氧化物 層39、熱氧化物層55。 使用光微影，形成另一光阻圖形’具有對應於形成源 極區21、擴散層27、源極/汲極區43之部分的開口。爲 形成源極區21'擴散層27'源極/汲極區43’使用此光 阻圖形做爲光罩，在約50 KeV加速能量和6.0 xlO15原子 / cm2劑量的條件下，植入砷離子。然後植入的砷離子在 約9 5 0度C熱擴散。 同時，約2 0 n m厚的熱氧化物層4 5形成於基板1上 ，包含閘極預型體1 5 a、閘極3 ].、閘極4】 ' 源極區2 ]、 -18- (16) 1332692 擴散層2 7、源極/汲極區4 3的表面。 藉此步驟，完成NchMOS 1的形成。
在圖51的步驟，光微影和離子植入形成源 區25，詳言之，在約20 KeV加速能量和約6.0 > / cm2劑量的條件下，將硼離子植入井區 5。此 極/汲極區2 5的P型雜質濃度低於源極/汲極H 隨後，光微影和離子植入形成源極/汲極H 散層3 7、擴散層1 9 '汲極區2 3，詳言之，在乾 和約3 . 0 X 1 0 1 5原子/ c m 2劑量的條件下，植入硼 此步驟，以自動對正方式相對閘極預型體1 5 a的 擴散層1 9。以自動對正方式相對氧化物層]7的 汲極區2 3。 此時’硼離子植入閘極預型體1 5 a，以完辰 的形成。 最好由BPSG (硼磷矽玻璃）製成的絕緣層 CVD沉積於基板1。隨後，基板i在約9〇〇度c 化植入的硼離子。 其後，使用傳統技術形成接觸孔、接線、鈍 〇 圖61顯示本發明另一實施例的半導體裝置 61的半導體裝置包含n通道LDMOS電晶體（ "NchLDMOS”）’和設有另-卩通道M〇s電晶 稱爲’’ P c h Μ 0 S 2 ”）和另一N通道Μ 0 S電晶體（ "NchMOS2”）的另—CM0S電晶體，二者形成於: 極/汲極 :2原子 例中，源 E 33 〇 £ 33、擴 ]20 KeV 離子。藉 側緣形成 側緣形成 乞閘極15 47再由 加熱，活 化保護層 剖面。圖 下文稱爲 體（下文 下文稱爲 -P型 -19 - (17) (17)1332692 基板1上並由另一絕緣層47保護。此例中’ PchM0S2和 NchM0S2都有LDD結構，其中以自動對正方式相對側壁 區 75分別形成源極區和汲極區。NchLDMOS、PchM0S2 、NchMOS2由另一場氧化物層7電性分離。再者，可另 外提供另一通道停止層（未顯示）。 下文中，圖61的半導體裝置元件與圖51之半導體裝 置類似的功能以相同參考數字代表’因此節略其說明。圖 61的這些元件不一定與51的元件在其他方面類似’如使 用的材料。
NchLDMOS包含第一N型井區（井區）3、第一閘極 氧化物層（閘極氧化物層）1 3、場緩和氧化物層（氧化物 層）17、N型汲極井區（汲極井區）59、P型通道井區（ 通道井區）61、第三N型閘極（閘極）63、N型源極區（ 源極區）65、第二P型擴散層（擴散層）67 ' N型汲極區 (汲極區）6 9、熱氧化物層（氧化物層）4 5。
PchM0S2包含第二N型井區（井區）5、第二N型擴 散層（擴散層）2 7 '第二P型閘極（閘極）3 2、熱氧化物 層（氧化物層）4 5、第二P型低濃度源極/汲極區（源極 /汲極區）7]、第二P型高濃度源極/汲極區（源極/汲 極區）7 3、側壁區（側壁區）7 5。
NchM0S2包含第一P型擴散層（擴散層）37、第三 閘極氧化物層（閘極氧化物層）3 9、第二N型閘極（閘 極）4 1、熱氧化物層（氧化物層）4 5、側壁區（側壁區） 75、第二N型低濃度源極/汲極區（源極/汲極區）77 -20- (18) (18)1332692 '第二N型高濃度源極/汲極區（源極/汲極區）79。 除了汲極井區 59，NchLDMOS大致類似圖 51的 PchLDMOS結構。詳言之，通道井區 61、閘極 63、源極 區65、擴散層67、汲極區69分別對應於通道井區1 1、 閘極1 5、源極區19、擴散層21、汲極區2 3。 汲極井區5 9具有2組件結構，各設在場氧化物層7 與通道井區61間。詳言之，汲極井區59與通道井區61 的距離取決於半導體裝置特性，如NchLDMOS開啓電阻 。因此，根據NchLDMOS開啓電阻，可提供汲極井區59 以緊接通道井區61，最終提供類似圖51之PchLDMOS的 結構。再者，當井區3有高雜質濃度時，根據NchLDMOS 開啓電阻，可不提供汲極井區5 9 » 解釋P c h Μ 0 S 2結構。 井區5中，提供擴散層2 7、源極/汲極區71、源極 /汲極區7 3。 源極/汲極區7 1由2組件製成，一做爲源極，另一 做爲汲極。源極/汲極區71的此二組件在朝向PchM0S2 一端的部分互相分離。源極/汲極區73也由2組件製成 ，一做爲源極，另一做爲汲極。源極/汲極區73的各組 件緊接源極/汲極區7 1的各組件外緣’遠離中心。此例 中，源極/汲極區7 ]小於源極/汲極區7 3。 最好由多晶矽製成的閘極3 2在源極/汲極區7 ]之二 組件間的部分經由閘極氧化物層2 9形成於基板1上。閘 極3 2和閘極氧化物層2 9部分覆蓋源極/汲極區7 1的表 -21 - (19) (19)1332692 面，同時遠離源極/汲極區7 3。閘極3 2設有緊接閘極3 2 之二側的側壁區7 5。
NchM0S2的結構與PchM0S2大致類似，除了相較於 PchM0S2情形，擴散層37設在NchM0S2的反端。 接著，參考圖6A至61解釋圖61之製造半導體裝置 的方法。 在圖6A的步驟，熱氧化物層49形成於基板1上， 厚度約25 nm。 接著，使用光微影，光阻圖形（未顯示）形成於熱氧 化物層4 9上，分別界定形成井區3和5的部分。然後， 井區3和5以圖5A的類似方式形成。 在圖6B的步驟，使用光微影形成光阻圖形（未顯示 )，界定形成汲極井區59的部分。爲形成汲極井區59， 使用光阻圖形做爲光罩，在約1 0 0 K e V加速能量和約 l.〇x]〇12原子/ cm2劑量的條件下，做爲N型雜質的磷離 子植入基板1。除去光阻圖形後，植入的磷離子在約]000 度C熱擴散，以形成汲極井區59。 離子植入的量和時間取決於半導體裝置特性。 在圖6C的步驟，約150 nm厚的氧化物層17形成於 基板1的表面上。氧化物層17可由熱擴散形成，與前— 步驟之汲極井區59的形成同時，或可由CVD獨立形成。 再以圖5 C的類似方式定出氧化物層]7。 在圖6D的步驟，以圖5D的類似方式，約25 nm厚 的閛極氧化物層1 3形成於基板]的表面上。 -22- (20) (20)1332692 隨後，多晶矽層由CVD形成於閘極氧化物層1 3上。 多晶矽層再承受離子植入或熱擴散以提高導電性。此例中 ’植入做爲N型雜質的磷離子，以形成具有約60 ohm/ cm2電阻的多晶矽層。 其後，多晶矽層經由光微影和蝕刻定成閘極6 3。 再者，此例中，多晶矽層約3 5 0 n m厚，但取決於半 導體裝置特性。 在圖6E的步驟，形成光阻圖形（未顯示），具有對 應於形成通道井區6 1之區域的開口。使用此光阻圖形做 爲光罩，將硼離子植入基板1，在約20 KeV加速能量和 約1·〇χ1 013至5. OxlO13原子/cm2劑量的條件下，形成通 道井區61。除去光阻圖形後，植入的硼離子在約11〇〇度 C熱擴散約2小時。 在圖6 F的步驟，除去閘極氧化物層1 3後，以圖5 F 的類似方式，分別形成緩衝氧化物層5 1和氧化物電阻層 5 3。植入通道停止體後，將約1 〇 〇 〇度c的熱施於氧化物 層1 7 ’以圖5F的類似方式形成約5 0 0 nm厚的場氧化物 層7。在此情形，通道停止體植入可視爲可選擇的步驟。 在圖6 G的步驟’氧化物電阻層5 3和緩衝氧化物層 5 1除去。 隨後’以圖5 G的類似方式，熱氧化形成閘極氧化物 層2 9和3 9及熱氧化物層5 5，各約]2 nm厚。 此時，通這井區6 1受到通道掺雜，以分別調整 PchMOS2和Nch]VIOS2的臨限電壓。 -23- (21) (21)1332692 接著，約3 5 Ο η ηι厚的多晶砂層由C V D沉積於基板1 上’其上形成氧化物層。使用光微影和蝕刻，對應於 PchMOS2活性區的部分除外，除去氧化物層。 使用殘留氧化物層做爲光罩，對應於PchMOS2活性 區的部分除外，多晶矽層承受熱擴散以提高導電性。此例 中，多晶矽層以磷離子熱擴散，具有約30 ohm/cm2電阻 〇 其後，使用光微影和蝕刻定出多晶矽層，分別在閘極 氧化物層2 9上形成閘極預型體3 2 a (是閘極3 2的預型體 )和在閘極氧化物層3 9上形成閘極4 ]。閘極預型體3 2 a 由非掺雜矽形成。 此時，多晶矽層83只留在NchLDMOS表面上。 隨後，使用光阻做爲光罩，在約60 KeV加速能量和 2.〇xl〇u至4.〇χ〗〇13原子/ cm2劑量的條件下，植入磷離 子，形成源極/汲極區7 7。以此方式，以自動對正方式 相對閘極4 1形成源極/汲極區7 7。 同樣，使用光阻圖形做爲光罩，在約30 KeV加速能 量和2.0 HO13至4·〇χ1 013原子/cm2劑量的條件下，植入 硼離子，形成源極/汲極區 7 1。以此方式，以自動對正 方式相對閘極預型體3 2a形成源極/汲極區7 1。 在圖6H的步驟，矽氧化物層由CVD沉積於基板1的 整體表面上。使用異向性蝕刻，側壁區7 5分別形成於閘 極預型體32a的側面和閘極4]的側面。此外’側壁區75 形成於多晶矽層8 3的二側。 -24 - (22) (22)1332692 在圖61的步驟，光阻圖形（未顯示）由光微影形成 於基板]上，具有對應於形成多晶矽層8 3之部分的開口 。使用此光阻圖形做爲光罩，蝕刻除去多晶矽層8 3。 此時，氧化物層5 5防止閘極6 3被触刻。 此例中，即使蝕刻後，對應於側壁區7 5的側壁區8 1 也留下。但側壁區8 1不影響半導體裝置特性。 接著，使用氫氟酸，除去氧化物層55。光微影形成 光阻圖形（未顯示），具有對應於形成擴散層 27和 NchLDMOS活性區之部分的開口。使用此光阻圖形做爲光 罩，在約50 KeV加速能量和6·〇χ1015原子/ cm2劑量的 條件下，植入砷離子。然後植入的砷離子在約9 5 0度C熱 擴散，形成擴散層2 7、源極區6 5、汲極區6 9、源極/汲 極7 9。 同時，約2 0 nm厚的熱氧化物層4 5形成於閘極6 3、 閘極預型體3 2 a、閘極4 1、擴散層2 7、源極區6 5、汲極 區6 9、源極/汲極7 9上。 以此方式，以自動對正方式相對形成於閘極4 1上的 側壁區7 5 ’形成源極/汲極區7 9，完成N c h Μ Ο S 2的形成 〇 其後，光微影形成光阻圖形（未顯示），具有對應於 形成PchMOS、擴散層37 '擴散層67之部分的開口。使 用此光阻圖形做爲光罩，在約20 KeV加速能量和約 3·〇χ1 015原子/ cm2劑量的條件下，植入硼離子，形成閘 極7 3。以此方式，以自動對正方式相對形成於閘極3 2上 -25- (23) (23)1332692 的側壁區75，形成源極/汲極區73，完成PchMOS的形 成。 此時’硼離子植入閘極預型體32a，完成PchM0S2 的形成。 接著，最好由B P S G形成的絕緣層4 7由C V D沉積於 基板1上。然後基板1在約9 0 0度C加熱，活化植入的硼 離子。 其後’使用傳統技術形成接觸孔、接線、鈍化保護層 〇 上述或其他實施例的半導體裝置可倂入任何結構的積 體電路。' 圖7顯示依據本文之一實施例所製之倂入半導體裝置 之電壓調節電路8 9的電路結構。 電壓調節電路89控制電源供應器85的電壓輸入，將 定量的電壓穩定送到負載87。 電壓調節電路89包含輸入端91、參考電壓產生器93 、放大器95、輸出驅動器97、電阻器R1和R2、輸出端 99 ° 連接電壓調節電路8 9和電源供應器8 5的輸入端9】 從電源供應器85接收電壓Vin。參考電壓產生器93輸出 參考電壓Vref至放大器95。 輸出驅動器97適當包含本文的LDMOS，而放大器 95適當包含本文的CMOS。再者，參考電壓產生器93適 當包含本文的NchMOS。 -26- (24) 1332692 放大器95具有接收參考電壓Vref的負輸入端、 電阻器R1和R2所產生之分割電壓的正輸入端、輸ϋ 電壓Vout至輸出驅動器97之閘極的輸出端。放大 根據參考電壓 Vref控制分割電壓，輸出成爲輸出 V 〇 u t 〇 圖8顯示放大器95的電路結構。放大器95通常 一對 NchMOS 電晶體 Nch3 和 Nch4 及一對 PchMOS 體Pchl和Pch2。參考數字101、103 ' 105對應於接| 在此情形，本文的NchMOS可適當做爲Nch3或 ，而本文的PchMOS可適當做爲Pchl或pch2。 N c h 3和N c h 4的汲極分別經由P c h 1和P c h 2接到 供應器8 5。P c h 1和P c h 2的閘極互接，再經由接點] 到c h 4。P c h 1和P c h 2的閘極可經由另—接點接到 〇 以此方式’ Pchl和Pch2 —起做爲電流鏡電路。
Nch3的閘極接到放大器95的負輸入端。Nch4 極接到放大器95的正輸入端。Nch3和Nch4的源極 接點103接地。Nch3和Pch】經由接點1〇5接到放大 的輸出端。 接著，解釋放大器95的一般作業。 施於Nch4閘極的電壓增加時，亦即，施於正輸 的電壓增加時’流在N c h 4的電流增加。減小在接點 的電壓量’另減小施於Pchl和Pch2之閘極的電壓量 此’流經Pch 1、Pch2、接點]〇5的電流量增加。 接收 i輸出 器95 電壓 ’包含 電晶 紐。 N c h 4 電源 〇1接 Nch3 的閘 經由 器95 入端 1 0 1 。因 -27 - (25) (25)1332692 假設負輸入端有固定電位量，亦即，Nch3 g g] $胃 極電壓量。Nch3有固定開啓電阻値。因此，接點：〇5有 增加的電流和電壓量。換言之，負輸入端的增加使放大器 輸出增加。 另一方面，施於Nch4閘極的電壓減小時，亦即，施 於正輸入端的電壓減小時，流在Nch4的電流減小。增加 流經接點101的電流量，另增加施於接點1〇1、Pch】、 Pch2的電壓量《因此，流經pch 1、Pch2、接點1 05的電 流量減小。假設Nch3有固定開啓電阻値，則在接點1 〇5 的增加電流使電壓減小。換言之，負輸入端的減小使放大 器輸出減小。 圖9顯示電壓調節電路89之參考電壓產生器93的電 路結構。 參考電壓產生器93包含N通道乏MOS電晶體Nch5 和N通道加強MOS電晶體Nch6。本文的MchMOS可適 當用於Nch5或Nch6。 除了接到電源供應器8 5的汲極，：N c h 5還有閘極和源 極’在接點]0 7互連。此例中，N ch 5做爲供應固定電流 量的電流源。
Nch6有閘極和汲極，在接點μ?互連。Nch6另包含 接地的源極。此例中’接點1 〇 7做爲電壓調節電路8 9的 輸出端。 此例中’ Nch6在Nch5所界定的電流操作，使得在接 點107的電壓，亦即參考電壓產生器93的輸出取決於 -28 - (26) (26)1332692
Nch6的臨限電壓。 本發明得由熟悉技藝之人任施匠思而爲諸般修飾，然 皆不脫如申請專利範圍所欲保護者。 一例中’井區的擴散深度、尺寸、雜質濃度、雜質材 料等應分別取決於半導體裝置所需特性。此外，層區的厚 度、材料等應分別取決於半導體裝置所需特性。例如，氧 化物層1 7的厚度可取決於L D Μ 0 S的緩和特性和開啓電 阻。閘極1 5的厚度可保護預型體丨5 a免於離子植入。通 道井區1 1和源極區1 9的寬度可分別取決於對應於 LDh/[〇S開啓電阻的有效通道長度。 另一例中’ N傳導型的半導體基板可用來形成具有相 反傳導型之元件的半導體裝置。 再者’在申請專利範圍的範疇內，結合本文的步驟， 或取代本文的步驟’許多其他方法可用來形成本文的半導 體裝置。 一例中’在本發明第二實施例之形成半導體裝置的方 法’ NchLDMOS的閘極63可在圖6D後的步驟承受離子 植入。但本發明第一實施例之形成半導體裝置的方法中， 因硼離子有相當大擴散率，故在圖5H前的步驟最好對 PchLDMOS閘極]5不進行離子植入。 【圖式簡單說明〕 圖】是剖面圖，顯示包含背景LDMOS電晶體的半導 體裝置； -29- (27) (27)1332692 圖2是剖面圖，顯示包含另一背景LDMOS電晶體的 半導體裝置； 圖3是剖面圖，顯示包含另一背景LDMOS電晶體的 半導體裝置； 圖4是剖面圖，顯示包含另一背景LDMOS電晶體的 半導體裝置； 圖5 A至5 I是剖面圖，顯示本發明第一較佳實施例以 逐步方式製造半導體裝置之方法的部分步驟； 圖6A至61是剖面圖，顯示本發明第二較佳實施例以 逐步方式製造半導體裝置之方法的部分步驟； 圖7是電路圖，顯示本發明較佳實施例之包含半導體 裝置的積體電路； 圖8是電路圖，顯示包含在圖7之半導體裝置的放大 器結構； 圖9是電路圖，顯示本發明另一較佳實施例之包含半 導體裝置的積體電路。 【主要元件符號說明】 1 :基板 3 :井區 5 ·井區 4 9 :熱氧化物層 9 :汲極井區 1 7 :氧化物層 -30- (28) (28)1332692 ]3 :閘極氧化物層 1 5 :閘極 1 5 a :閘極預型體 5 ]:緩衝氧化物層 7 :場氧化物層 5 3 :氧化物電阻層 2 9 :閘極氧化物層 3 9 :閘極氧化物層 5 5 :熱氧化物層

Claims (1)

1332692 Π) 十' 申請專利範圍 ]•一種半導體裝置，包括： 基板； 形成於基板第一區的 LDMOS (橫 電晶體； 形成於基板第二區的MOS (金氧半 形成於包含第一區與第二區間之至 的場氧化物層，電性隔離第一區和第二 其中LDMOS電晶體包括： 形成於第一區的通道井區； 形成於通道井區的第一源極區； 形成於第一區的第一汲極區，遠離 在源極區與汲極區間形成於第一區 位置接近源極區並脫離汲極區； 在第一閘極底面下形成於第一區上 層； 與場氧化物層獨立在第一源極區與 於第一區上的緩和氧化物層，緊接第一 ，其厚度大於第一閘極氧化物層厚度’ 其中MOS電晶體包括： 形成於第二區的第二源極區； 形成於第二區的第二汲極區’遠離 與第一閘極獨立在第二源極區與第 第二區上的第二閘極； 向雙擴散金氧半） )電晶體； 少一部分之第三區 區 ， 源極區； 上的第一閘極，其 的第一閘極氧化物 第一汲極區間形成 閘極的一部分底面 源極區； 二汲極區間形成於 -32 - (2) (2)1332692 與第一閘極氧化物層獨立在第二閘極底面下形成於第 一區上的第二聞極氧化物層。 2 ·如申請專利範圍第1項的半導體裝置，其中以自動 對正方式相對第一閘極形成第一源極區。 3 ·如申請專利範圍第1項的半導體裝置，其中以自動 對正方式相對緩和氧化物層形成第一汲極區。 4.如申請專利範圍第1項的半導體裝置，其中以自動 對正方式相對第一閘極形成通道井區。 5 .如申請專利範圍第1項的半導體裝置，其中第一閘 極氧化物層厚度和第二閘極氧化物層厚度不同。 6.如申請專利範圍第 5項的半導體裝置，其中根據 LDMOS電晶體特性決定第一閘極氧化物層厚度，根據 MO.S電晶體特性決定第二閘極氧化物層厚度。 7 ·如申請專利範圍第1項的半導體裝置，其中第一閘 極厚度和第二閘極厚度不同。 8 ·如申請專利範圍第7項的半導體裝置，其中根據 LDMOS電晶體特性決定第一閘極厚度，根據MOS電晶體 特性決定第二閘極厚度。 9.如申請專利範圍第1項的半導體裝置，其中場氧化 物層厚度和緩和氧化物層厚度不同。 ]〇 ·如申請專利範圍第1項的半導體裝置，其中緩和 氧化物層不在源極區與汲極區間的部分擴散。 Π .如申請專利範圍第1項的半導體裝置，其中緩和 氧化物層的剖面形狀近似梯形。 -33- (3) (3)1332692 1 2 _如申請專利範圍第1項的半導體裝置，其中第二 閘極分別脫離第二源極區和第二汲極區。 ]3 ·如申請專利範圍第]項的半導體裝置，其中 L D Μ 0 S電晶體另包括形成於弟一區的第一井區，其內倂 入通道井區和第一汲極區。 14.如申請專利範圍第13項的半導體裝置，其中第一 井區包含根據LDMOS電晶體特性所決定的擴散深度和雜 質濃度。 1 5 .如申請專利範圍第1 3項的半導體裝置，其中 LDMOS電晶體在第一井區另包括汲極井區，其內倂入第 一汲極區。 ]6_如申請專利範圍第15項的半導體裝置，其中通道 井區擴散深度比汲極井區擴散深度深。 1 7 .如申請專利範圍第]6項的半導體裝置，其中根據 LDMOS電晶體特性決定汲極井區與通道井區的距離。 1 8 ·如申請專利範圍第 1項的半導體裝置，其中 LDMOS電晶體在通道井區另包括第一擴散區，鄰近第一 源極區且經由第一閘極氧化物層緊接第一閘極。 I 9.如申請專利範圍第1項的半導體裝置，其中M0S 電晶體另包括形成於第二區的第二擴散區，分別遠離第二 源極區和第二汲極區。 20.如申請專利範圍第1項的半導體裝置，其中M0S 電晶體另包括形成於第二區的第二井區，其內倂入第二源 極區和第二汲極區。 -34 - (4) (4)1332692 2 1 ·如申請專利範圍第1項的半導體裝置，其中Μ 0 S 電晶體另包括在第二源極區的第三源極區和在第二汲極區 的第三汲極區， 其中第三源極區雜質濃度低於第二源極區雜質濃度， 第三汲極區雜質濃度低於第二汲極區雜質濃度。 2 2 .如申請專利範圍第1項的半導體裝置，另包括形 成於基板第一區除外之部分的側壁區。 23. 如申請專利範圍第22項的半導體裝置，其中該部 分包含第二閘極二側。 24. 如申請專利範圍第1項的半導體裝置，另包括覆 蓋第一區' 第二區、第三區的熱氧化物層。 2 5 . —種積體電路，包括： 基板； 形成於基板上的電壓調節電路， 其中電壓調節電路包括： 接到電源供應器的輸入端，從電源供應器接收電壓； 包含至少一 MOS電晶體的參考電壓產生器，產生參 考電壓； 將輸入電壓分成分割電壓的電阻器； 包含至少一 MOS電晶體的放大器，接到參考電壓產 生器和電阻器，根據分割電壓與參考電壓的比較產生輸出 電壓； 包含至少一 LDMOS電晶體的輸出驅動器，接到放大 器並輸出輸出電壓； -35- (5) (5)1332692 輸出輸出電壓至外部的輸出端， 其中至少一LDMOS電晶體包含： 通道井區； 形成於通道井區的第一源極區； 遠離源極區的第一汲極區； 形成於源極區與汲極區間的第一閘極，其位置接近源 極區並脫離汲極區； 形成於第一閘極底面下的第一閘極氧化物層； 與場氧化物層獨立形成於第一源極區與第一汲極區間 的緩和氧化物層，緊接第一閘極的一部分底面，其厚度大 於第一閘極氧化物層厚度， 其中MOS電晶體包含： 第二源極區； 遠離源極區的第二汲極區； 與第一閘極獨立形成於源極區與汲極區間的第二閘極 與第一閘極氧化物層獨立形成於第二閘極底面下的第 二閘極氧化物層。 2 6 .如申請專利範圍第2 5項的積體電路，其中以自動 對正方式相對第一閘極形成第一源極區。 2 7.如申請專利範圍第25項的積體電路，其中以自動 對正方式相對緩和氧化物層形成第一汲極區。 2 8 ·如申請專利範圍第2 5項的積體電路，其中以自動 對正方式相對第一閘極形成通道井區。 -36- (6) (6)1332692 2 9.—種形成半導體裝置的方法，包括下列步驟： 在基板上界定形成LD Μ 0 S電晶體的第一區和形成 M〇S電晶體的第二區； 在第一區定出緩和氧化物層； 具有緩和氧化物層的部分除外，在基板上沉積第一閘 極氧化物層； 在第一閘極氧化物層上產生第一閘極，其底邊緣面緊 接緩和氧化物層表面，具有幾乎在第一區中心的開口； 以自動對正方式相對另一底邊緣面在對應於第一閘極 開口的部分擴散通道井區，脫離緩和氧化物層； 第一閘極下的部分除外，從基板除去第一閘極氧化物 層； 具有第一聞極氧化物層的部分除外，在基板上沉積氧 化物層； 在包含第一區和第二區的部分沉積第一氧化物電阻層 1 在包含第一區與第二區間之部分的部分形成場氧化物 層； 除去第一氧化物層和氧化物電阻層； 在第一閘極的頂面和側面上形成第二氧化物層： 與第一形成步驟同時在第二區形成第二閘極氧化物層 1 在通道井區植入雜質； 在第二閘極氧化物層上產生第二閘極； -37- (7) (7)1332692 以自動對正方式相對第一閘極在通道井區擴散第一源 極區； 以自動對正方式相對緩和氧化物層在遠離源極區的部 分擴散第一汲極區； 擴散在第二閘極一側的第二源極區和在第二閘極另一 側的第二汲極區； 雜質植入第一閘極。 3〇·如申請專利範圍第29項的方法，其中定出步驟進 行濕蝕刻。 3 1 .如申請專利範圍第2 9項的方法，另包括在包含第 一區之基板上沉積均勻厚度之熱氧化物層的步驟》 3 2 .如申請專利範圍第29項的方法，另包括下列步驟 在第一區擴散第一井區； 在第二區擴散第二井區； 在第一井區擴散汲極井區。 3 3 .如申請專利範圍第2 9項的方法，另包括下列步驟 在通道井區擴散第一擴散區； 在第二井區擴散第二擴散區。 3 4 .如申請專利範圍第2 9項的方法，另包括下列步驟 以自動對正方式相對第二閘極在第二源極區擴散第三 源極區； -38- (8) (8)1332692 以自動對正方式相對第二閘極在第二汲極區擴散第三 汲極區， 其中第三源極區雜質濃度低於第二源極區雜質濃度， 第三汲極區雜質濃度低於第二汲極區雜質濃度。 3 5 .如申請專利範圍第2 9項的方法，另包括下列步驟 在基板第一區除外的部分形成側壁區， 其中以自動對正方式相對側壁區形成第二源極區和第 二汲極區。 3 6 ·如申請專利範圍第2 9項的方法，其中通道井區植 入步驟在第一閘極植入步驟前進行。 3 7 .如申請專利範圍第2 9項的方法，另包括在基板上 形成通道停止層的步驟。
-39 -
TW093120876A 2003-07-25 2004-07-13 Semiconductor device, method for manufacturing the semiconductor device, and integrated circuit including the semiconductor device TWI332692B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003201672A JP4198006B2 (ja) 2003-07-25 2003-07-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW200511508A TW200511508A (en) 2005-03-16
TWI332692B true TWI332692B (en) 2010-11-01

Family

ID=33562577

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093120876A TWI332692B (en) 2003-07-25 2004-07-13 Semiconductor device, method for manufacturing the semiconductor device, and integrated circuit including the semiconductor device

Country Status (5)

Country Link
US (2) US6894350B2 (zh)
JP (1) JP4198006B2 (zh)
KR (1) KR100584711B1 (zh)
FR (1) FR2858112B1 (zh)
TW (1) TWI332692B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4198006B2 (ja) * 2003-07-25 2008-12-17 株式会社リコー 半導体装置の製造方法
US7180132B2 (en) * 2004-09-16 2007-02-20 Fairchild Semiconductor Corporation Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region
JP4471815B2 (ja) * 2004-11-05 2010-06-02 日本テキサス・インスツルメンツ株式会社 半導体装置およびその製造方法
KR100648276B1 (ko) * 2004-12-15 2006-11-23 삼성전자주식회사 역방향 다이오드가 구비된 수직형 디모스 소자
US7405443B1 (en) 2005-01-07 2008-07-29 Volterra Semiconductor Corporation Dual gate lateral double-diffused MOSFET (LDMOS) transistor
US20070010079A1 (en) * 2005-07-06 2007-01-11 Hidehiko Ichiki Method for fabricating semiconductor device
US7345341B2 (en) * 2006-02-09 2008-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same
CN101034671B (zh) * 2006-03-02 2010-12-08 沃特拉半导体公司 横向双扩散金属氧化物半导体场效应晶体管及其制造方法
JP5151258B2 (ja) * 2006-06-15 2013-02-27 株式会社リコー 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ
JP2008182118A (ja) * 2007-01-25 2008-08-07 Denso Corp 半導体装置及びその製造方法。
US8426912B2 (en) 2007-09-27 2013-04-23 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP4568325B2 (ja) * 2007-12-20 2010-10-27 シャープ株式会社 半導体装置及びその製造方法
US7999318B2 (en) * 2007-12-28 2011-08-16 Volterra Semiconductor Corporation Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same
CN101630658B (zh) * 2008-07-15 2011-05-11 中芯国际集成电路制造(上海)有限公司 图像传感器的互连方法
KR20100064264A (ko) * 2008-12-04 2010-06-14 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US8222130B2 (en) 2009-02-23 2012-07-17 Globalfoundries Singapore Pte. Ltd. High voltage device
US8053319B2 (en) * 2009-02-23 2011-11-08 Globalfoundries Singapore Pte. Ltd. Method of forming a high voltage device
JP5358258B2 (ja) * 2009-04-20 2013-12-04 株式会社日立製作所 半導体装置
EP2306508B1 (en) 2009-09-29 2012-11-28 STMicroelectronics Srl Integrated device with raised LOCOS insulation regions and process for manufacturing such device
US8338888B2 (en) * 2009-09-29 2012-12-25 STMicroelectronicis S.r.l. Process for manufacturing an integrated device with “damascene” field insulation, and integrated device made by such process
JP5517691B2 (ja) * 2010-03-26 2014-06-11 株式会社日立製作所 半導体装置およびその製造方法
DE102010014370B4 (de) * 2010-04-09 2021-12-02 X-Fab Semiconductor Foundries Ag LDMOS-Transistor und LDMOS - Bauteil
JP2013187263A (ja) 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法
JP6013851B2 (ja) * 2012-09-27 2016-10-25 エスアイアイ・セミコンダクタ株式会社 基準電圧発生装置
JP6263914B2 (ja) 2013-09-10 2018-01-24 株式会社リコー 撮像装置、撮像装置の駆動方法、および、カメラ
JP6387743B2 (ja) 2013-12-16 2018-09-12 株式会社リコー 半導体装置および半導体装置の製造方法
JP6281297B2 (ja) 2014-01-27 2018-02-21 株式会社リコー フォトトランジスタ、及び半導体装置
JP6354221B2 (ja) 2014-03-12 2018-07-11 株式会社リコー 撮像装置及び電子機器
JP2016025261A (ja) 2014-07-23 2016-02-08 株式会社リコー 撮像装置、撮像装置の制御方法、画素構造
JP2016092178A (ja) 2014-11-04 2016-05-23 株式会社リコー 固体撮像素子
JP2016092348A (ja) 2014-11-11 2016-05-23 株式会社リコー 半導体デバイス及びその製造方法、撮像装置
CN105720099A (zh) * 2014-12-02 2016-06-29 无锡华润上华半导体有限公司 N型横向双扩散金属氧化物半导体场效应管
US9698147B2 (en) 2015-02-25 2017-07-04 Sii Semiconductor Corporation Semiconductor integrated circuit device having low and high withstanding-voltage MOS transistors
US11257916B2 (en) * 2019-03-14 2022-02-22 Semiconductor Components Industries, Llc Electronic device having multi-thickness gate insulator
TWI747109B (zh) * 2019-12-19 2021-11-21 世界先進積體電路股份有限公司 半導體結構及其形成方法
US11158723B2 (en) 2020-03-04 2021-10-26 Vanguard International Semiconductor Corporation Semiconductor structure and method of forming the same
CN112053953B (zh) * 2020-09-29 2024-03-22 上海华虹宏力半导体制造有限公司 绝缘栅双极型晶体管及其制造方法
CN112786685B (zh) * 2021-02-08 2022-10-21 成都芯源系统有限公司 一种具有多阶场板的横向双扩散晶体管及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2703877C2 (de) * 1977-01-31 1982-06-03 Siemens Ag, 1000 Berlin Und 8000 Muenchen MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung
US5237186A (en) * 1987-02-26 1993-08-17 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
JPH04141848A (ja) 1990-10-01 1992-05-15 Nec Corp Ｖｔｒインデックスコード書込みシステム
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
JP3226053B2 (ja) 1992-06-03 2001-11-05 富士電機株式会社 半導体装置の製造方法
JPH06151351A (ja) 1992-11-13 1994-05-31 Seiko Epson Corp 電極形成方法
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
JPH0897410A (ja) 1994-07-01 1996-04-12 Texas Instr Inc <Ti> 自己整合した横型ｄｍｏｓトランジスタの製造法
JP3714995B2 (ja) * 1995-07-05 2005-11-09 シャープ株式会社 半導体装置
US6734496B2 (en) * 1996-01-22 2004-05-11 Fuji Electric Co., Ltd. Semiconductor device
US5841166A (en) * 1996-09-10 1998-11-24 Spectrian, Inc. Lateral DMOS transistor for RF/microwave applications
US6639277B2 (en) * 1996-11-05 2003-10-28 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
JP3497059B2 (ja) 1997-04-25 2004-02-16 株式会社リコー 半導体装置の製造方法
US6001688A (en) * 1997-12-08 1999-12-14 Advanced Micro Devices, Inc. Method of eliminating poly stringer in a memory device
US6215152B1 (en) * 1998-08-05 2001-04-10 Cree, Inc. MOSFET having self-aligned gate and buried shield and method of making same
US6489653B2 (en) * 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor
US6486733B2 (en) * 2000-12-27 2002-11-26 Motorola, Inc. Method and apparatus for high efficiency power amplification
JP4845299B2 (ja) * 2001-03-09 2011-12-28 富士通セミコンダクター株式会社 半導体装置の製造方法
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
JP4198006B2 (ja) * 2003-07-25 2008-12-17 株式会社リコー 半導体装置の製造方法

Also Published As

Publication number Publication date
US20050199951A1 (en) 2005-09-15
FR2858112A1 (fr) 2005-01-28
JP4198006B2 (ja) 2008-12-17
KR100584711B1 (ko) 2006-05-30
US20050017297A1 (en) 2005-01-27
FR2858112B1 (fr) 2006-09-29
KR20050012678A (ko) 2005-02-02
JP2005044924A (ja) 2005-02-17
TW200511508A (en) 2005-03-16
US6894350B2 (en) 2005-05-17

Similar Documents

Publication Publication Date Title
TWI332692B (en) Semiconductor device, method for manufacturing the semiconductor device, and integrated circuit including the semiconductor device
TWI420675B (zh) 具遮罩電極之半導體裝置及其方法
US6518138B2 (en) Method of forming Self-aligned lateral DMOS with spacer drift region
US7560755B2 (en) Self aligned gate JFET structure and method
TWI257649B (en) Semiconductor device and manufacturing method of the same
JPH06333942A (ja) トランジスタの製造方法
JPH0519811B2 (zh)
JP2000260987A (ja) 半導体装置とその製造方法
JPH10223771A (ja) 半導体装置とその製造方法
JP3448546B2 (ja) 半導体装置とその製造方法
US6200836B1 (en) Using oxide junction to cut off sub-threshold leakage in CMOS devices
KR20090025816A (ko) 트렌치 트랜지스터 및 그의 형성 방법
JP2009004493A (ja) 半導体装置及びその製造方法
US6621118B2 (en) MOSFET, semiconductor device using the same and production process therefor
JP2519608B2 (ja) 半導体装置およびその製造方法
JP2000012851A (ja) 電界効果型トランジスタ及びその製造方法
JPH09135029A (ja) Ｍｉｓ型半導体装置及びその製造方法
JP2010109047A (ja) 半導体装置及びその製造方法
KR100375600B1 (ko) 트랜지스터 및 그의 제조 방법
JPH02196434A (ja) Ｍｏｓトランジスタの製造方法
JP2001068561A (ja) Ｌｄｍｏｓ型半導体装置の製造方法
JP5369018B2 (ja) Ｍｉｓｆｅｔ製造方法
JP2006140318A (ja) 半導体集積回路の製造方法および半導体集積回路
JPH03250660A (ja) ＢｉＣＭＯＳ型半導体装置の製造方法
JP3719370B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees