TWI323465B - Read operation for non-volatile storage that includes compensation for coupling - Google Patents

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1323465 九、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性記憶體之技術。 【先前技術】 半導體記憶體對於在各種電子裝置中之使用已變得更風 行。例如，非揮發性半導體記憶體係用於蜂巢式電話、數 位相機、個人數位助理、行動計算裝置、非行動計算裝置 及其他裝置中。電子可擦可程式唯讀記憶體（eepr〇m)及快 閃記憶體係在最風行之非揮發性半導體記憶體之中。 EEPROM與快閃記憶體均利用在半導體基板中安置於通 道區域上方並與其絕緣之浮動閘極。浮動問極安置於源極 區域與㈣區域之間。控制閘極提供於浮動閘極上方並與 其絕緣。電晶體之臨限電壓係藉由浮_極上所保留之電 荷量來控制。意即，在接通電晶體以容許在其源極與汲極 之間傳導之前必須施加至控㈣極之最小電壓量係藉由浮 動閘極上之電荷位準來控制。 當程式化EEPROM或快閃記憶體裝置（諸如NAND快閃記 憶體裝置）時’通常將程式電壓施加至控制閘極且將位元線 接地。將來自通道之電子注入於浮動閘極中。當電子在浮 動閘極中積聚時’浮動閑極變為帶負電且記憶體單元之臨 限電壓上升，使得記憶體單元處於程式化狀態。可在2〇〇3 年3月5日申請之標題為，，Seif-B〇〇sting Technique”的美國專 ，利申請案1〇/379,6〇8及2003年7月29曰申請之標題為 Detecting 〇ver programmed Mem〇ry"的美國專利申請案 I10050.doc 1323465 10/629,068中找到關於程式化之更多資訊；兩個中請案均係 以引用的方式全部併入本文中。 某些EEPROM及快閃記憶體裝置具有用以儲存兩個電荷 I巳圍之洋動閘極，且目&，可在兩個狀態（擦除狀態與程式 化狀態）之^呈式化/擦除記憶體$元。冑㈣此快閃記憶體 裝置稱作二態快閃記憶體裝置（binary nash mem()ry device) 〇 φ 多態快閃記憶體裝置係藉由識別禁止範圍所分離之多個 不同的容許/有效程式化臨限電壓範圍來實施。每一不同臨 限電壓範圍對應於在記憶體襞置中所編碼之資料位元组」 一預定值。 由於基於相鄰浮動閘極中所儲存之電荷的電場之耗合， 可發生浮動閉極上所儲存的表觀電荷之移位。美國專利 M6M29中描述了該浮動閘極對浮動閘極$合現象，其係 以引用的方式全部併入本文中。肖目標浮動閘極相鄰之浮 動閘極可含有在相同位元線上之鄰近浮動閑極、在相同字 兀線上之鄰近浮動閘極、或在目標浮動閘極對面之浮動閘 極（因為其既在鄰近位元線上又在鄰近字元線上）。 :不同時間已加以程式化之相鄰記憶體單元組之間最明 ^發生夺動閘極對浮動閉極耗合現象。例如，程式化第 體單元以將電荷位準添加至其對應於一資料組之泮 广隨後，程式化―或多個相鄰記憶體單元以將電荷 立二添加至其對應於第二資料組之浮動閉極。在程式化一 5夕固相鄰。己體早疋之後’由於電荷對輕合至第一記憶 Ϊ 10050.doc 1323465 鄰記憶體單元之影響，自第一記憶體單元所讀 何位準看來似乎不同於經程式化之電荷位準。自相 鄰^ 己憶體草元之輕合可將被讀取之表觀電荷 以導致所儲存之資料之錯誤讀取的量。 足 =動閑極對浮動間極輕合之效應對於多態裝置具有更大 :二=為在多態裝置中，容許臨限電麗範圍及禁止範圍 ㈣2置Γ的更窄。因此’浮動問極對浮動閉極搞合可 左L α體早兀自容許臨限電壓範圍移位至禁止範圍。 广者圯憶體單元在尺寸上繼續收縮，期望臨限電壓之自 =式化及擦除分佈歸因於短通道效應、更大之氧化物厚 度I比率變化及更多之通道摻雜劑波動而增加，從而減 :了 ::：狀態之間的可用分離。此效應對於多態記憶體而 ° ，使用兩個狀態之記憶體（二態記憶體）更顯著。另 外’字元線之間之空間的減小及位元線之間之空間的減小 亦將增加相鄰浮動閘極之間的耦合。 因此，存在減小浮動閘極之間之耦合效應的需要。 【發明内容】 、為了補償浮動閘極之間的耦合，特定記憶體單元之讀取 過私將考慮相鄰記憶體單元之程式化狀態。本發明 種實施例。 '' 在一實施例中，對於非揮發性儲存元件之至少—子組之 每非揮發性儲存元件而言，偏移係基於相鄰儲存元件中 所健存之電荷位準而自預定偏移組來判定。執行—乡且讀取 過程，其中每一讀取過程使用預定偏移組之一不同偏移且 ^0050.doc 係在所有非揮發性儲存元件上來執行。存在用於每一偏移 之至少-讀取過程。每一非揮發性儲存元件提供來自與為 個別非揮發性儲存元件而判定之偏移相關聯之合適讀取過 程的最終資料。 某些實施例含有用於自儲存用於至少一第一頁及一第二 頁之資料之第-組多態非揮發性儲存元件讀取資料之方 :5方法3有肖疋與第一組多態非揮發性儲存元件相鄰 之第—組多態非揮發性儲存元件之電荷位準資料。可關於 用於區为關於兩個相鄰資料狀態之臨限電壓的第一參考值 而執行多個讀取過程。每一讀取過程使用具有第一參考值 ，預定偏移組之—不同偏移。第一組非揮發性儲存元件之 母者提供來自對應於一與個別相鄰非揮發性儲存元件相 們之偏移之α適㉙取過程的最終資料。資料值係、基於最 、、貝料而為第一頁來判定’而未基於與其他相鄰資料狀態 對之間之參考值的非零偏移使用來自使用者資料讀取過^ 之其他資料。 某些實施例含有程式化第-組非揮發性儲存元件及第二 組非揮發性儲存元件，兩者均儲存第一及第二資料分組。該 :式化含有:在寫入至用於第-資料分組之相鄰非揮發性儲 :兀件之後，關於第二資料分組而寫人至特定非揮發性儲存 兀件。當意欲自第一組非揮發性儲存元件讀取資料時 =將自第二組非揮發性儲存元件讀取。自第二組非揮發性健 之讀取不需要讀取準確資料，相反，讀取操作僅需择 付^何位準或表觀電荷位準之指示。在第一組非揮發性儲: 執行讀轉作。該等讀取㈣制用於與提供第—指 110050.doc -9- 第_、轉揮發性儲存元件之非揮發性儲存元件相鄰之 -組非揮發性儲存S件的非揮發性儲存元件之第 讀取操作不使用用於與不提供第4示之第二組非 丨储存疋件之非揮發性儲存元件相鄰之第—組非揮發 性儲存7C件的非揮發性儲存元件之第一補償。 【實施方式】 ，適於實施本發明之記憶體系統之-實例使用NAND快閃 。己隐體結構，其含有在兩個選擇閘極之間串聯排列多個電 晶體。串聯電晶體及選擇閘極稱作NAND串.。圖！為展示一 NAND串的俯視»。圖2為其等效電路。圖1及2中所描述之 NAND串含有串聯的且夾於第一選擇閘極—與第二選擇閘 極122之間的四個電晶體1〇〇、1〇2、〖⑽及1〇6。選擇閘極HQ 將NAND串連接至位元線126。選擇閘極122將nand串連接 至源極線128。藉由將適當電壓施加至控制閘極u〇CG來控 制選擇閘極120。藉由將適當電壓施加至控制閘極122CG來 控制選擇閘極122。電晶體1〇〇、1〇2、1〇4及1〇6之每一者均 具有一控制閘極及一浮動閘極。電晶體i〇〇具有控制閘極 100CG及浮動閘極ioofg。電晶體1〇2含有控制閘極i〇2cg 及浮動閘極102FG。電晶體104含有控制閘極i〇4CG及浮動 閘極104FG。電晶體106含有控制閘極i〇6CG及浮動閘極 106FG。控制閘極i〇〇CG連接至字元線WL3，控制閘極 102CG連接至字元線WL2，控制閘極104CG連接至字元線 WL1，且控制閘極106CG連接至字元線WL0。在一實施例 中，電晶體100、102、104及106各為記憶體單元。在其他 實施例中，記憶體單元可含有多個電晶體或可不同於圖丄及 110050.doc -10- 丄以3465 2所述之記憶體單元。選擇閘極ι2〇連接至選擇線sgd。選 擇閘極122連接至選擇線sgs。 圖3提供上文所述iNAND串的橫截面圖。如圖3所述， NAND串之電晶體形成於p型井區域丨4〇中。每一電晶體均含 有一由控制閘極（l〇〇CG、102CG、104CG與106CG)及浮動 閘極（100FG、102FG、104FG與106FG)所組成之堆疊閘極結 ^ 構。浮動閘極形成於氧化物或其他介電薄膜之頂部上之P型 _ 井的表面上。控制閘極係在浮動閘極上方，其中多晶矽間 介電層將控制閘極與浮動閘極分離。記憶體單元（i 00、 1 02、1 04及1 06)之控制閘極形成字元線。在鄰近單元之間 共用N+摻雜層13〇、132、134、136及138，藉以該等單元彼 此串％連接以形成NAND串。該等N+摻雜層形成每一單元 之源極及汲極。例如，N+摻雜層13〇用作電晶體122之汲極 及電晶體106之源極’ N+摻雜層132用作電晶體1〇6之汲極及 電晶體104之源極’ N+摻雜層丨34用作電晶體丨〇4之汲極及電 馨晶體102之源極’ N+摻雜層136用作電晶體1〇2之汲極及電晶 • 體100之源極，且N+摻雜層138用作電晶體1〇〇之汲極及電晶 體120之源極。N+摻雜層126連接至NAND串之位元線，而 N+摻雜層128連接至多個NAND串之共用源極線。 應庄意，儘官圖丨—3展示NAND串中之四個記憶體單元， 但是僅提供四個電晶體之使用作為實例。用於本文所述之 技術的NAND串可具有少於四個記憶體單元或多於四個記 憶體單元。例如’某些画〇串將含有8個記憶體單元、Μ 個記憶體單元、32個記憶體單元等。本文之論述不限於 110050.doc N AND串中之任何特定數目的記憶體單元。 每-記憶體單元均可儲存以類比或數位形式而表示之資 料i當儲存—數位位元時，記憶體單元之可能臨限ί 壓乾圍可分為兩個範圍，其被指派邏輯資料"1"及"〇”。在 NAND型快閃記憶體之—實例中，電壓臨限值在記憶體單元 破擦除之後為負且界定為邏輯τ。臨限電壓在程式操作之 後為正且界定為邏輯，，0”。當臨限電壓為負且藉由將〇伏特 施加至控制閘極來試圖讀取時，記憶體單元將接通以指示 正儲存邏輯1。當臨限電壓為正且藉由將〇伏特施加至控制 閘極來試圖讀取操作時’記憶體單元將不接通，其指示儲 存邏輯0。 s己憶體單7G亦可儲存多個狀態，藉此儲存多個數位資料 位元。在儲存多個資料狀態之狀況下，臨限電壓窗分為狀 態之數目。例如，若使用四個狀態，則將存在指派至資料 值”11”、”10”、”01"及”〇〇"之四個臨限電壓範圍。在nand 型§己憶體之一實例中，擦除操作之後的臨限電壓為負且界 定為"11"。正臨限電壓係用於”10”、”01"及”〇〇”之狀態。在 某些實施例中，資料值（例如，邏輯狀態）係使用格雷碼（GUY code)指派而指派至臨限值範圍，使得若浮動閘極之臨限電 壓錯誤地移位至其鄰近物理狀態，則僅將影響一位元。程 式化至s己憶體單元内之資料與單元之臨限電壓範圍之間的 特疋關係取決於用於記憶體單元之資料編碼機制。例如， 2003年6月13日申請之美國專利第6,222,762號及美國專利 申請案第 10/461，244 號"Tracking Cells F〇r a Mem〇ry I10050.doc •12- 1323465 ㈣（其均係以引用的方式全部併人本文中）描述了用於 多態快閃記憶體單元之各種資料編碼機制。 在以下美國專利/專利申請案（其皆係以引用的方式全部 併入本文中）中提供7NAND型快閃記憶體及其操作之相關 貫例：美國專利第5,570,315號；美國專利第號； .美國專利第6,046,935號；美國專利第5,386,422號，·美國專 r利第M56,528號；及美國專利申請案序號第09/893,277號 φ (公告第US2〇〇3/〇002348號）。除NAND快閃記憶體之外之其 他類型的非揮發性記憶體亦可用於本發明。 可用於快閃EEPROM系統中之另一類型的記憶體單元利 .用非導電介電材料來代替導電浮動閘極以便以非揮發性方 : 式來儲存電荷。在 IEEE Electr〇n Device Letters 之 1987年3 月第EDL-8卷第3號第93-95頁之Chan等人的文章"A True Single-Transistor 〇xide_Nitride_〇xide EEpR〇M 以乂心"中 描述了此單元。由氧化矽、氮化矽及氧化矽所形成之三層 • 介電質（”ON〇”）係夾於導電控制閘極與記憶體單元通道上 方之半導電基板之表面之間。藉由將來自單元通道之電子 • 注入於氮化物中來程式化單元，其令該等電子被截獲並儲 " 存於有限區域内。該儲存電荷接著以可偵測之方式來改變 單元之通道之一部分的臨限電壓。藉由將熱電洞注入於氮 化物中來擦除單元。亦參看IEEE J0urnal 〇f Solid-State

Circuits之1991年4月第26卷第4號第497-501頁之Nozaki等 人的"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application" ’ 其描述了 分裂閘極組態 110050.doc 13 13Z3465 中之類似單元，其中摻雜多晶石夕閘極延伸於記憶體單元通 道之部分上方以形成獨立選擇電晶體。前述兩篇文章係 以引用的方式全部併入本文中。以引用的方式併入本文中 之 1998年1EEE Press之由 William D. Brown及 J0e E. Brewer 所編輯之丨，N〇nvolatile Semic〇nduct〇r Mem〇ry Techn〇i〇gy" 的早節1.2中所提及之程式化技術亦在彼章節中被描述為 ,可應用於介電電荷截獲裝置。此段中所述之記憶體單元亦 φ 可用於本發明。因此，本文所述之技術亦應用於不同記憶 體單元之介電區域之間的耦合。 IEEE Electron Device Letters之 月第 21 卷第⑴虎 . 第 543-545 頁之 Eitan 等人的，iNR〇m: a N〇vel L〇caUzed : Trappmg，2-Bit Nonvolatile Mem〇ry Cell"已描述了 在每一 兀中儲存兩個位元之另一方法。〇N〇介電層延伸跨越源 極擴散與汲極擴散之間之通道。用於一資料位元之電荷定 位於與沒極相鄰之介電層中，且用於另一資料位元之電荷 • 定位於與源極相鄰之介電層中。多態資料儲存係藉由獨立 地讀取介電質内空間分離之電荷儲存區域之二態來獲得。 此段中所述之記憶體單元亦可用於本發明。 ^ 圖4說明NAND單元（諸如圖1-3所示之NAND單元）陣列之 實例。沿每一行，位元線206耦合至NAND串15〇之汲極選擇 閘極之汲極端子126。沿NAND串之每一列，源極線2〇4可連 接NAND串之源極選擇閘極之所有源極端子128。在美國專 利第5,570,3 15號、第5,774,397號及第6,〇46,935號令發現作 為記憶體系統之一部分的NAND架構陣列及其操作之實例。 N0050.doc 1323465

記憶體單元陣列分為許多記憶體單元區塊。對 EEPROM系統普遍的是，區塊為擦除單位。意即，每 塊均3有-起被擦除之最小數目的記憶體單元品 通常分為許多頁。—頁為-程式化單位。在-實_^鬼 :別頁可分為區段，且該等區段可含有作為基本程式化操 :而被-次寫入之最小數目的單元。資料之—或多個頁通 吊儲存於-記憶體單元列中…頁可儲存—或多個扇區。 扇=含有使用者資料及耗用資料（。⑽㈤如吟耗用資料 通常含有已自扇區之使用者資料得以計算的誤差校正碼 (ECC)。（下文所述的）控制器之—部分在資料正被程式化至 陣列中時計算ECC，且亦在資料正自該陣列被讀取時檢查 該ECC。或者，ECC及/或其他耗用資料儲存於與健存有: 所屬之使用者資料之頁不同的頁中，或甚至错存於與儲存 有其所屬之使用者資料之區塊不同的區塊中。 使用者資料之扇區通常為512字組，對應於磁碟驅動器中 之扇區的尺寸。耗用資料通常為額外16-20字組。許多頁形 成區塊，無淪何處自8頁（例如）高達32、64或更多頁。在 某些實施例中，一 NAND串列包含一區塊。 在—實施例中，藉由將p型井上升至擦除電壓（例如，2〇 伏特）持續充足的時間週期且將所選區塊之字元線接地（而 源極線及位元線為浮動的）來擦除記憶體單元。歸因於電容 性耦合，亦將未選字元線、位元線、選擇線及c源極上升至 擦除電壓之顯著部分。當將浮動閘極之電子發射至基板側 ^ ’將強電場因此施加至所選記憶體單元之穿隧氧化物層 H0050.doc .15· ，擦除所選記憶體單元之資料。隨著將電子自浮動閘極轉 移至Ρ型井區域’所選單元之臨限電壓降低。可在整個記憶 體陣列、獨立區塊或另一單元單位上執行擦除。 。圖5說明根據本發明之—實施例具有用於並行地讀取並 式化°己隱體單元頁之讀取/寫人電路的記憶體裝置296。 記憶體裝置296可含有-或多個記憶體晶粒298。記憶體晶 粒298含有二維記憶體單元陣列3〇〇、控制電路no、及讀取/ 寫入電路365。s己憶體陣列3〇〇可由列解碼器透過字元線 而定址且由行解碼器360透過位元線而定址。讀取/寫入 电路365 3有夕個感應區塊4〇〇，且容許並行地讀取或程式 化》己it體單元頁。通常，在與該或該等記憶體晶粒298相同 之"己憶體裝置296(例如，抽取式儲存卡）中含有一控制器 乳々及資料係經由線32〇而在主機與控制器35〇之間傳 迗，且經由線3 18而在該控制器與該或該等記憶體晶粒298 之間傳送。 控制％路3 10與讀取/寫入電路3 65協作以在記憶體陣列 3 00上執行記憶體操作。控制電路31〇含有狀態機η)、晶片 上（on-chip)位址解碼器314及功率控制模組316。狀態機 提供記憶體操作之晶片階層（chip_level)控制。晶片上位址 解碼器314在由主機或記憶體控制器所使用的位址至由解 碼器330及360所使用之硬體位址之間提供一位址介面。功 率控制模組3 16控制在記憶體操作期間供應至字元線及位 元線的功率及電壓。 圖6說明圖5所示之記憶體裝置296之另一排列。由各種周 110050.doc 邊電路對記憶體陣列3 00的存取係在該陣列之相對侧上以 對稱方式來實施，使得每一側上之存取線及電路之密度減 小一半。因此，列解碼器分為列解碼器33〇八及33〇B，行解 碼器則分為行解碼器360A及360B。類似地，讀取/寫入電路 分為自陣列300之底部連接至位元線的讀取/寫入電路365 A 及自陣列300之頂部連接至位元線的讀取/寫入電路365B。 以此方式，讀取/寫入模組之密度基本上減小一半。圖6之 裝置亦可含有一控制器，如上文對於圖5之裝置所述。 圖7為個別感應區塊400之方塊圖，其分為稱作感應模組 380之一核心部分及一共用部分39〇。在一實施例中，將有 一用於母一位元線之獨立感應模組3 8 〇及一用於一組多個 感應模組380之共用部分390。在一實例中，一感應區塊將 含有一共用部分390及八個感應模組38〇。一組中之每一感 應模組將經由資料匯流排372而與相關共用部分進行連 通。對於另外細節，參考以引用的方式全部併入本文中之 2004年12月29日申請的美國專利申請案11/〇26,536 ,,Nonvolatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers"。 感應模組380包含判定所連接位元線中之傳導電流是高 於還是低於預定臨限位準的感應電路37〇。感應模組38〇亦 含有用以在所連接位元線上設定電壓條件的位元線鎖存器 382。例如，在位元線鎖存器382中所鎖存之預定狀態將導 致所連接位元線被拉至指定程式抑制之狀態（例如，vdd)。 共用部分390包含一處理器392、一組資料鎖存器394、及 110050.doc 組資料鎖存器394與資料匯流排320之間的"〇 針、 裔392執行計算。例如，其功能之-係判定 於所感應讀體單^中之資料且在該組#料鎖存器中 子所判定資料。該组資料鎖存器394係用以健存在讀取操 作期間由處理g 3 h ' β 9 2所“之資料位元。其亦係用以儲存在 •心乍㈣自資料匯流排KG所輪入之資料位元。所輸入 Μ位l表示意欲程式化至記憶體中之寫人資料。1/0介面 398在資料鎖存器394與資料匯流排咖之間提供介面。 +在讀取或感應期間’系統之操作係在控制不同控制閘極 電壓至所定址單元之之供應之狀態機312的控制下。隨著其 經由對應於由記憶體所支援之各種記憶體狀態之各種預定 控制閘極電壓而階躍，感應模組380將在該等電壓之一者處 跳脫且將經由匯流排372而將一輸出自感應模組38〇提供 至處理器392。在彼點處，藉由感應模組之跳脫事件的考慮 及關於自狀態機經由輸入線393而而施加之控制閘極電壓 的資訊，處理器392判定所得的記憶體狀態。其接著計算用 於記憶體狀態之二進位編碼，並將所得的資料位元儲存至 資料鎖存器394中。在核心部分之另一實施例中，位元線鎖 存器382提供雙重用途’皆作為用於鎖存感應模組38〇之輸 出的鎖存器且亦作為如上文所述之位元線鎖存器。 預期某些實施例將含有多個處理器392。在一實施例中， 每一實施例392將含有一輸出線（圖7中未描述），使得每一輸 出線被線或（wired-OR)在一起。在某些實施例中，輸出線在 連接至線或線（wired-OR line)之前被反相。該組態開啟在程 H0050.doc • 18· 1323465 式化過私何時已完成之程式驗 為接收線或之狀態機可判定正被=間的快速判定’因 達到所要位準。例…每一：程式化之所有位元何時已 用於彼相其所要位準時， 皮位X之邏輯0將被發送至線或 所有位元輸出資料〇(或 被反相）田 止程式化過程。因^ 料υ時，則狀11機知道終 所以η祕 為母—相感絲組連通， 所以狀態機需要讀取狳& 、 〇 Q- 、二、/ _人，或將邏輯添力σ至處理5| 392以積聚相關位元線之姓 处里益 D 使什狀態機僅需要讀取線或 線一次。類似地，藉由正確地 罐也選擇邏輯位準，整體狀態機 口偵測何時第一位元改變其狀態且相應地改變演算法。 而伐力式或驗也』㈤，待程式化之資料自資料匯流排320 =存於該組資料鎖存器394中。程式操作在狀態機之控制 下包含一系列施加至所定土 j„ 一 王所疋址屺憶體早疋之控制閘極的程式 化，壓脈衝。每-程式化脈衝之後有一回讀（驗證）以判定單 几是否已程式化至所要記憶體狀態。處理器说監控相對於 所要記憶體狀態之回讀記憶體狀態。當兩者一致時，處理 器222設定位元線鎖#||214，以便導致將位元線拉至指定 程式抑制之狀態。此抑制了耦合至位元線之單元的進一步 程式化，即使程式化脈衝出現在其控制閘極上亦如此。在 其他實施例中，處理器最初載入位元線鎖存器382，且感應 電路在驗證期間將其設定至一抑制值。 貧料鎖存器堆疊394含有對應於感應模組之資料鎖存器 之堆疊。在一實施例中，每一感應模組38〇存在三個資料鎖 存器。在某些實施例中（但並非所需的），將資料鎖存器實施 110050.doc •19- 為移位暫存器，使得儲存於其中之並行資料轉換為用於資 料匿流排320之串行資料，且反之亦然。在較佳實施例I 對應於m個記憶體單元之讀取/寫人區塊的所有資料鎖存器 可鏈接在-起以形成區塊移位暫存器，使得可藉由串行轉 移來輸入或輸出資料區塊。詳言之，r個讀取/寫入模組之組 經調適，使得其資料鎖存器組之每一者均將順序地將資料 ‘移位至資料匯流排中或將資料移位出資料匯流排，如同其 φ 為用於整個讀取/寫入區塊之移位暫存器之一部分一般。 圖8說明感應模組380之實例；然而，亦可❹其他㈣ 例。感應模組380包含位元線隔離電晶體512、位元線下拉 • ㈣520、位元線電壓鉗61〇、讀出匯流排轉移閘極53〇及感 : 應放Ail6GG(在此實施例中，其含有位元線鎖存11382)。應 注意’圖8中之記憶體單元職頁控制器54()係與感應模組 380相關聯但在結構上不是感應模組38〇之一部分。 通常’記憶體單元頁並行地操作n對應數目之感 # 應模組並行地操作。在—實施例中，頁控制㈣晴並行地 操作之感應模組便利地提供控制及時序訊號。 當位元線隔離電晶體512係藉由訊號BLS而被開啟時，感 '應模組则可連接至記憶體單元之位元線36。感應模組380 猎由感應放大器600來感應記憶體單元之傳導電流，且鎖存 4取、.口果作為感應節點5〇1處之數位電壓位準SEN〗且經由 閘極530而將其輸出至讀出匯流排532。 感應放大器600基本上包含第二電壓鉗62〇、預充電電路 640、鑑別器或比較電路65〇及鎖存器66〇。鐘別器電路 110050.doc -20· 1323465

含有專用電容器652。在一實施例中’將參考電壓施加至正 被讀取之記憶體單元之控制閘極。若參考電壓大於記情體 早凡之臨限電壓’則記憶體單元將接通且在其源極盘汲極 之間傳導電流。若參考電壓不大於記憶體單元之臨限電 壓，則記憶體單元將不接通且將不在其源極與汲極之間傳 導電流。在許多實施财，接通/切斷可為連續轉變，使得 記憶體單元將回應於不同控㈣極電壓而傳導列電产。 若記憶體單S接通且正傳導電流，則所傳導電流將導致節 點SEN⑶上之電壓降低，從而有效地充電或增加跨越盆他 端子處於Vdd之電容器652之電壓。點咖上之電壓在

預定錢週期期間放電至職位準，則感應放大器刚報告 記憶體單元回應於控制閘極電壓而接通。

感應模組380之一特徵為在感應期間對位元線之值定電 壓供應之併人。此係較佳地藉由位元線電壓㈣峰實施。 位元線電壓鉗610類似於與位元線36串聯之具有電晶體⑴ 的一極體鉗（diode clamp)而操作。其閘極偏壓至等於高於其 臨限電Μντ之所要位元線電遷VBL的值定電壓blc。以此 方式在程式驗證或讀取期間，其使位元線與感應節點训 隔離且設定用於位元線之恆定電壓位準，諸如所要vbl = 至〇·7伏特，通常，將位元線電壓位準設定為以下一位 準：使得其足夠低以避免長預充電時間，而足夠高以避免 接地雜訊（ground noise)及其他因素。 感應放大器600經由感應節點5〇1而感應傳導電流，且判 定傳導電流是高於還是低於預定值。感應放大器將以數位 110050.doc -21 - 形式之作為感應節點50 1處之訊號SEN2的感應結果輸出至 讀出匯流排532。 亦輸出在讀取之後基本上為訊號SEN2之反相狀態的數 位控制訊號INV以控制下拉電路520。當所感應之傳導電流 高於預定值時，INV將為HIGH且SEN2將為LOW。此結果係 藉由下拉電路520來加強》下拉電路520含有一由控制訊號 INV所控制之η電晶體522以及另一由控制訊號GRS所控制 之η電晶體550。GRS當為LOW時容許將位元線36浮動而不 管INV訊號之狀態。在程式化期間，GRS訊號變為HIGH以 容許將位元線36拉至接地且由INV所控制。當需要將位元線 浮動時，GRS訊號變為LOW。 圖10(H)-10(0)說明圖8所示之較佳感應模組之時序。關於 其他特徵而對感應模組之操作的額外描述已在以下同在申 請中的申請案中得以描述：RaiU-Adrian Cernea及Yan Li於 2002年9月24日申請的美國專利申請案序號第10/254,830號 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors"，於2004年3月25曰公告為公告申請案第 2004/0057287號；及 Raul-Adrian Cernea及 Yan Li於 2003 年 9 月17日申請的美國專利申請案序號第10/665,828號 "Non-Volatile Memory And Method with Improved Sensing" > 於2004年6月10日公告為公告申請案第2004/0109357號。該 等兩個參考申請案之全部揭示内容係以引用的方式全部併 入本文中。 在一實施例中，位元線偏壓係藉由位元線電壓補償器560 I10050.doc -22· 1323465 來供應。其自其分別以訊號INVL及INVR之形式之左鄰近者 及右鄰近者感應INV訊號，並根據圖9之偏壓表格而回應地 供應偏壓△ VBL。將偏壓供應至可切換地耦合至位元線36 之節點523。在程式化期間’訊號blS及INV皆為HIGH，而 矾號GRS為LOW。此等開啟位元線3 6存取至位元線電壓補 償器560。 圖9為列出施加至位元線作為其左鄰近者及右鄰近者之 程式抑制模式之函數之偏移電壓的偏壓表格。中心行列出 施加至處於程式化下之儲存單元之位元線作為其左鄰近者 及右鄰近者之模式之函數的偏移電壓或偏壓。通常，其處 於程式抑制模式之鄰近者愈多，偏移自相鄰位元線之浮動 閘極之耦合之擾動效應所需要的位元線偏壓就愈多。 圖10(A) -1 0(G)為說明根據本發明之第一實施例在程式操 作期間之電壓補償機制的時序圖。 將所示之電壓施加至記憶體陣列之各種字元線及位元 線’以用於處於程式化及程式抑制下之NAND串。程式操作 可分組為位元線預充電階段、程式階段及放電階段。 在位元線預充電階段中： (1) 源極選擇電晶體係藉由處於〇 V之SGS來切斷（圖 10(A)) ’而汲極選擇電晶體係藉由變高至vSg之SGD來接通 (圖10(B))，藉此容許位元線存取NAND串。 (2) 容許程式抑制之NAND串之位元線電壓上升至由VDD 所給定之預定電壓（圖10(F))。當程式抑制之NAND串之位元 線電壓上升至VDD時，程式抑制之NAND串將在汲極選擇電 110050.doc •23· 1323465 晶體上之閘極電壓SGD降低至VDD時浮動。同時，將程式 化NAND串之位元線電壓主動地下拉至Ο V(圖10(G))。 (3) 程式化NAND串之位元線電壓係以由位元線電壓補償 器560所供應之AVBL來偏壓（圖10(G))。自電壓補償器560 所輸出之ΔνΒ；ί的值取決於其鄰近者之一或兩者是否處於 程式抑制权式。 (4) 連接至NAND串列之汲極選擇電晶體之汲極字元線使 其電壓降低至VDD。此將僅浮動彼等程式抑制之NAND串 (其中，其位元線電壓可與VDD相當），因為其汲極選擇電 晶體被切斷（圖10(B)及10(F))。至於含有待程式化之記憶體 電晶體之NAND串，其汲極選擇電晶體相對於其汲極處接近 0 V的位元線電壓而將不被切斷。 (5) 未被定址之NAND串中的記憶體電晶體使其控制閘極 電壓設定為VPASS以將其完全接通（圖10(C))。由於程式抑 制之NAND串為浮動的，所以施加至未定址記憶體電晶體之 控制閘極的高VPASS及Vpgm(程式電壓）提昇了其通道及電 荷儲存元件之電壓，藉此抑制了程式化。通常相對於 Vpgm(例如，〜15-24 V)而將VPASS設定為某中間電壓（例 如，〜10 V)。 在程式階段中： (6) 將程式化電壓Vpgm施加至為程式化而選擇之記憶體 電晶體之控制閘極（圖1 0(D))。將不程式化處於程式抑制下 (意即，具有升壓式通道及電荷儲存單元）之儲存單元。將以 偏壓位元線電壓來程式化處於程式化下之儲存單元（圖 110050.doc •24· 1〇(G))，以偏移歸因於其處於程 或兩者的任何擾動。程式化儲存^抑㈣式之鄰近者之一 具有浮動通道之字元線方Μ 之—擾動係歸因於 字元線之-伽/ 相鄰儲存單元及藉由來自 元。此發生 =電屋而電容性地升廢的電荷儲存單 動⑺ ，ΝΑΝΕ^進人程式抑制模式時。此亦具有擾 壓的式化之記憶體電晶體之電荷儲存單元上之電 間的:;應其鄰近者在…一 k田的位7L線偏壓來補償其鄰近者之擾動。 在放電階段中： (7)容許各種控制線及位元線放電。 、，與感應記憶體單元相關之一潛在問題為源極線偏壓。當 亚仃地感應許多記憶體單元時，其組合電流可導致具有有 =電阻之接地迴路中的顯著電壓上升。此導致源極線偏 塗’其將導致使用臨限電壓感應之讀取操作中的誤差。 圖U說明歸因於具有有限電阻之源極線中之電流流動至 地，之源極電壓誤差的問題。讀取/寫入電路365在-記憶 體早7L頁上同時操作。讀取/寫入電路365中之每一感應模 '且3 80係！二由一位元線而輕合至一對應單元U >，感應模 '’且3 80感應5己憶體單元（例如’單叫之傳導電流h(源極·没 極電流）<*該傳導電流自感應模組經由位元線而流入記憶體 單元之汲極且在通過源極線2〇4之前流出源極而到達地 面。在一積體電路晶片中，記憶體陣列中之單元之源極全 邛連接在一起作為連接至記憶體晶片之某外部接地襯墊 (例如，Vss襯墊）之源極線2〇4的多個支路。甚至當金屬捆紮 110050.doc •2$- 1323465 係用以減小源極線之電阻時，有限電邮亦保持於記憶體單 凡之源電極與接地襯塾之間。㉟常，接地迴路電阻&為約5〇 歐姆。 對於正被並行地感應之整個記憶冑頁而言，㈣源極線 204之總電流為所有傳導電流之總和，意即，iT〇T=ii + • i2+...，+in。通常’每一記憶體單元均具有取決於程式化至其 ' 電荷儲存元件中之電荷量的傳導電流。對於記憶體單元之 φ 給定控制閘極電壓而言，小電荷將產生相當較高的傳導電 流。當有限電阻存在於記憶體單元之源電極與接地襯墊之 間時，跨越電阻之電壓降係藉由¥心〇13=丨1^01尺來給出。 例如，若4,256個位元線同時放電，每一者均具有1 μΑ之 . 電流，則源極線電壓降將等於4,000線XI μΑ/線χ5〇歐姆（〜 • 〇·2伏特）。當感應記憶體單元之臨限電壓時，此源極線偏壓 將引起0.2伏特之感應誤差。 圖12說明由源極線電壓降所導致之記憶體單元之臨限電 φ 壓位準中的誤差。供應至記憶體單元之控制閘極的臨限電 壓VT係相對於GND。然而，由記憶體單元所見之有效νΤ 為其控制閘極與源極之間的電壓差。所供應VT與有效ντ之 、 間存在大約Vdrup之差（忽略自源極1 4至源極線之電麼降的 較小影響）。當感應記憶體單元之臨限電壓時，此VdrDp或源 極線偏壓將引起（例如）0.2伏特之感應誤差。 根據本發明之一態樣，用於降低源極線偏壓之方法係藉 由具有用於多通感應之特徵及技術的讀取/寫入電路來實 現_。每一通過均有助於識別且關閉具有高於給定分界電流 110050.doc -26- 值之傳導電流的記憶體單元。通常，隨著每一通過，給定 分界電流值逐漸收斂至用於習知單通感應之斷點電流值。 以此方式’後續通過中之感應將較少受源極線偏壓影響， 因為已關閉了較高電流單元。 圖丨3說明用於四態記憶體之記憶體單元頁之實例群分佈 (Population distribution)。每一記憶體單元叢集係在一系列 彼此清楚分離之傳導電流ISD内得以程式化，例如，斷點381 為分別表示"A"與"B"記憶體狀態之兩個叢集之間的分界電 流值。在習知單通感應中，"B"記憶體狀態之必要條件將為 其具有小於斷點38 1之傳導電流》若不存在源極線偏壓，則 相對於所供應臨限電壓VT之群分佈將藉由具有實線之曲 線來描述。然而’由於源極線偏壓誤差，每一記憶體單元 在其控制閘極處之臨限電壓增加了源極線偏壓。此意謂需 要施加較高控制閘極電壓來補償偏壓。在圖13中，源極線 偏壓導致向較高表觀VT之分佈的移位（虛線）。該移位在感 應較高臨限值（較低電流）記憶體狀態時將更大，因為更多的 總陣列電流歸因於較高的所施加字元線電壓而流動。若對 於不具有源極線誤差之狀況而設計斷點381，則源極線誤差 之存在將具有使傳導電流在無傳導區域中出現之"A"狀態 之某尾端，此意謂其將高於斷點381。此將導致有些”A,，狀 態（較傳導的）被錯誤地分界為"B"狀態（較不傳導的）。 例如’當前多通感應可在兩次通過（j =丨至2)中實施。在第 通過之後，具有尚於斷點3 8 1之傳導電流之彼等記憶體單 元係藉由切斷其傳導電流來識別且移除。切斷其傳導電流 110050.doc •27· 1323465 之較佳方式係將其位元線上之其沒極電壓設定為接地。在 第二通過G=2)中，由於引起源極線偏壓之高電流狀態之移 除，具有虛線之分佈接近具有f線之一者之分因此， 使用斷點381作為分界電流值之感應將不導致將”A"狀態誤 認為"B"狀態。 〜 - 與習知單通方法相比，當前雙通方法大體上降低了將有 ' 些”A”單元錯識別為，，B”單元或更高單元之可能性。亦預期 鲁兩次以上之通過，然而將存在隨著漸增數目之通過的遞減 回報。另外，每一通過可具有相同的分界電流，或隨著每 連續通過，所使用之分界電流收斂至通常用於習知單通 感應中之斷點的電流。另外，斷點可在狀態£與A之間以及 % 在狀態B與C之間使用。 • 通常，將存在藉由對應數目之多通感應區塊400而操作之 記憶體單元頁。頁控制器54〇將控制及時序訊號供應至每一 感應模組。在一實施例中，將頁控制器54〇實施為控制電路 φ 3丨〇中之狀態機3 12之一部分。在另一實施例中，頁控制器 540為讀取/寫入電路365之一部分。頁控制器540使每一多 . 通感應區塊4〇〇經由預定數目之通過（j = 1iN)而循環，且亦 ' 為每一通過供應預定分界電流值I〇G)。亦可將分界電流值 實施為用於感應的時間週期。在最終通過之後，頁控制器 540以訊號NCO來開啟轉移閘極488以將作為感應資料之 SEN節點63 1之狀態讀取至讀出匯流排532。總之，將自所 有感應模組讀出一感應資料頁。 將關於時序圖圖14(A)-14(K)來論述在讀取/驗證操作期 110050.doc -28· 間感應模組380之額外操作及時序，其被分界為PHASE (1)-(9)。 PHASE (0):設置 感應模組380(參看圖8)係經由開啟訊號BLS而連接至位 元線36(圖14(A))。電壓鉗係以BLC來開啟（圖14(B))。預充 電電路640係以控制訊號FLT而開啟為有限電流源（圖 14(C))。 PHASE (1):受控預充電 感應放大器600係藉由重設訊號RST來初始化（圖 14(D))，其將經由電晶體658而將訊號INV拉至接地。因此， 在重設時，將INV設定為LOW。同時，p電晶體663將補充 訊號LAT拉至Vdd或HIGH(圖14(H))。 隔離閘極630係藉由η電晶體632而形成，其係由訊號LAT 所控制。因此，在重設之後，開啟隔離閘極以將感應節點 501連接至感應放大器之内部感應節點631，且訊號SEN2將 與内部感應節點63 1處之訊號SEN相同。 預充電電路640經由内部感應節點63 1及感應節點SEN2 501而預充電位元線36持續預定時間週期。此將使位元線達 到最佳電壓以用於在其中感應傳導。 預充電電路640含有由控制訊號FLT所控制之上拉p電晶 體642(”FLOAT”）。位元線將被上拉向所要位元線電壓，如 由位元線電壓鉗610所設定。上拉速率將取決於位元線中之 傳導電流。傳導電流愈小，上拉就愈快。 較早已描述到，若切斷具有高於預定值之傳導電流之彼 110050.doc -29· 1323465 等記憶體單元且消除其對源極線偏壓之影響，則會最小化 歸因於源極線偏壓之感應誤差。實施預充電電路64〇以提供 兩個功能。一功能係將位元線預充電至最佳感應電壓。另 一功能係幫助識別具有高於用於D.C.(直流）感應之預定值 之傳導電流的彼等記憶體單元，使得其可被消除對源極線 • 偏壓之影響。 . D.C.感應係藉由提供行為如同用於將預定電流供應至位 φ 元線之電流源的預充電電路來實現。控制p電晶體以2之訊 號FLT使得其"程式化"預定電流以流過預充電電路64〇。作 為一實例，FLT訊號可自具有設定為5〇〇11八之參考電流的電 • 流鏡來產生。當P電晶體642形成電流鏡之鏡射支腳 ； (mirr〇recMeg)時，其亦將具有在其中投射的相同50〇nA。 圖14(n)_14(14)說明分別連接至具有700 nA、400 nA、220 nA及40 nA之傳導電流之記憶體單元之四個實例位元線上 的電壓。當預充電電路640為具有（例如）5〇〇 nA之極限之電 • 流源時，具有超過500 nA之傳導電流的記憶體單元將使位 7L線上之電荷耗盡得快於其可積聚的速度。因此，對於具 有傳導電流700 nA之位元線而言，其電壓或内部感應節點 . 631處之訊號SEN將保持接近於〇 v(諸如〇1伏特；參看圖 14(11))。另一方面，若記憶體單元之傳導電流低於5〇〇打八， 則預充電電路640將開始給位元線充電，且其電壓將開始向 所钳制之位元線電壓（例如，由電壓鉗61〇設定之〇.5 v)上升 (圖14(12)-14(14))。相應地，内部感應節點631將保持接近 於〇 v或上拉至Vdd(圖14(G))。通常，傳導電流愈小，位元 110050.doc 1323465 線電壓將充電至所鉗制之位元線電壓的速度就愈快。因 此，藉由在受控預充電階段之後檢查位元線上之電壓，有 可能識別所連接之記憶體單元是否具有高於或低於預定位 準之傳導電流。 PHASE (2) : D.C·鎖存及自後續選通移除高電流單元 在受控預充電階段之後，開始初始D.C.高電流感應階 段，其中訊號SEN係藉由鑑別器電路650來感應。該感應識 別具有高於預定位準之傳導電流之彼等記憶體單元。鑑別 器電路650含’有串聯之兩個p電晶體654及656，其用作暫存 訊號INV之節點65 7之上拉。p電晶體654係藉由變為LOW之 讀取選通訊號STB來開啟，且p電晶體656係藉由内部感應 節點63 1處變為LOW之SEN訊號來開啟。高電流記憶體單元 將具有接近於〇 V之訊號SEN或具有至少不能使其位元線預 充電得足夠高以切斷P電晶體656之訊號SEN。例如，若將 弱上拉限於500 nA之電流，則其將不能上拉具有700 nA之 傳導電流之單元（圖14(G1))。當STB選通LOW以鎖存時，將 節點65 7處之INV上拉至Vdd。此將設定具有INV HIGH及LAT LOW之鎖存器電路660(圖14(H1))。 當INV為HIGH且LAT為LOW時，將隔離閘極630去能，且 將感應節點48 1與内部感應節點63 1阻斷。同時，藉由下拉 電路520而將位元線拉至接地（圖8及14(11))。此將有效地切 斷位元線中之任何傳導電流，從而消除了其對源極線偏壓 之影響。 因此，在感應模組3 8 0之一較佳實施例中，使用有限電流 110050.doc 31 1323465 源預充電電路。此提供額外或替代方式（D.C感應）以識別栽 運向電流之位元線且以將其切斷以最小化後續感應中之源 極線偏壓誤差。 在另一實施例中，預充電電路未經特定組態以幫助識別 高電流位元線但經最佳化以在可用於記憶體系統之最大電 流之容差内盡可能快地上拉且預充電位元線。 PHASE (3):恢復/預充電 在感應先前尚未下拉之位元線中的傳導電流之前，藉由 變為LOW之訊號FLT來啟動預充電電路以將内部感應節點 631預充電至Vdd(圖14(C)及圖14(12)-14(14))且預充電可歸 因於相鄰位元線上之電壓降低而已被部分地向下耦合的位 元線。 PHASE (4):第一 A.C.感應 在一實施例中，A.C·(交流或暫態）感應係藉由判定浮動内 部感應卽點6 3 1處之電壓降來執行。此係藉由使用耗合至内 部感應卽點63 1之電容器Csa 652的鑑別器或比較電路65〇且 考慮傳導電流給其充電（降低節點SEN上之電壓）之速率來 實現。在積體電路環境中’電容器65 2通常係以電晶體來實 施；然而，其他實施例亦係合適的。電容器652具有預定電 容，例如，30 fF，其可經選擇以用於最佳電流判定。通常 在100-1000 nA範圍内之分界電流值可藉由充電週期之適 當調整來設定。 鑑別器電路650感應内部感應節點63 1中之訊號SEN。在 每一感應之前’内部感應節點63 1處之訊號SEN係藉由預充 110050.doc -32- 1323465 電電路640而上拉至Vdd。此將最初將跨越電容器652之電壓 設定為零。 當感應放大器600準備感應時，藉由變為HIGH之FLT而將 預充電電路640去能（圖14(C))。第一感應週期T1係以選通訊 號STB之確定而結束。在感應週期内，由導電記憶體單元 所誘發之傳導電流將給電容器充電。隨著電容器652係經由 位元線中之傳導電流之耗盡動作而充電，SEN處之電壓將 自Vdd而降低。圖14(G)(參看曲線G2-G4)說明對應於分別連 接至具有400 nA、220 nA及40 nA之傳導電流之記憶體單元 之剩餘三個實例位元線的SEN訊號，降低對於具有較高傳 導電流之記憶體單元而言更加迅速。 PHASE (5):第一A.C·鎖存及較高電流單元自後續感應之移除 在第一預定感應週期之末端，視位元線中之傳導電流而 定，SEN將降低至某電壓（參看圖14G之曲線G2-G4)。作為 一實例，將此第一階段中之分界電流設定為300 nA。電容 器CSA 652、感應週期T1及p電晶體656之臨限電壓使得對應 於高於分界電流（例如，300 nA)之傳導電流的訊號SEN將降 低得足夠低以接通鑑別器電路650中之電晶體656。當鎖存 訊號STB選通LOW時，輸出訊號INV將被拉為HIGH，且將 藉由鎖存器660來鎖存（圖14(E)及圖14(H)(曲線H2))。另一 方面，對應於低於分界電流之傳導電流之訊號SEN將產生 不能夠接通電晶體6 5 6之訊號S EN。在此狀況下，鎖存器660 將保持不變，在該狀況下，LAT保持HIGH(圖14(H3)及 14(H4))。因此，可見到，鑑別器電路650相對於由感應週 U0050.doc -33- 1323465 期所設定之參考電流而有效地判定位元線中之傳導電流之 量值。 感應放大器600亦含有第二電壓鉗620，其目的係維持電 曰曰體612之没極之電壓足夠高，以使位元線電壓鉗61 〇適當 地起作用。如較早所述，位元線電壓钳61〇將位元線電壓甜 制至預定值VBL，例如’ 0.5 V。此將要求將電晶體612之閘 極電壓BLC設定為vBL+VT(其中VT為電晶體612之臨限電 壓）’且要求連接至感應節點5 0 1之及極大於源極，意即， 訊號SEN2>VBL。詳言之，給定電壓鉗61 〇及62〇之組態，SEN2 應不向於LAT-VT或BLX_VT中之較小者，且SEN應不是較低 的。在感應期間，隔離閘極630處於通過模式。然而，在感 應期間’内部感應節點631處之訊號SEN具有自vdd降低之電 壓。第二電壓鉗620防止SEN降低至低於LAT-VT或 BLX-VT，無論哪一個較低。此係藉由訊號BLX所控制之n 電晶體612來實現，其中Blx仝vBL+VT(圖14(F))。因此，經 由電壓鉗610及620之動作，位元線電壓Vbl在感應期間保持 千亙定，例如，〜0.5 v。 使用專用電容器652取代位元線電容之傳統使用來量測 電流在右干方面係有利的。第一，其容許位元線上之恆定 電壓源’藉此避免位元線對位元線串擾。第二，專用電容 器652容許選擇最佳用於感應之電容。例如，與約2pF之位 元線電今相比’其可具有約3〇 fp之電容。較小電容可增加 感應速度，因為其充電更快。最後，與使用位元線之電容 的先前技術方法相比，相對於專用電容之感應容許感應電 110050.doc -34- 1323465 路獨立於記憶體架構或尺寸 ，電流判定係藉由與參考電流之比較來

制。在發明者Raul-Adrian Cernea於2004年12月16曰申請之 標題為"Improved Memory Sensing Circuit And Meth〇d F〇r 在另一實施例中，電流 實現’該參考電流可藉由 供。此可以th龄啻洁水杳 L〇w Voltage 〇Peration"的美國專利申請案第 ll/〇l5，199號 ； 中找到經調適成用於低電壓操作之上述感應放大器之變 . 化’該申請案係以引用的方式全部併入本文中。 通帛，將存在藉由對應數目之多通感應模組38〇(圖8)而操 作之一記憶體單元頁。對於具有高於第一分界電流位準之 φ 傳導電流的彼等記憶體單元而言，其LAT訊號將被鎖存為 LOW(INV被鎖存為HIGH)。此又啟動位元線下拉電路52〇以 將對應位元線拉至接地，藉此切斷其電流。 PHASE (6):恢復/預充電 在諸如先前尚未下拉之位元線3 6之位元線中之傳導電流 的下一感應之前，預充電電流係藉由訊號FLT來啟動，以將 内部感應節點631預充電至Vdd(圖14(C)(6)及圖14(13)(6)-14(14)(6))。 PHASE (7):第二感應 110050.doc -35- 當感應放大器600準備感應時，藉由變為HIGH之FLT而將 預充電電路642去能（圖14(C))。第二感應週期T2係藉由選通 訊號STB之確定來設定。在感應週期期間，傳導電流（若存 在）將給電容器充電。隨著電容器652經由位元線36中之傳 導電流之耗盡動作而充電，SEN將自Vdd而降低。 根據前文之實例，具有高於300 nA之傳導電流之記憶體 單元已經得以識別且在較早階段中關閉。圖14(G)(曲線G3 及G4)分別說明對應於分別連接至具有220 nA及40 nA之傳 導電流之記憶體單元之兩個實例位元線的SEN訊號。 PHASE (8):用於讀出之第二鎖存 在第二預定感應週期T2之末端，視位元線36中之傳導電 流而定，SEN將降低至某電壓（參看圖14(G)(曲線G3及 G4))。作為一實例，將此第二階段中之分界電流設定為1 〇〇 nA。在此狀況下，具有傳導電流220 nA之記憶體單元將使 其INV鎖存為HIGH(圖14(H))且使其位元線隨後拉至接地 (圖14(13))。另一方面，具有傳導電流40 nA之記憶體單元 將不對鎖存器之狀態產生影響，其係以LAT HIGH來預設。 PHASE (9):讀出至匯流排 最後，在讀出階段中，轉移閘極488處之控制訊號NCO容 許將鎖存訊號SEN2讀出至讀出匯流排499(圖14(J)及 14(K))。 自圖14(11)-14(14)可看出，位元線電壓在每一感應週期期 間保持恒定。因此，自較早之論述，消除了電容性位元線 對位元線耦合。 110050.doc •36· 1323465 上文所述之感應模組3 8 0為感應係以三次通過來執行之 一實施例，前兩次通過經實施以識別且關閉較高電流記憶 體單元。隨著較高電流對源極線偏壓之影響的消除，最終 通過能夠更準確地感應具有較低範圍傳導電流之單元。 在其他實施例中，感應操作係以D.C.與AC.通過之不同 組合來實施，某些感應操作僅使用兩次或兩次以上之通 過、或僅一次通過。對於不同通過而言，所使用之分界電 流值可每一次相同或向最終通過中所使用之分界電流逐漸 收斂。 圖15為描述用於程式化非揮發性記憶體之方法之一實施 例的流程圖。在一實施例中，將記憶體單元在程式化之前 擦除（以區塊或其他單位）。在圖15之步驟7〇〇卡，藉由控制 器來發出"資料載入"指令，且藉由控制電路3 1〇來接收輸 入。在步驟702中，將指定頁位址之位址資料自控制器或主 機而輸入至解碼器314。在步驟7〇4中，將用於定址頁之程 式貝料頁輸入至資料緩衝器以用於程式化。將彼資料鎖存 於適當鎖存器組中。在步驟7〇6中，藉由控制器而將"程式" 指令發出至狀態機312。 由於藉由"程式"指令而觸發，所以將使用施加至適當字 疋線之圖1 6之階躍式脈衝而將步驟7〇4中所鎖存之資料程 式化至由狀態機312所控制的所選記憶體單元中。在步驟 谓中，將程式電SVpgm初始化為起始脈衝（例如，心）， 且將由狀機3 12所維持之程式計數器？(：初始化為〇。在步 驟710中，將第_Vpgm脈衝施力口至所選字元線。若邏輯τ I10050.doc •37- 丄 W465 儲存於指*對應記憶體單元應被程式化之特定資料鎖存时 中’則將對應位元線接地。另—方面，若邏輯"儲存2 不對應記憶體單元應保持於其電流資料狀態之特定鎖存器: 中’則將對應位元線連接至Vdd以抑制程式化。 益 在步驟712中，㉟證所選記憶體單元之狀態。若價測到所 選單元之目標臨限電壓已達到適當位準，則將儲存於對應 資料鎖存器中之資料改變為邏輯，，卜若偵測到臨限電壓：

未達到適當位準，則不改變儲存於對應資料鎖存器中之資 料以此方式，不需要程式化具有儲存於對應資料鎖存器 中之邏輯"1"的位元線。當所有資料鎖存器正料邏輯"卜 時’狀態機（經由上文所述之線或型機制）知道已程式化了所

有所選單元。在步驟714中，檢查所有資料鎖存器是否正儲 存邏輯”「。若如此’則程式化過程係完全的且成功的，因 為所有所選記憶體單元得以程式化且驗證。在步驟716中報 ‘TASS”之狀態。 在步驟714中，若判定並非所冑資料暫存器正储存邏輯 "1”，則程式化過程繼續。在步驟718中，對照程式極限值 PCMAX來檢查程式計數器pcN程式極限值之一實例為“，· 然而，亦可使用其他數目。若程式計數器pc不小於2〇，則 耘式過程已失效且在步驟72〇中報告"FAIL，，之狀態。若程式 计數器PC小於20，則Vpgm位準增加了階躍大小（step size)’且在步驟722中遞增程式計數器pc。在步驟Μ]之後， 該過程返回至步驟710以施加下一 Vpgm脈衝。 在成功程式過程之末端，如適當的，記憶體單元之臨限 110050.doc -38- 丄奶465 電壓應在用於所程式化記憶體單元之一或多個臨限電壓分 佈内或在用於所擦除記憶體單元之一臨限電壓分佈内二刀 17。兒明虽每一記憶體單元儲存兩個資料位元時用於吒憔體 單元陣列之臨限電壓分佈。圖17展示用於所擦除記憶體單 凡之第一臨限電壓分佈Εβ亦描述用於所程式化記憶體單元 之三個臨限電壓分佈A、B及c。在一實施例中，丘分佈中之 臨限電壓為負，且A、：6及（：分佈中之臨限電壓為正。之

圖17之每一不同臨限電壓範圍對應於資料位元組之預定 值。程式化至記憶體單元内之資料與單元之臨限電壓位= 之間的特；t關係取決於詩單元之資料編碼機制。例如， 2〇〇3年6月13日中請之美國專利第6,222,762號及美國專利 申請案第_，244號” Tracking娜〜A （其均係以引用心式全部併入本文中）描述了用於 夕態快閃§己憶體單元之各種資料編碼機制。在一實施例 中，資料值係使用格雷石馬指派而指派至臨限電壓範圍= 得若浮動閘極之臨限電壓錯誤地移位至其鄰近物理狀態， 則僅將影響-位元。—實例將”u ”指派至臨限電壓範圍 E(狀態E) ’將"1〇"指派至臨限電壓範圍A(狀態A)，將”〇〇” 指派至臨限電麼範圍B(狀態B)，且將嘗指派至臨限電 範圍C(狀態C)。然而’在其他實施例中，不使用格雷碼。 儘管圖17展示四個狀態’但是本發明亦可用於包括含有多 於或少於四個狀態之結構的其他多態結構。 圖17亦展示用於自記憶體單元讀取㈣之三個讀取參考 包壓Vra、Vrb及Vix。藉由測試給定記憶體單元之臨限電髮 110050.doc •39- 1323465 是高於還是低於Vra、Vrb及v_ ^统可判定記憶體單元處 於何種狀態。圖17亦展示三個驗證參考電虔wa、_

We。當將記憶體單元程式化至狀態辦，“將測試彼等 記，體Μ是否具有大於或等於Vva之臨限電壓。當將記憶 體單元程式化至狀態科，线將測試記憶體單元是否且有 大於或等於Vvb之臨限電壓。當㉟記憶體單元程《化至狀離 c時，系統將狀記憶體單元是否具有大於或等於vvc之臨 限電壓。

在-稱為全序列程式化之實施财，可將記憶體單元自 擦除狀態E直接程式化至任何程式化狀態A、b或c。例如， 可首先擦除待程式化之記憶體單元群，使得該群中之所有 記憶體單元處於擦除狀態E。圖15所述之過程（使用圖⑹斤 述之控制閘極電壓序列）將接著用以將記憶體單元直接程 式化至狀態A、B或C。#某些t己憶體單元正自狀態“程式 化至狀態A時，其他記憶體單元正自狀態E而程式化至狀態 B及/或自狀態E而程式化至狀態c。當在WLn上自狀態£而程 式化至狀態C時，耦合下之相鄰浮動閘極之量為最 大值，因為在WLn下之浮動閘極上之電壓改變係大的。當 自狀態E而程式化至狀態b時，耦合至相鄰浮動閘極之量減 小但仍顯著。當自狀態E而程式化至狀態人時，耦合量更進 一步減小。因此，隨後讀取WLn_i之每一狀態所需要之校 正量將視WLn上相鄰單元之狀態而改變。 圖1 8說明程式化儲存用於兩個不同頁之資料之多態記憶 肢單元之雙通技術的貫例：下頁（l〇wer page)及上頁（upper 110050.doc •40· 1323465

Page)。描述了四個狀態：狀態E(ll)、狀態A( i 0)、狀態B⑽) 及狀態C(01)。對於狀而言，兩頁均儲存τ。對於狀態 八而言’下頁儲存”0”且上頁儲存，T。對於狀gB而言，兩 ,頁,均儲存T。對於狀態c而言，下頁儲存” Γ，且上頁儲存 :"。應注意’儘管已將特定位元樣式指派至每一狀態，但 是亦可指派不同位元樣式。在第一程式化通過中，單元之 限電壓位準係根據待程式化為下邏輯頁之位元來設定。 右彼位7L為邏輯"1" ’則不改變臨限電壓，因為其由於較早 已被擦除而處於適當狀態。然而’若待程式化之位元為邏 輯”〇”，則將單元之臨限位準增加以便為狀態A，如箭頭73Q 所示。其推斷第一程式化通過。

在第二程式化通過中’單元之臨限電壓位準係根據正被 程式化為上邏輯頁之位元來設m邏輯頁位元將儲存 邏輯”1"，則不發生程式化，因為單元視下頁位元之程式化 而處於狀態E或A中之一者，其皆載運"1"之上頁位元。若上 頁位兀將為邏輯’則移位臨限電壓。若第一通過導致單 元保持於擦除狀態E，則在第二階段中，將單元程式化，使 得將臨限電壓增加以便在狀態(：内，如箭頭734所述。若由 於第一程式化通過而已將單元程式化至狀態八，則將記憶體 單元在第一通過中進一步程式化，使得將臨限電壓增加以 便在狀態B内，如箭頭732所述。第二通過之結果係將單元 程式化至經指定以儲存用於上頁之邏輯"〇"之狀態而不改 變用於下頁之資料。在圖17與圖18兩者中，耦合至相鄰字 元線下之浮動閘極之量取決於最終狀態。 110050.doc

A -41 · 1323465 在一實施例中，若寫入足夠的資料以填滿整個頁，則可 設置系統以執行全序列寫入。若對於全頁寫入不足夠的資 料’則程式化過程可程式化以所接收之資料而程式化的下 頁。當接收到後續資料時，系統將接著程式化上頁。在再 一實施例中，系統可以程式化下頁之模式而開始寫入，且 若隨後接收到足夠的資料以填滿整個（或大部分）字元線之 記憶體單元，則系統可轉換為全序列程式化模式。在發明 者 Sergy Anatolievich Gorobets及 Yan Li於 2004年 12 月 14 日 申請之標題為"Pipelined Programming of Non-Volatile

Memories Using Early Data"之美國專利中請案序號第u/ 〇 1 3，1 2 5號中揭示了此實施例之更多細節，該申請案係以引 用的方式全部併入本文中。 圖19A-C揭示用於程式化非揮發性記憶體之另一過程，對 於任何特定記憶體單元而言，藉由在寫入至用於先前頁之 相鄰δ己憶體單元之後相對於特定頁而寫入至彼特定記憶體 單元，忒過程減小浮動閘極對浮動閘極輕合。在由圖1 所教不之過程之實施例之一實例中，非揮發性記憶體單元 每圮憶體單元儲存兩個資料位元，從而使用四個資料狀 態。例如，假設狀態Ε為擦除狀態，且狀態a、B&c為程式 化狀態。狀態E儲存資料11。狀態a儲存資料〇1。狀態b儲 存資料10。狀態C儲存資料0(^此為非格雷編碼之實例，因 為兩個位元均在相鄰狀態八與3之間改變。亦可使用至物理 貝料狀態之資料的其他編碼。每一記憶體單元儲存兩個資 料頁。為了達成參考㈣，該等資料頁將被稱為上頁及下 110050.doc •42· 1323465

頁；然而’其可被給定其他標記。參考圖19之過程之狀態A， 上頁儲存位元0且下頁儲存位元1。參考狀態B，上頁儲存位 元1且下頁儲存位元〇。參考狀態C，兩頁皆儲存位元資料〇。 圖19之程式化過程為兩步過程。在第一步驟中，程式化下 頁。若下頁將保持資料1，則記憶體單元狀態保持於狀態E。 若資料將程式化至〇 ’則記憶體單元之電壓臨限值上升，使 得記憶體單元程式化至狀態B，。圖i 9A因此展示自狀態£至 狀態B’之記憶體單元之程式化。圖19A所述之狀態B,為臨時 狀態B ;因此，將驗證點描述為vvb'，其低於Vvb。

在一實施例中，在記憶體單元自狀態程式化至狀態B, 之後，其在NAND串中之鄰近記憶體單元（臀匕+”將接著相 對於其下頁而程式化。例如，返回參看圖2 ,在程式化用於 記憶體單元106之下頁之後，將程式化用於記憶體單元1〇4 之下頁。在程式化記憶體單元1 〇4之後，若記憶體單元【〇4 具有自狀態E而上升至狀態Βι之臨限電壓，則浮動閘極對浮 動閘極耦合效應將上升記憶體單元1〇6之表觀臨限電壓。此 將具有將用於狀態B，之臨限電壓分佈加寬至描述為圖i9B 之臨限電壓分佈750之臨限電壓分佈的效應。臨限電壓分佈 之此表觀加寬在程式化上頁時將得以續正。 圖19C描述程式化上頁之過程。若記憶體單元處於擦除狀 態E且上頁將保持於1 ’則記憶體單元將保持於狀態E。若記 憶體單元處於狀態E且其上頁資料將程式化至〇，則記憶體 早元之臨限電虔將上升，使得記憶體 憶體單元係在中間臨限電壓分佈750 單元處於狀態A。若記 中且上頁資料將保持 110050.doc •43- 丄323465 則記憶體單元將程式化至最終狀細。若 係在中間臨限電壓分佈75G中且其上頁資料將^早元 則記憶體單元之臨限電虔將上升，使得記 乂料〇， :,由圖19A_C所述之過程減小浮動閉極對浮二極:: 之效應，因為僅㈣記㈣單元之上頁程式 t 憶體單元之表觀臨限電壓具有影響。交替狀態㈣

例係當上頁資料為1時自分佈75〇移動至狀態c、且當上百： 料為0時移動至狀態B。 田貝貝 儘管圖1 9A-C提供關於四個資料狀態及兩個資料頁之总 例，但是由圖19A-C所教示之概念可應用於具有多於或少二 四個狀態及不同於兩頁之其他實施例。 一圖20A-F描述根據用於由圖17、18及19所述之方法之各種 貫施例之各種表格，其描述程之順序。如上文所述， 每-區塊均含有—組形成行之位元線及—組形成列之字元 、.泉在貫施例中，位元線分為奇數位元線及偶數位元線。 將/0共用字儿線且連接至奇數位元線之記憶體單元同時程 式化，而將沿共用字元線且連接至偶數位元線之記憶體單 70在另一時間程式化（”奇數/偶數程式化”）。在另一實施例 中，將δ己憶體單元沿用於區塊中之所有位元線之字元線而 程式化（"所有位元線程式化^在其他實施例中，可將位元 線或區塊分割為其他分組（例如’左邊及右邊、兩個以上分 組等）。 圖20Α為描述用於沿用於所有位元線程式化之位元線而 程式化記憶體單元之順序的表格。在該實施例中，具有四 H0050.doc -44- 1323465 個字元線之區塊含有四頁（頁〇_3)。首先寫入頁〇，接著寫入 頁1 ’接著寫入頁2，且接著寫入頁3。頁0中之資料含有由 連接至字元線WLO之所有記憶體單元所儲存的資料。頁1中 之資料含有由連接至字元線WL1之記憶體單元所儲存的資 料°頁2中之資料含有由連接至WL2之記憶體單元所儲存的 資料。頁3中之資料含有由連接至字元線WL3之記憶體單元

所儲存的資料。圖20A之實施例假設全序列程式化，如上文 關於圖17所述。 在全序列程式化之另一實施例中，可首先將資料寫入至 偶數位70線且接著寫入至奇數位元線。圖2〇B描述當使用上 文關於圖17所述之全序列程式化方法時程式化偶數及奇數 位元線之順序。在該實施财，具有四個字元線之區塊含 有，個資料頁。連接至字元線WL〇之偶數位元線上的記憶 體單元儲存用於頁〇之資料。連接至字元線wlq之奇數位元 線上的記憶體單元儲存用於頁匕資料。連接至字元線和 =偶數位元線上的記憶體單元料用於12之資料。連接至 字元線WL1之奇數位d的記憶體單元儲存用於頁3之 資料。連接至字元線WL2之值叙> -& 之偶數位7L線上的記憶體單元儲 存用於頁4之資料。連接至丰 接主子凡線WL2之奇數位元線上的記 憶體早元储存用於頁5之資斜。、奎拉=^ 您貝枓連接至字元線WL3之偶數位 元線上的記憶體單元儲存用 只0之貧枓。連接至字元線 W L 3之奇數位元線上的記情和留-灿a ^體早70儲存用於頁7之資料。資 料係根據自頁0至頁7之百骑级、，4 、 、 之頁就碼以數字順序來程式化。 圖20C之表格描述根據用 、轨仃所有位元線程式化之記 110050.doc •45· 憶體陣列之圖18之兩階段程式化過程而程式化的順序。將 具有四個字元線之區塊描述為含有八頁。對於連接至字元 線WLO之記憶體單元而言，資料之下頁形成頁〇且上頁資料 形成頁1。對於連接至字元線WL1之記憶體單元而言，資料 之下頁形成頁2且上頁資料形成頁3。對於連接至字元線 WL2之記憶體單元而言，資料之下頁形成頁4且上頁資料形 成頁5。對於連接至字元線WL3之記憶體單元而言，資料之 下頁形成頁6且上頁資料形成頁7。資料係根據自頁〇至頁7 之頁號碼以數字順序來程式化。 圖20D提供描述程式化用於執行奇數/偶數程式化之記憶 體架構之圖1 8之兩階段程式化過程的順序之表格。具有四 個字元線之區塊含有16頁，其中該等頁係根據自頁〇至頁15 之頁號碼以數字順序來程式化。對於連接至字元線WLO之 偶數位元線上的記憶體單元而言，資料之下頁形成頁0且上 頁資料形成頁2。對於連接至字元線WLO之奇數位元線上的 記憶體單元而言，資料之下頁形成頁1且資料之上頁形成頁 3。對於連接至字元線WL 1之偶數位元線上的記憶體單元而 吕’下頁形成頁4且上頁形成頁6。對於連接至字元線wl 1 之奇數位元線上的記憶體單元而言，下頁形成頁5且上頁形 成頁7。對於連接至字元線WL2之偶數位元線上的記憶體單 元而5 ’下頁形成頁8且上頁形成頁10。對於連接至字元線 WL2之奇數位元線上的記憶體單元而言，下頁形成頁9且上 頁形成頁U。對於連接至字元線WL3之偶數位元線上的記 憶體單元而言，下頁形成頁12且上頁形成頁14。對於連接 U0050.doc • 46· 1323465 至字元線WL3之奇數位元線上的記憶體單元而言，下頁形 成頁13且上頁形成頁15。或者，如圖2〇E中，偶數位元線之 每一字元線下的下頁與上頁均在程式化用於該相同字元線 之奇數位元線之兩頁之前得以程式化。 圖20F及20G描述用於利用圖〗9A_C之程式化方法來程式 化記憶體單元之順序。圖2〇1?關於執行所有位元線程式化之 • 架構。對於連接至字元線WLO之記憶體單元而言，下頁形 φ 成頁〇且上頁形成頁2。對於連接至字元線WL1之記憶體單 元而言，下頁形成頁1且上頁形成頁4。對於連接至字元線 WL2之§己憶體單元而言，下頁形成頁3且上頁形成頁對 • · 於連接至字疋線评1^3之記憶體單元而言，下頁形成頁5且上 ' : 頁形成頁7。記憶體單元係根據自頁〇至頁7之頁號碼以數字 順序來程式化。 * - 圖20G之表格關於執行奇數/偶數程式化之架構。對於連 接至字元線WLO之偶數位元線上的記憶體單元而言，下頁 • 形成頁〇且上頁形成頁4。對於連接至字元線WLO之奇數位 π線上的記憶體單元而言，下頁形成頁丨且上頁形成頁5。 對於連接至子元線WL丨之偶數位元線上的記憶體單元而 . 言，下頁形成頁2且上頁形成頁8。對於連接至字元線wu 之奇數位元線上的記憶體單元而言，下頁形成頁3且上頁形 成頁9。對於連接至字元線w L 2之偶數位元線上的記憶體單 疋而言，下頁形成頁6且上頁形成頁12。對於連接至字元線 WL2之奇數位元線上的記憶體單元而言，下頁形成頁7且上 頁形成頁13。對於連接至字元線WL3之偶數位元線上的記 110050.doc

•47- 1323465 憶體單元而言’下頁形成頁10且上頁形成頁14。對於連接 至字元線WL3之奇數位元線上的記憶體單元而言，下頁形 成頁Π且上頁形成頁15。記憶體單元係根據自頁〇至頁15之 頁號碼以數字順序來程式化。最後，具有偶數位元線與奇 數位元線兩者之每一架構均可以實體上一起定位於（例如） . 晶片之左側的所有偶數位元線及一起定位於（例如）晶片之 右側的所有奇數位元線來實施。

$ 應注意’在圖20A-G之實施例中，記憶體單元係沿NAND 串自源極側至汲極側而程式化。又，該等表格僅描述具有 四個字元線之實施例。表格内所述之各種方法可應用於具 、有多於或少於四個字元線之系統。可在美國專利第 • 6,522,580號及第6,643，188號中找到使用奇數/偶數程式化 _ 之架構的實例；兩個專利均係以引用的方式全部併入本文 中。可在以下以引用的方式全部併入之美國專利文件中找 到關於使用所有位元線程式化之架構的更多資訊：美國專 φ 利申凊案公告US 2004/0057283 ;美國專利申請案公告us 2004/006003 1 ;美國專利申請案公告us 2004/0057285 ;美 國專利申請案公告US 2004/0057287 ;美國專利申請案公告 . US 2004/0057318 ;美國專利第6,771，536號；美國專利第 6,781，877號。 通常’ 一起程式化所有位元線之架構將自所有位元線一 起讀取資料。類似地，獨立地程式化奇數及偶數位元線之 架構將通常獨立地讀取奇數及偶數位元線。然而，該等限 制並非必需的。本文所述之用於讀取資料之技術可用於所 110050.doc •48· 1323465 有位元線程式化或奇數/偶數位元線程式化。

〃圓21為描述用於自非揮發性記憶體單元讀取資料之 =例的机程圖。上文關於感應模組之論述論述了如何自特 定位元線讀取資料。圖21提供以系統級之讀取過程。在牛 驟_中，回應於對讀取資料之請求（步驟798)，為特定頁^ 订讀取操作。在—實施例中，當程式化用於頁之資料時， 系統亦將產生誤差校正·cc)且以該資料頁來寫入彼等 E:C。ECC技術在此項技術中為吾人熟知"斤使用之π。過 私可含有此項技術中已知之任何適當的ecc過程。备自頁 讀取資料時’咖將用以判定在資料中是否存在任二誤差 (步驟802)。可在控制器上、在狀態機上或在系統中之其他 位置執行ECC過程。若在資料中不存在誤差，則在步驟_ 處將資料報告至使用者。例如，將經由資料1/〇線32〇而將 貢料傳達至控制器或主機。若在步驟8()2處發現誤差，則判 定該誤差是否為可校正的（步驟8〇6)。該誤差可歸因於浮動 閘極對浮動閘極耗合效應或可能歸因於其他物理機制。各 種ECC方法具有校正一組資料中預定數目之誤差的能力。 若ECC過程可校正資料，則Ecc過程係用以在步驟8〇8中校 正彼資料，且在步驟81〇中將經校正之資料報告至使用者。 右資·料不可藉由ECC過程來校正，則在步驟82〇中執行資料 恢復過程。在某些實施例中，將在步驟82〇之後執行Ecc過 程。下文描述關於資料恢復過程之更多細節。在恢復資料 之後，在步驟822處報告該資料。應注意，圖21之過程可用 於使用所有位元線程式化或奇數/偶數位元線程式化之資 110050.doc -49- 料。 圖22為描述用於為頁執行讀取操作（參看圖以之步驟8〇〇) 之過程之一實施例的流程圖。可為包括區塊之所有位元 線、僅區塊之奇數位元線、僅區塊之偶數位元線或區塊之 其他位元線子組的頁執行圖22之過程。在步驟84〇中，將讀 ‘取參考電壓Vra施加至與頁相關聯之適當字元線。在步驟 .842中，感應與頁相關聯之位元線以判定所定址記憶體單元 • 是否基於Vra至其控制閘極之施加而傳導。傳導之位元線指 不記憶體單元接通；因此，彼等記憶體單元之臨限電壓低 於vra(例如，處於狀態E)。在步驟844中，將用於位元線之 、感應之結果儲存於用於彼等位元線之適當鎖存器中。在步 ： 驟846中，將讀取參考電壓Vrb施加至與正被讀取之頁相關 t 聯之字元線。在步驟848中，如上文所述而感應位元線。在 ^驟850中，將結果儲存於用於位元線之適當鎖存器中。在 步驟852中，將讀取參考電壓Vrc施加至與頁相關聯之字元 _ 線。在步驟854中，如上文所述，感應位元線以判定哪些記 憶體單元傳導。在步驟856中，將來自感應步驟之結果儲存 於用於位元線之適當鎖存器中。在步驟858中，判定用於每 一位7L線之資料值。例如，若記憶體單元在Vra處傳導，則 記憶體單元處於狀態E。若記憶體單元在Vrb及Vrc處傳導而 不在Vra處傳導，則記憶體單元處於狀態A。若記憶體單元 在Vrc處傳導而不在Vra及Vrb處傳導，則記憶體單元處於狀 態B。若記憶體單元在Vra、Vrb或Vrc處不傳導，則記憶體 單兀處於狀態c。在一實施例中，資料值係藉由處理器392 U0050.doc 丄323465 來判定。在步驟860中，處理器392將在用於每一位元線之 適當鎖存器中儲存所判定f料值。在其他實施例中，感應 各種位準（Vra、Vrb及Vre)可以不同順序而發生。 圖23含有描述用於恢復資料（步驟820)之過程之一實施例 的流程圖。資料可含有歸因於浮動閘極對浮動閘極耦合效 之誤差圖23之過程試圖讀取資料同時補償浮動閘極對 浮動閘極耗合效應。該補償含有查看鄰近字元線且判定鄰 近字元線之過去的程式化如何產生了浮動閘極對浮動閘極 耦合效應。例如，當讀取字元線WLn上之資料時，該過程 亦將讀取字元線WLn+i之資料。若字元線界以+丨上之資料 已干擾WLn上之資料，則讀取過程將補償彼干擾。通常， 此處所提議之方法使用對讀取參考電壓之不同偏移（例 如，〇V、（M v、0.2 v、〇3 v)作為鄰近字元線上之記憶體 單元之狀態之函數。 圖23所述之過程應用於上文關於圖17所述之全序列程式 化，其中一邏輯頁之兩個位元儲存於每一單元中且將被一 起璜出且報告出。若鄰近字元線上之記憶體單元處於狀態 E，則將不存在浮動閘極對浮動閘極耦合效應。若鄰近字元 線上之記憶體單元處於狀態A，則將存在小耦合效應。若鄰 近字元線上之記憶體單元處於狀態B，則將存在中等浮動閘 極對浮動閘極耦合效應。若鄰近字元線上之記憶體單元處 於狀態C ’則將存在較大浮動閘極對浮動閘極耦合效應。歸 因於鄰近字元線之準確耦合效應藉由陣列實施例而改變且 可藉由特徵化該裝置來判定》在一實施例中，歸因於處於 110050.doc •51 · 狀態A之鄰近單元之浮動閘極對浮動閘極耦合效應為臨限 電壓中之表觀〇· 1伏特移位。歸因於處於狀態B之鄰近記情 體單元之浮動閘極對浮動閘極耦合效應為臨限電壓中之表 觀0.2伏特移位。歸因於處於狀態c之鄰近記憶體單元之浮 動閘極對浮動閘極耦合效應為臨限電壓中之表觀〇·3伏特 移位。本文所述之技術不限於用於該效應之任何一組值且 將基於實施例而改變。 圖23中之步驟870包含為鄰近字元線WLn+1執行讀取操 作°此包含為鄰近字元線執行圖22之過程。例如，若讀取 字元線WL1中之頁，則步驟87〇包含在字元線WL2上執行圖 22之過程。在步驟872中將步驟87〇之結果儲存於適當鎖存 器中。在某些實施例中，為WLn+Ι而執行之讀取操作導致 判定儲存於WLri+1上之實際資料。在其他實施例中，為 WLn+Ι而執行之讀取操作導致WLn+1上之電荷位準之判 定’其可能準確地或可能無法準確地反映WLn+Ι上所儲存 之貧料。在步驟874中，為正常讀取點處為所關心的字元線 wLn執行讀取操作。此含有使用Vra、Vrb及Vrc來執行圖“ 之過程。在某些實施例中，用以讀取WLn+ 1之位準及/或位 準之數目可能無法正好與最初用以讀取WLn之位準及/或 位準之數目相同，且僅僅浮動閘極臨限值之某近似值即足 以用於WLn校正目的。將步驟874之結杲儲存於用於具有判 定鄰近單元WLn+l處於狀態E處之記憶體單元之位元線的 適當鎖存器中（在步驟876中）。對於其他位元線而言，將忽 視其資料。在步驟878中，將使用用於讀取點之第一組偏移 110050.doc •52· 1323465 而為所關心的字元線執行讀取操作。意即，將執行圖22之 過程；然而，並非使用Vra、Vrb及Vrc，系統將使用Vra+ 0.1¥、¥吒+ 0.1¥及乂1^ + 0.1¥。在步驟8 80中，將為具有處於 狀態A之鄰近記憶體單元（例如，WLn+Ι)之記憶體單元的位 元線儲存步驟878之結果。將忽視用於其他位元線之資料。 在步驟882中，將使用第二偏移而為所關心的字元線執行讀 取操作。將執行圖22之過程；然而，讀取參考點將為Vra+ 0.2¥、¥比+ 0.2¥及¥1^ + 0.2乂。在步驟884中，將步驟882之 結果儲存於用於具有處於狀態B之鄰近者（例如，WLn+Ι)之 記憶體單元之彼等位元線的鎖存器中。在步驟886中，將使 用第三偏移而為所關心的字元線執行讀取操作。因此，圖 22之過程將使用Vra+0.3V、Vrb + 0.3V及Vrc+0.3V作為讀取 比較點。在步驟888處，將為具有鄰近單元（例如，WLn+1) 處於狀態C之記憶體單元之彼等位元線儲存步驟886之結 果。 在上文之論述中，執行圖23之過程作為圖2 1之資料恢復 步驟820之一部分。在另一實施例中，圖23之過程可用作回 應於對讀取資料之請求而執行之初始讀取過程。 圖24為指示可為區塊之除待程式化之最終字元線外之所 有字元線執行資料恢復過程（圖23之方法）的流程圖。例如， 若存在X+ 1個字元線，則恢復過程可用於字元線WL0至 WLx-1。將不是必需的是為字元線WLx(例如，最接近於没 極之字元線）執行恢復過程，因為彼字元線不具有在其將導 致浮動閘極對浮動閘極耦合效應之後而程式化之鄰近者。 110050.doc •53· 丄·^4b5 儘T圖2 4展示具有為所有字元線而順序地執行之恢復過程 之實施例，但是在上文關於圖21所述之一實施例中，可在 獨立時間且僅當存在不可校正之ECC誤差時為字元線執行 恢復過程。 圖22及23之上述方法係關於圖17之儲存一邏輯頁之兩個 位元之全序列程式化而論述。該等過程可在讀取根據圖Η - 之儲存來自兩個邏輯頁之每一者之一位元的兩步過程而程 φ 式化之資料時而輕微地修改。例如，當執行標準讀取操作 (圖21之步驟800)時，讀取下頁將要求將Vra及Vrc施加至記 憶體單元之控制閘極且在彼等讀取點處感應以為下頁判定 >料疋處於狀態E/C(資料1)還是狀態A/B(資料〇)。因此，將 二藉由僅執行步驟84〇、842、844及步驟852-860來修改圖22 . 以用於下頁讀取。為執行上頁之讀取，讀取比較點Vrb將用 以判定上頁資料是用於狀態E/A(資料1}還是狀態B/c(資料 〇)。因此’對於上頁讀取而言，將修改圖22之過程以僅執 Φ 行步驟846、848、850、858及860。另外，當恢復資料（步 驟820)時’該過程將執行圖25之方法以用於恢復用於下頁 之資料且執行圖26之過程以恢復用於上頁之資料。 • 在圖25之步驟930中，根據圖22之方法而為鄰近字元線 WLn+1執行讀取操作。在某些實施例中，為WLn+Ι而執行 之讀取操作導致判定儲存於WLn+1上之實際資料。在其他 貫施例中’為WLn+Ι而執行之讀取操作導致WLn+Ι上之電 何位準之判定’其可能或可能不準確地反映WLn+Ι上所儲 存之資料。在步驟932中將彼讀取操作之結果儲存於適當鎖 110050.doc •54· 也、

OJ 存益中在步驟934中，將讀取參考電壓Vra施加至字元線。 在〔驟936中’感應用於位元線之資料。在步驟938中，在 ^田鎖存窃中儲存結果。在步驟94〇中，將讀取參考電壓Vrc ❹在步驟942中，如上文所論述而感應資料。 在/驟944中，將為與儲存處於狀態E之資料之鄰近單元相 關聯的位元線儲存感應步驟942之結果。在步驟946中，將 Vrc加上第一偏移（例如’0·1伏特或另-適當值）施加至用於 正破讀取之頁之字元線。在步驟948中，將如上文所論述而 感應資料°在步驟95G中’將為與儲存處於狀態A之資料之 鄰近單以目_的位元線儲存步驟948之結果。將去棄用於 其他位元線之資料。在步驟952中，將Μ加上第二偏移（例 如〇·2伏特或另-適當值）施加至與正被讀取之頁相關聯的 字元線。在步驟954中，如上文所述，將❹感應模組來感 應資料。在步驟956中，將為與儲存處於狀肺之資料之鄰 近單元相關聯的位元線儲存步驟954之結果。在步驟㈣ 中，將Vrc加上第三偏移（〇.3伏特或另一適當值）施加至與正 被讀取之頁相關聯的字元線。在步驟_中，感應模組將如 上文所述而用以感應資料。在步驟962中，將為與儲存處於 狀態C之貝料之鄰近單元相關聯的彼等位元線儲存步驟_ 之結果。在步驟964中，處理器392將基於自感應步驟所儲 存之資料而判定資料值。在步魏中，將自步驟_所判 定之資科值錯存於鎖存器中以用於最終傳達至請求讀取資 料之使用者。在另—實施例中，可在步驟962與964之間執 行與狀態A相關聯之步驟934·938。 I10050.doc •55· 1323465 應注意，在由圖25所述之過程中，僅將偏移施加至Vrc以 使狀態B與狀態c分離。隱含地假設，當在Vra處讀取時不需 偏移，因為通常使擦除狀態之負臨限值（儘管受WLn+1影響） 與狀態A分離得足夠遠以便不需要校正。雖然此為用於電流 產生記憶體之實際假設，但是其在後代記憶體中可能並非 如此’且可在步驟940之前將步驟946-962中關於Vrc所述之 偏移過程添加至Vra。

當在步驟964中判定資料值時，若記憶體單元回應於 而傳導’則下頁資料為Μ’，。若記憶體單元回應於h而不 傳導且回應於Vrc(或Vrc加上適當偏移）而不傳導，則下頁資 料亦為"丨”。若記憶體單元回應於Vra而不傳導但回應於 Vrc(或Vrc加上適當偏移）而傳導，則下頁資料為"〇,,。。、 圖26之過程係用以讀取或恢復用於上頁之資料。在步驟 1000中’使用圖22之方法而為鄰近字元線說。+1執行讀取 操作。在某些實施例中’為WLn+w執行之讀取操作導致 判定儲存於WLn+1上之實際資料。在其他實施例中，為 wLn+1而執行之讀取操作導致％。+1上之電荷位準之判 定’其可能或可不能準確地反映WLn+1上所儲存之資料。 在步驟刪中’將步驟觸之結果儲存㈣於每—位元線 之適當鎖存器中。在步驟刪中，將讀取參考_vrb施加 至與正被讀取之頁相關聯之字元線。在步驟屬中，感應 模組係如上文所述而用以感應資料。在步驟丨008中，為與 储存處於狀態E之資料之料記憶體單元相關聯的彼等;立 元線儲存步驟1006之結果。在步驟1〇1〇中，將加上第一 110050.doc •56- 1323465 偏移（例如，0.1 V或某其他適當值）施加至字元線。在步驟 1012中，如上文所述而感應資料。在步驟1〇14中，為與儲 存處於狀態A之資料之鄰近單元相關聯的彼等位元線儲存 來自步驟1012之結果。在步驟1〇16中，將¥汁加上第二偏移 (例如’ 0.2 V或另一適當值）施加至與正被讀取之頁相關聯 之子疋線。在步驟1018中，如上文所述而感應資料。在步 驟1020中，為用於與處於狀態8之鄰近單元相關聯的彼等位 元線儲存來自步驟1018之結果。在步驟1〇22中’將vrb加上 第三偏移（例如，0.3 V或另一適當值）施加至與正被讀取之 頁相關聯之字元線。在步驟1〇24中，如上文所述而感應資 料。在步驟1026中，為與儲存處於狀態c之資料之鄰近記憶 體單元相關聯的彼等位元線儲存步驟1〇24之結果。在步驟 1028中，處理器392基於所儲存之感應資料而判定資料值。 若記憶體單元回應於Vrb(或Vrb加上適當偏移）而接通，則上 頁資料為1。若s己憶體單元回應於Vrb(或Vrb加上適當偏移） 而未接通，則上頁資料為，，〇”。在步驟1〇3〇中，將由處理器 392所判定之資料值儲存於資料鎖存器中以用於傳達至使 用者。 在另一實施例中’並非使用圖25及26之方法來恢復資 料’圖25及26之方法可用於回應於對讀取資料之請求而執 行之初始資料讀取。 圖25及26係用於讀取使用圖18之上頁及下頁過程而程式 化之資料。圖25及26之該等兩方法可用以讀取藉由所有位 元線程式化或奇數/偶數位元線程式化而程式化之資料。當 110050.doc

-57- 1323465 用於所有位元線程式化時，同時讀取所有位元線。當用於 奇數/偶數位元線程式化時，在第—時間同時讀取偶數位元 線，且在不同時間同時讀取奇數位元線。 圖27 = 6描述用以讀取根據與圖19A-C相關聯之方法而程 式化之貝料的過&。可在使用Ecc之前、與使用Me分離及/ 或結合使㈣CC而將圖27之過程實施為用於讀取回應於對 於資料之特或多個頁（或其他分組）之讀取請求而執行 之資料的整個過程。在其他實施例中，可將圖27之過程執 行為圊21之資料恢復步驟咖之―部分。當讀取根據圖此 過程而程式化之資料時’來自歸因於程式化鄰近單元之下 頁^浮動閘極對浮動閘極賴合的任何擾動在程式化有疑問 之單70之上頁時得以权正。因此，當試圖補償來自鄰近單 元之浮動間極對浮動閉極輕合效應時，該過程僅需考慮歸 因於鄰近單元之上頁之程式化的輕合效應。因此，在圖η 之步驟1060中’該過程讀取用於鄰近字元線之上頁資料。 若未程式化鄰近字元線之上頁（步驟1〇62)’則可讀取考岸中 之頁而未補償浮動閑極對浮動閘_合效應（步則二 程式化了鄰近字元線之上頁（步㈣叫則在步驟刪 Ϊ用用於浮動閑極對浮動閉極耗合效應之某補償來讀取； 二：頁。在！些貫施例中’為鄰近字元線而執行之讀取 細作導致鄰近字元線上之電荷位準之判定’其可能或可能 不準確地反映其上所儲存之資料。 匕 在—實施例中，實施圖19之鞋 保留一組記憶體單元以儲存一或多個旗標 „ _ ^ ^ . _ 之私式化過程之記憶體陣列將 記憶 U0050.doc -58- 體單元行可用以儲存指示是否已程式化個別記憶體單元列 之下頁的旗標，且另一記憶體單元行可用以儲存指示是否 已程式化個別記憶體單元列之上頁的旗標。在某些實施例 中’冗餘單元可用以儲存旗標之複本。藉由檢查適當旗標， 可判定是否已程式化用於鄰近字元線之上頁。在311丨1^“等 人之美國專利第 6,657,891 號"Semiconduct〇r Mem〇ry

Device For Storing Multi-Valued Data"中可找到關於此旗標 及用於程式化之過程的更多細節，該專利係以引用的方式 全部併入本文中。 圖28描述用於讀取用於鄰近字元線之上頁資料（圖”之 步驟1060)之過程的一實施例。在步驟11〇〇中，將讀取參考 電壓Vix施加至與正被讀取之頁相關聯之字元線。在步驟 1102處’如上文所述而感應位元線。在步驟1104中，在適 當鎖存器中儲存步驟11〇2之結果。選擇首先在Vrc處之讀取 以唯一地判定上頁資料，因為將通常已經將下頁資料寫入 於WLn+Ι中，且在Vra或Vrb處之讀取將不保證唯一結果， 因為分佈750(圖19C)可與該等值重疊。 在步驟1106中，系統檢查指示與正被讀取之頁相關聯之 上頁程式化之旗標。在一實施例中，若未設定旗標’則儲 存該旗標之記憶體單元將儲存處於狀態E之資料，且若設定 了旗標，則其儲存處於狀態c之資料《因此，當在步驟丨1〇2 處感應彼特定記憶體單元時，若記憶體單元傳導（接通），則 記憶體單元不儲存處於狀態c之資料，且未設定旗標。若記 憶體單几不傳導’則在步驟丨1〇6中假設記憶體單元指示已 110050.doc -59- 1323465 程式化上頁。 在另-其他實施例中，可以字組來儲存旗標。並非儲存 處於狀態c之所有位元，該字組將含有表示旗標且為狀離機 已知之唯-8位元程式碼，使得純元程式碼具有處於狀 態E之至少-位元、處於狀態八之至少一位元、處於狀離B 之至少-位元及處於狀態C之至少_位元。若尚未程式化上 頁’則記憶體單元之字組將全部處於狀態E。若已程式化上 頁’則記憶體單元之字組將儲存程式碼。在一實施例中， 精由檢查儲存程式碼之字組之任何記憶體單元是否回腐於 vrc而未接通來執行㈣11G6。在另—實施财，步驟= 含有定址且讀取儲存旗標之記憶體單元之字組且將資料發 送至狀態機’其將驗證記㈣單元中所儲存之程式媽是^ 匹配由狀態機所預期之兹式成 ^ 哎吓頂功之％式碼。右如此，則狀態機推斷已 程式化上頁。 若尚未設定旗標（步驟謂），則圖28之過程以尚未程式化 上頁之推斷而終止。若已設定旗標(步驟11〇8)，則假設已程 式化上頁且在步驟1120處將讀取電廢㈣施加至與正被讀 取之頁相Μ之字元線。在步驟1122中，如上文所論述: 感應位7L線。在步驟1124中，在適當鎖存器中儲存步驟⑽ 之結果。在步驟1126中，將讀取參考電壓b施加至與正被 讀取之頁相關聯之字元線。在步驟⑽中，感應位元線。 在步驟1130中，在適當鎖存器中儲存步驟1128之結果。在 步驟1132中’處理器392基於三個感應步驟n〇2、及 H28之結果而判定由正被讀取之每一記憶體單元所儲存的 110050.doc •60· 1323465 資料值。在步驟1134處，將在步驟1132中所判定之資料值 儲存於適當資料鎖存器中以用於最終傳達至使用者。在步 驟1132中，處理器392視所選擇之特定狀態編碼而定使用熟 知之簡單邏輯技術來判定上頁及下頁資料之值。例如，對

於圖19所述之編碼而言，下頁資料為Vrb*(當在Vrb處讀取 時所儲存之值之補充），且上頁資料為Vra* 〇R(Vrb and Vrc )。圖20之過程雖然在此處被描述為用以讀取i， 但是其亦可如下文所述而用以讀取WLn。當如圖27之步驟 11 60中用以讀取WLn+丨時，所要的不僅僅為資料而還為上 頁資料之存在之判定。此判定係使用下文圖3 1中所述之方 法來進行。應注意，當讀取WLn+1時為Vra、Vrb及Vrc而選 擇之值可能不同於當讀取WLn時所選擇之值。

圖29為描述當系統不需補償來自鄰近字元線之浮動閘極 對’于動閘極耦合時用於讀取考慮中之字元線之資料（參看 圖27之步驟1064)的過程之一實施例的流程圖。在步驟η” 中，判疋讀取是用於與考慮中之字元線相關聯之上頁還是 :頁。若讀取係用於下頁，則在步驟1152中將讀取參考； 壓Vrb施加至與正被讀取之頁相關聯的字元線。在步驟1154 中’感應位元線。在步驟1156中，在適當鎖存器中儲存感 應^驟1154之結果。在步則㈣，檢查旗標以判定頁是 否含有上頁資料。若不存在旗標，則存在之任何資料將處 於中間狀悲’且Vrb為待使用之錯誤臨限值，且該過程在步 驟1160處繼續。在步驟116时，將化施加至字元線在步 驟1162處重新感應位元線，且在步驟丨⑽中儲存結果。在 I10050.doc -61. 1323465 步驟1166中（在步驟1164或步驟1158之後）’若設定了旗標， 則處理器3 92判定待儲存之資料值。在一實施例中，當讀取 下頁時’若記憶體單元回應於施加至字元線之Vrb(或Vra) 而接通’則下頁資料為"丨,，；否則，下頁資料為"〇”。 若判疋頁位址對應於上頁（步驟11 5 0)，則在步驟11 7〇處執 行上頁讀取過程。在一實施例中，步驟丨丨7〇之上頁讀取過 程含有圖28中所描述之相同方法，其含有讀取旗標及所有 二個狀態，因為可定址未寫入之上頁以用於讀取，或其他 原因。 圖30描述用於讀取資料同時補償浮動閘極對浮動閘極耦 合效應（參看圖27之步驟1066)之過程之一實施例的流程 圖。在圖30之步驟1200中，系統判定是否使用偏移來補償 浮動閘極對浮動閘軸合。此係為每_位元線而獨立地得 以執订。適當處理器392將基於來自鄰近字元線之資料而判 疋哪些位70線需要使用偏移。若鄰近字元線處於狀態^或 ^或具有表觀上指示狀態MB之電荷），則正被讀取之特定 字元線不需要補償浮動閘極對浮動閘極耦合效應。該假設 在於：若其處於狀態E，則其尚未引起任何搞合，因為臨限 值因當前字元線被寫人而尚未移動。若其處於狀態B，則其 自狀士B:達到彼處，且自Β’*移動係小的且可被忽略。 在實^例中，步驟12〇〇之過程可與步驟⑽〇同時加以執 灯例如圖3 1提供解釋用以執行是否使用用於特定位元 線之偏移之判定之步驟的圖表。第—步驟係使用％來執行 讀取過程。第二步驟係使用Vrb來執行讀取。當在h處讀 110050.doc -62- 取時，若記憶體單元處於狀態E，則鎖存器儲存i，且若記 憶體單元處於狀態A、B或C ’則鎖存器儲存〇。當在Vrb處 言買取時’鎖存器將儲存1以用於狀態E及A，且儲存〇以用於 狀態B及C。圖31之第三步驟含有以來自步驟1之結果而對 來自第二步驟之反相結果執行XOR操作。在第四步驟中， 使用Vrc在字元線處來執行讀取。鎖存器儲存1以用於狀態 E、A及B，且儲存0以用於狀態C。在第五步驟中，藉由邏 輯AND操作來操作步驟4及步驟3之結果。應注意，可執行 步驟1、2及4作為圖28之一部分。可藉由專用硬體或藉由處 理器392來執行圖31之步驟3及5。將步驟5之結果儲存於鎖 存器中，其中若不需要偏移，則儲存丨，且若需要偏移，則 儲存0。偏移係用以補償浮動閘極對浮動閘極耦合。因此， 讀取偏移將被需要用於在WLn上所讀取的彼等單元，其具 有WLn+Ι上處於A或C狀態之鄰近記憶體單元。與需要兩個 或兩個以上鎖存器儲存來自WLn+丨之全部資料的先前方法 對比，此方法僅需要一鎖存器來判定是否校正WLn〇 返回參看圖30之步驟120?，也丨 .X ^ rzr a . 一

中。在步驟1210中， f子於與位元線相關聯之適當鎖存器 將Vrb加上偏移施加至正被讀取之字元 110050.doc 1323465 線。在步驟1212中’感應位元線。在步驟i2i4中，將步驟 1212之感應之結果用以覆寫步驟12()8中所儲存之結果以用 於在步驟謂處判定使用偏移所針對之位元線。若判定特 定位元線不必使用偏移，則未儲存來自步驟HU之資料。 在步驟1216中，處㈣392將為下頁判定資料是i還是0。若 記憶體單元回應於Vrb(或若適當之，為Vrb加上偏移)而接 通’則下頁資料為L否則’下頁資料為〇。在步驟i2i8處， 將下頁資料儲存於適當鎖存器中以用於傳達至使用者。 若在步驟m2處判定正被讀取之頁為上頁，則在步驟 1220處執行上頁校正過程。圖32提供描述上頁校正過程之 流程圖。在圖32之步驟〖250中，將讀取參考電壓Vrc施加至 與正被讀取之頁相關聯之字元線。在步驟1252中，感應位 元線。在步驟丨254中，在適當鎖存器中儲存感應步驟之結 果。在步驟1256中，將Vrc加上偏移（例如，〇1 v)施加至與 正被讀取之頁相關聯之字元線。在步驟1258中，感應位元 線。在步驟1260中，將感應步驟1258之結果用以覆寫步驟 1254中所儲存之結果以用於需要偏移（參看步驟12〇〇)所針 對之任位元線。在步驟1270處’將Vrb施加至字元線。在 步驟1272中，感應位元線。在步驟12?4中，儲存感應步驟 1272之結果。在步驟1276中，將Vrb加上偏移施加至與正被 讀取之頁相關聯之字元線。在步驟1278中，感應位元線。 在步驟1280中’將步驟1278之結果用以覆寫在步驟1274處 所儲存之結果以用於需要偏移（參看步驟1200)所針對之彼 專位元線。在步驟1282中’將Vra施加至與正被讀取之頁相 110050.doc • 64 - 、么、 1323465 關聯之字元線。在步驟1284中，感應位元線。在步驟1286 中’在適當鎖存器中儲存感應步驟1284之結果。在步驟1288 中，將Vra加上偏移施加至與正被讀取之頁相關聯之字元 線。應注意’用於步驟1288、1280及1256中之偏移為相同 的’從而隱含地假設自程式化在自狀態E移動至狀態A中之 WLn+Ι的上頁而耦合至WLn近似地與當自狀態B,移動至c 時相同。在其他實施例中，偏移可不同。在步驟129〇中， 感應位元線。在步驟1292中，將步驟1290之結果用以覆寫 步驟1286中所儲存之結果以用於需要偏移（參看步驟12〇〇) 所針對之彼等位元線。在某些實施例中，狀態E與狀態八之 間之邊緣（margin)係充足的，使得與Vra相關聯之偏移不是 必要的且可跳過步驟丨288至1292。在步驟1294中，處理器 392以與先前關於圖28所描述之方式或此項技術中已知之 另一方法相同的方式來判定資料值。在步驟1296中，將由 處理器392所判定之資料值儲存於適當資料鎖存器中以用 於傳達至使用者。在其他實施例中，可改變讀取之順序 (Vrc、Vrb、Vra)。 在上文關於圖27之論述中，論述一包括一資料頁之讀取 的實例。很可能但並非所需的是，對讀取資料之請求將需 要多個資料頁之讀取。在一實施例中，為了加速讀取多個 資料頁之過程，讀取過程將為管線式的，使得狀態機將執 灯下一頁感應，同時使用者正轉移出先前資料頁。在此一 貝施例中，旗標提取過程（例如，參看圖28之步驟1 〇〇6)可中 斷管線式讀取過程。為了避免此巾斷，—實施例期待當讀 110050.doc -65· \ 1323465 取特定頁時讀取用於該頁之旗標且使用上述之線或積測過 程來檢查旗標（而非讀取旗標且將其發送至狀態機例如， 在圖27之步驟咖(讀取鄰近字元線）期間，該過程首先使用 Vrc作為參考電屋來讀取資料。在彼點處，若線或線指示每 • 一狀態儲存資料卜則尚未程式化上頁；因此，不需要補償， •且系統將讀取而未補償浮動閘極對㈣W㈣合（步驟 1 〇64)。若旗標為含有處於每一資料狀態之資料之一字組 籲（_=yte)程式碼’則至少旗標記憶體單元將具有處於狀態 之貝料（右。又定了旗標）。若線或線指示未有記憶體單元具 有處於狀態C之資料，則狀態機推斷尚未設定旗標；因此， .肖未程式化用於鄰近字元線之上頁，且不需要用於浮動問 . 極耦合之補償。 圖32A為解釋-用於如上文所論述而執行管線式讀取之 實施例的時序圖。圖32A描述兩個訊號。訊號13〇〇表示自記 憶體系統傳達至控制器（或主機/使用者）之就緒/繁忙 # (Ready/Busy)訊號，該訊號當低時指*記憶體系統仍未準備 好在1/0線WO上發送資料，且該訊號當高時指示資料可用 於轉移。圖32A展示回應於關於沿字元線WLn、界“州、 WLn+2 '……之記憶體單元之下頁及上頁之讀取請求的其 線式讀取過程。訊號1300首先含有週期13〇〇A，其對應於= 待將準備好傳達至使用者之第一組資料。在週_咖期 間，儲存於連接至字元線WLn之記憶體單元之下頁中的資 料係經由I/O線320而轉移出至使用者。在週期i3〇〇c期間， 儲存於連接至字元線WLn之記憶體單元之上頁中的資料係 110050.doc -66 - 赵由I/O線320而轉移出至使用者。在下一週期期間，儲存 於連接至字元線WLn+Ι之記憶體單元之下頁中之資料被轉 移出，等等。 圖32A之訊號1302為在記憶體系統内所發生事件之符號 表不待喂取之第一貧料為連接至字元線WLn之記憶體單 元之下頁。在週期1302A期間，讀取鄰近字元線WLn+1(例 如，二個讀取操作-在Vra、Vrb及Vrc處）。在週期i3〇2B期間， 提取旗標且將其傳達至狀態機以判定是否程式化了上頁。 應注意，因為管線尚未啟動，所以狀態機可執行讀取提取。 或者，在Vrc處讀取（其在上文得以論述）之後的線或過程可 用以檢查旗標。在步驟1302(：中，讀取WLn之下頁，視旗標 狀態之判定之需要而使用補償。在週期13〇2D期間，將 下頁資料置放於輸出暫存器中。

在週期1302E内，讀取鄰近字元線WLn+1(例如，三個讀 取操作·在Vra、Vrb及Vrc處卜可能不需要該步驟，因為其 在之前已經得以執行。然而，由於與1302E、l3〇2F及1302G 相關聯之時間通常小於與步驟π〇〇Β相關聯之時間，所以可 :其執行以用於操作連貫性。另外，.在某些實施例中，可 能不存在可用於同時儲存與WLn及WLn+W者相關聯之資 料的足夠鎖存器。在週期娜期間，藉由在Μ處讀取之 後執行線或過程來讀取用於WLn+1之旗標，藉此避免了停 止管線之全旗標提取。在週期13〇2〇期間，讀取之上 頁’士視需要使用補償。在週期13_期間，訊號13〇2下降， 同T將\VLnJi頁貧料自内部鎖存器轉移至輸出暫存器。 110050.doc •67· 在讀取WLn之下頁及上頁之後，系統將接著讀取WLn+i 之下頁及上頁，等等，直至將所有讀取資料提供至使用者。 在週期13021内，讀取新的鄰近字元線臀1^+2(例如，三個讀 取操作-在Vra、Vrb及Vrc處）。在週期13〇2J期間，藉由在Vrc 處讀取之後執行線或過程來讀取WLn+2之旗標’藉此避免 了停止管線之全旗標提取。在週期13〇2K期間，讀取WLn+i - 之下頁，視需要使用補償。如上文所論述，該過程將繼續。 _ 在某些實施例中，可能有用的是藉由將WLn+1資料讀取一 次、接著同時讀取WLn上頁及下頁資料且儲存上頁資料而 非稍後對其再讀取來減小讀取之數目。減小讀取步驟之數 . 目之一優勢可為最小化功率消耗。 ; 上文實施例使用不同參考點處之多次讀取。雖然此提供 . 了用於補償浮動閘極對浮動閘極耦合之準確方法，但是其 對讀取過程添加了額外時間。另一實施例係修改感應放大 器以添加校正特徵。若可修改感應放大器以視鄰近字元線 鲁資料而定來感應不同跳脫點（tripp〇int)，則單一感應操作將 提供最終校正資料《該方法可為可靠的且節省時間。缺點 為感應放大器布局面積之增加。 . 返回參看圖8，感應跳脫點係基於感應放大器600之電容 器CSA 652來設定。視來自鄰近字域之資料而定，可藉由 使用SEN模式上之不同電容器而為相同感應過程設定不同 跳脫點。當不需要校正時，使用大電容器。當需要校正時， 使用較小電容器。圖33描述類似於圖8之感應模組38〇的感 應模組380’。然而，感應放大器6〇〇，含有基於來自鄰近字元 110050.doc 1323465 線之資料而連接或未連接之額外電容器1382。電容器 係經由電晶體1380而連接至SEN模式。電晶體138〇係經由 電晶體13 84及閘極530而連接至讀出匯流排532。來自鄰近 字元線之資料係經由讀出匯流排532及電晶體1384而提供 至電晶體1380之節點C。若在節點C處提供資料}，則歸因 • 於來自鄰近記憶體單元之浮動閘極對浮動閘極耦合而不需 - 要权正。若在節點C處提供資料0，則需要校正。若不需要 _ 校正，則將電容器1382電連接至SEN節點。若需要校正， 則將電容器1382與SEN節點斷開。當額外電容器不附著至 SEN節點時，與較高（經干擾的）臨限值相關聯之較小單元電 . 流將電容器上之電壓等效地充電至充電較高電容之較低臨 • 限值（未經干擾的）狀態。 儘管圖33描述選擇性地添加額外電容器，但是其他實施 例可選擇性地添加更多電容器以達成不同補償效應。另 外，某些實施例可使連接至SEN節點之所有電容器選擇性 • 地耦合，使得每一可能性（例如，無補償、補償卜補償2……) 連接不同電容器組。在某些實施例中’亦可使用其他電容 " 性裝置。 . 圖34提供描述用於使用圖33之兩個電容器之一實施例的 流程圖。圖34之方法提供圖3〇之方法之替代實施例。在圖 34之步驟U2G中，根據位元線基礎而進行是否使用偏移用 於彼特定位元線之判定。此類似於圖3〇之步驟12〇〇。在步 驟\322中’判定讀取過程是用於下頁還是上頁。若讀取過 釭疋用於下頁，則該方法在步驟1324處繼續。若需要偏移， 110050.doc •69· 1323465 則將額外電容器與咖2節點斷開。若不需要偏移，則額外 電容器保持連接至㈣2節點。在步驟1326中，將w施加 至與正被讀取之頁相關聯之字元線。在步驟⑽中，感岸 位元線。在步驟1330中，儲存感應步驟⑽之結果。在步 驟1332中，處理器392判定所儲存之資料值。在―實施例 中"取下頁時，若記憶體單元回應於施加至字元線之 Vrb而接通，則下頁資料為”厂；否則下頁資料為"〇"’。在 :驟⑴4中’將由處理器所判定之資料值儲存於適當鎖存 器中以用於供使用者讀出。 若判定讀取過程係用於上頁（步驟1322)，則該過程將繼續 ^步驟1340。若步驟1320推斷需要偏移，則斷開額外電容 益（步驟1340)。若不需要偏移，則額外電容器保持連接至 刪2節點。在步驟1342中，執行上頁讀取過程，如上文關 於圖28所述。 如上文所述’當並行地感應許多記憶體單元時，其組合 電流可導致㈣電壓降及具有有限電阻之接地迴路。此^ 致源極線偏壓。一實施例利用此源極線偏虔來補償浮動間 極對洋動閘極耦合效應。上文所述之考慮源極線偏壓之一 實施例含有多個感應步驟(亦稱作選通在第—選通期間， 所有適當位元線將連接至源極線。在第二選通期間，較小 的位元線子組將連接至源極線。第一選通係以較高源極線 偏移電壓來執行’此將指示傳導單元實際上比盆本來不以 源極線偏麼執行選通時更不導電。此等效於移位至較高值 之臨限電廢移位。所提議之過程在於第一選通無條件地在 110050.doc -70- (Ο 存器中儲存資料。在第二選通處，檢查正被讀取之 門極兹上的某些單元Μ需要歸因於與鄰近字元線之浮動 巧極輕合效應的補償。 來ό笙 右如此，則為需要校正之單元而以 ♦ 復呙木目第—選通之資料》對於不 :姐χ正之早疋而[不覆寫資料且丟棄來自第二選通之 將1姐使用該方法之一優勢在於其減小了讀取時間，因為 將-貝料校正隱藏於正常讀取常用程式内。 源極線偏壓方法之一劣勢在於偏移之值取決於資料樣 式。若存在以某感應位準之更導電的單元，則源極電廢將 更大且將執行更多校正。若存在以某感應位準之更不導電 的單元’則源極電壓將更小且將執行更少校正。假設每一 2具有完全隨機之資料，則移位將為用於每一頁之幾乎恆 定的值° #由每記憶體單元具有兩個位A ’ 25%之位元線 可處於狀態E’ 25%處於狀態A，25%處於狀‘❹且咖處於 狀態c ^藉由在Vra處讀取，將存在25%之傳導的位元線。 藉由在vrc處讀取，將存在75%之傳導的位元線，從而導致 當讀取狀態C時比當讀取狀態A時更多的校正。 圖35提供描述基於使用如上文所論述之兩個選通循環而 用於以補償來讀取（參看步驟1〇66)之一實施例的流程圖。在 步驟1400中，系統判定是否為特定位元線選擇偏移。此類 似於上文所述之步驟1200。若讀取過程係用於下頁（步驟 1402)，則該過程在步驟1404處繼續。若讀取過程係用於上 頁，則該過程在步驟1424處繼續◊在步驟1404中，將參考 電壓Vrb施加至與正被讀取之頁相關聯之字元線。在步驟 110050.doc 1406處’感應位元線°在步驟1408處，在適當鎖存器中儲 存感應v驟1406之結果。步驟14〇41彻為第—選通。在步 驟1410中，為铉_文 '七 弟一選通切斷經判定在第一選通期間具有高 電机之彼等位兀線。在步驟14 12中，藉由將Vrb施加至字元 線來啟動第二選通。在步驟i4i4中’感應位元線。在步驟 1416中，需要校正所針對之彼等位元線將使來自步驟1414 之資料用以覆寫來自步驟1408之資料。在步驟141 8中，處 理β 392判定所儲存之資料值。在—實施例中，當讀取下頁 時’若記憶體單元回應於施加至字元線之㈣而接通，則下 頁資料為’T;否則’下頁資料為Τ»在步驟142G中，將所 判定資料值儲存於適當鎖存器中以用於傳達至使用者。 圖36提供描述基於源極電流而用於以校正來執行上頁讀 取（圖35之步驟1424)之過程之一實施例的流程圖。在步驟 1502中，將參考電壓Vrc施加至與正被讀取之頁相關聯之字 凡線。在步驟1504中，感應位元線。在步驟15〇6中，在適 當鎖存器中儲存結果。在步驟15〇8中，為第二選通切斷具 有间电流之彼等位疋線。第一選通含有步驟15〇2_15〇6。在 步驟151G中’藉由將vix施加至相同字元線來啟動第二選 通。在步驟1512中，感應位元線。在步驟1514中，為需要 校正所針對之彼等位元線而藉由步驟1512之結果來覆寫在 步驟1506中所儲存的結果。在步驟1516中，如上文所述， 糸統檢查用於上頁程式化之旗標。若旗標經設定指示存在 上頁中所程式化之資料，則該過程繼續至步驟1522。若旗 標未經設定，則在步驟1520處終止圖36之過程，從而推斷 110050.doc -72- 尚未程式化上百β __^ 貝亦可使用用於檢查上文所論述之旗標之 其他過程或時序。 ^ 在乂驟1522中’藉由將州施加至與正被讀取之頁相關聯 之字το線來執仃第—選通。在步驟中，感應位元線。 在步驟1526巾，在適當鎖存ϋ巾儲存結果。在步驟1528中， 為第一選通切斷在第一選通中具有高電流之彼等位元線。 在步驟1 540中’藉由將Vrb施加至字元線來開始第二選通。 在步驟1542中，感應位元線。在步驟1544中，為需要偏移 所針對之彼等位元線而藉由來自步驟1542之纟0_胃$ 自㈣1526之結果。在步驟丨546中，藉由將Vra施加至與正 被讀取之1相關聯之字域來執行第-選通。在步驟1M8 中，感應位元線。在步驟1550中，自步驟1548而儲存結果。 ^步驟1552中，為第二選通切斷在第一選通期間具有高電 流之位元線。在步驟1554中，藉由將—施加至字元線來開 。第达通在步驟1556中，感應位元線。在步驟1558中， 為需要偏移所針對之彼等位元線而藉由來自步驟Η%之結 果來覆寫在步驟155〇中所儲存的結果。在某些實施例中， 狀態Ε與狀態Α之間之邊緣係充足的，使得與^相關聯之偏 移不是必要的且可跳過步驟1552至1558。在步驟156〇中， 處理器392基於鎖存器中所儲存之結果而判定所儲存之資 料值。此係如上文關於步仙32所論述來執行。在步驟⑽ 中將由處理器392所判定之資料值儲存於適當鎖存器中。 由於反向浮動閘極對浮動間_合之效應的能力，可使 得臨限電塵分佈之間的邊緣更小或記憶體系統可更快地程 110050.doc •73· 1323465 式化。 在上述貫施例中，存在用於鄰近字元線以讀取以四個狀 悲而儲存之資料的三個額外讀取。在其他實施例中，可執 行少於二個S賣取，藉此減小了所使用之不同偏移的數目。 此將導致減小偏移之分解。另外，可使用三個以上讀取以 具有偏移之更精細的調整。在某些實施例中，可在晶片外 執行上文所述之過程之部分。

為說明及描述之目的而呈現了本發明之前述詳細描述< 其不意欲為詳盡的或將本發明限於所揭示之精確形式。才I 據上述教示，許多修改及變化係可能的。選擇所述之實衣 例以便最佳地解釋本發明及其實際應用之原理，以藉此右 熟習此項技術者能夠最佳地利用各種實施例中的且具有女 適於所預期之特定使用之各種修改的本發明。本發明之裏 係意欲藉由隨附於此之申請專利範圍來界定。 【圖式簡單說明】

圖1為NAND串的俯視圖》 圖2為NAND串的等效電路圖。 圖3為NAND字串的橫截面圖。 圖4為NAND快閃記憶體單元陣列的方塊圖。 圖5為非揮發性記憶體系統的方塊圖》 圖6為非揮發性記憶體系統的方塊圖。 圖7為描述感應區塊之一實施例的方塊圖。 圖8為感應模組之一實施例的示意圖。 圖9為描述感應模組之操作之一部分的表柊。 I I0050.doc •74·

I32340J 圖 圖26為描述自上頁讀取資料之過程之一實 圖27為描述用於讀取資料之過程之一 施例的流程 程圖 旧8為描述用於自上頁讀取資料之過程 之一實施例的流程圖 之一實施例的流 圖29為描述用於未使用補償 例的流程圖。 而讀取資料之過程之一實施

®指述用於5貝取資料同時補償浮動閘極對浮動閘極 (或介電區域對介電區域)耦合之過程之一實施例的流程圖。 圖31為描述用於判定資料值之過程的表格。 圖32為搖述用於使用校正來讀取上頁資料之過程之一實 施例的流程圖。

圖32A為描述管線式讀取過程的時序圖。 圖33為感應模組的示意圖。 圖34為描述用於讀取資料之過程之一實施例的流程圖。

圖35為描述用於讀取資料之過程之一實施例的流程圖。 圖3 6為描述用於讀取與圖3 5之過程相關聯的上頁資料之 過程之一實施例的流程圖。 【主要元件符號說明】 10 記憶體單元 14 源極 36 位元線 100 電晶體 100 CG控制閘極 110050.doc 76· 1323465

100 F G浮動閘極 102 電晶體 102 CG控制閘極 102 FG浮動閘極 104 電晶體/記憶體單元 104 CG控制閘極 104 FG浮動閘極 106 電晶體/記憶體單元 106 CG控制閘極 106 FG浮動閘極 120 第一選擇閘極/電晶體 120 CG控制閘極 122 第二選擇閘極/電晶體 122 CG控制閘極 126 位元線/N+摻雜層/汲極端子 128 源極線/N+摻雜層/源極端子 130 N+摻雜層 132 N+摻雜層 134 N+摻雜層 136 N+摻雜層 138 N+摻雜層 140 P型井區域 150 NAND 串 204 源極線 110050.doc ·77· 1323465

206 位元線 214 位元線鎖存器 222 處理器 296 記憶體裝置 298 記憶體晶粒 300 記憶體單元 310 控制電路 312 狀態機 314 晶片上位址解碼 316 功率控制模組 318 線 320 線/資料匯流排 330 列解碼器 330A 列解碼器 330B 列解碼器 350 控制器 360 行解碼器 360A 行解碼器 360B 行解碼器 365 讀取/寫入電路 365A 讀取/寫入電路 365B 讀取/寫入電路 370 感應電路 372 貧料匯流排 -78- 110050.doc

1323465

380 感應模組 380' 感應模組 381 斷點 382 位元線鎖存器 390 共用部分 392 處理器 393 輸入線 394 資料鎖存器 396 I/O介面 400 感應區塊 481 感應節點 488 轉移閘極 499 言買出匯流排 501 感應節點 512 位元線隔離電晶 520 位元線下拉電路 522 η電晶體 523 節點 530 讀出匯流排轉移 532 Ί買出匯流排 540 頁控制器 550 η電晶體 560 位元線電壓補償 600 感應放大器 110050.doc -79- :S) 1323465

600， 感應放大器 610 位元線電壓鉗 612 電晶體 620 第二電壓鉗 630 隔離閘極 631 節點 632 電晶體 640 預充電電路 642 Ρ電晶體 650 鑑別器電路/比較電路 652 電容器 654 Ρ電晶體 656 Ρ電晶體 657 節點 660 鎖存器 661 電晶體 662 電晶體 663 Ρ電晶體 664 電晶體 666 Ρ電晶體 668 η電晶體 798 接收對讀取之請求 800 為頁執行讀取操作 802 誤差？ 110050.doc ·80· :S) 1323465 804 報告資料 806 錯誤可校正 808 校正資料 810 報告資料 820 恢復資料 822 報告資料 1380 電晶體 1382 電容器 1384 電晶體 110050.doc -81 -

Claims (1)

1. 第095112038號專利申請案 中文申請專利範圍替換本(97年7月） 十、申請專利範圍： L ―種用於自非揮發性儲存讀取資料之方法，包含： 接收自第一非揮發性儲存元件讀取資料之一试长. 回應於該請求而在一第二非揮發性儲存元件上"月執/一 讀取操作’該第三非揮發性儲存元件與該第—非揮發性 儲存:件相鄰’該第三非揮發性儲存元件能夠儲存用於 多個資料分組之資料； ； 基於能夠儲存於該第二非揮發性儲存元件中之次 ^刀组之-子組’収詩讀取該第—非揮發 件之一參考值；及 $仔疋 回應於該請求而使用該參考值來讀取儲存於該第 揮發性儲存元件中之資料。 2. 如請求項1之方法，其中： 該多個資料分組包含一下頁及一上頁。 3. 如請求項2之方法，其中： 判定—參考值包含讀取用於該第二非揮發性儲存元件 =頁資料’該參考值係基於該上頁資料而非基於用於 該第二非揮發性儲存元件之下頁資料。 4. 如=項2之方法，其中判定一參考值且讀取儲存於該第 非揮發性儲存元件中之資料包含： 判疋是否已為該第二非揮發性儲存元件而程 資料； 右未為該第二非揮發性儲存元件而程式化該上頁資 則以未補償來自該第二非揮發性儲存元件之一浮動 [S] H0050-970718.doc 一參考值來讀取該第一非揮發性儲 判定是否已將用於該第二非揮發性儲存元件之上頁資 料程式化至一第一資料狀態子組； 若未將用於該第二非揮發性儲存元件之該上頁資料程 式化至該第一資料狀態子組，則以該第一參考來讀取該 第一非揮發性儲存元件中之資料；及

   若已將用於該第二非揮發性儲存元件之該上頁資料程 式化至該第一資料狀態子組，則以該第一參考加上—偏 移來讀取該第一非揮發性儲存元件中之資料。 5.如請求項4之方法，其中： s第非揮⑨儲存元件能夠儲存處於四個資料狀熊 之資料’該等資料狀態包含一第一資料狀態、二第二:: 料狀第二資料狀態及一第四資料狀態；

   閘極輕合效應之一第 存元件中之資料；

   該第-參考指示該第二資料狀態與該第 間之一臨限電壓；且 …之 I考加上一偏移以對該第-非揮發性儲存元 件t之資料之該讀取包含： 子疋 將對應於該第一參考之一電壓施加至用於該第—非 揮發性儲存元件之一控制閘極； 感應藉由該第—非揮發性儲存元件所進行 將對應於該第一參考加上該偏移之一：導， 於該第-非揮發性料元件之該控制閉極；〇至用 感應由該第-非揮發性儲存元件所進行之傳導；及 110050-970718.doc -2- [S] 儲存一適當結果。沒Uu政二 6.如請求項4之方法，其中· 該第-非揮發性儲存元件能夠健存處 之資料，該等資料狀離 貝科狀態 寸貝計狀態包含—第一資料狀熊、 料狀態、一第三資料狀離 〜、 第二資 卄狀態及一第四資料狀態；且 讀取該第-非揮發性儲存元件中所儲存之 騾進一步包含使用一第_炎 、’斗之该步 乐一參考值、該第二泉 移、一第三參考值及該第二 / 〇上偏 操作。 H考值加上偏移來執行讀取 7.如請求項1之方法，其中： 該第-非揮發性赌存元件包含在寫入至用 料分組之相鄰非揮發性- 第 貧 早赞性儲存凡件之後關於— 組而程式化之資料。 一資科分 8·如請求項1之方法，其中： 裝非揮發性儲存元件為一多態NAND快閃記憶體 9.如晴求項1之方法，其中： 該第—非揮發性儲存元件包含-浮動閘極。 i〇.如請求項1之方法，其中： 區=第-非揮發性儲存元件包含—用於儲存電荷之介電 11. 一種非揮發性儲存系統，包含： 儲：數個非揮發性儲存元件，其包含一第一組非揮發性 凡件及與該第-組非揮發性健存元件相鄰之一第二 110050-970718.doc , m =揮t性儲存元件，該第-組非揮發性儲存元件及該 ..且^揮發性储存元件儲存多個資料分组·及 與該複數個非揮發性儲存^件逹通之―或多個管理電 =或該4管理電路在首先自該第二㈣揮發性儲存 …貝取之後自該第—組非揮發性健存元件讀取，該或 ^等管理電路基於能_存於該第二非揮發性儲存元件 等資料分組之-子組而判定用於讀取該第-非揮 發性儲存元件之-參考值，錢後使㈣參考值來讀取 儲存於該第-非揮發性儲存元件中之資料。 12. 13. 14. 如喷求項11之非揮發性儲存系統，其中： u或該等e理電路包含-狀態機、解碼器及感應放大 器。 月长項12之非揮發性儲存系統，其中該等感應放大器 之每一者均包含： 與所讀取之-非揮發性儲存元件連通之一感應節點’ 該感應放大器量測該感應節點處之電流傳導以感應所讀 取之該非揮發性儲存元件中所儲存之資料； 連接至該感應郎點之一第一電容性裝置； 選擇也地連接至該感應節點之一第二電容性裝置；及 連接至該第二電容性裝置之一選擇電路，該選擇電路 自-相鄰非揮發性儲存元件接收—指示，且基於來自該 相鄰非揮發性儲存元件之該指示而將該第二電容性裝置 選擇性地連接至該感應節點。 如請求項11之非揮發性儲存系統，其中： [ 110050-970718.doc 1323465 A [of. f f 該等非揮發性儲存元件為多態難仙快閃記 。 15·如請求項11之非揮發性儲存系統，其中： 該多個資料分組包含下頁及上頁；且 該或該等管理電路藉由讀取該第二非揮發性儲存元件 之上頁身料來判；參考值，該參考值係基於該上頁資 料而非基於用於該第二非揮發性儲存元件之下頁資料。、 16.如凊求項U之非揮發性儲存系統，其中·· 該第-組非揮發性儲存元件包含在寫入至用於一第一 資料分組之相鄰非揮發性储存元件之後受程式化之一第 二資料分組。 弟 17·如請求項Η之非揮發性儲存系統，其中： 該複數個非揮發性儲存元件包含浮動閘極。 Α如請求項U之非揮發性儲存系統，其中： 該複數個非揮發性儲存元件包含用於儲存電荷之介電 區域。 ％ 19. 一種用於自一第—紐 .第，且非揮發性儲存元件讀取資料之方 法’包含： ㈣與—第二組非揮發性儲存㈣相關聯之 ^二組非揮發性儲存元件與組非揮發性儲存元 件相鄰，該第二組非揮發性儲存 子： 、且—該旗W日不疋否已程式化該等分組其中之一者； 若該旗標指示尚未為’ 式化^〜 非揮發性儲存元件而程 t Ρ I :且：^其中一者則自該第-組非揮發性儲 子兀，肖貧料而不補償該第—組非揮發性儲存元件 H0050-9707I8.doc •5· · [ SJ 1323465 與該第二組非揮發性儲存元件之間之一耦合；及 若該旗標指示已程式化該等分組之該其中—者則以 用於該第-組非揮發性儲存元件與該第：組非揮發性儲 存元件之間之耦合的補償而自該第一組非揮發性儲存元 件讀取該資料。 20.如請求項19之方法，其中： 該请取-旗標包含讀取一組非揮發性儲存元件且判定 該組非揮發性儲存元件之任—者是否具有處於—最 化資料狀態之資料， ^ 2 1 ·如請求項1 9之方法，進一步包含： 傳達用於該第一組非揮發性儲存元件之該資料，同時 讀取用於額外非揮發性儲存元件之額外資料。 22. 如請求項1 9之方法，其中： 該多個資料分組包含一第一頁及一第二頁；且 該旗標指示是否已為該第二組非揮發性儲存元件而程 式化該第二頁。 23. 如請求項22之方法，其中以補償而自該第—組非揮發性 儲存元件讀取該資料之該讀取包含： 將一第-電壓施加至用於該第一組非揮發性儲存元件 之控制閘極； 感應該第一組非揮發性儲存元件之傳導； 將該第-電壓加上-偏移施加至用於該第一組非揮發 性儲存元件之該等控制閘極； 感應該第一組非揮發性儲存元件之傳導；及 E S3 110050-970718.doc • 6 · W. 71. 儲存該等兩個感應步驟之一適當結果。 24. 如請求項22之方法，其中： ^該第-組非揮發性儲存元件能夠儲存處於四個資料狀 2資料’該等資料狀態包含一第一資料狀態、一第二 資料狀匕、第二資料狀態及-第四資料狀態；且 以補償而自該第-組非揮發性儲存元件讀取該資料之 ;讀取包含使用-第-參考、-第-參考加上偏移、一 -參考、-第二參考加上偏移、一第三參考及一 參考加上偏移。 $ — 25. 如請求項19之方法，其中： 禪發性儲存元件包含在寫人至用於一第一 貪料分組之相鄰非揮發性儲存元件之後而程 二資料分組。 弟 ^0. 裡非禪發性儲存系統 二复數：非揮發性儲存元件’其包含-第-組非揮發性 儲存疋件及與該第-„揮發_存元件㈣之 組非揮發性儲存元件；及 乐一 與該複數㈣揮發性儲存元件連通之—或多個管 路，該或該等管理電路讀取與 件相關聯之-旗桿，—組非揮純儲存元 個資料八，“第-組非揮發性儲存元件館存多 ^貝^組，該旗標指示是否已為該第二組 存几件而程式化該等分組其_之_者，若該旗標指示^ 未程式化該等分組之該苴中一 。 使用-第-參考比較值二Γ 該等管理電路 I第組非揮發性儲存元件 ί S3 Ji0Q50-9707J8.doc -7- 27. 年月曰修正替換頁 Q7 7. 18 讀取資料，且若該旗標指示已程式化該等分組之該其中 一者，則該或該等管理電路使用一偏移至該第一參考比 較值而自該第一組非揮發性儲存元件讀取該資料。 如請求項26之非揮發性儲存系統，其中： 該或該等管理電路包含—狀態機、解碼器及感應放大 器。 28. 如請求項26之非揮發性儲存系統，其中該或該等管理電 路包含感應放大器，該等感應放大器之每一者均包含： 與所讀取之一非揮發性儲存元件連通之一感應節點， 該感應放大器量測該感應節點處之電流傳導以感應所讀 取之該非揮發性儲存元件中所儲存之資料； 連接至該感應節點之一第一電容性裝置· 選擇性地連接至該感應節點之一第二電容性裝置；及 連接至該第二電容性裝置之一選擇電路，該選擇電路 自-相鄰非揮發性儲存元件接收—指示，且基於來自該 相鄰非揮發性儲存元件之該指示而將該第二電容性裝置 選擇性地連接至該感應節點。 29. 如請求項26之非揮發性儲存系統，其中： 該複數個非揮發性料元件為多態nand快閃記憶體 裝置。 30. 如請求項26之非揮發性儲存系統，其中： 該多個資料分組包含一下頁及一上頁；且 該旗標指示是否已程式化用於該第二組非揮發性儲存 元件之該上頁。 110050-970718.doc 1323465 - ： -------------- 年月日修正替換頁 Q7 7. 18 」 3 1.如請求項26之非揮發性儲存系統，其中： 該複數個非揮發性儲存元件儲存在寫入至用於一第一 - 資料分組之相鄰非揮發性儲存元件之後關於一第二資料 • 分組而程式化之資料。

   [S] 110050-970718.doc 1323465 第095112038號專利申請案 中文圖式替換頁(97年7月） 1日f正瞀挟貝丨

   圖15 110050-970718-fig.doc -12·