TWI313872B

TWI313872B -

Info

Publication number: TWI313872B
Application number: TW095102654A
Authority: TW
Inventors: Hidechika Kawazoe; Yukio Tamai
Original assignee: Sharp Kk
Priority date: 2005-02-02
Filing date: 2006-01-24
Publication date: 2009-08-21
Also published as: US20090129140A1; TW200636736A; US7978495B2; WO2006082695A1; CN101111899B; JP4427464B2; KR101041757B1; USRE46022E1; CN101111899A; JP2006216109A; KR20070104630A

Description

1313872 九、發明說明：【發明所屬之技術領域】 /本發明係關於-種半導體記憶裝置，其具有於列方向及行方向分別排列複數個兩端子之記憶單元所構成之記憶單一車歹j其中兩蜈子之§己憶單元具有藉由施加電脈衝而使電阻值可逆地變化，並且藉由該電阻之變化而記憶資訊之可變電阻元件。更為詳細的是，本發明係關於一種記憶單元陣列之讀出、寫入以及刪除動作之各記憶動作時的位元線與字元線之電壓控制技術。【先前技術】近幾年纟，作為取代快閃記憶體之可高速動作之下一代非揮發性隨機存取記憶體（NVKAM : N〇nv〇iatiie仏―

Access Memory，隨機存取記憶體），提出有 FeRAM(Ferroelectric RAM，鐵電式隨機存取記憶體）、 MRAM(MagneiiC RAM，磁性隨機存取記憶體）以及OUM (Ovonic Unified Mem〇ry，相變化非揮發性記憶體）等各種裝置構造’該等裝置構造自高性能化、高可靠性化、低成本化以及製程整合性等觀點出發，展開了激烈之開發競〇又，對於㈣既存技術而言，心下專散獻1及非專利文獻！中，揭示有美國休斯頓大學之shang—g ^及心等所研究之，對藉由超巨大磁性電阻效果而眾所周知之赶鈦確材料施加電脈衝，而使電阻可逆變化之方法。其係一種雖，铁梯用古益a & “，、使用有猎由超巨大磁性電阻效果而眾 107952.doc 1313872 所周知之約鈦礦材料，但是即使於未施加有磁場之室溫條件下，亦會出現數位數以上之電阻變化的極其具有劃時代意義之方法。使用有利用有該現象之可變電阻元件之電阻性非揮發性記憶體RRAM(Resistance Rand〇m Ac⑽

Me臟”電阻式記憶體读败鳩相#，具有因無需任何磁場’故而消耗電力極低’亦較為容易實現小型化、高積體二，以及因電阻變化之動態範圍遠遠大於通細，故而可貫現多值記憶等優良特性。於實際褒置中之基本構造極為簡單，其於基板垂直方向為以及積層有下部電極材料、鈣鈦礦型金屬氧化物以及上部電極材料。再者，於專利文獻1中所例示之元件構造中，下部電極材料藉由於鋼.紹氧化物LaA103(LA0)之單結晶基板上所堆積之紀鎖銅氧化物YBa2CU307(YBCO)膜而形成，約鈦礦型金屬氧化物係藉由結晶性镨H孟氧化物Prj為制3(心⑺膜而形成，上部電極材料係藉由淹鍍法所堆積之蝴而形成。人們發現，該記憶元件之動作，藉由將對上部及下部電極間所施加之電虔脈衝設定為51伏特並且以正、負之方式進行施加，可使電阻可逆地轡仆化也支化其思味著藉由讀出該可逆之電阻變化動作（以下’適宜地稱為，，開關動作”）時之電阻值，可製造一種新穎的非揮發性半導體記憶裝置。將複數個具有由上述PCM〇膜等構成之可變電阻元件、且藉由可變電阻元件之電阻變化而記憶資訊的記憶單元，分別於列方向及行方向排列主# 门排歹j為矩陣狀，形成記憶單元陣 I㈣記億U陣列之周邊，配置用以控制記憶單元陣 107952.doc 1313872 列之各記憶單元之資料的寫入、刪除以及讀出之電路q 構成非揮發性半導體記憶裝置。作為具有該可變電阻元件之記憶單元之構造，將僅藉由可變電阻元件所構成之兩端子之記憶單元稱為型記元。二圖1中’表示有將1R型記憶單元作為構成要素形成記 :早兀陣列1 ’構成大容量之非揮發性半導體記憶裝置的 '月形時之-構造例。如圖2所示，m型記憶單元㈣藉由 ^電阻元件單體而構成’並且將該記憶單元1()排列為矩 2從而構成記憶單元陣列】，例如，與下述專利文獻2中 :揭示者相同。具體而言，記憶單元陣歹"為，於副条 (L!〜B㈣向行方向延伸之位元線與_ (wu〜wLn)向列成°、伸之子凡線的交點’配置mXn個記憶單元10所構成结各記憶單元10,其可變電阻元件之上部電極連接於字可變電阻元件之下部電極連接於位元線可將可變電阻元件之下部電極电往逑接於子兀線，將可變電阻之上部電極連接於位元線，使可變f a H μ e 極與下部電極之關係顛倒。…電阻-件之上部電如圖1所示，於具有汛型非揎I w 己G早兀10之記憶單元陣列1的非揮發性半導體記憶裝置元線解碼器3,選擇斑自位址線2由位元線解碼器2及字輸入相、.友4輸入至控制電路6a之位址掏入相對應的記憶單元陣料之寫人、刪㈣及特定記憶單元，實行資中存儲資料，並且讀出。與外=’於所選擇之記憶單元 '、。卩裝置（未圖示）之間的資料 107952.doc 1313872 之輸出入，係經由資料線5而實行。字tl線解碼器3 ’選擇與輸入至位址線4之信號相對應的記憶單7L陣列1之字元線，位元線解碼器2 ,選擇與輪入至位址線4之位址信號相對應的記憶單元陣列1之位元線。控制電路6 a只行5己憶單元陣列1之寫入、刪除以及讀出等各動作時之控制。控制電路6a，依據自位址線4所輸入之位址信號、自資料線5所輸入之資料輸入（寫入時）以及自控制信號線7所輸入之控制輸入信號，控制字元線解碼器3、位元線解碼器2、電壓開關電路Sa以及記憶單元陣列1之讀出、寫入以及刪除動作。力圖所示之例中，控制電路 6a’具有作為雖未圖示但是一般之位址緩衝電路、資料輸出入緩衝電路以及控制輸入緩衝電路之功能。電壓開關電路8a，斟久宝媸L ^ 對各子兀線、位兀線根據動作模式切換記憶單元陣列1之讀Φ ^ „ 、出、寫入以及删除時所需之電壓，並且供給至記憶單元陣平幻1此處，Vcc為非揮發性半導體記憶裝置之電源電壓，V為為接地電壓，VPP為寫入或刪除用之電壓、VI為讀出電壓。又元陣列1經由位元線解碼器2 乂係自記憶單路9判斷㈣以電路9而實行。讀出電路9判斷育料之狀態，並鈐屮…“ I且將其結果傳运至控制電路6a，翰出至貧料線5。於藉由1R型記恃、 r心 0而構成之記憶單元陣列1中，.-ώ

，’生以列單位或行單位 /；IL 士干1反尸；τ選擇之選擇記憶單元可藉由行選擇或列選擇，作為 ° ’瓜， , > ' 出對象δ己憶單元之靖ψ Φ 流加以檢測。於藉由 Dn _ 早70之咳出電己憶早兀1〇所構成之記憶單元陣 107952.doc 1313872 元以外亦會有讀出電流流、此憶單元面積與記憶單歹J 1中，雖然於讀出對象記憶單過，但是具有記憶單元構造簡單元陣列面積減小之優點。用圖2及圖3’就藉由1R型記憶單元!。所構成之記情單兀陣列1中，資料讀出動作時之隐早 ΛΛ , 于之向各口P ^加電脈衝之順序的先則例加以說明。於讀出選出期間之間、將連接於選擇=…資料時’於讀為早7°之選擇字元線維持為接地電位Vss，並且對其他非選擇字元線以及所有位元線施加讀出電壓v i。讀出期買出期間Tr期間，因於選擇字元续盘所有位元線之間，會產生讀出擇，… 生貝出電壓V1之電壓差，故而於選記憶狀態相對應之讀出電流，r=::阻，即流動有與中所存啟夕攸而可§貝出於選擇記憶單元中所存儲之資料。於該情形時，因接於選擇字元線之選擇記愧單开夕4 線冰動有與連電冷m 一7°之§己憶狀態相對應的讀出電机’故而精由於位元線側選擇性地讀出流動於特定選擇立-線之讀出電流，可讀出特定選擇記憶單處，亦可交換位元線與字元線之關係，於字元地讀出流經各字元線之讀出電流。、擇1'生 _ :圖5中，表示對藉由1R型記憶單元i。所構成 _ 冩入動作或删除動作時，於圖:：、v、各位70線施加電脈衝之方法之先前例，並且之/円不對其加以控制之非揮發性半導體記憶裳置 =於圖5中所示之向各字元線與各位元線施加電脈衝之方法之-例’與非專利文獻2 J07952.doc 1313872 Ξ擇=元實行!料ί讀出動作、寫入動作或刪除動作 -方施加接：選擇s己憶早元之選擇字元線或選擇位元線之線，r力用λ電壓Vss ’並且對他方之選擇字元線或位元綠· 知加用以實現譆屮#W/t 動作、寫入動作或刪除動作所f t 電壓Va。所有非選擇字壓，、，_ 及所有非選擇位元線之電之電壓Va之$ sv 寫入動作或刪除動作所需电金Va之一丰，即Va/2之電壓。於圖4所不之構造之非揮發所示之先前之非揮發性半導^導體§己憶裝置，與圖1中升輝兔+導體記憶裝置的構與圖1中所示之先前之非禮於,^ 揮發性半導體記憶褒置的區別在於，自電麗開關電路8b供給至記憶：在

線、各位元線之電壓，以及钤费ρ 之各子7L 示之槿、止Φ Φ 塗之控制方法。於圖4所 ” &中’電壓開關電路崎VCC與Vss以外補之電壓施加至特定之位元線與字元線。逻將心與於圖7中，表示對藉由1R型記悚單元陣列1與；r咨W 心早兀10所構成之記憶單車歹J 1只仃貪料之讀出動作、對各字元線與各位元冑㈣或㈣動作時’ 並且於圖6中，表;電脈衝之方法之其他先前例，裝置之-例。於圖7t;:斤干揮發性半導體記憶雪r…方本所不之對各字元線與各位元線施加電脈衝之方法之另一例，同。於對選擇記憶單元實行文獻2中所揭示者相刪除動作時，對連接於選 _ 勒忭次办一後夕卡^ &擇#億早兀之選擇字元線或選擇位7°線:方❹接地㈣m對他方之選擇字元線或位兀線，施加用以實貫現視出動作、寫入動作或刪除動 107952.doc 1313872 作所需之電壓Va。對於宝々的咖，于；子7C線與位元線之内，對選擇線施加有接地電壓VSS之側之所右韭、堡埋成 t 厅有非選擇線，施加用以實現讀動作寫入動作或刪除動作所需之電壓％的2/3之電 [即2Va/3對於對選擇線施加有電壓^之側的字元線或位元線之所有非選擇線，施加電壓％之1/3之電壓，即 Va/3。

於圖6所示之構造之非揮發性半導體記憶裳置，與圖艸所示之先前之非揮發性半導體記憶裝置的構造基本相同。與圖1中所示之先前之非揮發性半導體記憶裝置的區別在於，自電壓開關電路8c供給至記憶單元陣列i之各字元、友各位元線之電壓，以及該電壓之控制方法。於圖6所不之構造中，電壓開關電路以除¥(^與Vss以外，還將與 2Va/3、Va/3之電壓施加至特定之位元線與字元線。作為構成1R型記憶單元之可變電阻元件，包括：藉由硫化物之結晶/非晶化之狀態變化而使電阻值變化之相變化記憶元件，採用有藉由通道磁性電阻效果而實現電阻變化之MRAM元件，藉由導電性聚合物形成電阻元件之聚合物強介電性RAM(PFRAM)之記憶元件，以及藉由施加電脈衝而引起電阻變化之RRAM元件等。專利文獻1 :美國專利第6204 139號說明書專利文獻2 ··曰本專利特開20〇2-8369號公報非專利文獻 1 : Liu，S . Q .等，，Electric_pulse_induced reversible Resistance change effect in magne toresistive films”，Applied Physics Letter，Vol . 76，pp . 2749- 107952.doc 1313872 2751 ’ 2〇〇〇年 [發明所欲解決之問題] 之由1R型記憶單元所構成之記憶單元陣列實行〇作、寫入動作或刪除動作，需 ’ 働元線、非選擇字元線以及非選擇位==特疋之電壓。於對各字元線與各 ' 時，會產4 IS1〜4 Λ °又疋特疋之電壓位準

會產生因予兀線與位元線之寄生電的瞬#雷'、* 兄放電所引起 = 自讀出、寫入以及刪除等各動作模… 他動作模式轉換時，產生因上 /、夕硌緻4寸玍电合之充放電所引起飞，成為非揮發性半導體記«置中之消耗電流 .增大之主要原因。设想使用於非專利文獻2中所揭示之料字元線與各位讀施加電脈衝之以（參照圖5)，對於寫人有資料0之選擇記憶單元，⑨資料0之讀出動作之後，實行寫入相異之資料1之動作的情开》。於讀出時，對連接於選擇記憶單元之選擇字元線或選擇位元線之一方設為接地電壓Vss，並將另方之選擇字元線或選擇位元線之電壓，設定為用以貫現§買出所需之讀出電壓Vread。將所有非選擇字元線與所有非選擇位元線之電壓，設定為讀出電壓Vread之一半’即Vread/2。於寫入時，將連接於選擇記憶單元之選擇子元線或選擇位元線之一方設為接地電壓VSS，並且將另—方之選擇字元線或選擇位元線之電壓，設定為用以實現寫入所需之寫入電壓Vwrite。將所有非選擇字元線與所有非選擇位元線之電壓，設定為寫入電壓Vwrite之一半， 107952.doc •12- 1313872 於自讀出動作向寫入動作轉換之情形時，為憶單元不變ml 寫入時之選擇記、卜選擇子讀以及所有非選擇位元線之電屡’自讀出時〜/2上升為寫入時…心尸於非選擇位元線盘非選禮會非k擇子凡線之合計數之信號線，擇一(二me如ad)/2之電《化。於選擇位元線以及選擇子兀線中，雖然草—古少發蔽μ & 、/' 墊句為接地電壓VSS，讀出夺”寫入時未產生變化，但一 ^ -疋另方之選擇位元線或選擇向：線：電壓，會自Vread〜e上升。於自讀出動作 _结=,作轉換時，藉由位於接地電壓—之一條選擇位 Π選擇字元線以外的位元線與字元線之電歷產生變 ’：產生向字元線與位元線之寄生電容之充電，並且會增加動作時之消耗電流。 ;寫入動作之後實打讀出動作之情形時，雖然與上錄反方向’但疋所有非選擇字元線與所有非選擇位元始電S’自寫入時之降低至讀出時之Vread/2，而會產生向字元線與位元線之寄生電容之放電，並且會曰加動作時之消耗電流。於讀出動作、寫人動作以及刪除動作等各動作中，於自二’線與字元線之中選擇特定之位元線與字元線之情形香雷Γ向各動作進行轉換之前立即設置準備動作期間（預間且於暫時將所有位元線與字元線設定為非 “之後使特疋之位元線與字元線自非選擇狀態過選擇狀態。於該情形時，於相同之動作模式内，因僅 107952.doc -13- 1313872 有選擇字元線與選擇位元線之電壓產生變化，.因此可消耗電流之增加。然而，於向各動作轉換之前立即設置有預充電期間之情形時，亦與於讀出動作、寫入動作2 動作間直接進行轉換之情形相同，由於非選擇字元線及非選擇位元線之電壓位準，於讀出動作、寫入動作或刪除動作間相異’因此會產生同樣之問題。本發明係鑒於上述問題開發而成者，其目的在於，提供，揮發性半導體記憶裝置及其動作方法，該非揮發性半導體記憶裝置於高積體化之記憶單元陣列中，於讀出、寫入以及删除等各動作模式間之進行轉換時，抑制藉由伴隨著位元線與字元線之電位變化的瞬變電流所產生之消耗電流之增加。【發明内容】為達成上述目的之本發明之非揮發性半導體記憶裝置，其特徵在於具有：言P ,險i ;陆己隐早兀陣列，其於列方向及行方向分別排列複數個兩端子之記憶單元，該兩端子記憶單元具有藉由電脈衝而使電阻值可逆地變化之可變電阻元件，並且同列之上述各记憶單元之—端連接於共通之字元線，同一行之上述各記愫簞开夕s ^ ^ 〜早7L之另一端連接於共通之位元線；記憶單元選擇電路，i έ μ、+. & 八自上述§己憶單元陣列之中以列單位、行單位或記憶單元置彳☆、g I f 1 平早位選擇上述記憶單元；電壓開關電 _ ^為對由上述δ己憶單元選擇電路所選擇之選擇記憶單 _ 3喝出動作、寫入動作以及删除動作之複數個記憶動作’而對上述字元線與上述位元線内之連接於上述選擇 107952.doc -14- 1313872 2憶單元之選擇字元線與選擇位元線以及上擇位元線以外之非選擇字元線與非選擇：線知上述記憶動作，施加於上述各記憶動作所需壓，及讀出電路，其對上述選擇記憶單元内上琉# ,陰gg m對象的 ^己隐^ ’檢測與上料變電阻元件之電阻值相對應 Ζ流動之讀出電流的大小’讀出於上述讀出對象記憶單：所存儲之資訊；上述電㈣關電路於上述讀出動作、上述寫入動作以及上述刪除動作之各動作期間中，對於 =擇字元線與上㈣選擇位元㈣方施加共通之非選擇乂’本發明之非揮發性半導體記憶裝置，其特徵在於·· 上述電壓開關電路對於上述、并、擇子兀線與上述非選擇位少於上述讀出動作與上述寫入動作之各動字二、加共通之非選擇電壓，並且對於上述非選擇 =線與上述非選擇位元線之另一方，至少於上述讀出動上相除動作之各㈣㈣中，施加上述非選擇電再：、:本發明之非揮發性半導體記憶裝置，其特徵在於.上述電壓開關電路於即將進入上述讀出動作、上述寫 ==上述刪除動作之各記憶動作之前的各準備動作上u少對上返非選擇字元線與上述非選擇位元線施加上述非選擇電壓。 =成上述目的之本發明的非揮發性半導體記憶裝置之法’其特徵在於··其係用以於具有記憶單元陣列的 107952.doc 1313872 非揮發性半導體記憶裝置之對自上述記憶單元陣列之中以 7早位、料位或記憶單元單位所選擇之選擇記憶單元之作、寫入動作以及刪除動作之複數個記憶動作排歹^法，上述記憶單元陣列係於列方向及行方向分別複具有施加電脈衝而電阻值可逆地變化之可變電阻兀件的兩端子記憶單元之一列之上述各記憶單元另一端連接；共通之字元線，同一行之上述各記憶單元之寫人動# 通之位m且於上述讀“作、上述上述刪除動作之各動作期間中，對於上述字、、上述位元線内之未連接於上述埋今-A t I运评°己憶單7L之非潠兀…、非選擇位元線雙方施加共通之非選擇電壓。又，本發明之非揮發性半導體記憶裝置之特徵在於：對於，+· A __ 方法’其、十.H 、述子兀線與上述位元線内之未連接於上述選擇記憶單元的，登嫂+ ^ 接於上至少於上述線與非選擇位元線之-方，乍，、上述寫入動作之各動作期間中，絲加共通之非選擇電愿，施非選擇位元線之另_方$以㈣擇子7"線與上述動作之各動作期門中”於上述讀出動作與上述刪除合動作期間中’施加上述非選擇電壓。再者，本發明之非揮發性半導其特徵在於:於即將進入上述_作==法，及上述除動作之各々洛也A 这寫入動作以於上述非選擇字動作之前的各準備動作期間，對電壓。 ^與上述非選擇位元線施加上述非選擇 [發明之效果] 107952.doc -16· 1313872 半徵之非揮發性半導體記憶裝置或非揮發性 :體5己憶裝置之動作方法’於讀出動作與出動作與刪除動作中，由作^賣線之至少任-方所施加之電線與非選擇位元電壓為共通之非選擇電愿，換時線與二式間轉換時之電:變=產生線變：’因此伴隨有動作模电歷變化的子凡線與位元線之條數至少減文而可降低各字元線與各位元線所引起的瞬變電流，並且可降低動作時之消二:充：電是’於讀出、寫入以及删除之所有動作特別擇字元後盘π有動作模式中，將對非選線”非k擇位元線雙方所施加非選_的情形時，上述動作時之消==通之更加顯著。 7〈祕電机降低效果會進而’即使於進入各記憶動作 (預充電期間)之愔开w Μ 直百旱備動作期間門時，於自一個動作模式之準備動作期間向其他動作模式乍』的情形時，如相ΓΓ 其他動作模式轉換選擇位元線雙由於非選擇字元線與非換時之電壓變U〜而伴隨有動作模式間轉且上述動作時之疋線與位元線之條數會大幅減少，並【實施方式】，^降低效果會更加顯著。及=作下，就、本發明之非揮發性半導體記憶裝置本發明方法'(二，^適宜地稱為,,本發明裝置”以及” )之貫施形態加以說明。 107952.doc 17 1313872

於本實施形態中’構成非揮發性半導體記憶裝置之記憶單元陣列之記憶單元’含有藉由施加電脈衝而使電阻值可逆地變化，並且藉由其電阻之變化而記憶資訊之可變電阻凡件而形成’作為該可變電阻元件之一例，假定為於 PCMO膜之上下配置有Pt電極之3層構造之RRAM元件加以說明。再者，作為可變電阻元件，倘若為藉由施加電脈衝 (或施加電流）而產生電阻變化之元件，則無論為何種可變電阻元件，均可適用本發明。可變電阻元件之材料為 PCMO膜以外之金屬氧化物，若為藉由施加電脈衝而產生電阻變化者，則亦可適用本發明。又，倘若可變電阻元件之材料為過渡金屬氧化物，並且藉由施加電脈衝而產生電阻變化者，則可適用本發明。 (第1實施形態）首先，參照圖8至圖14，就於本發明裝置之寫入、刪除以及讀出之各記憶動作中，對非選擇字元線與非選擇位元線施加共通之非選擇電壓VW2之第1施形態加以說明。圖8係表示本發明裝置之功能構造之方塊構造圖。於圖8 對於與先前之非揮發性半導體記憶裝置共通之部分，標注共通之符號加以說明。如圖8所示，本發明裴置：於 =的=之將1R型記憶單元呈矩陣狀排列之記憶單元陣開關電路 1；、==解碼”、字元線解碼…電壓之先m 控制電路⑷基本與圖1所示 _揮發性半導體記憶裝置的構造相同先前之非揮發性半導體記憶裝置的區別在於，電壓、:二 107952.doc

• H 1313872 路8d對記憶單元陣列1之各字元線、各位元線所施加之電屢以及藉由控制電路6d所實施之施加電麼之控制動作。 "記憶單元陣列1之構造，/亦與圖2所示之先前t非揮發性半導體記憶裝詈的# & s _ _ 置的6己隐早70陣列1之構造相同。具體而 σ °己隱單Χ陣列1之構造為’於m條（BL1〜BLm)向行方向 L伸之位7L線（相當於行選擇線）與η條（机卜·^向列方 :延伸之字几線（相當於列選擇線）之交點配置個記憶早το 10。各記憶單元1〇，將可變電阻元件之上部電極連接於字元線’可變電以件之下部電極連接於位元線。再者，亦可將可變電阻元件之下部電極連接於字元線，可變電阻凡件之上部電極連接於位元線，使可變電阻元件之上部電極與下部電極之關係顛倒亦可。位元線解碼器2與字元線解满哭·^ 踝斛碼器3，自與位址線4輸入至控制電路6d之位址輸入相對庳 ^ 丁愿之6己憶早兀陣列1中，選摆讀出對象之記憶單元。字元線解 , ^裔·3選擇與輸入至位址線4之信號相對應的記憶單元陣 512^^ X . 的予兀線，位元線解碼态2選擇與輸入至位址線4之位址_ 相對應的記憶單元陣歹J 1之位兀線。於本實施形態中，中，位元線解碼3 & 於寫入動作與刪除動作 f位兀線解碼器2與子兀線解碼器 1夕由丨、；#洛θ D匕隐早兀陣列 1之中以§己憶早π早位選擇記憶單早』而發揮作肖，並且於讀出動作中隐早，電路子711線解喝器3作& 6 記憶單元陣列!之中以列單位選擇記憶為自擇電路而發揮作用。心凡、δ己憶單元選控制電路6d，實行記憶單元陣列i 之寫入、刪除以及讀 107952.doc •19· 1313872 出之各。己德動作時的控制。控制電路，依據自位址線4 所輪入之位址h號、自資料線5所輸人之資料輸人（寫入時）以及。自控制信號線7所輪入之控制輸入信號，控制字元線解碼斋3、位兀線解碼器2、電㈣關電路μ以及記憶單元陣列1之讀出動作、寫入動作以及删除動作。於圖8中所示之例中，控制電路6d，具有作為雖未圖示但是一般之位址緩衝電路、資料輪屮出綾衝電路以及控制輸入缓衝電路之功能。

電壓開關電路8d，粝赭氣m L 據動作模式切換記憶單元陣列1之 Y人動^ W及餐動作所需的字元線與位元線之各電遷，並供給至紀情留_圭、’ 於嘖出動柞由,。己隐皁兀陣列〗。於本實施形態中，選擇字1 4接於“字元線解碼H3所選擇之一條、擇子讀之記料元成為選擇記料元刪除動作中，連接於藉由字、寫入動作與 Μ ^ ^ 予兀綠解碼盗3所選擇之一侔里擇子兀線以及藉由位元線解碼器2 條^ 選擇位元線的記A &擇之一條或複數條 υ、冰日J 〇匕隐皁兀成為選擇除以及讀出箄久叙从4 隐早兀，根據寫入、刪汉吻出#各動作模式，對於之間，施加特定之耷Α Φ 予疋線與選擇位元線也力w疋之寫入電壓Vwe 電壓vR。圖中，v 承電屋VWE以及讀出電壓，V為寫入雪、X明裝置之電源電壓，Vss為接地翌VWE為寫入電_删除電壓巧接地

之-半之電壓值的非選擇雷壓vi E為寫入電壓VWE 專自外部或於内部電路(未圖示)生成讀出電屡’該 Μ，並且分別施加至特定之字元線與：二電麼開關電路〜用以生成1r型記憶單元之資料讀出所Γ讀出電 i07952.doc T叶靖出所需之讀出電 •20- 1313872 壓vR。再者’寫入電壓vWE係_記憶單元之資料寫入施加電壓，刪除電壓VwE係1R型記憶單元之資料刪除所需之施加電壓，於本實施形態中，設定為相同之電壓值，: 以下本發明之說明中亦同樣。、 =出電路9’對連接於選擇記憶單元之位_中流動之 =流：内、藉由位元線解碼器2所選擇之選擇位元線二之“電流實行電壓變換，對連接於i列選 Γ之内之選擇位元線的讀出對象之記憶單元之輝資;: :加以判定’並且將其結果傳送至控制電路枓線5輪出。貧寫：：’就於本實施形態中對記憶單元陣列1實行資料之 =動：、删除動作以及讀出動作時，對選擇字元線、：之電：1電Γ選擇字元線以及非選擇位元線分別施加特定以說明。W施加順序，㈣各個不同記憶動作分別加圖9及圖10中’表示寫入動作時之電脈衝施加於將f料寫入至選擇記憶單元時，於開始寫入= ::預：電期間(準備動作期間)，預先將所有 …線之電壓’設定為寫入„v之一二斤 =一亦可於本發《置之待機剩入動選:；動作以及讀出叙於+,, 删除態）’預先將所右—壬可一者的低消耗電力下之待機狀擇電堡VwE〜子疋線與所有位元線之電愿設定為非選 I07952.doc 21 1313872 選=動Γ間丁讀間’對所有非選擇字元線與所有非疋'友，與預充電期間同樣地，繼續施加寫入電壓 VWE之-半之非選擇電壓VW2，並且對選擇字元線施地電壓Vss(相當於篦- 電壓〜(相對於第:入二壓” 對於第寫入電壓卜寫入動作期間Tw_，因於選擇位元線與選擇字元線之間，會產生寫入電壓、之電壓差’故而可對選擇記憶單元之可變電阻元件施加寫一寫入貝科。此時，雖然對於連接於選擇字疋線與非選擇位元綠> 4 @ gg 非選擇以及連接於選擇位元線與選擇子70線之記憶單元，施加有寫人電壓VWE之-半之 :選擇電屋vWE/2’但是由於該電麗遠遠低於寫入電厂堅 VWE，故而不會發生寫入。於圖11及® 12中，表示有删除動作時之電脈衝施加順序 J ☆刪除k擇5己憶早兀之資料時，於開始刪除動作 =之預準備動作期間）’預先將所有字元線盘凡線之電壓，設定為刪除電壓VWE之一半之非電愿vWE/2。亦可於本發明裝置之待機時，將所有字元線與所有位70線之電壓，預先設定為非選擇電壓Vwe/2。 =動作期間Te期間，對於所有非選擇字元線以及所有，擇位元線’與預充電期間同樣地，繼續施加删 =之-半之麵擇„VWE/2，並且對選擇字元線施加娜 I 相虽於第一刪除電壓），對選擇位元線施加接土電壓VSS(相對於第二删除電壓卜冊g除動作期間間’因於選擇字元線與選擇位元線之間，會產生與寫入= 107952.doc •22- 1313872 塵vWE相同電壓且相反極性之刪除電壓vWE之電壓差，故而可對選擇記憶單元之可變電阻元件施加刪除電壓Vwe並且刪除資料。此時，雖然對於連接於選擇字元線與非選擇位元線之記憶單元，以及連接於選擇位元線與非選擇字元線之記憶單元，施加有刪除電壓Vwe之一半之非選擇電壓 VWE/2，但是由於該電壓遠遠低於刪除電壓Vwe，故而不會發生刪除。

於圖13及’中，表示讀出動作時之電脈衝施加順序之 -例。於讀出選擇記憶單元之資料時，於開始讀出動作前之預充電期間（準備動作期間），預先將所有字元線與所有位元線之電位，設定為讀出電麼Vwe之一半之非選擇電壓 we/2 '亦可於本發明裝置之待機時，預先將所有字元線與所有位元線之電壓設定為非選擇電壓Vwe/2。選擇位元線以及選擇位元線，繼續施加寫入電壓VWE之一 +之非選擇電壓VWE/2，並且對選擇字元線施加第一讀出 :壓V1R。此處’第一讀出電壓％ ’預先設定為非選擇電 ”W2與讀出電虔Vr之電壓差⑺「W2_Vr)…果疋，讀出動作期間Tr期間，因於€ _ ’ 之間，會產生讀_VR之電t擇擇字元線元之…广^之電壓差，故而可對選擇記憶單 -株件施加讀出電壓％，並且可讀出可變電阻之電阻之狀態。讀出電壓VR較好的是寫下之電壓，並且可藉由讀出電的:寫入電^以 P7L件之材料、組成、膜厚以及面積等，可將讀出 107952.doc -23· 1313872 電塵vR設定為之—半之非選擇電壓Vwe/2。於該情形時，第—讀出電壓％等於接地電MVss，從而可減少供給至電壓開關8(1之電壓之種類。如上述說明所述，於寫入、刪除以及讀出等各記憶動作期間中以及各自之預#發i 預充電期間中，藉由對非選擇字元線與非選擇位元線，施加共s 那/、通之非選擇電壓vwe/2，而於任意之記憶動作期間中向不同記憶動作轉換之情形時，或自: 意之預充電期間中向任意記憶動作轉換之情形時，倘若僅使選擇字元線與選擇位元線之電莊產生變化，則可實行各 5己憶動作。藉此’因於各記憶動作時對各字元線與各位元線施加特定之電座，故而可大幅降低與寄生電容之充放電相伴隨之瞬變電流所產生的消耗電流。 (第2實施形態）繼而，參照圖15至圖21 ’就於本發明裝置之寫入、刪除以及讀出等各記憶動作中’對非選擇字元線與非選擇位元線施加接地電壓Vss作為共通之非選擇電I的第作施形態加以說明。圖15係表示第2實施形態之本發明裝置之功能構造的方塊構造圖。於圖15中，對於與先前之非揮發性半導體記憶裝置以及第i實施形態共通之部分，標注共通之符號加以說明。如圖15所示，本發明裝置為，於圖16中所例示之將 1R型記憶單元呈矩陣狀地排列之記憶單元陣⑴的周邊，设置有位兀線解碼器2、字元線解碼器3、電壓開關電路 8e、讀出電路9以及控制電路6e。其構造基本與圖丨中所示 107952.doc •24· 1313872 之先前之非揮發性半導體記憶裝置、以及圖8之第丨實施形態相同。與第1實施形態的區別在於，電壓開關電路仏對記憶單元陣列1之各字元線、各位元線所施加之電壓，以及藉由控制電路6e所實施之施加電壓之控制方法。記憶單元陣列1之構造，亦與圖2所示之先前之非揮發性半導體記憶裝置以及圖9之第1實施形態之記憶單元陣列丨的構造相同0

關於與第1實施形態相同的構造要素，省略其重複之說明，並且就電壓開關電路8e與控制電路心加以說明。控制電路6e，肖第i實施形態同樣&，實行記憶單元陣

歹J 1之寫入、刪除以及讀出等各記憶動作時之控制。雖然其基本之控制動作與第1實施形態相同，但是與第i實施形逋之不同點在於’其實行於自電壓開關電路8e所供給之電麗之中’將接地電壓Vss作為#選擇電壓施加至非選擇字兀線與非選擇位兀線之控制。控制電路“ ’依據自位址線 4所輸入之位址#號、自資料線5所輸入之資料輸入（寫入寺）以及自&制^號線7所輸人之控制輸人信號，控制字元線解碼益3、位7L線解碼器2、電壓開關電路8e以及記憶單凡陣列1之4出動作、寫入動作以及刪除動作。於圖15中斤：之例巾&制電路6e具有作為雖未圖示但是一般之位緩衝電路f料輸出人緩衝電路以及控制輸人緩衝電路之功能。電壓開關電路8e，讀出動作、寫入動作根據動作模式切換記憶單元陣列1之以及刪除動作所需的字元線與位元線 107952.doc •25· 1313872 之各電壓，並且供給 _ 樣地隐車7"陣列1。與第1實施形態同诹地，於讀出動作中，連接之—格㈣a 逆接於稭由字兀線解碼器3所選擇 , 成為選擇記憶單元，於寫入動作與刪除動作中，一停s由子元線解碼器3所選擇之 :…讀以及藉由位元線解複數條選擇位元線的纪情罩m 、擇之條:¾ 入、删除以及讀出等各動作模：兀根據寫位元線之間，施加㈣之寫人雷/於選擇子元線與選擇

及讀出電壓Vr。圖中，v WE ……B "CC為本發明裝置之電源電壓，Vss 為接地電壓與非選擇電壓’ v Λ WE/2馬第一寫入電壓盘篦一刪除電壓，_vwe/2 A篦_ 电弟

為楚一… 電壓與第二刪除電塵，-vR ,,^ ^ 外°卩或於内部電路（未圖示）而生線與位元線。尤且刀別施加至特定之字元繼而’就於第2實施形態中對記憶單元陣列!實行資料之寫入動作、刪除動作以及埋办… 及"貴出動作時，對選擇字元線、選 ^ φ r ,及非選擇位元線分別施加特定之電壓的電脈衝施加順序亏疋以說明。貞序&照各個不同記憶動作分別加於圖16及圖17中’表示寫入動作時之電脈衝施加順序之 :例。於將資料寫入至選擇記憶單元時，於開始寫入動作 :之預充電期間(準備動作期間)，預先將所有字元線盘所有位元線之電壓，号宁五& A n 疋為作為接地電壓Vss之非選擇雷壓。亦可於本發明梦罟夕括地+ 、评电裝置之待機時，預先將所有字元線與所 107952.doc • 26 - 1313872 有位元線之電壓設定為非選擇電壓Vss。寫入動作期間t，Fb1，對於所有非選擇字元線與所有非選擇位元線’與預充電期間同樣地’繼續施加非選擇電壓Vss，並且對於選擇位元線施加寫入電壓vWE之一半之第 —寫入電壓VW2 ’對於選擇字元線施加為寫人電壓VWE之半之電壓值且為負極性的第二寫入電壓_vwe/2。寫入動作期間Tw期間’因於選擇位元線與選擇字元線之間，會

產生寫入電壓VWE之電壓差’故而可對選擇記憶單元之可變電阻元件施加寫入電壓V，並且寫入資料”匕時，雖然對於連接於選擇字元線與非選擇位元線之記,_單元以及連接於選擇位元線與非選擇字元線之記憶單元，施加有第一寫入電壓Vwe/2 ’但是由於該電壓遠遠低於寫入電壓VWE，故而不會發生寫入。於圖18及圖19中，表示刪除動作時之電脈衝施加順序之一例。於删除選擇記憶單元之資料時，於開始刪除動作前充電期間（準備動作期間），@先將所有字元線與所有位兀線之電a ’設定為作為接地電a Vss之非選擇電麗。亦可於本發明裝置之待機時，預先將所有字元線與所有位元線之電壓设定為非選擇電壓Vss。登刪除動作期間Te期間，對於所有非選擇字元線與所有非、擇、元線與預充電期間同樣地，繼續施加非選擇電壓 Vss並且對於選擇字元線施加刪除電壓\/”/2，斟於，淫办_ 牛之第— ^ 對於選擇位兀線施加為刪除電壓VWE之— 半之電塵值且為自托马負極性的第二删除電壓-VWE/2。刪除動作 107952.doc -27- 1313872 =Te期間’因於選擇字元線與選擇位元線之間，會產生之1入電壓VWE為相同電壓且為相反極性之刪除電壓VWE 壓I故而可對選擇記憶單元之可變電阻元件施加刪 ^電塵vWE並且刪除資料。此時，雖然對於連接於選擇字線與^選擇位几線之記憶單元以及連接於選擇位元線與，擇子7L線之,己憶單元，施加有第一刪除電壓〜/2，除。；該電壓遠遠低於刪除電壓，故而不會發生刪一；圖20及圖21中，表示讀出動作時之電脈衝施加順序之 1於π出選擇s己憶單元之資料時，於開始讀出動作前 :預充電期間(準備動作期間)，將所有字元線與所有位元電位》又疋為作為接地電壓Vss之非選擇電壓。亦可於 2發明裝置之待機時’預先將所有字元線與所有位元線之電位設定為非選擇電壓Vss。讀出㈣，料所㈣選料元線與所有非擇元線以及選擇位元線，施加非選擇電壓Vss，對於選擇字元線施加第—讀出電壓·％。此處，第—讀出電壓-vR ’㈣設定為非選擇電壓Vss與讀出電⑺之電屋 =R广Vr)，即與讀出電壓％為相同電墨且為相反〇，、結果疋，讀出動作期間Tr期間，因於選擇位元與選擇字元線之間，會產生讀出電壓％之電塵差擇= 對選擇§己憶單元之可變電阻元件施加讀出電心&，並讀出可變電阻元件之電阻之狀態。讀_VR較好的/ 寫入電壓VwE以下之電愿，並且可藉由讀出電路9讀出：電 107952.doc -28- 1313872 ^。藉由調整可變電阻元件之材料、組成、膜厚以及面積，可將讀出電壓乂&設定為寫入電壓Vwe之—半之第一入電壓VWE/2。於該情形時’第一讀出電壓等於第二寫入電壓-Vwe/2’可減少供給至電壓開_e之電壓之種類: 如以上說明所述’於寫人、刪除以及讀出等各記情動作期間中以及各自之預充電期間中，藉由對非選擇字元線與非選擇位元線施加共通之非選擇電壓Vss，而於任咅之艽憶動作期間中轉換為不同記憶動作之情形時，或自:意: 預充電期間中轉換為任意記憶動作之情形時，倘若錢選擇字元線與選擇位元線之電壓產生變化，則可實行各記憶動作。因於各記憶動作時對各字元線與各位元線施加特定之電塵，故而可大幅降低與寄生電容之充放電相伴隨之瞬變電流所產生的消耗電流。又，於各動作模式中，施加至子兀線與位元線之電壓之絕對值的最大值成為寫入電堡 VWE以及刪除電MVwe之-半之、/2或讀出電壓％之任一者，可降低本發明裝置中所使用之電壓大小，藉此可獲得進一步降低消耗電流之效果。 (第3實施形態）繼而，參照圖22至圖28，就於本發明裝置之寫入、刪除以及讀出等各記憶動作中，對非選擇字元線與非選擇位元線施力:寫入電屢〜之1/3的共通之第-非選擇電壓W3 的第3貫施形態加以說明。圖22係表示第3實施形態中之本發明裝置之功能構造的方塊構造圖。於圖22中，對與先前之非揮發性半導體記憶 107952.doc -29- !313872 裝置以及弟l實施形態共通之部分

說明。如圖22所示，本發明裝置為，於如圖23所示之㈣型記憶單元呈矩陣狀地排列的記憶單元陣⑴之周邊，設置有位元線解碼器2、字元線解碼器3、Μ開關電路I 讀出電路9以及控制電路6f。其構造基本與圖i所示之先前之非揮發性半導體記憶裝置以及圖8之第1施形態之構造相同。與第1實施形態之區別在於，電屢開關電路^對記憶單元陣列i之各字元線、各位元線所施加之電屢，以及

關於與第1實施形態相同之構造要素，省略其重複之說明，並且就電愿開關電路“以及控制電路6f加以說明。D

標注共通之符號加以藉由控制電路6f所實行之施加電壓之控制方法。記憶單元陣列I之構造’亦與圖2所示之先前之非揮發性半導體記憶裝置以及圖9之第！實施形態之記憶單元陣列】的構造相同。控制電路6f，與第丨實施形態同樣地，實行記憶單元陣列1之寫入、刪除以及讀出等各記憶動作時之控制。雖然其基本之控制動作與第丨實施形態相同，但是與第丨實施形態之不同點在於，其實行於自電壓開關同路8f所供給之電壓之内’將寫入電壓vWE之1/3之電塵Vwe/3作為第一非選擇電塵，將寫入電麼VwE之2/3之電壓2 Vwe/3作為第二非選擇電壓，施加至非選擇字元線與非選擇位元線之控制。控制電路6f，依據自位址線4所輸入之位址信號、自資料線5所輸入之資料輸入（寫入時）以及自控制信號線7所輸入之控制輸入信號，控制字元線解碼器3、位元線解碼器2、 I07952.doc -30· 1313872 電壓開關電路8f以 . v疋讀出動作、窝入動作以及刪除動作。於圖22所示之，·，， 1中’控制電路6f具有作马未圖不之一般位址缓衝電路' ^ X ^ ^ ^ ^ 科輪出入緩衝電路以及控制輸入緩衝電路之功能。電壓開闕電路8f，根據動作模十 ^ ψ ^ 电、式，切換記憶單元陣列1 之4出動作、寫入動作以及冊彳 ^ ^ 除動作所需的字元線與位元線之各電壓，並且供給至記憶單 m M ^ A b 凡陣列1。與第1實施形態同樣地，於讀出動作中，連接於摆# 作、错由子兀線解碼器3所選擇之-條選擇字元線之記憶單入叙Α Λ Χ馬選擇δ己憶皁兀，於寫動作與刪除動作中，連接於藓 —_ 之一倏，淫摆〜6 B由子兀線解碼器3所選擇條選擇子70線以及藉由位或複數Mm 位凡線解碼器2所選擇之一條飞複數條選擇位凡線的記憶單元 _ 皆取馬選擇S己憶早70，根據寫入、刪除以及讀出等各動作煜 m ^寺谷動作棋式’對於選擇字元線與選擇位凡線之間，施加特定之意

”·，電壓VWE、刪除電壓VWE 以及讀出電壓Vr。圖中，v v VCC為本發明裝置之電源電壓，

Vss為接地電壓，νλι盔宜λ中『 -非選… 與删除電壓，VwE/3為第非k擇電壓，2 兔笛—斗 .Φ _ 為第—非選擇電壓，乂2]1為第一讀出電壓，該等自外部或於内部 '買 m pa P電路（未圖示）生成供給至電壓開關電路8f，並且分別施加電第一刀主特疋之子兀線與位元線。乐項出電壓V2j^以生成^ ^ ^ ^ 風1Kti 5己憶早元之資料讀出所Ε 之讀出電壓VR。叮而繼而’就於第3實施形鲅中斟士 _ 耷心、f對5己憶早70陣列1貫行資料之擇位_ 除動作以及讀出動作時’對選擇字元線、選凡線、非選擇字元線以及非選擇位元線分別施加特定 107952.doc •31 . 1313872 之電麼的電脈衝施加順序，按照各個不同記憶動作分別加以說明。於圖23及圖24中，表千啻，Λ 衣不寫入動作時之電脈衝施加順序之一例。於將資料寫入至選煜 a &擇δ己憶單兀*時，於開始寫入動作兩之預充電期間（準備動作也胃日、乍4間）’預先將所有字元線與所有位元線之電壓，設定盔仓電爆v η介寫入電魔VwE之1/3之第一非選擇電堡vWE/3。亦可於本發明裝置之待機時，預先將所有字元線與所有位元線之電愿电堙叹疋為第一非選擇電壓vwe/3。寫入動作期間Tw期間，姐# ^丄朋間，對於所有非選擇字元線，施加寫入電壓VWE之2/3之第二非選 F、擇電壓2 VWE/3，並且對所有非選擇位元線，與預女雪#n bb 充電期間同樣地，繼續施加寫入電 KVwe之1/3之第一非選擇雷厥Λ7 、擇電壓VWE/3，對於選擇字元線施加接地電壓Vss(相當於篦-含 _ ^ ^ ' 、第一寫入電壓），對於選擇位元線施加寫入電壓VWE(相當於第一窝冩入電壓）。寫入動作期間Tw 期間，因於選擇位元線盥選 I、選擇子凡線之間，會產生寫入電壓VWE之電壓差，故而一 τ避擇5己憶早兀之可變電阻元件施加寫入電塵vWE並且寫入咨极 •、資料。此時，雖然對於連接於選擇字元線與非選擇位元線 _ < D己隐早凡、以及連接於選擇位元線與非選擇字元線之記恃

匕隐早兀，施加有寫入電壓VWE 之1/3之第一非選擇雷壓v we 3 ’但是由於該電壓遠遠低於寫入電壓VWE，故而不會發生寫入。於圖25及圖26中，表示册|丨^1仏+ *動作時之電脈衝施加順序之一例。於刪除選擇記憶單元之資枓時，於開始刪除動作前之預充電期間（準備動作期間）， ’預光將所有字兀線與所有 107952.doc •32- 1313872 办 — Mt 電疋叹疋為刪除電壓VWE之i/3之第一非選擇冤壓於本發明裝置之待機時，預先將所有字元線與所有位70線之電壓’設定為第一非選擇電壓VWE/3。刪除動作期間Te期間，對於所有非選擇字元線，與預充電期間同樣地，繼續施加刪除電麼Vwe之1/3之第一非選擇電壓VWE/3，並且對於所有非選擇位元線施加刪除電壓v仰之2/3之第二非選擇電壓2 vw3，對於選擇字元線施加刪除電壓vWE，對於選擇位元線施加接地電壓。删除動作期間^期間，因於選擇字元線與選擇位元線之間，會產生 /、寫電壓VWE為相同電壓且相反極性之冊g除電壓之電麼差’故而可對選擇記憶單元之可變電阻元件施加刪除電壓VWE並且刪除資料。此時，雖然對於連接於選擇字元線與非選擇位元線之記憶單元、以及連接於選擇位元線斑非選擇字it線之記憶單元，施加有刪除電㈣㈣之Μ之第一非選擇電MVWE/3’但是由於該電壓遠遠低於刪除電壓 Vwe ’故而不會發生刪除。於圖27及圖28中，表示㈣出㈣時之電脈衝施加順序之一例。於讀出選擇記憶單元之資料時，開始讀出動作前之預充電期間（準備動作期間），預先將所有字元線有位元線之電位，設定為寫入電壓之1/3之第一非選電塵vWE/3。亦可於本發明裝置之待機時，預先將所有字 :線3與所有位7L線之電位，設定為第—非選擇電壓讀出動作㈣⑽間’對於所有非選擇字元線與所有非 107952.doc -33· 1313872

、擇位元線以及選擇位元線，繼續施加第一非選擇電壓你£//3，並且對於選擇字元線施加第一讀出電壓V2R。此處，第一讀出電壓V2R，預先設定為第一非選擇電壓Vwe/3 …賣出電壓VR之電壓差（V2r= Vwe/3-Vr)。其結果是，讀出動作期間Tr期間，因於選擇位元線與選擇字元線之間，會產生讀出電壓Vr之電壓差，故而可對選擇記憶單元之可變電阻元件施加讀出電壓Vr，並且可讀出可變電阻元件之電阻之狀態。讀出電壓Vr較好的是，寫入電壓VwE以下之電壓’並且可藉由讀出電路9讀出之電麼。藉由調整可變電阻元件之材料、組成、膜厚以及面積等，可將讀出電壓 ^設定為寫入電壓VWE之1/3之第一非選擇電壓vWE/3。於該情形時，第-讀出電壓v2r等於接地„^，從而可減少供給至電壓開關8f之電壓之種類。如以上說明所述，於寫人、删除以及讀出等各記憶動作之預充電期間中’藉由對於非選擇字元線與非選擇位元線，施加共通之第一非選擇電愿VW3,自某個記 =電=中轉換為任意記憶動作之情形時，倘若僅使選擇子几線與選擇位元線冤M產生變化，則可實行各記憶動作。X ’於讀出動作與寫期間中之非選擇位元结猎由對各動作 VWE/3,即使於讀出動電壓〆、罵入動作之間直接進行情形時，非選擇位元線之電轉、之非選擇字it線之電a t μ θ t ’ ϋ i可將變化抑制於第一非選擇電爆v n 進而，於讀出動作與刪 ^ WE 。 ” 之間，藉由對各動作期間中 107952.doc •34- 1313872 之非選擇字元線施加共通之第-非選擇電壓VWE/3，即使於=出動作與刪除動作之間直接實行轉換之情形時，非選擇子π線之電壓亦不產生變化’並且可將非選擇位元線之電壓變化抑制為第-非選擇電壓VWE/3。藉此，因於各記心動作時對各字元線與各位元線施加特定之電廢，故而可巾田降低與寄生電容之充放電相伴隨之瞬變電流所產生的消耗電流。 (第4實施形態） :而 >，，、、圖29至圖35，就本發明裝置之寫入、刪除以及讀出等各記憶動作中，對非選擇字S線與非選擇位元線細加寫入電壓VwE之2/3之共通第二非選擇電壓2 Vwe/3的第4實施形態加以說明。圖2 9係表示第3實施形態之本發明裝置之功能構造的方，構圖°於圖29中，關於與先前之非揮發性半導體記憶裝置以及第1實施形態共通之部分，標注共通之符號加以說明。如圖29所示，本發明裝置為，於如圖3〇所示之將汛型記憶單元呈矩陣狀地排列之記憶單元陣列丨之周邊，設置有位元線解碼器2、字元線解碼器3、電壓開關電路8g、讀出電路9以及控制電路6g。其構造基本與圖i所示之先前之非揮發性半導體記憶裝置以及圖8之第1施形態之構造相，。與第1實施形態之區別在於，電壓開關電路8g對記隐單兀陣列1之各字元線、各位元線所施加之電壓，以及藉由I工制電路6g所實行之该施加電壓之控制方法。記憶單元陣列1之構造亦與圖2所示之先前之非揮發性半導體記憶 107952.doc -35- 1313872 裝置以及圖9之第1實施形態之記憶單元陣列1的構造相同0 對於與第1實施形態相同明，並且就電壓開關電路8g與控制電路6g加以說明。控制電路6g，與第1實施形態同樣地，實行記憶單元陣列1之寫入、刪除以及讀出等各記憶動作時之控制。雖然其基本之控制動作與第1實施形態相同，但是與第1實施形

態之不同點在於，其實行於自電壓開關電路8g所供給之電屋之内，將寫入電壓VWE之1/3之電壓Vwe/3作為第一非選擇電壓，將寫入電壓VWE之2/3之電壓2 VWE/3作為第二非選擇電壓，施加至非選擇字元線與非選擇位元線之控制。控制電路6g，依據自位址線4所輸入之位址信號、自資料線5所輸人之資料輸人（寫人時）以及自㈣信號線7所輸入之控制輸入信號，控制字元線解碼器3、位元線解碼器2、

電壓開關電路8g以及記憶單元陣列i之讀出動作、寫入動作以及刪除動作。於圖29所示之例中，控制電路&，具有作為雖未圖示但是一般之位 +妨衡電路、資料輸出入緩衝電路以及控制輸入緩衝電路之功能。電壓開關電路8g，根據動作模之括屮叙於古換δ己憶早元陣列1 之項出動作、寫人動作以及刪除動作線之各電Μ，並且供給至記憶單元陣列i J^線與位元同樣地’於讀出動作中，連接 -第1實施形態擇之一《擇字元線之記憶單元成^線㈣器3所選入動作與刪除動作中，連接於/由為；：擇記憶單元，於寫子兀線解碼器3所選擇 107952.doc -36- 1313872 之一條選擇字元線與藉由位元線解石馬器2所選擇之设數條選擇位元線的記憶單元成為選擇記憶單元，根攄富入：刪除以及讀出等各動作模式，對於選擇字元線與選擇位兀線之間，施加特定之寫电澄VWE、刪除電壓V ,μ 及讀出電壓Vr。圖中，VCC兔士政电愛VWEu 為本發明裝置之電源電壓，vss ::電壓’ VWE為寫入電蜃與刪除電壓，VW3為第一非、擇電壓’2 Vwe/3為第二非選擇電塵，％為第1 ^ 壓，該等自外部或於内部電路丨未 * „ 电峪（未圖不）生成並供給至電壓碭關電路8g，並且分別施加 . ^ s 行疋之子兀線與位元線。第續出電壓V3l^於生成氓型 _ 咏第讀出„Vr。己憶早…料讀出所需之繼而’就於第4實施形態中 _ 耷入叙从甲對&己隐早兀陣列1實行資料之寫入動作、刪除動作以及讀之擇位兀線、非選擇字元線選 ^ # Μ ,Λ Φ , 及非選擇位兀線分別施加特定之電壓的電脈衝施加順序寸弋以說明。貝序知照各個不同記憶動作分別加於圖30及圖3 1中，矣+舍 ,, 表寫入動作時之電脈衝施加順序之 ^箱“ 至選擇§己憶單元時，於開始寫入動作有位元線之電Μ，預先將所有字元線與所電厂〜。亦;電字元線與所有位元線之VI裝置之待機時，預先將所有 VWE/3。又疋為第一非選擇電壓2 寫入動作期間Tw期門 .. 期間’對於所有非選擇字元線，與預 107952.doc «37- 1313872 充電期間同樣地，繼續施加寫入電壓Vwe之2/3之第_ 擇電塵2 VWE/3，並且對於所有非選擇位元 =選他加寫人

電壓VWE21/3之第一非選擇電壓Vwe/3，對於選擇字元— 施加接地電壓Vss(相當於第二寫入電壓），對於選擇1 =線施加寫入電壓VwE(相當於第一寫入電壓)。寫入動作：： Tw期間，因於選擇位元線與選擇字元線之間，會產生. 入電壓VWE之電壓差，故而可對選擇記憶單元之可變電：兀件施加寫入電壓VwE並且寫入資料。此時，雖然對於二接於選擇字元線與非選擇位元線之記憶單元、以及連接於選擇位元線與非選擇字元線之記憶單元’施加有寫入電^ VWE^/3之第—非選擇電壓VW3，但是由於該電虔遠遠低於寫入電壓VWE，故而不會發生寫入。 < 於圖32及圖33中，表示有删除動作時之電脈衝施加順序 ^-例。於刪除選擇記憶單元之資料時，於開始刪除動作

前之預充電期間（準備動作期間），預先將所有字元線與所有位元線之電壓，設定為删除電壓之2/3之第二非選擇電虔2 Vwe/3。亦可於本發明裝置之待機時，預先將所有字元線與所有位元線之電壓，設定為第二非選擇電壓 2 Vwe/3。刪除動作期間Te期間，對於所有非選擇位元線，與預充電期間同樣i也，繼續施加刪除電壓Vwe之2/3之第三非選擇電壓2 Vwe/3，並且對於所有非選擇字元線，施加刪除電壓VWE之1/3之第一非選擇電壓Vwe/3，並且對於選擇字元線施加删除電壓VwE，對於選擇位元線施加接地電壓Yu。 I07952.doc -38- 1313872 删除動作期間Te期間，因、選擇子疋線與選擇位元線之會產生與寫人電壓Vwe為相同電壓且相反極性之刪除電壓vWE之電壓差，故而对選擇記憶皁元之可變電阻元 =加刪除_VwE並且删除資料。此時，雖㈣於連接於選擇字元線與非選擇位元線- 之5己憶早凡以及連接於選擇讀與非選擇字元線之記憶單元，施加有刪除電壓、 3之第一非選擇電〜3,但是由於該電塵遠遠低於除電壓VwE，故而不會發生刪除。 _ 、於圖34及圖35巾，表示有讀出動作時之電脈衝施加順序 ;-例。於讀出選擇記憶單元之資料時，於開始讀出動作二預充電期間(準備動作期間)，預先將所有字元線與所 :線之電位，設定為寫入電麗VwE之Μ之第二非選擇電S 2 VWE/3。亦可於本發明裝所有字元線與所有位元線 1第·要預將 2 Vwe/3。。又疋為第二非選擇電壓選=動r'1Tr期間，對於所有非選擇字元線與所有非 4位70線以及選擇位元線，繼續施加第二非選擇電麼2 ^/3’並且對於選擇字元線施加第一讀出電㈣r。此 :’將第-讀出電叫預先設定為第二非選擇電壓2 W3與讀出電覆VR之電麼差⑺R= 2 VW办Vr)。纽果二=作亀期間，因於選擇位元線與選擇二線 B會產生δ賣出電1Vr之電麼差，故而可對選擇記憶單元之可變電阻元件施加讀出電麼VR，並且可讀出可變；阻元件電阻之狀態。讀出電壓^較好的是，寫入電塵VwE以 I07952.doc •39- 1313872 下之電壓，且為可藉由讀出電路9讀出可變電阻元㈣料、以、_及嶋，== 電壓vR設定為寫入電了將”賣出 WE I丄/j之第一非選遅堂厭 VWE/3。於該情形時，第卞第璜出電壓V3R等於第—非壓VWE/3，可減少供給至 ' 、电歷開關8g之電壓之種類。如以上說明所述，於京Λ m . 之預充電…/ 除以及讀出之各記憶動作之預充電期間中，藉由對- / Λ^非選擇子凡線與非選擇位元線，細加共通之第二非選擇電壓2vw3，而之預充電期間中轉換為任音〃 °己隐動作 ^ ^ , 心5己隱動作之情形時，倘若僅使選擇子兀線與選擇位&綠> & * 一、擇位兀線之電壓產生變化，憶動作。又，於讀出動 U實仃各3己 F /、馬入動作之間，藉由期間中之非選擇字元線施加 =對各動作 VW3,即使於讀出動動之第-非選擇電壓2 ± + 興罵入動作之間直接進行韓捣之 f月形時，非選擇字元線之、 € Μ亦不會產生變化非選擇位元線之電壓變化邶制為第一非選擇電壓進而，於讀出動作與刪除動 …WE’3 之m # 1 > 之間，藉由對各動作期間中之非選擇位TL線施加共 ^ ^ , 弟—非選擇電壓2 VWE/3，即使於讀出動作與刪除動作、Sm 作之間直接進行轉換之情形時，非線之電屡變化抑制為第而可將非選擇字元各記憶動作時對各字亓綠命々_ 精此因於 '·’，、各位元線施加特定而可大幅降低與寄生電容子疋之電[故生的消耗電流。 #電相伴隨之瞬變電流所產繼而，就本發明裝置以及兔月方法的其他實施形態加 107952.doc 1313872 以說明。 U)於上述第1至第4實施形^ ^ ^ 一心τ 雖然设想為選擇一铬丰凡線，於位元線側選擇連接 ’、兀中流動之讀出電流，並释己隐早 -4出之情形，但是亦可顛倒字 7L線與位元線之關係—一、* J 、、條位元線，於字元線側選擇連接於該選擇位元续夕.登k 、、擇位凡線之選擇記憶單元中流動之讀出

並且讀出之方式。於該情形卑， "L 、你丨月开y時，讀出電路9連

解碼器3侧。逆按於子7C線 (2)於上述第Ϊ至第4實施九、干圖8、圖15、圖22或圖由\中=示之電壓開關電路8d、8e、8f以及8g，雖然表示藉路方塊產生寫入、刪除以及讀出等各動作之電壓 ^形態’但是亦可分別具有使上述各動作用之電壓個別地產生之電路。、以上’如詳細說明般’根據本發明裝置以及本發明方法減少伴隨記憶動作間之轉換時電位變化的字元線盘位讀之數量，並且減少因各字元線與各位元線之寄生電容 :充放電所引起的瞬變電流，藉此可減少具有於列方向及仃方向將1R型記憶單元呈矩陣狀地排列之記憶單元陣列的非揮發性半導體記憶裝置之消耗電流。 [產業上之可利用性] 本發明可利用於非揮發性半導體記憶農置，特別是可有效地利用於具有記憶單元陣列之半導體記憶裝置中、實行 D己隐單7G陣列之讀出、寫人以及刪除動作等各記憶動作時的位元線與字元線之電㈣制技術，上述記憶單元陣列於 107952.doc -41 - 1313872 列方向及行方& 、卜列有複數個具有藉由施加電脈衝而使電阻值可逆地變各 ^ ^ 无化、並且錯由該電阻變化而存儲資訊之可變電阻元件的幻兩螭子之記憶單元。【圖式簡單說明】圖係表不具有1RM記憶單元之記憶單元陣列之先前的非揮發性半導體記憶裝置之一構造例的方塊圖。 d圖2係模式性地表示僅由可變電阻元件構成之1R型記憶單元之°己憶單元陣列的一構造例之電路圖。兮圖3係表示於由咖記憶單元構成之記憶單元陣列中之讀出動作時’向各字元線、各位元線施加電脈衝之順序的先前例之時序圖。圖4係表示具有1R型記憶單元之記憶單元陣列之先前的非揮發性半導體記憶裝置之其他構造例的方塊圖。时圖5係模式性地表示僅由可變電阻元件構成之以型記憶早兀的記憶單元陣列之—構造例，以及於讀出、寫入以及刪除之^作時，對各字元線、各位元線施加電脈衝之順序之先前例的電路圖。圖6係表示具有1R型記憶單元之記憶單元陣列之先前的非揮表性半導體記憶裝置之其他構造例的方塊圖。圖7係模式性地表示僅由可變電阻元件構成之丨r型記憶單元的記憶單元陣列之一構造例，以及於讀出、寫入以：删除之各動作時，對各字元線、各位元線施加電脈衝之順序之其他先前例的電路圖。圖8係表示本發明之非揮發性半導體記憶裝置之第丨實施 107952.doc -42- 1313872 形態的整體概略構造例之方塊圖。，圖9係表不本發明之非揮發性半導體記憶裝置之第1實施形〜的寫入動作時’對各字元線、各位元線施加電脈衝之順序之電路圖。圖1 〇係表示本發明$ # & & λ 月之非揮發性半導體記憶裝置之第1實施形態的寫入動作時， - 对谷予π線、各位元線施加電脈衝之順序之時序圖。圖11係表示本發明# ^ & 月之非揮發性半導體記憶裝置之第1實施形態的刪除動作時，之順序之電路圖。丨各予-線、各位元線施加電脈衝施r能I表不本發明之非揮發性半導體記憶裝置之第1實之順序之時序圖。Μ子兀線、各位元線施加電脈衝施示本發明之非揮發性半導體記憶裝置之第1實施形態的讀出動作時，之順序之電路圖。 +凡線、各位元線施加電脈衝圖14係表+ 士义义、"之非揮發性半導體記憶裝置之第i實施形態的讀出動作時， _ 之順序之時序圖。 +兀線、各位元線施加電脈衝施形能下本發明之非揮發性半導體記憶裝置之第2實㈣的整體之概略構造例之方塊圖。圖1 6係表示本發明施形態的寫入動作味半導體記憶裝置之第2實之順序之電路Γ 各字元線、各位元線施加電脈衝 107952.doc -43 - 1313872 圖17係表示本發明施形態的寫入動作時之順序之時序圖。圖18係表示本發明施形態的刪除動作時之順序之電路圖。之非揮發性半導體記憶裝置之第2實，對各字元線、各位元線施加電脈衝之非揮發性半導體記憶裝置之第2實，對各字元線、各位元線施加電脈衝

圖19係表示本發明施形態的刪除動作時之順序之時序圖。之非揮發性半導體記憶裝置之第2實，對各字元線、各位元線施加電脈衝 ® 2 0係表示本發日月> & # & & , β 免月之非揮發性半導體記憶裝置之第2實施形態的讀出動作時， ^ 1E ^ 對各子兀線、各位元線施加電脈衝之順序之電路圖。圖21係表示本發明施形態的讀出動作時之順序之時序圖。之非揮發性半導體記憶裝置之第2實，對各字元線、各位元線施加電脈衝

圖22係表示本發明之非揮發性半導體記憶裝施形態的整體之概略構造例之方塊圖。之第3實圖2 3係表示本發明施形態的寫入動作時之順序之電路圖。之非揮發性半導體記憶裝置之第3實，對各字元線、各位元線施加電脈衝相％係表不本發明之非揮發性半導體記憶裝置之第3實夕見·、的寫入動作時，對各之順序之時序圖。料子-線、各位元線施加電脈衝系表不本發明之非揮發性半導體記憶裝置之第3實 107952.doc -44 - 1313872 施形態的刪除動作時，對各字元線、各位元線施加電脈衝之順序之電路圖。圖26係表示本發明之非揮發性半導體記憶裝置之第3實〜的刪除動作時，對各字元線、各位元線施加電脈衝之順序之時序圖。系表不本發明之非揮發性半導體記憶裝置之第3 施形態的讀出動作時，守 ί各子70線、各位元線施加電脈衝之順序之電路圖。系表不本發明之非揮發性半導體記憶裝置之第3實施形態的讀出動作時，兮對各子兀線、各位元線施加電脈衝之順序之時序圖。系表不本發明之非揮發性半導體記憶裝置之第4實施形態的整體之概略構造例之方塊圖。 >圖係表不本發明之非揮發性半導體記憶裝置之第4實 =的寫入動作時’對各字元線、各位元線施加電脈衝之順序之電路圖。圖::係表示本發明之非揮發性半導體記憶裝置之第4實 :順:的寫人動作時，對各字元線、各位元線施加電脈衝之順序之時序圖。圖32係表示本發明非施形態的刪除動作時，對各導體記憶裝置之第4實之順序之電路圖。各予-線、各位元線施加電脈衝圖3 3係表示本發明 #形自έ 非輝卷陡+導體記憶裝置之第4實施形態的刪除動作時，耳丁奋子TL線、各位元線施加電脈衝 107952.doc -45- 1313872 之順序之時序圖。圖34係表示土 1 πη 施，綠 $之非揮發性半導體記憶裝置之第4實、，對各字兀線、各位元線施加電脈衝之順序之電路圖。圖35係表示本發明之非揮發性半導體記憶裝置之第4實施形態的讀出動作時，對各字元線、各位元線施加電脈衝之順序之時序圖。

【主要元件符號說明】 1 記憶單元陣列 2 位元線解褐器 3 字元線解碼器 4 位址線 5 資料線 6a ， 6b ， 6c ， 6d ， 6e，6f，6g 控制電路 7 控制信號線 8a ， 8b ， 8c ， 8d ， 8e，8f，8g 電壓開關電路 9 讀出電路 10 記憶單元、可變電阻元件 BL1〜BLm 位元線（行選擇線） WU 〜WLn 字元線（列選擇線） Vcc 電源電壓 Vss 接地電壓 107952.doc -46- 1313872

Vpp 寫入或刪除用之電壓 Va 寫入、刪除或讀出用之電壓 v WE 寫入電壓、刪除電壓 VR 讀出電壓 V1R，V2r，V3r 第一讀出電壓 Te 刪除動作期間 Tr 讀出動作期間 Tw 寫入動作期間

107952.doc -47 -

Claims

1313 872102654號專利申請案 t文申請專利範圍替換本(兕年5月）厂--·*—' " 十、申請專利範圍：詩K日修正本 ' 1. 一種非揮發性半導體記憶裝置，其特徵在於具有： δ己憶單7L陣列’其於列方向及行方向分別排列複數個兩端子之記憶單元，該兩端子記憶單元具有藉由施加電脈衝而使電阻值可逆地變化之可變電阻元件，並且同一列之上述各記憶單元之一端連接於共通之字元線，同一行之上述各記憶單元之另一端連接於共通之位元線； I己憶單元選擇電路，其自上述記憶單轉列之中以列擊為單位、行為單位或記憶單元為單位來選擇上述記憶單元；電塵開關電路，其為對藉由上述記憶單元選擇電路所選擇之選擇記憶單元實行包含讀出動作、寫入動作以及刪除動作之複數個愔& & °己隐動作，而分別對上述字元線盘上 =τ連接於上述選擇記憶單元之選擇字元線與線、以及上述選擇字元線與上述選擇位元線以

1 卜非選擇字元線與非選擇位元線，根據上述不同記憶動作施加上述各記憶動作所需之電壓；及〜讀出電路’其對上述選擇诂却掩留-认. 卞〇&項出對象的上二X ’檢測與上述可變電阻元件之電流動之讀出電流的大丨 $對應㈣机的大小，並讀出於上述讀元中所存儲之資訊； t象δ己隐早且上述電屢開關電路於上述讀出動以及上述刪除動作各動述冩入動作線與上述非選擇位元線…對於上述非選擇字元擇位讀雙方施加共通之非選擇電虔。 I07952-980514.doc 1313872 • 2.-種非揮發性半導體記憶裝置，其特徵在於具有：記憶單元陣列，其於列方向及行方向分別排列複數個兩端子之記憶單元，該兩端子記憶單元具有藉由施加電脈衝而電阻值可逆地變化之可變電阻元件，並且同一列之上料記鮮元之—端連接於共通之字元線，同一行之上述各記憶單元之另—端連接於共通之位元線；記憶單元選擇電路’其自上述記憶單元陣列之中以列早位、行單位或記憶單元單位選擇上述記憶單元. 關電路’其為對藉由上述記億單元選擇電路所、之選擇5己憶早疋實行包含讀出動作、寫人動作以及刪除動作之複數個記憶動作，而分別對上述字元線與上述位4内之連接於上述選擇記憶單元之選擇字元線與 ”線、以及上述選擇字元線與上述選外之非選擇字元線與非選擇位元線，根據按上述不同記隐動作施加上述各記憶動作所需之電壓；及，·讀出電路，其對上述選擇記憶單元内之讀出對象之上述圮憶單7L，檢測與上述可變電流動之讀出電流的大小，並讀出於上二 = 且值相對應元中所存儲之資訊；賣出於上述項出對象記憶單 =述，關電路對於上述非選擇字元線與上述非線之一方，至少於上述讀出動作與上述寫入動作之各動作期間中，施加共通之非選擇電壓上述非選擇字元線與上述非選擇位元線之另―方=於於上述讀出動作與上述刪除動作之各動作期間中，施力二 107952-980514.doc 1313872 上述非選擇電壓。 3.如請求項1或2之非揮發性半導體記憶裝置，其中上述電壓開關電路於即將進入上述讀出動作、上述寫入動作以及上述刪除動作之各記憶動作前的各準備動作期間，至少對於上述非選擇字元線與上述非選擇位元線’施加上述非選擇電壓。 4 ·如請求項3之非揮發性半導體記憶裝置，其中 φ 於上述各準備動作期間，對於上述選擇字元線與上述選擇位元線，施加上述非選擇電麼。 5·如請求項1或2之非揮發性半導體記憶裝置，其中上述電壓開關電路於上述讀出動作期間，對於上述選擇字元線與上述選擇位元線之一方以及上述非選擇字元線與上述非選擇位元線之雙方施加上述非選擇電壓，並且對於上述選擇字元線與上述選擇位元線之另一方施加與上述非選擇電壓相異之第一讀出電壓；且 • 上述第一讀出電壓與上述非選擇電壓之電壓差之絕對值為特定讀出電壓’該特定讀出電壓低於對上述可變電阻元件施加之寫入動作所需之一寫入電壓、以及對上述可變電阻元件施加之刪除動作所需之一刪除電壓的各絕對值之下限值。 6.如凊求項1或2之非揮發性半導體記憶裝置，其中上述電壓開關電路於上述寫入動作期間中，對於上述選擇字元線與上述選擇位元線之一方施加高於上述非選擇電壓之第一寫入電壓，並且對於上述選擇字元線與上 107952-980514.doc 1313872 述選擇位元線之另一方施加低於上述非選擇電壓之第_ 寫入電壓；且上述第一寫入電壓與上述第二寫入電壓之電壓差之絕對值’成為對上述可變電阻元件施加之寫入動作所需之寫入電。 7.如請求項丨或2之非揮發性半導體記憶裝置，其中上述電壓開關電路於上述刪除動作期間中，對於上述選擇字元線與上述選擇位元線之一方，施加高於上述非選擇電壓之第一刪除電壓，並且對於上述選擇字元線與上述選擇位7C線之另一方，施加低於上述非選擇電壓之第二刪除電壓；且上迤第一刪除電壓與上述第二刪除電壓之電壓差之絕對值，成為對上述可變電阻元件施加之刪除動作所需之刪除電壓。 8.如請求項1或2之非揮發性半導體記憶裝置，其中上述電壓開關電路於上述寫入動作期間中，對於上述選擇字元線與上述選擇位元線之一方，施加高於上述非選擇電壓之第-寫人電壓，並且對於上述選擇字元線與述選擇位元線之另一方，施加低於上述非選擇電壓之第二寫入電m於上述刪除動作_中，對於上述選擇字元線與上述選擇位元線之另—方，施加高於上述非選擇電《之第—删除電壓’並且對於上述選擇字元線與上述選擇位元線之—方施加低於上述非選擇電二刪除電壓；且 $ 107952-980514.doc I313872 上述第一寫入電壓與上述第二寫入電壓之電壓差之絕對值，成為對上述可變電阻元件施加之寫入動作所需的寫入電壓；上述第一删除電壓與上述第二刪除電壓之電壓差之絕對值，成為對上述可變電阻元件施加之刪除動作所需之刪除電壓；上述第一寫入電壓與上述第一刪除電壓為相同電壓，並且上述第二寫入電壓與上述第二刪除電壓為相同電壓。 9·如請求項1或2之非揮發性半導體記憶裝置，其中於上述寫入動作與上述刪除動作之兩期間中，對上述選擇字元線或上述選擇位元線所施加之電塵為一接地電壓；且上述非選擇電壓為對上述可變電阻元件施加之寫入動作所需之寫人電壓、或對上述可變電阻^件施加之刪除動作所需之一刪除電壓的一半。 10.如請求項1或2之非揮發性半導體記憶裝置，其中於上述寫入動作與上述刪除動作之兩期間中，對上述選擇子疋線或上述選擇位元線所施加之電壓為一壓；且上述非選擇電壓為對上述可變電阻元件施加之寫入動作所需之一寫入電壓、或對上述可變電阻元件施加之刪除動作所需之一刪除電壓的三分之一。 Π·如請求項1或2之非揮發性半導體記憶裝置，其中於上述寫入動作與上述刪除動作之兩期間/中，對上述 107952-980514.doc 1313872 選擇字元線或上述選擇位元線所施加之電壓為— 壓；且 ’’、、地電上述非選#電壓為對上述可變電阻元件施加之寫入動作所需之-寫入電壓、或對上述可變電阻元件施加之刪除動作所需之一刪除電壓的三分之二。 I2.如請求項1或2之非揮發性半導體記憶裝置，其中於上述寫入動作與上述刪除動作之兩期間中，對上述選擇字元線與上述選擇位元線所施加之電壓之一方之極性為正’另-方之極性為負’各自之絕對值相同，並且上述非選擇電屋為一接地電塵。 1 3 ’如明求項1或2之非揮發性半導體記憶裝置，其中上述電塵開關電路於並非為上述讀出動作、上述寫入動作以及上述刪除動作之任-者的待機狀態時，對於上述選擇字元線、上述選擇位开錄 I进擇位几線、上述非選擇字元線以及上述非選擇位元線，分別施加上述非選擇電壓。 14.如請求項！或2之非揮發性半導體記憶農置，其中上述可變電阻元件之材料為一金屬氧化物。、 W如請求項⑻之非揮發性半導體記憶裝置，其中作為上述可變電阻元件之材人窃又材抖的金屬氧化物為一過渡金屬氧化物。以如請求項…之非揮發性半導體記憶裝置，其中作為上述可變電阻元件之姑材枓之金屬氧化物含有pr、 Μη。 17. —種非揮發性半導體衣置之動作方法，其特徵在 107952-980514.doc 1313 872 於：其係用以於包含記憶單元陣列的非揮發性半導體記憶置中’對自上述記憶單元陣列之中以列單位、行單位或記憶單元單位所選擇之選擇記憶單元，實行包含讀出動作、寫人動作以及刪除動作等複數個記憶動作之動作方法’其中上述記憶單元陣列於列方向及行方向分別排列複數個具有藉由施加電脈衝而使電阻值可逆地變化之 y變電阻^件的兩端子記憶單元，並且同—列之上述各記憶單元之-端連接於共通之字元線，同—行之上述各記憶單元之另-端連接於共通之位元線；且 :上述靖出動作、上述寫入動作以及上述刪除動作之各動作期間中，對於上述字元線與上述位元線内之未連接於上述選擇記憶單元之非選擇字元線與非選擇位元線雙方施加共通之非選擇電屋。 18. -種非揮發性半導體記憶裝置之動作方法，其特於：其係用以於包含記憶單元陣列的非揮發性半導體記憶裝置中，對自上述記憶單元陣列之中以列單位、行單：或記憶單元單位所選擇之選擇記憶單元，實行包含讀出動作、寫人動作以及刪除動作等複數個記憶動作之動作方法，其中上述記憶單元陣列於列方向及行方向分別排列複數個具有藉由施加電脈衝而使電阻值可逆地變化之可變電阻元件的兩端子記憶單元，並且同一列之上述各 §己憶單7L之一端連接於共通之字元線，同一行之上述各 107952-980514.doc 1313872 "己隐單元之另一端連接於共通之位元線；且上述字元線與上述位元，㈣之未連接於上述選擇 …、早兀的非選擇字元線與非選擇位元線之—方，至小 ::述讀出動作與上述寫入動作之各動作期間中，施二共通之⑽㈣m料上㈣轉字非選擇位元線之另一方，至少 /、上这办乂於上述5賣出動作與上述刪 f、之動作期間中，施加上述非選擇電虔。 19·如請求項17或18之非揮發性半導體法，其中衣罝之動作方於即將進入上述讀出動作、上述寫入動除動作之各記憶動作之前的各準備動作期述選擇字元線與上述非選擇位元線施加上述非選擇電麼非 20·如請求項19之非揮發性半導體記憶裝置之動作方Γ並中内：=?備動作期間，對上述字元線與上述位：線 4選擇記憶單元之選擇字元線與線施加上述非選擇電塵。 21.如請求項17或18之非法，其中幻生牛導體s己憶裝置之動作方於上述讀出動作期間令’對於上述字元線與上述位元線内之連接於上述選擇記憶元線之-方以及上述非選擇字二：擇…與選擇位之雙方施加上述非選择電一、上述非選擇位元線與上述選擇位元線之對於上述選擇字元線之第一讀出電壓；且〇、上述非選擇電壓相異 107952-980514.doc 1313872 上述第一讀出電壓與上沭之非選擇電壓之電壓差的絕對值為特定讀出電壓，該特定祕疋哨出電壓低於對上述可變電阻元件施加之寫入動作所需 _ 4而之一寫入電壓以及對上述可變電阻元件施加之刪除動作作所需之一刪除電壓的各絕對值的下限值。 22·如請求項丨7或丨8之非揮效炫牛導體記憶裝置之動作方法’其中、於上述寫入動作與上述删除動作之兩期間中，對於上述字元線與上述位元線内迷接於上述選擇記憶單元的選擇予元線與選擇位元線之一 ^ 方所施加的電壓為一接地電壓；上述非選擇電壓為對上述可變電阻元件施加之寫入動所需之-寫入電麗、或對上述可變電阻元件施加之刪除動作所需之一刪除電壓的一半。 23.如請求項17或18之非揮發性半導體記憶裝置之動作方法，其中、：上述寫入動作與上述刪除動作之兩期間中，對於上述字元線與上述位元線内之連接於上述選擇記憶單元的選擇字元線與選擇位元線之一方所施加電壓；且 ~ 上述非選擇電壓為對上述可變電阻元件施加之寫入作所需之-寫入電壓、或對上述可變電阻元件施加之刪除動作所需之一刪除電壓的三分之一。 24.如請求項17或18之非揮發性半導體記憶裝置之動作方 107952-980514.doc 1313872 法，其中於上述寫入動作與上述刪除動作之兩期間中，對於上述字元線與上述位元線内之連接於上述選擇記憶單元的 ‘擇子元線與選擇位元線之一方所施加的電壓為一接地電壓；且 ’ 上述非選擇電壓為對上述可變電阻元件施加之寫入動乍所需之一寫入電壓、或對上述可變電阻元件施加之刪除動作所需之一刪除電壓的三分之二。 25.如請求項17或18之非揮發性半導體記憶裝置之動作方法，其中於上述寫入動作與上述刪除動作之兩期間中，對於上述字元線與上述位元線内之連接於上述選擇記憶單元的選擇字元線與選擇位元線的一方所施加之電壓之一方之極性為正，另一方之極性為負，各自之絕對值相同，並且上述非選擇電壓為一接地電壓。 26_如請求項17或18之非揮發性半導體記憶裝置之動作方法，其中上述電麼開關電路於非上述讀出動作、上述寫入動作以及上述删除動作之任一者的待機狀態時，對於上述字元線與上述位元線内之連接於上述選擇記憶單元的選擇字元線與選擇位元線、以及上述㈣擇字元線與上述非選擇位.元線分別施加上述非選擇電塵。 27.如請求項17或18之非揮發性半導體記憶裝置之動作方法，其中 I07952-980514.doc -10- 1313872 上述可變電阻元件之材料為一金屬氧化物。 28.如凊求項17或18之非揮發性半導體記憶裝置之動作方法，其中作為上述可變電阻元件之材料的金屬氧化物為一過渡金屬氧化物。 29·如請求項1 7或1 8之非揮發性半導體記憶裝置之動作方法’其中作為上述可變電阻元件之材料的金屬氧化物含有Pr、 Μη 〇

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