TWI311303B - - Google Patents

Description

1311303 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種液晶顯示裝置等主動式矩陣顯示裝置 以及使用其之可攜式終端機。 【先前技術】

近年來，行動電話或 PDA (Personal Dighal Assist， 個人數位助理）等可攜式終端機之普及較為顯著。至於該等 可攜式終端機急速普及之要因之一，可列舉有作為其輸出 顯不部而搭載之液晶顯示裝置。其原因在於液晶顯示裝置 具有原理上無需用以驅動之電力的特性，且耗電較低。 近年來，於使用有多晶石夕TFT (Thin FUm Τγ_Μ〇γ :薄 膜電晶體）作為像素之轉換元件的主動式料顯示裝置 中’存在有如下傾向，，將數位介面驅動電路一體性形 成於與像素配置為矩陣狀而成之顯示區域部同一之基板 該驅動電路一體型顯示裝置，於有效顯示部之周邊部（框 緣）中配置有水平驅動系統或垂直驅動系統，而該等驅㈣ 統使用有多㈣TFT，並與像素區域部—體性形成㈣ 板上。 土 之概略結構 圖1係表示先前之驅動電路一體型顯示裝置 的圖式（例如，參照專利文獻1)。 上’例如於 配置有包含 (H驅動器） 該液晶顯示裝置，如圖1所示於透明絕緣基板 玻璃基板1上整合有：有效顯示部2，其矩陣狀 液晶元件之複數個像素；一對水平驅動電路 105128.doc 1311303 3U、3D，其於圖1中配置於有效顯示部2之上下，·垂直驅動 電路（V驅動哭，使认土且動 "，、於圖1中配置於有效顯示部2之側部· -個參考電壓生成電路5,其產生複數個參考電壓；以：資 料處理電路6等。 負 如此，圖1之驅動電路一體型顯示裝置將2個水平驅動電 路3U、3D配置於有效像素部2之兩側（於圖為上下），其 原因在於以分為資料線奇數線與偶數線之方式進行驅動Γ

圖2係表示分別對奇數線與偶數線進行驅動之圖1之水平 驅動電路3U、3D之構成例的方塊圖。 如圖2所示，奇數線驅動用之水平驅動電路3u與偶數線驅 動用之水平驅動電路3D具有相同結構。 具體而言，該結構具有：移位暫存器（HSR)群3Hsru、 3HSRD，其以與水平傳輸時脈HCK (未圖示）同步之方式， 自各傳輸級依次輸出移位脈衝（取樣脈衝）；取樣鎖存電路群 3SMPLU、3SMPLD，其藉由由移位寄存器31U、31D所付與 之取樣脈衝，而依次對數位圖像資料進行取樣並加以鎖 存；線序列化鎖存電路群3LTCU、3LTCD，其將取樣鎖存 電路32U、32D之各鎖存資料進行線序列化；以及數位/類比 轉換電路（DAC)群3DACU、3DACD，其將於線序列化鎖存 電路33U、33D中經過線序列化之數位圖像資料轉換為類比 圖像訊號。 再者’一般而言，於DAC34U、34D之輸入級上配置有位 準移位電路，而得到位準升高之資料將輸入至DAC3 4中。 如圖2所不’圖1之水平驅動電路3U、3D於每1條所應驅 105128.doc 1311303 配置有取樣鎖存電路 動之奇數資料線及偶數資科線上， 32、線序列化鎖存電路33及DAC34。 一；行動電話等可攜式終端機中，伴隨其快速普及， 對於顯不裝置之進—步低耗電化之要求正逐步增強。 尤其，待機期間之低耗電化由於成為用以延長電池持續 時間之重要因#，故而尤其成為要求較高之方面之_。對 於如此要求，提出有各種省電技術。 至於其中之—’眾所周知有所謂腕模式（2灰階模式）， 其於待機時’按照各顏色而將圖像顯示之灰階數限制為"2" (1位元（bit))。於該lbit模式下，由於以各顏色“^進行灰階 表現，故而可以共計8色進行圖像顯示。 [專利文獻1]特開2002-175033號公報 [發明所欲解決之問題] 然而，於上述圖2之水平驅動電路中，由於對於丨條資料 線而言，必須具有1組取樣鎖存電路32、線序列化鎖存電路 33及DAC34，故而布局上所允許之橫向寬度較小。因此無 法實現窄間距化。又，存在因所需之電路數量較多而導致 框緣變大之不利之處。 於圖2之水平驅動電路之情形時，要求具有對經過串列並 行化之R(紅）、G(綠）、B(藍）資料進行取樣之3個取樣鎖存電 路’但如此則難以達到窄間距化、狹框緣化之期望。 為解決該問題，亦考慮有於縱向上使布局延伸之情形， 但如此則將使布局面積急劇增大，導致難以實現狹框緣化。 又，至於DAC ’則採用有參考電壓選擇型者，但為於偶 105128.doc 1311303 數行與奇數行上將相同顏色區分為上下，而若不使參考電 壓生成電路15之輸出電位相同，則將產生縱向條紋等，故 而必/員連接2個水平驅動電路3u、3D之DAC34U、34D之參 考電壓線RVL。因此，亦導致圖丨橫向框緣會增大。 又，於具有8色模式（低灰階模式）之顯示裝置♦，具有通 常模式用與8色模式用之DAC兩者，但於2個〇八(：上，共用 有取樣鎖存電路、線序列化電路，而通常模式及8色模式均 為於進行位準轉換後，將資料輸入至DAC之方式。因此存 在下述不利方面。 即使於8色模式下，因使DAC輸入訊號振幅增大，故而充 放電電流較大’耗電較高。 又，由於需要分別對高位元與低位元之位準移位電路進 行處理，因此鎖存部之電路會變A，故框緣會變大。 本發明之目的在於提供—種顯示裝置及使用有其之可攜 式終端機’其可獲#窄間距化故可實現狹框緣化，又進而 可實現低耗電化。 【發明内容】 為達成上述㈣’本發明第1態樣之顯示裝置具有：顯示 部，其矩陣狀配置有像素；垂直驅動電路，其於列單位上 對上述顯不區域部之各像素進行選擇；第}水平驅動電路， 其將第1及第2數位圖像資料作為輸入，並將該數位圖像資 料作為類比圖像訊號而供給至連接有由上述垂直驅動電路 所選擇之列之各像素的資料線；以及第2水平驅動電路，其 將第3數位圖料料作為輪入，並將該數位圖像資料作為類 105128.doc 1311303 比圖像訊號而供給至連接有由上述垂直驅動電路所選擇之 列之各像素的資料線，且，上述^水平驅動電路包含：取 樣鎖存電路，其依次對上述第1及第2數位圖像資料進行取 樣並進行鎖存；第2㈣電路，其再次對上述取樣鎖存電路 之各鎖存資料進行鎖存；數位類比轉換電路（說），盆將上 :第2鎖存電路中經過鎖存之數位圖像資料轉換為類比圖

像訊號；以及線選擇器’其於特定期間内，對藉由上述DM

而轉換為類比資料之_上g s @ Λ , 叶之上述苐1及第2數位圖像資料進行分時 性選擇，並將其輸出至上述資料線。 較好的是’上述第2鎖存電路對上述取樣鎖存電路之各鎖 存資料進行線序列化，而上述第）水平驅動電路進而且有資 ^選擇H，其於特定之期_，對鎖存於上述第2鎖存電路 之第1及第2數位圖像資料進行分時性選擇，並將盆輸入 至上述DAC。 、 較好的是，上述第2水平驅動電路包含：取樣鎖存電路， 其依次對上述第3數位圖像資料進行取樣並加以鎖存；第〕 =電路，其再次對上述取樣鎖存電路之各鎖存資料加以 鎖存’以及數位類比轉換電路(DAC)，其將於上述第2鎖存 電路中經過鎖存之數位圖像諸轉換為類比圖像訊號， 且’上述第i及第2水平驅動電路之DAC具有參考電壓選擇 型之DAC，且進而包含第！參考f壓生成電路， 個參考電壓，並使之供給至上述^水平驅動電路之成^數 以及第考電塵生成電路’其生成複數個參考電壓，並使 之供給至上述第2水平驅動電路。 105128.doc -10- 1311303 較好的是，至少上述第丨及第2水平驅動電路與上述有效 像素部一體性形成於同一基板上。 車乂好的疋，至少上述第丨及第2水平驅動電路以及上述第1 及第2參考電壓生成電路，與上述有效像素部一體性形成於 同一基板上。 較好的是以如下方式進行控制，即上述第丨及第2水平駆 動電路之取樣鎖存電路以及第2鎖存電路，於第丨電源電壓 _ 系統中進行資料傳輸及保持動作，並對上述DAC輸入有移 位至大於第1電源電壓之第2電源電壓系統中之資料，而上 述第1及第2水平驅動電路單獨具有通常模式下所使用之n 位το DAC以及含有對該η位元DAC進行控制之η條資料訊號 線，並可使用η條資料訊號、線中之^(n〉k)資料訊號線進行 控制的k位元DAC，並且藉由模式選擇訊號而對使用n位元 DAC與k位tlDAC中之何者進行控制，而於通常模式下使用 η位元DAC，並將其位準轉換至較之作為小訊號振幅之第1 φ 電源電壓系統更大之作為電壓振幅的第2電源電壓系統 中，輸入至η位元DAC電路中，但於灰階數少於通常模式之 低灰階模式下’使用k位元DAC，並直接以小訊號振幅輸入 至k位元DAC電路中。 本發明第2態樣之顯不裝置具有：|貝示部，其&陣狀配置 有像素；垂直驅動電路，其於列單位上對上述顯示區域部 之各像素加以選擇；第i水平驅動電路，其將第丨及第2數位 圖像f料作為輸入，並將該數位圖像資料作為類比圖像訊 號而供給至連接有由上述垂直驅動電路所選擇之列之各像 105128.doc 1311303 素的資料線；以及第2水平驅動電路，其將第3數位圖像資 料作為輸入，並將該數位圖像資料作為類比圖像訊號而供 給至連接有由上述垂直驅動電路所選擇之列之各像素的資 料線，且，上述第丨水平驅動電路包含：第丨取樣鎖存器， 其依次對上述第丨數位圖像資料進行取樣並加以鎖存；第^ 取樣鎖存器’其依次對上述第2數位圖像資料進行取樣並加 以鎖存；輸出電路，其於特定期間β，對由上述第以“ 取樣鎖存所鎖存之第丨及第2數位圖像資料進行分時性選 擇，並使之輸出；數位類比轉換電路（DAC)，其將自上述輸 出電路所輸出之第i及第2數位圖像資料轉換為類比圖像: 號；以及線選擇器，其於特定期間内，對藉由上述DAC而 轉換為類比資料之上述第i及第2數位圖像資料進行分時性 選擇’並使之輸出至上述資料線。 較好的是，串聯連接上述第i及第2取樣鎖存，而上述輪 出電路包含有相對於上述第2取樣之輸出為串聯連接之第j 鎖存器及第4鎖存器’上述第！及第2取樣鎖存器以同一取樣 脈衝儲存第1數位圖像資料及第2數位圖像資料，並且上述 輸出電路通過上述第3鎖存器而將上述第2取樣鎖存器之第 2數位圖像資料傳輸至第4鎖存器中，其次，通過&取樣鎖 存器而將第1取樣鎖存器之第丨數位圖像資料至 3鎖存器中。 &弟 j好的是，上述輸出電路於上述動作後，並於水平期間 之則半内，將第2數位圖像資料傳輸至上述DAC中，其次， 於水平期間之前半結束後’將第I數位圖像資料自第3鎖存 105128.doc -12· 1311303 :傳輸至第4鎖存器’並於水平期間之後半期間内，將其值 輸至上述DAC中。 將其傳 較好的是’藉由上述第！取樣鎖存器、第2取樣鎖存 ^鎖存器第7源電壓進行傳輸及保持_,_^ ，身之寫入動作結束後，使電源電麼變化為與下 DAC相對應之第2電壓，以進行保持及訊號輸出動作。 本發明之第3態樣係具有顯示裝置之可攜式終端機，而上 述顯示裝置具有：顯示部，其矩陣狀配置有像 ^電路，其於列單位上對上述顯示區域部之各像素加以選 擇’·第i水平驅動電路’其將^及第2數位圖像資料作為輸 入，並將该數位圖像資料作為類比圖像訊號而供給至連接 有由上述垂直驅動電路所選擇之列之各像素的資料線以 及第2水平驅動電路，其將第3數位圖像資料作為輪入，並 將該數位圖像資料作為類比圖像訊號而供給至連接有由上 述垂直驅動電路所選擇之列之各像素的資料線，且，上述 第1水平驅動電路包含：&樣鎖存電$，其依次對上述糾 及第2數位囷像資料進行取樣並加以鎖存；第2鎖存電路， 其再次對上述取樣鎖存電路之各鎖存資料進行鎖存；數位 類比轉換電路(DAC)’其將上述第2鎖存電路中所鎖存之數 位圖像資料轉換為類比圖像訊號；以及線選擇器，其於特 定期間内，分時性對藉由上述DAC而轉換為類比資料之上 述第1及第2數位圖像資料進行選擇，並使之輸出至上述資 料線。 本發明之第4態樣係具有顯示裝置之可攜式終端機，而上 105128.doc 13 I311303 述顯示裝置具有：顯示部，其矩陣狀配置有像素；垂直驅 動電路，其於列單位中對上述顯示區域部之各像素進行選 擇；第1水平驅動電路，其將第丨及第2數位圖像資料作為輪 入，並將該數位圖像資料作為類比圖像訊號而供給至連接 有由上述垂直驅動電路所選擇之列之各像素的資料線；以 及第2水平驅動電路，其將第3數位圖像資料作為輸入，並 將該數位圖像資料作為類比圖像訊號而供給至連接有由上 述垂直驅動電路所選擇之列之各像素的資料線，且，上述 第1水平驅動電路包含：第丨取樣鎖存器，其依次對上述第^ 數位圖像資料進行取樣並加以鎖存；第2取樣鎖存器，其依 次對上述第2數位圖像資料進行取樣並加以鎖存；輸出電 路’其於特定期間内，分時性對由上述第丨及第冰樣鎖存 器所鎖存之第i及第2數位圖像資料進行選擇，並使之輸

出；數位類比轉換電路，苴將自 J 自述輸出電路所輸出 &圖像資料轉換為類比圖像訊號；以及線選 類1資：於特定期間内’分時性對藉由上述DAC而轉換為 :資料之上述第1及第2數位圖像資料進行選擇，並使之 輸出至上述資料線。 圯揮並使之 側根例如2個水平驅動電路配置於有效像素部兩 -、’非為以分為資料線之奇數線與偶數# 4 路而根攄並例如藉由第1水平驅動電 齡貝料及Β資料對f料線進 2水平驅動電路而使對應勒且藉由弟 於串列驅動時，進行^ 之貝料線驅動。 下为時驅動（分時性驅動），以於 105128.doc -14- 1311303 特&期f4 ’例如於"'水平期間（1H)中作為1/2之前半之中， 輸出2個數位資料中其中之-之資料，例如r資料，而於m 中作為1/2之後半中，輸出其它之B資料。 [發明之效果] 根據本發明’可高精密對應於狹㈣，可實現低耗電之 驅動電路一體型顯示裝置。 【實施方式】

以下，參·h圖4，就本發明之實施幵）態加以詳細說明。 <第1實施形態> 圖3係表示本發明之驅動電路一體型顯示裝置之構成例 的概略結構圖》 於此，例如列舉適用於使用液晶元件作為各像素之電性 光學元件之主動矩陣型液晶顯示裝置之情形，加以說明。 該液晶顯不裝置1〇如圖3所示，於透明絕緣基板，例如於 玻璃基板11上積集有：有效顯示部12，其矩陣狀配置有包 含液晶元件之複數個像素；一對第i及第2水平驅動電路（h 驅動器）13U、13D,其於圖3中配置於有效顯示部12之上 下；垂直驅動電路（V驅動器）14,其於圖1中配置於有效顯 示部2之側部；2個第1及第2參考電壓生成電路15U、15D， 其產生複數個參考電壓；以及資料處理電路16等。 又’於玻璃基板11之第2水平驅動電路13D之配置位置附 近的緣部’形成有資料等之輸入墊17。 玻璃基板11包含有第1基板及第2基板，而該第1基板矩陣 狀配置形成有包含主動元件（例如電晶體）之複數個像素電 105128.doc •15· 1311303 路’該第2基板係與該第}基板以特定間隙對向而配置。而 且，於該等第i、第2基板間封入有液晶。 本實施形態之驅動電路—體型液晶顯示裝置_於有效 像素部2之兩側（圖上下）配置有2個水平驅動電路 3D i_其並非為了分為資料線之奇數線與偶數線進 订驅動，而是分為每-顏色，例如藉由第i水平驅冑電路別 根據R資料及B資料而串列驅動資料線，並且藉由第2水平 驅動電路13D而進行與（5資料相對應之資料線之驅動。 於本實施形態中，所謂串列驅動係指進行時序驅動（分時 驅動），其係於一水平期間（1H)之前半之1/2，輸出2個數位 貝料中之一方之資料，例如R資料，於11}之後半之1/2，輸 出另一方之B資料。 而且刀成2個水平驅動電路13U、13D驅動3個顏色資 料’故而即使對應於各水平驅動電路13u、丨3D而分別單獨 "又置參考電壓生成電路，亦不會產生如縱向條紋般之畫質 上的問題。 因此’於本實施形態中，將對應各驅動電路之參考電壓 生成電路15U、15D配置為接近各水平驅動電路13U、13D。 該等第1及第2參考電壓生成電路15U、15D之間並未藉由如 參考電壓線般之電源線而相連接。 以下’按照順序，就本實施形態之液晶顯示裝置1 〇之各 構成要素的結構以及功能加以說明。 有效顯示部12矩陣狀排列有包含液晶元件之複數個像 素。 105128.doc -16- 1311303 而且，有效顯示部12矩陣狀配置有由水平驅動電路丨3u、 13D以及垂直驅動電路14所驅動之資料線及垂直掃描線。 圖4係表示有效顯示部12之具體結構之一例的圖。 於此，為簡化圖式，而列舉3列（η· 1列〜n + 1列）4行（m_2 行〜m+ 1行）之像素排列之情形，加以表示。 圖4中，於顯示部12上，矩陣狀配置有垂直掃描線…、 121η-卜 121η、121n + 卜…’及資料線…、122m_2、、 122m、122m + 1、…，並且於該等之交點部分配置有單位 像素123。 單位像素123構成為包含作為像素電晶體之薄膜電晶體 TFT、液晶元件LC以及保持電容Cs。於此，液晶元件lc表 示於由薄膜電晶體TFT所形成之像素電極（一方之電極）與 形成為與其相對向之對向電極（他方之電極）之間所產生之 電容。 薄膜電晶體TFT於垂直掃描線…、121n l、mn、 121n+l、…連接有閘極電極，而於資料線...、122m_2、 122m-l、122m、122m + 1、…連接有源極電極。 液aa元件LC於薄膜電晶體TFT之没極電極連接有像素電 路，而於通用線124連接有對向電極。保持電容以連接於薄 膜電晶體TFT之沒極電極與通用線124之間。 於通用線124中，藉由與驅動電路等一體性形成於玻璃基 板11上之VCOM電路1 8，而施加有特定之交流電壓作為共 用電壓。 垂直掃描線…、121η-1、Ι21η、121η+1、…之各自—端， 105128.doc •17· 1311303 分別連接至圖3所示之垂直驅動電路14所對應之列的各輪 出端》 垂直驅動電路14構成為含有例如移位暫存器，並藉由同 步於垂直傳輸時脈VCK (未圖示）依次產生垂直選擇脈衝， 並將其付與垂直掃描線…、121η-1、121η、121n+l、 而 進行垂直掃描。 又，於顯示部12中，例如圖3所示之第1水平驅動電路13U 所對應之行的各輸出端中分別連接有資料線…、、 122m+卜…之各自一端，而於圖3所示之第2水平驅動電路 13D所對應之行的各輸出端中分別連接有各其它端。 第1水平驅動電路13U根據R資料及b資料對資料線進行 串歹】驅動，並藉由第2水平驅動電路13 〇而對與G資料相對 應之資料線進行驅動。 第1水平驅動電路13U以伴隨串列驅動，而於一水平期間 (1Η)中作為1/2之前半内’輸出2個數位資料中其中之—之資 料例如R資料，並於1Η中作為1/2之後半内輸出其它之Β資 料之方式進行驅動。 因此，於本實施形態中，進行串列驅動之r資料及Β資料 用之第1水平驅動電路13U，與並不進行串列驅動之G資料 用之第2水平驅動電路13D的結構並不相同。 圖5係表示本實施形態之第1水平驅動電路13u與第2水平 驅動電路13D之基本構成例的方塊圖。 第平驅動電路13U’如圖5所示，具有移位暫存器 (HSR)群i3iiSRu、取樣鎖存電路群13SMPLU、第2鎖存電 105128.doc -18- 1311303 路（線序列化鎖存電路）群13LTCU、資料選擇器群13DSEL、 DAC群13DACU以及線選擇器群13LSEL。 另一方面，第2水平驅動電路13D，如圖5所示，具有移位 暫存器（HSR)群13HSRD、取樣鎖存電路群13SMPLD、第2 鎖存電路（線序列化鎖存電路）群13LTCD及DAC群 13DACD。 再者，於本實施形態中，自資料處理電路16輸入至各水 平驅動電路13U、13D之資料，以0-3V(2.9V)系之位準而得 到供給。 繼而，於第1水平驅動電路13U中，移位暫存器（HSR)群 13HSRU、取樣鎖存電路群13SMPLU、第2鎖存電路（線序列 化鎖存電路）群13LTCU以及資料選擇器群13DSEL以0-3V (2.9V)系之電壓而得到驅動，而於DAC群13DACU之輸入級 中並未進行圖示，但配置有位準移位器，以使位準升高至 例如-2.3V~4.8V系。 同樣，於第2水平驅動電路13D中，移位暫存器（HSR)群 13HSRD、取樣鎖存電路群13SMPLD以及第2鎖存電路（線序 列化鎖存電路）群13LTCD藉由0-3V (2.9V)系之電壓而驅 動，而於DAC群13DACD之輸入級中並未圖示，但配置有位 準移位器，故可使位準升高至例如-2.3V-4.8V系。 以下，參照圖6、圖7、圖8及圖9，就第1水平驅動電路1；3U 及第2水平驅動電路13D之結構以及功能加以說明。 首先，參照圊6及圖7，就第1水平驅動電路13U之結構及 功能加以說明。 105128.doc •19· 1311303 圖6係表示第1水平驅動電路丨3U之具體構成例的電路圖。 又’圖7(A)〜（M)係圖6之第1水平驅動電路13U之時序圖。 移位暫存器群13HSRU具有複數個移位暫存器（HSR) 131U，該複數個移位暫存器（HSR) 131U以同步於水平傳輸 時脈HCK (未圖示）之方式，而自對應於各行之各傳輸級依 次輸出移位脈衝（取樣脈衝）SP。 取樣鎖存電路群13 SMPLU對應於各行，具有2個取樣開關 132U-1、132U-2 ’ 以及取樣鎖存電路 133U-1、133U-2，並 藉由相對應之移位暫存器131U所付與之取樣脈衝SP，而並 列依次對數位圖像資料，具體而言對R資料及Β資料進行取 樣並加以鎖存。 於圖6之例中，通過取樣開關132U_i而將R資料鎖存於取 樣鎖存電路133U-1中’並通過取樣開關132U-2而將B資料鎖 存於取樣鎖存電路133U-2中。 第2鎖存電路群13LTCU對應於各行，具有2個取樣開關 134U-1、134U-2，以及第 2鎖存電路 135U-1、135U-2，並且 藉由脈衝OERB而使作為取樣鎖存電路133U-1、133U-2之各 鎖存資料之R資料以及B資料得到線序列化，並將其鎖存於 第2鎖存電路135U-1、135U-2中。 於圖6之例中，通過取樣開關134U-1而將R資料鎖存於第2 鎖存電路135U-卜並通過取樣開關134U-2而將B資料鎖存於 第2鎖存電路135U-2中。 資料選擇器群13DSEL對應於各行’具有2個選擇開關 136U-1、136U-2 ’並於一水平期間（1印中作為大致1/2期間 105128.doc •20· 1311303 之前半内，藉由主動之例如設為高位準之R資料選擇訊號 DSELR並通過選擇開關136U-1，而將鎖存於第2鎖存電路 13 5U-1中之R資料輸入至DAC群13DACU之同行之Dac 中，並於1H中作為大致1/2期間之後半内，藉由主動之例如 設為高位準之B資料選擇訊號DSELB，而將鎖存於第2鎖存 電路135U-2之B資料輸入至1H前半中輸入有r資料之同行 之 DAC。 DAC群13DACU對應於各行，具有Η@例如6位元DAC (或 3位元DAC等）137U ’並且根據藉由選擇開關、 136U-2而選擇性輸入之6位元R資料及3資料之值，對第工參 考電壓選擇電路15U中所產生之參考電壓v〇〜V63加以選 擇，再將類比R資料及類比B資料輸出至線選擇器群13lsel 之同行之選擇開關。 線選擇器群13LSEL對應於各行，具有2個選擇開關 138U-1、138υ·2 ’並於一水平期間（1H)中大致1/2之前半期 間内，藉由主動之例如設為高位準之類比尺資料選擇訊號 SSELR並通過選擇開關，而將相對應2DAci37Um 輸出之類比R訊號輸出至相對應之資料線，並且於ih中大 致1/2之後半期間内’藉由主動且設為高位準之類比b資料 選擇訊號SSELB並通過選擇開關n8u_2，將相對應之 DAC137U所輸出之類比b資料輪出至m前半中輪出有尺資 料之同行之資料線。 其次，參照圖8及圖9,就第2水平驅動電路UD之結構及 功能加以說明。 105128.doc -21 - 1311303 圖8係表示第2水平驅動電路13D之具體構成例的電路圖。 又’圖9(A)〜（G)係圖8之第2水平驅動電路13D之時序圖。 移位暫存器群13HSRD具有複數個移位暫存器（hsr) 131D，該複數個移位暫存器（HSR)131E^水平傳輸時脈 HCK (未圖示）同步，並自與各行相對應之各傳輸級依次輸 出移位脈衝（取樣脈衝）SP。 取樣鎖存電路群13 S Μ P L D對應於各行，具有i個取樣開關 132D以及取樣鎖存電路133D，並且藉由自相應之移位暫存 器131D所付與之取樣脈衝SP，而對數位圖像資料、具體而 言對G資料進行依次取樣並進行鎖存。 第2鎖存電路群13LTCD對應於各行，具有【個取樣開關 134D以及第2鎖存電路135D，並藉由脈衝OEG而將作為取 樣鎖存電路133D之鎖存資料之G資料進行線序列化，再將 其鎖存於第2鎖存電路135D中。 DAC群13DACD對應於各行，具有1個例如6位元DAC (或 3位元DAC等）13 7D’並且將與第2參考電壓選擇電路15D中 所產生之參考電壓V0〜V63相對應且經過第2鎖存電路135D 鎖存之G資料轉換為類比資料，再將其輸出至同行之資料線 中〇 第1參考電壓生成電路15U係附屬於參考電壓選擇型6位 元DAC137U之電路，並且產生與輸入圖像資料之位元數相 對應之灰階數的參考電壓V0〜V63，再將其付與參考電壓選 擇型DAC137U中。 於參考電壓生成電路15U中’藉由電阻分壓而對黑訊號用 105128.doc •22· 1311303 參考電壓vo及白訊號用參考電壓V63進行分壓，以生成顏 色訊號用參考電壓VI〜V62。 第2參考電壓生成電路15D係附屬於參考電壓選擇型6位 元DAC137D之電路，並且產生與輸入圖像資料之位元數相 對應之灰階數的參考電壓V0〜V63，再將其付與參考電壓選 擇型 DAC137D。 於參考電壓生成電路15D中，藉由電阻分壓而對黑訊號用 參考電壓vo及白訊號用參考電壓V63進行分壓，以生成顏 色訊號用參考電壓V1-V62。 負料處理電路16對於由外部輸入之並行數位資料，進行 相位調整或用以降低頻率之並行轉換，並將R資料及B資料 輸出至第1水平驅動電路13U中，且將G資料輸出至第2水平 驅動電路13D中。 其次，對上述結構之動作加以說明。 由外部所輸入之並行數位資料於玻璃基板u上之資料處 理電路16中進行相位調整或用以降低頻率之並行轉換，使r 資料及B資料輸出至第丨水平驅動電路πυ，並且使G資料輸 出至第2水平驅動電路丨3〇中。 於第2水平驅動電路13D中，於取樣鎖存電路丨中經

進仃依次取樣而保持有由資料處理電路16所輸入之數位G

資料。其後’於水平遮沒期内’將其傳輸至第2鎖存電路i35D 中，亚於下一個1H期間内，將DAC137D中轉換為類比資料 之G資料輸出至資料線。 於第1水平驅動電路13U中，經過m進行取樣而於取樣鎖 105128.doc -23- 1311303 存電路删]、133u_2中分別保持有Rf料與料料，並於 個水平遮沒期内’將其等傳輸至各第2鎖存電路 135U-1、135U-2 中。 ;下個1H期間内，藉由資料選擇器而將中作為m 之前半内的R資料輸出至DACmu，並將m中作為Μ之後 半内的BD資料輸出至DAC137U中。 精由對應於DAC137U之輸入選擇資料線之線選擇器，而 轉換所輸出之資料線，並且即使轉換G、R、B之處理順序， 亦可得到實現。 根據本實施形態，由於可對R資料與B資料之dac輸出進 行串列處理而減少電路數，故而可於—個電路中使用之布 局間距相對於先前，處理Gf料之第2水平驅動電路i3D之 取樣鎖存電路及第2鎖存電路會因DAC而達到3/2倍且處 理R資料及B資料之第1水平驅動電路uu中之DAcc會達到 3/2倍。藉此可實現水平驅動電路部分之布局狹框緣化。 又，即使由於針對每一顏色將水平驅動電路分於有效顯 不部12之上下，而另外使第丨水平驅動電路13U與第2水平驅 動電路13D具有參考電壓生成電路之情形時，亦不會產生如 先前之縱向條紋般之晝質上的問題。由於藉由具有參考電 壓生成電路而無需於上下之水平驅動電路間連接參考電壓 配線’故而亦可實現橫側之狹框緣化。 再者，於上述說明中，並非具有訊號線記憶體而於第工 水平驅動電路13U内進行R資料與8資料之排列轉換，但亦 可於水平驅動電路外部進行資料之排列轉換。 105128.doc -24 - 1311303 圖1 〇係表示於外部具有資料排列轉換電路時之第1水平 驅動電路之構成例的電路圖。 又’圖11(A)~(J)係圖1〇之第1水平驅動電路13Ua之時序 圖0 圖10之第1水平驅動電路13 UA與圖6之電路不同之處在 於，對應於每一行而設置之取樣開關可為丨個而並非2個， 並且無需設置資料選擇器。

亦可藉由採用該方式，而使第1水平驅動電路丨3Ua内之 取樣鎖存電路與第2鎖存電路串列處理化，並使用於該等電 路中之布局間距相對於先前達到3/2倍。 藉此，如圖12所示，可開發出更狹間距之驅動電路，並 且可進一步實現狹框緣化。 藉由本驅動方式，可製造出可達到狹框緣且高精密之驅 動電路一體型顯示元件。 <第2實施形態> 其次，至於第2實施形態，就本發明之驅動電路一體型液 晶顯示裝置中之第！水平驅動電路之更為合適之結構加以 說明。 圖13係表示第2實施形態之驅動電路一體型液晶顯示裝 置之結構的方塊圖。 再者，於圖U之液晶顯示袭置10B中，為易於理解，而以 相同符號表示與第i實施形態之液晶顯示裝置_ 成部分。 再者，根據所揭示之結才聋，第2水平㈣電路ud省略有 105128.doc -25- 1311303 移位暫存器，χ，包含有位準移位器，而實質上，其具有 與弟1實施形態中所說明之電路相同的結構及功能。 於下述中’僅就第1水平驅動電路20之結構及功能加以說 明。 ® 13之第i水平驅動電路2〇’基本而言，與第】實施形態 相同’具有2個取樣鎖存電路群以及2個第2鎖存電路群。 於圖13中，使2個取樣鎖存電路群為^取樣鎖存器群η # 取樣鎖存㈣群，並使2個第2鎖存電路群為第3鎖存 器群23以及第4鎖存器群24。 又，如下述般，第3鎖存器群23以及第4鎖存器群以構成 為具有資料選擇器之功能’而第4鎖存器群構成為具有位準 移位器之功能。 又省略有移位暫存器群，但實質上與第j實施形態相 同’設置有移位暫存器群。 P弟1水平驅動電路20具有未圖示之移位暫存器群、第 • 1取樣鎖存器群21、第2取樣鎖存器群22、第3鎖存器群23、 第4鎖存器群24、DAC群25以及線選擇器群％。 再者，輸出電路群包含有第3鎖存器群23及第4鎖存器群。 圖14係表示配置於各行上之4級鎖存器結構的方塊圖。 圖14之電路包含：取樣鎖存器21〇，其藉由來自未圖 示之移位暫存器之取樣脈衝sp而鎖存第i個數位R資料；第2 取樣鎖存器220，其藉由相同之取樣脈衝Sp而鎖存第2個數 位B貧料；第3鎖存器230，其於隨後一併傳輸數位R資料及 B資料；以及第4鎖存器240 ’其對經過傳輸之數位資料進行 105128.doc -26- Ι3Π3〇3 位準移位’並將其傳輸至DAC。 再者，輸出電路包含有第3鎖存器與第4鎖存器。 ，於第1水平驅動電路20中，移位暫存器（HSR)群、第1取樣 鎖存器群21、第2取樣鎖存器群22以及第3鎖存器23藉由 0_3V (2.9V)系之第！電源電壓VDm (vss)進行傳輸及保持 動作，而第4鎖存器24於向其級進行寫入之動作結束後，轉 變為與下一級之DAC相對應之、例如·2·3〜4 8ν系之第2電源 _ 電壓VH、VL，以進行保持及訊號資料輸出動作。 圖15係表示圖14之電路之具體構成例的電路圖。 第1取樣鎖存器210構成為包含η通道之電晶體ΝΤ21〜 ΝΤ218及ρ通道之電晶體ΡΤ211〜ρτ214。 電晶體ΝΤ211構成使取樣脈衝供給至閘極之尺資料的輸 入傳輪閘極211。 使包含電晶體ΡΤ211與ΝΤ212以及ΡΤ212與ΝΤ213之 CMOS反相器之輸入輸出彼此相互耦合，構成鎖存器η】。 • 又，電晶體NT214將取樣脈衝之反轉訊號xsp供給至閘極， 並構成鎖存器212之等化電路213。 含有CMOS反相器之輸出緩衝器214包含有電晶體ρτ213 及 NT215。 含有CMOS反相器之輸出緩衝器215包含有電晶體ρτ2ΐ4 及 ΝΤ216。 繼而’電晶體ΝΤ217對閘極供給有訊號0el，並構成向輸 出緩衝器214之第2取樣鎖存器22〇進行輸出之輸出傳輸閘 極2 1 6 ’而電晶體NT2 1 8對開極供給有訊號〇e 1，並構成向 105128.doc 27· 1311303 輪出缓衝器215之第2取樣鎖存器220進行輸出之輸出傳輸 閘極217。 第2取樣鎖存器220構成為包含η通道電晶體NT221〜 ΝΤ226及ρ通道電晶體ΡΤ221〜ΡΤ223。 電晶體ΝΤ221構成對閘極供給有取樣脈衝之Β資料的輸 入傳輸閘極221。 使包含有電晶體ΡΤ221與ΝΤ222以及ΡΤ222與ΝΤ223之 CMOS反相器之輸入輸出彼此相互耦合，以構成鎖存器 222。又，電晶體NT224對閘極供給有取樣脈衝之反轉訊號 XSP，並構成鎖存器222之等化電路223。 含有CMOS反相器之輸出缓衝器224包含有電晶體PT223 與 NT225。 繼而，電晶體NT226對閘極供給有訊號Oe2，並構成向輸 出緩衝器224之第3取樣鎖存器230進行輸出之輸出傳輸閘 極 216 〇 第3鎖存器230構成為包含η通道之電晶體NT231〜 ΝΤ235，以及ρ通道之電晶體ΡΤ231〜ΡΤ233 〇 使包含有電晶體ΡΤ231與ΝΤ231以及ΡΤ232與ΝΤ232之 CMOS反相器之輸入輸出彼此相互耦合，以構成鎖存器 231。又，電晶體NT233對閘極供給有訊號Oe3之反轉訊號 X〇e3，並構成鎖存器231之等化電路232。 含有CMOS反相器之輸出緩衝器233包含有電晶體PT233 與 NT234。 繼而，電晶體NT235對閘極供給有訊號Oe3，並構成向輸 105128.doc • 28- 1311303 出缓衝器233之第4鎖存器240進行輸出之輸出傳輸閘極 234。 第4鎖存器240構成為含有η通道電晶體NT241〜NT244,及 ρ通道電晶體ΡΤ241〜ΡΤ244。 使包含有電晶體ΡΤ241與ΝΤ241以及ΡΤ242與ΝΤ242之 CMOS反相器之輸入輸出彼此相互耦合，以構成鎖存器 241。又，電晶體NT243對閘極供給有電壓VSS，而電晶體 PT243對閘極供給有訊號Oe4a，並構成鎖存器241之等化電 路 242。 含有CMOS反相器之輸出缓衝器243包含有電晶體PT244 與 NT244。 該第4鎖存器240以供給作為第2電源電壓系統之電壓 VH、VL之方式進行動作。 於圖15之電路中，於對連續圖像資料進行取樣時，將位 於第1取樣鎖存器210中之圖像資料（R資料或B資料）儲存於 CMOS鎖存單元212。與此同時，使第2取樣鎖存器220中與 上述不同之圖像資料（B資料或R資料）儲存於CMOS鎖存單 元222中。 將水平方向1訊號線上所有資料儲存至第1取樣鎖存器 210以及第2取樣鎖存器220後，於水平方向遮沒期内，將第 2取樣鎖存内之CMOS鎖存單元222之資料傳輸至第3鎖存器 230，並立即將其儲存至第4鎖存器240中。此時，第3鎖存 器230解除CMOS鎖存器231構造，以不對該資料進行保持。 如若第2取樣鎖存器220内之資料至第4鎖存器230之傳輸 105128.doc -29- 1311303 、，.σ束則繼而將儲存於第1取樣鎖存器210之資料傳輪至第2 取樣鎖存器220’並立即將其儲存至第3鎖存器咖中。 於將下一個水平方向1訊號線之資料儲存至第1取樣鎖存 器210以及第2取樣鎖存器22G之期間中，將儲存於第4鎖存 器240中之第1個資料輸入至DAC25。於第1個資料至DAC之 傳輸結束後，則將儲存於第3鎖存器23〇中之第2個資料輪入 至DACt 。 由於藉由該取樣鎖存方式而於丨個取樣鎖存電路中，使2 個資料進行動作，故而可實現Hd〇t間距之小型化，藉此可 使之實現高解析度。 如此般，該第2實施形態之第！水平驅動電路2〇，如圖 16(A)〜（M)之時序圖所示，藉由相同之取樣脈衝卯而將第i 資料訊號群（R資料或B資料）儲存至第丨鎖存器群21中，並將 第2資料訊號群（B資料或R資料）儲存至第2鎖存器群22中之 後，首先，將第2資料訊號群傳輸至第4鎖存器群24中，其 次’將第1資料訊號群傳輸至第3鎖存器群23中。 於上述動作後，如圖17(A)〜（J)之時序圖所示，於水平期 間之前半内，將第2資料訊號群傳輸至DAC，繼而，於水平 期間之前半結束後，將第1資料訊號自第3鎖存器群23傳輸 至第4鎖存器群，並於水平期間之後半期間内，將其傳輸至 DAC 中。 即，DAC通過第1資料訊號群與第2資料訊號群而得到兼 用（通用）。 繼而’如圖18(A)~(K)所示，介由資料選擇器群26，將訊 105128.doc •30- 1311303 號分時分配至有效顯示部12中與第丨資料訊號相對應之資 料線，以及與第2資料訊號相對應之資料線。 又’如圖19(A)〜（0)之時序圖所示’第3鎖存器230自第1 鎖存器210，藉由第！電源電壓VDm (vss)而進行傳輸及保 持動作，而第4鎖存器240於向自級進行寫入之動作結束 後，使電源電壓變化為與下一級之DAC相對應之第2電壓 V：H、VL·，以此進行保持及訊號輸出動作。 圖20係詳細表示圖μ之第i水平驅動電路2〇與資料處理 電路16之結構的圖。 寊料處理電路16具有：位準移位器丨61_ι、16丨_2，其使 輸入資料R、B之位準自0_3V(2.9V)系移位至6¥系；串列及 並行轉換電路162-1、162-2，其將經過位準移位之R、B資 料自串列資料轉換為並行資料；以及位準移位器1631〜 163-4，其將並行資料自6¥系下降至〇 3V (2 9V)系，並將其 輸出至水平驅動電路2〇中。 可藉由該電路結構，而使根據先前方式必須對資料進行 取樣之取樣鎖存電路之數量減少，故可有助於實現間 距之窄間距化。又，可藉由將先前式之取樣鎖存電路改變 為新式之取樣鎖存電路，而實現低耗電化。於此，於圖2〇 之例中，於資料處理系統中實現有2資料並行化，但亦可使 2個以上之複數個資料進行並行化。於此情形時，水平驅動 電路應對應於該並行數，且時脈亦應遵循該並行數。 於先前之方式中，由於水平驅動電路必須具有Hd〇t數 xRGB之取樣鎖存電路，且必須於Hd〇t間距寬度中設置相當 105128.doc •31. 1311303

於3個圖像資料之取樣鎖存電路，故而阻礙進__步進行窄間 距化。 B 與此相對，根據該第2實施形態之驅動電路一體型顯示裝 置1〇B，如若為於丨個取樣鎖存電路中使2個圖像資料（例如 R B)驅動，而配置於顯示區域之上（或下），則亦可將工個 取樣鎖存電路配置於Hd〇t間距中。 此時，由於對另一個(3資料進行取樣之第2水平驅動電路 配置於相反側，故而可實現高解析度。 又’由於較之先前電路，可減少取樣電路數，故而可抑 制耗電。 於圖13之例中，將R資料與B資料輸入至本發明之取樣鎖 存電路中，但亦可輸入RGB中任意2個資料。 即，根據該第2實施形態，可於絕緣基板上實現於丨個取 樣鎖存電路中，將2個數位資料傳輸至DAC之電路，因此可 實現驅動電路一體型顯示裝置。 又’可實現低耗電之取樣鎖存電路及驅動電路一體型顯 示裝置。 <第3實施形態> 於第1及第2實施形態中，僅就通常模式加以說明，而於 該第3實施形態中，將對以如下構成例加以說明，其除通常 模式外’於對灰階數少於通常模式之低灰階模式（8色模式） 進行設定時，針對水平驅動電路，因僅使對應於灰階數之 電路部分為主動狀悲，故而剩餘之電路部分則成為非主動 狀態’而於該電路部分中不會耗電’因此由於該部分而實 105128.doc • 32- 1311303 現低耗電化。 圖21係表示該第3實施形態之水平驅動電路2〇之要部結 構的方塊圖》 於圖21中’為易於理解，而以相同符號表示與圖6、圖8 或圖10相同之構成部分。 又’於圖21中，於6位元DAC137之前級配置位準移位器 139 ’而於6位元DAC中並列設有1位元DAC140。 繼而’如第1及第2實施形態中所說明般，直至位準移位 ® 器140之前級為止，藉由小訊號振幅〇_3V(2.9V)系而進行驅 動’但於該第3實施形態中，於1位元DAC140中，並非輸入 藉由位準移位器139而進行位準移位並得到位準升高之6位 元中的位元資料d5，而是輸入該小振幅0-3V (2.9V)系之資 料位元d5。 即，該第3實施形態之水平驅動電路13單獨具有通常模式 下所使用之η位元（於該例中η = 6位元）DAC 137，以及k位元 | (於該例中k= 1位元）DAC140，該k位元DAC140具有對該η 位元DAC 13 7進行控制之η條資料訊號線，並可使用η條資料 訊號線中之k條（n>k)資料訊號線而進行控制。 使用η位元DAC與k位元DAC中之何者係藉由模式選擇訊 號而進行控制的。於通常模式下使用η位元DAC，進行位準 轉換使資料位元為大於小訊號振幅（VI)之電壓振幅（V2) 後，並將其輸入至η位元DAC電路中。而於灰階數少於通常 模式之低灰階模式下（8色模式下）使用k位元DAC140，並直 接以小訊號振幅（VI)將其輸入至k位元DAC電路中。 105128.doc -33- 1311303 於該水平驅動電路13C中，於通常模式下’藉由使小訊號 振幅〇π)之資料㈣升高至6位元DACU7之切換所必須之 電壓振幅(V2)為止的位準移位器139,而將其輸出至6位元 DAC137電路中。 時低灰瞧模式用1位元DAC140將藉由模式選擇訊號 而停止。 於低灰隖模式下，直接以小訊號振幅（V1)之電壓並使用 MSB配線（d5 out)，而將資料輸出至1位元dAC14〇。 此時，通常模式用6位元DAC電路137將藉由模式選擇訊 號而停止。 於此電路結構中，於低灰階模式下無需進行位準升高使 之成為高電壓，因此可實現大幅度之低耗電化。 於圖21之電路中，小訊號振幅（V1)之資料訊號藉由與顯 不裝置之顯示線位置相對應之取樣鎖存器133而得到依次 取樣’繼而一併傳輸至第2鎖存器135中。 繼而，自第2鎖存器137—併輸出至DAC中。 於此電路結構中，於低灰階模式下無需進行位準升高使 之成為向電壓，因此可實現大幅度之低耗電化。 於圖21之例中，具有取樣鎖存器與第2鎖存器共2個鎖存 器’但亦可如第2實施形態般’存在2個以上鎖存器。 圖22係表示低灰階模式用之dac 140之具體構成例的電 路圖。

該DAC140具有：反相器141、142、143，2資料輸入NADN 閘極144、145以及連接有n通道與p通道電晶體之源極以及 105128.doc -34- 1311303 汲極兩者之傳輸閘極146、147。 反相器141之輸入端子連接於第2鎖存器139-5之位元資 料d5之輸出線，而輸出端子連接於NAND閘極之其中之一輸 入端子。而NAND閘極144之其它輸入端子連接於模式選擇 訊號MSEL之供給線，NAND閘極144之輸出端子連接於反 相器142之輸入端子及傳輸閘極146之ρ通道電晶體的閘 極。反相器142之輸出端子連接於傳輸閘極146之11通道電晶 體之閘極。 _ NAND閘極145之其中之一輪入端子連接於位元資料d5 之輸出線，而其它輸入端子則連接於模式選擇訊號MSEL2 供給線。 NAND閘極145之輸出端子連接於反相器143之輸入端子 及傳輸閘極147之ρ通道電晶體之閘極，而反相器143之輸出 端子連接於傳輸閘極147之n通道電晶體之閘極。 於圖22之DAC140中，藉由模式選擇訊號MSEL而對通常 • 帛式與低灰階模式進行選擇，於低灰階模式下，藉由訊號 振幅（VI)之MSB配線d5_〇ut之輸入值，而選擇參考電壓νι 或選擇參考電壓V2。 因此’可實現直接則、訊號振幅（V1)進行高速處理之低 灰階DAC電路。 根據該第3實施形離，可眘？目^ρt 了實現可進行高速處理之低耗電 DAC電路及驅動電路一體型顯示裝置。 又’不而要將上位位元與下位位元之位準移位器分別處 理之故’可實現窄框緣化。 105128.doc -35- 1311303 再者，於上述實施形態中，以適用於主動式矩陣液晶顯 不裝置之情形為例有加以說明，但本發明並非限定於此， 亦可同樣適用於使用電致發光（EL)元件作為各像素之電光 學元件之EL顯示裝置等其他主動式矩陣顯示裝置。 又’於上述實施形態中，至於作為一個省電模式之低灰 階模式’以1位元模式（2灰階模式）為例有加以說明，但本發 明並非限定於此，若為灰階數少於通常模式之灰階模式， 則亦可相應實現低耗電化。 亚且進而，以上述實施形態之主動式矩陣液晶顯示裝置 為代表之主動式矩陣顯示裝置，除可用作個人電腦、文字 處理機等OA機器或電視接收機等之顯示器外，尤其可適用 於裝置本體逐步小型化、緊密化之行動電話或pDA等可攜 式終端機的顯示部。 圖23係表示本發明所適用之可攜式終端機、例如行動電 話機之概略結構的外觀圖。 φ 本例之行動電話機構成為於裝置殼體41之正面側，自上 部側依次配置有揚簦55邶、μ _ & λ 1啕钶荦态』42、顯不部μ、操作部44及麥克 風部4 5。 於此種結構之行動電話中，於顯示部43使用有例如液晶 顯示裝置，而至於該液晶顯示裝置，使用有上述實施形態 之主動式矩陣液晶顯示裝置。 —如此’於仃動電話等之可攜式終端機中，藉由使用上述 實她形I、之主動式矩陣液晶顯示裝置作為顯示部，而於 搭載於以液曰曰顯不裝置中之各電路中，可獲得窄間距化故 105128.doc -36- 1311303 可實現狹框緣化，並且於作為癌、電模式之一的低灰階模式 下，可降低耗電，故而可實現顯示裝置之低耗電化，因此 可實現終端機本體之低耗電化。 【圖式簡單說明】 圖1係表示先前之驅動電路一體型顯示裝置之概略結構 的圖。 圖2係表示分別驅動奇數線與偶數線之圖丨之水平驅動電 _ 路之構成例的方塊圖。 圖3係表示本發明第丨實施形態之驅動電路一體型顯示裝 置之概率結構圖的圖。 圖4係表示⑨晶顯示裝置之有效顯示部之構成例的電路 圖。 圖5係表示糾實施形態之第!水平驅動電路與第2水平驅 動電路之基本構成例的方塊圖。 圖6係表示第1水平驅動電路之具體構成例的電路圖。 φ 圖7(AHM)係圖6之第1水平驅動電路之時序圖。 圖8係表示第2水平驅動電路之具體構成例的電路圖。 圖9(A)-(G)係圖8之第2水平驅動電路之時序圖。 圖1〇係表示於外部具有資料排列轉換電路之情形時之第 1水平驅動電路之構成例的電路圖。 圖11(A)-(J)係圖10之第i水平驅動電路之時序圖。 圖12係用以說明圖1〇之電路效果的圖。 圖13係表示第2實施形態之驅動電路一體型液晶顯示裝 置之結構的方塊圖。 105128.doc -37- 1311303 圖14係表示於第2實斿形能 ^心、之第1水平驅動電路之各行中 所配置之4級鎖存器結構的方塊圖。 圖15係表示圖14之電路之具體結構的電路圖。 圖16(A) (Μ)係表不如下動作之時序圖：於第2實施形態 之第1水平驅動電路中，藉由相同之取樣脈衝SP而使第1資 料訊號群（R資料或Β資料）儲存至^鎖存器群中，使第” 料訊號群（Bt料或R資科）儲存至第2鎖存器群後，首先，將 第2資料訊號群傳輸至第4鎖存器群中，其次，將第i資料訊 號群傳輸至第3鎖存器群中。 圖17(AMJ)係表示如下動作之時序圖：於第2實施形態之 第1水平驅動電路中，於欠丰 、水干期間之前半内，將第2資料訊 號群傳輸至DAC中，其次，於水平期間之前半結束後，將 第1資料訊號自第3鎖存器群傳輸至第4鎖存器群中，並於水 平期間之後半期間内，將其傳輸至DAC*。 圖18(AHK)係表示如下動作之時序圖：於第2實施形態之 約水平驅動電路中’介由資料選擇器群，將訊號分時分配 至有效顯示部中與第1資料訊號相對應之資料線中以及與 第2資料訊號相對應之資料線中。 圖19(AH〇)係表示如下動作之時序圖：於第2實施形態之 第1水平驅動電路中，自第i鎖存器至第3鎖存器，藉由第】 電源電壓VDD1 (VSS)而進行傳輸及保持動作，並且第㈣ 存器於向其自級進行寫入之動作結束後’使電源電壓變化 為與下一級之DAC相對應之第2電壓VH、VL，以進 及訊號輪出動作。 ’、夺 105128.doc -38- 1311303 理電 圖20係詳細表示圖14之第1水平驅動電路與資料處 路之結構的圖。 驅動電路之要部結構 圖21係表示該第3實施形態之水平 的方塊圖。 的 圖22係表示低灰階模式下所使用之DAC之具體構成例 電路圖。 圖23係表示作為本發明之可攜式終端機之行動電路機之 概略結構的外觀圖。

【主要元件符號說明】

10，10A〜10C 11 12 13

13U，13UA，13UB 13D 14 15U 15D 16 液晶顯示裝置 玻璃基板 有效顯示部 水平驅動電路 第1水平驅動電路 第2水平驅動電路 垂直驅動電路 第1參考電壓生成電路 第2參考電壓生成電路 資料處理電路 105128.doc -39-

Claims (1)

1311303 十、申請專利範圍： 1. 一種顯示裝置，其具有： 顯示部，其矩陣狀配置有像素； 垂直驅動電路，其以列單位選擇上述顯示區域部之各 像素； 第1水平驅動電路，其將第1及第2數位圖像資料作為輸 入，並將該數位圖像資料作為類比圖像訊號而對連接有 由上述垂直驅動電路所選擇之列之各像素的資料線供 給；及 第2水平驅動電路，其將第3數位圖像資料作為輸入， 並將該數位圖像資料作為類比圖像訊號而對連接有由上 述垂直驅動電路所選擇之列之各像素的資料線供給； 上述第1水平驅動電路包含： 取樣鎖存電路，其依次抽取上述第丨及第2數位圖像 資料之樣本並加以鎖存； 第2鎖存電路，其再次鎖存上述取樣鎖存電路之各鎖 存資料； ，數位類比轉換電路(DAC)，以字由上述第2鎖存電路 所鎖存之數位圖像資料轉換為類比圖像訊號；及 線選擇器， 轉換為類比資料 上述資料線。 其於特定期間内，分時選擇由上述DAC 之上述第1及第2數位圖像資料而輸出至 2. 上述取 如請求項1之顯示裝置，1 衣1 丹甲上述第2鎖存電路將 樣鎖存電路之久梢产次士丨& y <谷鎖存貧料進行線序列化 105128.doc 1311303

第2鎖存電路，並 而具有資料選擇器，其於特定 由上述第2鎖存電路所鎖存之第1及第2 本並加以鎖存； 丹W入至上述DAC中。 t置’其中上述第2水平驅動電路包含： 其依次抽取上述第3數位圖像資料之樣 其再次鎖存上述取樣鎖存電路之各鎖存 資料；及 數位類比轉換電路(DAC)，其將由上述第2鎖存電路所 鎖存之數位圖像資料轉換為類比圖像訊號； 上述第1及第2水平驅動電路之DAC包含參考電壓選擇 型之DAC，並進而具有： 第1參考電壓生成電路，其生成複數個參考電壓，並 供給至上述第1水平驅動電路之Dac ;及 第2參考電壓生成電路，其生成複數個參考電壓，並 供給至上述第2水平驅動電路之dac。 4.如明求項2之顯示裝置’其中上述第2水平驅動電路包含： 取樣鎖存電路，其依次抽取上述第3數位圖像資料之樣 本並加以鎖存； 弟2鎖存電路’其再次鎖存上述取樣鎖存電路之各鎖存 資料；及 數位類比轉換電路（DAC)，其將由上述第2鎖存電路所 鎖存之數位圖像資料轉換為類比圖像訊號； 上述第1及第2水平驅動電路之DAC包含參考電壓選擇 105128.doc 1311303 型之DAC，並進而具有： 第1參考電壓生成電路，其生成複數個參考電壓，並 供給至上述第1水平驅動電路之DAC ;及 第2參考電壓生成電路，其生成複數個參考電壓，並 供給至上述第2水平驅動電路之dac。 5. 如睛求項1之顯示裝置，其中至少上述第1及第2水平驅動 電路與上述有效像素部一體形成於同一基板上。 6. 如請求項2之顯示裝置，其中至少上述第丨及第2水平驅動 電路與上述有效像素部一體形成於同一基板上。 7·如印求項3之顯示裝置，其中至少上述第丨及第2水平驅動 電路以及上述第1及第2參考電壓生成電路與上述有效像 素部一體形成於同一基板上。 8·如請求項4之顯示裝置，其中至少上述第】及第2水平驅動 電路以及上述糾及第2參考電壓生成電路與上述有效像 素部一體形成於同一基板上。 9.如明求項丨之顯示裝置，其中上述第1及第2水平驅動電路 之取樣鎖存電路及第2鎖存電路以第i電源電壓系統進行 資料之傳輸及保持動作，並對上述DAC輸入由大於第1 源電壓之第2電源電壓系統所移位之資料； 上述第1及第2水平驅動電路單獨具有通常模式時所使 用之η位元DAC以及含有控制其之n條資料訊號線，並可 使用11條資料訊號線中之k條（n>k)資料訊號線進行控制 的k位元DAC，藉由模式選擇訊號控制使用n位元DAC與k 位元DAC之任一者； 105128.doc 1311303 且以如下方式被控制：於通常模式時使用η位元DAC， 位準轉換成較作為小訊號振幅之第1電源電壓系統更大 之作為電壓振幅的第2電源電壓系統而輸入至η位元DAC 電路； 於灰階數少於通常模式時之低灰階模式時使用k位元 DAC ’保持小訊號振幅輸入至上述k位元DAC電路。 10. —種顯示裝置，其具有： 顯示部，其矩陣狀配置有像素； 垂直驅動電路’其以列單位選擇上述顯示區域部之各 像素； 第1水平驅動電路，其將第1及第2數位圖像資料作為輸 入’並將該數位圖像資料作為類比圖像訊號而對連接有 由上述垂直驅動電路所選擇之列之各像素的資料線供 給；及 第2水平驅動電路，其將第3數位圖像資料作為輸入， 並將該數位圖像資料作為類比圖像訊號而對連接有由上 述垂直驅動電路所選擇之列之各像素的資料線供給； 上述第1水平驅動電路包含： 第1取樣鎖存器，其依次抽取上述第i數位圖像資料 之樣本並加以鎖存； 第2取樣鎖存器，其依次抽取上述第2數位圖像資料 之樣本並加以鎖存； 輸出電路’其於特定期間内，分時選擇由上述第！及 第2取樣鎖存器所鎖存之第1及第2數位圖像資料而輸出； 105128.doc 1311303 數位類比轉換電路(DAC)，其將由上述輸出電路所輸 出之第1及第2數位圖像資料轉換為類比圖像訊號；及 線選擇器，其於特定期間内，分時選擇由上述Μ。 轉換為類比資料之上述第1及第2數位圖像資料而輸出至 上述資料線。 η·如請求項10之顯示裝置，其中上述第1及第2取樣鎖存器 被級聯連接，· 上述輸出電路包含有相對於上述第2取樣鎖存器之輸 出被級聯連接之第3鎖存器及第4鎖存器，· 上述第1及第2取樣鎖存器以相同之取樣脈衝儲存第工 數位圖像資料及第2數位圖像資料； ，、上述輸出電路使上述第2取樣鎖存器之第2數位圖像資 料通過上述第3鎖存器而傳輸至第4鎖#器，#次使第1取 樣貞存器之第1數位圖像資料通過第2取樣鎖存器而傳輸 至上述第3鎖存器。 12·如μ求項u之顯示襄置’其中上述輸出電路於上述動作 後’於水平㈣之前半將第2數位圖像資料傳輪至上述 ^AC其次於水平期間之前半結束後，將第1數位圖像資 料自第3鎖存器傳輸至第4鎖存器，並於水平期間之後半 期間傳輸至上述DAC。 13.如明求項12之顯示裝置，其中以上述第丄取樣鎖存器、第 105128.doc 1311303 訊號輸出動作。 14,如請求項12之顯示裝置，其中以上述第1取樣鎖存器、第 2取樣鎖存器及第3鎖存器第丨電源電壓進行傳輸及保持 動作，第4鎖存器於向自級之寫入動作結束後，使電源電 壓變為與下一級之DAC相對應之第2電壓並進行保持及 訊號輸出動作。 I5·如睛求項10之顯示裝置，其中上述第2水平驅動電路包 ，含： 取樣鎖存電路，其依次抽取上述第3數位圖像資料之樣 本並加以鎖存； 第2鎖存電路，其再次鎖存上述取樣鎖存電路之各鎖存 資料；及 數位類比轉換電路（DAC)，其將由上述第2鎖存電路所 鎖存之數位圖像資料轉換為類比圖像訊號； 上述第1及第2水平驅動電路之DAC包含參考電壓選擇 .型之DAC，並進而具有： 第1參考電壓生成電路，其生成複數個參考電壓，並 供給至上述第1水平驅動電路之DAC ;及 第2參考電壓生成電路，其生成複數個參考電壓，並 供給至上述第2水平驅動電路之DAC。 16·如請求項10之顯示裝置，其中至少上述第i及第2水平驅 動電路與上述有效像素部一體形成於同一基板上。 17.如請求項15之顯示裝置，其中至少上述第丨及第2水平驅 動電路以及上述第丨及第2參考電壓生成電路與上述有效 105128.doc 1311303 像素部一體形成於同一基板上。 18. 如請求項15之顯示裝置，其中上述第丨及第2水平驅動電 路單獨具有通常模式時所使用之n位元DAC以及含有控 制其之η條資料訊號線，並可使用η條資料訊號線中之让條 (n > k)資料訊號線進行控制的k位元DAC，藉由模式選擇 訊號控制使用η位元DAC與k位元DAC之任一者； 且以如下方式被控制：於通常模式時使用η位元dAc， 位準轉換成較作為小訊號振幅之第1電源電壓系統更大 之作為電壓振幅的第2電源電壓系統而輸入至η位元dac 電路； 於灰階數少於通常模式時之低灰階模式時使用k位元 DAC ’保持小訊號振幅輸入至上述k位元〇 AC電路。 19. 種可攜式終端機’其係具有顯示裝置者，且上述顯示 裝置具有： 顯示部，其矩陣狀配置有像素； 垂直驅動電路，其以列單位選擇上述顯示區域部之各 像素； 第1水平驅動電路，其將第1及第2數位圖像資料作為輪 入’並將該數位圖像資料作為類比圖像訊號而對連接有 由上述垂直驅動電路所選擇之列之各像素的資料線供 給；及 第2水平驅動電路’其將第3數位圖像資料作為輸入， 並將該數位圖像資料作為類比圖像訊號而對連接有由上 述垂直驅動電路所選擇之列之各像素的資料線供給； 105128.doc 1311303 上述第1水平驅動電路包含： 取樣鎖存電路，其依次抽取上述第丨及第2數位圖像 資料之樣本並加以鎖存； 第2鎖存電路，其再次鎖存上述取樣鎖存電路之各鎖 -存資料； 數位類比轉換電路（DAC)，其將由上述第2鎖存電路 所鎖存之數位圖像資料轉換為類比圖像訊號；及 ^ 線選擇器，其於特定期間内，分時選擇由上述Dac 轉換為類比資料之上述第！及第2數位圖像資料而輪出至 上述資料線。 20. —種可攜式終端機，其係具有顯示裝置者，且上述顯示 裝置具有： 顯示部，其矩陣狀配置有像素； 垂直驅動電路，其以列單位選擇上述顯示區域部之 像素； • 帛1水平驅動電路，其將第1及第2數位圖像資料作為輸 入，並將該數位圖像資料作為類比圖像訊號而對連接有 由上述垂直驅動電路所選擇之列之各像素的資料線供 給；及 ^ 、，第2水平驅動電路，其將第3數位圖像資料作為輸入， 亚將該數位圖像資料作為類比圖像訊號而對連接有由上 述垂直㈣電路所選擇之列之各像素的資料線供給； 上述第1水平驅動電路包含： 第1取樣鎖存器，其依次抽取上述第丨數位圖像資料 105128.doc 1311303 之樣本並加以鎖存； 第2取樣鎖存器，其依次抽取上述第2數位圖像資料 之樣本並加以鎖存； 輸出電路’其於特定期間内，分時選擇由上述第以 第2取樣鎖存器所鎖存之第1及第2數位圖像資料而輸出； 數位類比轉換電路（DAC)，其將由上述輸出電路所輸 出之第1及第2數位圖像資料轉換為類比圖像訊號；及 線選擇器，其於特定期間内，分時選擇由上述Dac 轉換為類比貧料之上述第i及第2數位圖像資料而輸出至 上述資料線。 I05128.doc