CN1808534A - 显示设备及移动终端 - Google Patents

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Abstract

一种显示设备能够使间距变窄，使框架变窄，还能减小功耗，其包括显示区域；垂直驱动电路；第一水平驱动电路，转换输入的第一和第二数字图象数据为模拟图象信号，并将其提供给垂直驱动电路选择的数据线；以及第二水平驱动电路，转换输入的第三数字图象数据成模拟图象信号，并将其提供给垂直驱动电路选择的数据线，其中第一水平驱动电路包括顺序地采样和锁存第一和第二数字图象数据的采样锁存电路，再次锁存采样锁存电路的锁存数据第二锁存电路，将第二锁存电路锁存的数字图象数据转换成模拟图象信号的数/模转换电路(DAC)，以及线选择器，在预定的时间周期中以时分方式选择被DAC转换成模拟数据的第一和第二数字图象数据并输出该数据到数据线。

Description

显示设备及移动终端
相关申请的交叉引用
本发明包含有关于2004年12月10日在日本专利局申请的日本专利申请第2004-359214号的主题，其全部内容在此通过引用引入。
技术领域
本发明涉及液晶显示设备或其他有源矩阵型的显示设备以及使用这种液晶显示设备的移动终端。
背景技术
近年来，移动电话机、个人数字助理(PDA)、和其他移动终端的使用已经迅速地流行。在这些移动终端迅速流行背后的其中一个因素是已经提供了液晶显示设备作为其输出的显示区域。原因是液晶显示设备本质上是在原理上不需要功率驱动的显示设备，因此具有低的功耗。
近年来，使用多晶硅薄膜晶体管(TFT)作为像素开关元件的有源矩阵型显示设备已经具有在相同衬底上集成形成的数字接口驱动电路，该衬底作为由在矩阵中布置的像素构成的显示区域。在这种集成的驱动电路型显示设备中，水平驱动系统和垂直驱动系统布置在有源显示区域的周围(框架)上。通过使用多晶硅TFT，这些驱动系统和所述像素区域一起集成地形成在相同的衬底上。
图1示出了通用的集成驱动电路型显示设备(参见例如日本未审查专利公开(kokai)第2002-175033号)的示意性结构图。
如图1所示的这种液晶显示设备包括透明绝缘的衬底，例如，玻璃衬底1，在该衬底上形成由包括矩阵中布置的液晶单元的多个像素构成的有源显示区域2、在图1的有源显示区域2之上和之下布置的一对水平驱动电路(H驱动器)3U和3D、在图1的有源显示区域1的侧部布置的垂直驱动电路(V驱动器)4、一个用于产生多个参考电压的参考电压发生电路5，以及数据处理电路6。
通过这种方式，图1的集成驱动电路型显示设备具有在有源显示区域2的两侧(图1中上面和下面)布置的两个水平驱动电路3U和3D。这用于驱动显示器，同时将数据线划分为奇数线和偶数线。
图2示出了用于单独驱动奇数线和偶数线的图1的水平驱动电路3U和3D的结构实例的方框图。
如图2所示，用于驱动奇数线的水平驱动电路3U和用于驱动偶数线的水平驱动电路3D具有相同的结构。具体而言，它们具有：移位寄存器(HSR)组3HSRU和3HSRD，用于与水平传送时钟HCK(未示出)同步地顺序从传输级输出移位脉冲(采样脉冲)；采样锁存电路组3SMPLU和3SMPLD，用于通过移位寄存器31U和31D给出的采样脉冲顺序地采样并锁存数字图象数据；线顺序锁存电路组3LTCU和3LTCD，用于以线顺序安排采样锁存电路32U和32D的锁存数据；以及数/模转换电路(DAC)组3DACU和3DACD，用于把在线顺序锁存电路33U和33D中以线顺序安排的数字图象数据转换成模拟图象信号。值得注意的是，通常，电平移位电路布置在DAC34U和34D的输入级以及提高到同一水平(level up)的数据被输入到DAC34U和DAC34D。
如图2所示，图1的水平驱动电路3U和3D具有安排用于要驱动的每个奇数数据线和偶数数据线的采样锁存电路32、线顺序锁存电路33、和DAC34。
而且，在移动电话机和其他移动终端中，随着其迅速的流行，对于降低显示设备的功耗已存在日益强烈的要求。特别是，在待机时间周期中减小功耗已经成为增加电池寿命的重点，因此已经成为特别强烈的需求。已经提出了各种节能技术用于这种需求。作为其中一种节能技术，已知了在待机时间限制用于每种颜色的图象显示灰度数量为“2”(1位)的所谓“1位模式”(2灰度模式)。在这种1位模式中，灰度通过每种颜色1位来表示，所以通过总计8种颜色来显示图象。
发明内容
但是，在以上说明的图2的水平驱动电路中，一个数据线需要1组采样锁存电路32、线顺序锁存电路33、以及DAC34，所以就布局而言所允许的横向宽度小。由于这种原因，减小间距(pitch)是有不能的。而且，存在的缺点是所需电路的数量大，所以框架变得巨大。在图2的水平驱动电路的情况下，需要三个采样锁存电路用于采样串行/并行转换的R(红)、G(绿)、以及B(蓝)数据。通过这样，难以满足较窄间距和较窄框架的要求。为了克服这种问题，还能够考虑在垂直方向扩展布局，但是这突然地增加了布局面积并使实现较窄的框架变得困难。
而且，作为DAC，应用参考电压选择类型中的一些，但要通过偶数列和奇数列垂直分割相同的颜色。所以，除非使参考电压发生电路15的输出电压相同，否则将会产生垂直条纹等等，因此必须连接两个水平驱动电路3U和3D的DAC 34U和34D的参考电压线RVL。由于这种原因，导致了在图1中横向方向的框架增加。
而且，在具有8色模式(低灰度模式)的显示设备中，通常提供两个DAC，一个用于正常模式以及另一个用于8色模式。但是，这两个DAC共享采样锁存电路和线顺序对准电路。在正常模式和8色模式时，都转换电平，然后将数据输入到所述DAC。由于该原因，存在以下缺点。在8色模式时，DAC输入信号幅度增加，所以充电/放电电流大并且功耗高。而且，单独处理较高位和较低位电平移位电路，所以锁存部分的电路变大，以及所述框架变大。
所以期望提供一种显示设备，能够实现较窄的框架并且还能够降低功耗，以及期望提供使用这种显示设备的移动终端。
根据本发明实施例的第一方面，提供了一种显示设备包括，具有以矩阵布置的像素的显示区域；垂直驱动电路，用于以行为单位选择显示区域中的像素；第一水平驱动电路，接收作为输入的第一和第二数字图象数据，转换该数字图象数据为模拟图象信号，以及将其提供给通过垂直驱动电路选择行的像素所连接的数据线；以及第二水平驱动电路，接收作为输入的第三数字图象数据，转换该数字图象数据成模拟图象信号，并将其提供给通过垂直驱动电路选择行的像素所连接的数据线，其中所述第一水平驱动电路包括采样锁存电路，用于顺序地采样和锁存第一和第二数字图象数据，第二锁存电路，用于再次锁存所述采样锁存电路的锁存数据，数/模转换电路(DAC)，用于将第二锁存电路锁存的数字图象数据转换成模拟图象信号，以及线选择器，用于在预定的时间周期中以时分方式选择要通过DAC转换成模拟数据的所述第一和第二数字图象数据并输出该数据到数据线。
优选地，所述第二锁存电路以线顺序在采样锁存电路中安排锁存数据，以及所述第一水平驱动电路还具有数据选择器，用于在预定的时间周期中以时分方式选择在所述第二锁存电路锁存的所述第一和第二数字图象数据并将其输入到DAC。
优选地，所述第二水平驱动电路包括采样锁存电路，用于顺序地采样和锁存第三数字图象数据，第二锁存电路，用于再次锁存所述采样锁存电路的锁存数据，以及数/模转换电路(DAC)，用于把通过所述第二锁存电路锁存的所述数字图象数据转换成模拟图象信号，并且所述第一和第二水平驱动电路的DAC还具有第一参考电压发生电路，用于产生多个参考电压并将其提供给所述第一水平驱动电路的DAC，以及第二参考电压发生电路，用于产生多个参考电压并将其提供给所述第二水平驱动电路的DAC。
优选地，至少所述第一和第二水平驱动电路与有源像素区域集成地形成在相同的衬底上。
优选地，至少所述第一和第二水平驱动电路和所述第一和第二参考电压发生电路与有源像素区域集成地形成在相同的衬底上。
优选地，所述第一和第二水平驱动电路的采样锁存电路和第二锁存电路执行数据传送并通过第一电源电压系统保持操作，移位到大于第一电源电压的第二电源电压系统的数据被输入到所述DAC，所述第一和第二水平驱动电路具有在正常模式中使用的n位DAC，以及控制它们的n条数据信号线，并且独立地具有能够使用和控制n条数据信号线中k(n大于k)条数据信号线的k位DAC，其中通过模式选择信号控制要使用n位DAC或k位DAC其中的哪一个，和执行控制以便在所述正常模式中，使用n位DAC并将电平转换成第二电源电压系统，其电压幅度大于具有小信号幅度的第一电源电压系统，并将它输入到n位DAC电路中，从而在具有比所述正常模式中较小数量灰度等级的低灰度模式时，使用k位DAC并输入具有小信号幅度的信号到k位DAC电路。
根据本发明实施例的第二方面，提供了一种显示设备包括，具有以矩阵布置的像素的显示区域；垂直驱动电路，用于以行为单位选择显示区域中的像素；第一水平驱动电路，接收作为输入的第一和第二数字图象数据，转换该数字图象数据为模拟图象信号，以及将其提供给通过垂直驱动电路选择行的像素所连接的数据线；以及第二水平驱动电路，接收作为输入的第三数字图象数据，转换该数字图象数据成模拟图象信号，并将其提供给通过垂直驱动电路选择行的像素所连接的数据线，其中所述第一水平驱动电路包括用于顺序地采样和锁存第一数字图象数据的第一采样锁存器，用于顺序地采样和锁存第二数字图象数据的第二采样锁存器，输出电路，用于在预定的时间周期中以时分方式选择在第一和第二采样锁存器中锁存的第一和第二数字图象数据并输出它们，数/模转换电路(DAC)，用于将从输出电路输出的第一和第二数字图象数据转换成模拟图象信号，以及线选择器，用于在预定的时间周期中以时分方式选择通过DAC转换成模拟数据的所述第一和第二数字图象数据并输出该数据到数据线。
优选地，所述第一和第二采样锁存器是级联的，所述输出电路包括与第二采样锁存器级联的第三锁存器和第四锁存器，第一和第二采样锁存器通过相同的采样脉冲存储第一数字图象数据和第二数字图象数据，以及所述输出电路将第二采样锁存器的第二数字图象数据通过第三锁存器传送到第四锁存器，然后将第一采样锁存器的第一数字图象数据通过第二采样锁存器传送到第三锁存器。
优选地，所述输出电路在上述操作之后在水平周期的以前一半将第二数字图象数据传送到DAC，接下来，在水平周期前一半结束之后将第一数字图象数据从第三锁存器传送到第四锁存器，并且在水平周期的后一半周期将其传送到DAC。
优选地，所述第一采样锁存器、第二采样锁存器、以及第三采样锁存器通过第一电源电压执行传送和保持操作，以及第四锁存器改变该电源电压成对应于下一级中DAC的第二电压并在完成写入到其本身中的操作之后执行保持和信号输出操作。
根据本发明实施例的第三方面，提供了一种具备显示设备的移动终端，其中所述显示设备具有以矩阵布置的像素的显示区域，用于以行为单位选择显示区域中像素的垂直驱动电路，第一水平驱动电路，用于接收作为输入的第一和第二数字图象数据，转换该数字图象数据成模拟图象信号，并将其提供给通过垂直驱动电路选择行的像素所连接的数据线，以及第二水平驱动电路，用于接收作为输入的第三数字图象数据，转换该数字图象数据成模拟图象信号，并将其提供给通过垂直驱动电路选择行的像素所连接的数据线，其中所述第一水平驱动电路包括采样锁存电路，用于顺序地采样和锁存第一和第二数字图象数据，第二锁存电路，用于再次锁存采样锁存电路的锁存数据，数/模转换电路(DAC)，用于转换通过第二锁存电路锁存的数字图象数据成模拟图象信号，以及线选择器，用于在预定的时间周期中以时分方式选择通过DAC转换成模拟数据的所述第一和第二数字图象数据并输出该数据到数据线。
根据本发明实施例的第四方面，提供了一种具备显示设备的移动终端，其中该显示设备具有以矩阵布置的像素的显示区域；垂直驱动电路，用于以行为单位选择显示区域中的像素；第一水平驱动电路，接收作为输入的第一和第二数字图象数据，转换该数字图象数据为模拟图象信号，以及将其提供给通过垂直驱动电路选择行的像素所连接的数据线；以及第二水平驱动电路，接收作为输入的第三数字图象数据，转换该数字图象数据成模拟图象信号，并将其提供给通过垂直驱动电路选择行的像素所连接的数据线，其中所述第一水平驱动电路包括用于顺序地采样和锁存第一数字图象数据的第一采样锁存器，用于顺序地采样和锁存第二数字图象数据的第二采样锁存器，输出电路，用于在预定的时间周期中以时分方式选择在第一和第二采样锁存器中锁存的第一和第二数字图象数据并输出它们，数/模转换电路(DAC)，用于将从输出电路输出的第一和第二数字图象数据转换成模拟图象信号，以及线选择器，用于在预定的时间周期中以时分方式选择通过DAC转换成模拟数据的所述第一和第二数字图象数据并输出该数据到数据线。
根据本发明的实施例，例如在有源像素区域的两侧布置两个水平驱动电路。这不仅用于驱动系统，同时将数据线划分成奇数线和偶数线，而且还为了对于每种颜色来划分它们，例如，响应于R数据和B数据通过例如第一水平驱动电路顺次地驱动数据线以及响应于G数据通过第二水平驱动电路驱动所述数据线。在所述顺次的驱动操作时，执行时间序列驱动(时分驱动)操作，以便以预定的周期，例如一个水平周期(1H)的前一半的1/2，输出两个数字数据之间的一个数据，例如R数据，以及在1H的后一半的1/2输出另一个B数据。
根据本发明的实施例，集成驱动电路型显示设备能够利用窄的框架处理高精度并且能够实现消耗低的功率。
附图说明
从以下参考附图对优选实施例的描述中，本发明的这些和其他目的和特征将变得更加明显。
图1示出了过去的集成驱动电路型显示设备的示意结构；
图2示出了单独驱动奇数线和偶数线的图1水平驱动电路的结构实例的方框图；
图3示出了根据本发明第一实施例的集成驱动电路型显示设备的示意结构；
图4示出了液晶显示设备的有源显示区域的结构实例的电路图；
图5示出了第一实施例的第一水平驱动电路和第二水平驱动电路的基本结构实例的方框图；
图6示出了图1中第一水平驱动电路结构的特定实例的电路图；
图7是图6的第一水平驱动电路的时序图；
图8示出了第二水平驱动电路结构的特定实例的电路图；
图9是图8中第二水平驱动电路的时序图；
图10示出了在外部提供数据重新配置电路的情况下第一水平驱动电路的结构实例的电路图；
图11是图10中第一水平驱动电路的时序图；
图12是用于说明图10电路的效果的图；
图13示出了根据第二实施例的集成驱动电路型液晶显示设备的结构方框图；
图14示出了根据第二实施例在第一水平驱动电路的列中布置的四级锁存结构的方框图；
图15示出了图14电路结构的特定实例的电路图；
图16示出了根据第二实施例在第一水平驱动电路中，通过相同的采样脉冲SP在第一锁存器组中存储第一数据信号组(R数据或B数据)以及在第二锁存器组中存储第二数据信号组(B数据或R数据)，然后首先传送第二数据信号组到第四锁存器组，接着传送第一数据信号组到第三锁存器组的操作时序图；
图17示出了根据第二实施例在第一水平驱动电路中，在水平周期的前一半周期传送第二数据信号组到DAC，然后在水平周期前一半周期结束之后从第三锁存器组传送第一数据信号到第四锁存器组，以及在水平周期的后一半周期中传送该数据信号到DAC的操作时序图；
图18是在根据第二实施例的第一水平驱动电路中，经由数据选择器组在有源显示区域中以时间顺序分配信号到对应于第一数据信号的数据线和对应于第二数据信号的数据线的操作时序图；
图19是根据第二实施例的第一水平驱动电路中的时序图，其中第一锁存器到第三锁存器通过第一电源电压VDD1(VSS)执行传送和保持操作，以及在完成写入到其本身的操作之后在下一级中第四锁存器改变该电源电压成对应于DAC的第二电压VH和VL，并执行保持和信号输出操作；
图20详细示出了图14中第一水平驱动电路和数据处理电路的结构图；
图21示出了根据本发明第三实施例的水平驱动电路主要部分的结构方框图；
图22示出了用于低灰度模式的DAC结构的特定实例的电路图；以及
图23示出了根据本发明实施例被构造为移动电话机的移动终端结构的外部特征的图示。
具体实施方式
下面参考附图详细描述本发明的实施例。
第一实施例
图3是根据本发明第一实施例的集成驱动电路型显示设备的结构实例的图示。这里，例如通过将本发明应用于有源矩阵型液晶显示设备的例子作为实例给出所述说明，该显示设备使用液晶单元作为像素的电光元件。
如图3所示的这种液晶显示设备10由透明绝缘衬底例如玻璃衬底11构成，在该衬底上形成了具有以矩阵布置的多个包括液晶单元的像素的有源显示区域(有源像素区域)12，在图3有源显示区域12之上和之下布置的第一和第二水平驱动电路(H驱动器)13U和13D，在图1的有源显示区域2的侧部布置的垂直驱动电路(V驱动器)14，用于产生多个参考电压的第一和第二参考电压发生电路15U和15D，以及数据处理电路16。而且，在玻璃衬底11的第二水平驱动电路13U排列位置附近的边缘部分上形成用于数据等的输入衰减器(pad)17。玻璃衬底11由第一衬底和以预定的间隙(clearance)面对该第一衬底布置的第二衬底构成，在第一衬底上以矩阵形成包括有源元件(例如晶体管)的多个像素电路。液晶密封在这第一和第二衬底之间。
本实施例的集成驱动电路型液晶显示设备10在有源显示(像素)区域12的两侧(图3中的上下)布置两个水平驱动电路13U和13D。这不仅用于驱动系统，同时将数据线划分成奇数线和偶数线，而且还为了对于每种颜色来划分它们，例如，响应于R数据和B数据通过例如第一水平驱动电路13U顺次地驱动数据线以及响应于G数据通过第二水平驱动电路13D驱动所述数据线。在本实施例中，“顺次驱动”指通过时间序列(时分)驱动，以便例如在一个水平周期(1H)的前一半(第一半)的1/2输出两个数字数据之间的一个数据，例如R数据，以及在1H的后一半的1/2输出另一个B数据。
由于通过两个水平驱动电路13U和13D来驱动三种颜色数据，即使单独地提供对应于水平驱动电路13U和13D的参考电压发生电路，图象质量诸如垂直条纹的问题将不会发生。所以，在本实施例中，对应于驱动电路的参考电压发生电路15U和15D接近于水平驱动电路13U和13D而布置。这第一和第二参考电压发生电路15U和15D不通过电源线诸如参考电压线连接。
在下文中，将会顺序地说明本实施例的液晶显示设备10组件的结构和功能。
有源显示区域12具有多个像素，像素包括以矩阵布置的液晶单元。而且，有源显示区域12具有以矩阵布置的水平驱动电路13U和13D和垂直驱动电路14所驱动的数据线和垂直扫描线。
图4示出了有源显示区域12的特定结构的实例。这里，为了简化附图，示出了3行(n-1行到n+1行)和4列(m-2列到m+1列)的像素阵列作为实例。在图4中，有源显示区域12具有以矩阵布置的垂直扫描线...、121n-1、121n、121n+1、...、以及数据线...、122m-2、122m-1、122m、122m+1、...，并具有在其交叉部分布置的单位像素123。
每个单位像素123被构造成具有由薄膜晶体管TFT构成的像素晶体管、液晶单元LC、以及存储电容器Cs。这里，液晶单元LC指在通过薄膜晶体管TFT形成的像素电极(一个电极)和面对它形成的反电极(另一个电极)之间产生的电容。
薄膜晶体管TFT在其栅极连接到垂直扫描线...、121n-1、121n、121n+1、...以及在其源极连接到数据线...、122m-2、122m-1、122m、122m+1、...。液晶单元LC在其像素电极连接到薄膜晶体管TFT的漏极以及在其反电极连接到公用线124。存储电容器Cs连接在薄膜晶体管TFT的漏极和公用线124之间。公用线124通过VCOM电路18给定预定的交流电压(AC电压)作为公用电压Vcom，该电路与驱动电路等等在玻璃衬底11上集成地形成。
如图3所示，垂直扫描线...、121n-1、121n、121n+1、...的第一端连接垂直驱动电路14的相应行的输出端。垂直驱动电路14通过例如移位寄存器构造并顺序地产生与垂直传送时钟VCK(未示出)同步的垂直选择脉冲，并将其提供给垂直扫描线...、121n-1、121n、121n+1、...用于所述垂直扫描。
而且，如图3所示，在有源显示区域12中，例如，数据线...、122m-2、122m-1、122m、122m+1、...的第一端连接到第一水平驱动电路13U的相应列的输出端，而另一端则连接到第二水平驱动电路13D的相应列的输出端。
第一水平驱动电路13U根据R数据和B数据顺次驱动所述数据线，而第二水平驱动电路13D根据G数据驱动所述数据线。第一水平驱动电路13U驱动它们，以便例如在一个水平周期(1H)的前一半(第一半)的1/2输出两个数字数据之间的一个数据，例如R数据，以及在1H的后一半的1/2与顺次驱动一起输出另一个B数据。相应地，在本实施例中，用于R数据和B数据的执行顺次驱动的第一水平驱动电路13U以及用于G数据的不执行顺次驱动的第二水平驱动电路13D具有不同的结构。
图5示出了本实施例的第一水平驱动电路13U和第二水平驱动电路13D的基本结构实例的方框图。
如图5所示，第一水平驱动电路13U具有移位寄存器(HSR)组13HSRU、采样锁存电路组13SMPLU、第二锁存电路(线顺序锁存电路)组13LTCU、数据选择器组13DSEL、DAC组DACU、以及线选择器组13LSEL。另一方面，如图5所示，第二水平驱动电路13D具有移位寄存器(HSR)组13HSRD、采样锁存电路组13SMPLD、第二锁存电路(线顺序锁存电路)组13LTCD、DAC组13DACD。
值得注意的是，在本实施例中，给从数据处理电路16输入到水平驱动电路13U和13D的数据施加0-3V(2.9V)电平。在第一水平驱动电路13U中，移位寄存器(HSR)组13HSRU、采样锁存电路组13SMPLU、第二锁存电路(线顺序锁存电路)组13LTCU、以及数据选择器组13DSEL由0-3V(2.9V)的电压驱动，尽管没有示出，电平移位器布置在DAC组13DACU的输入级，以及所述电平提升至例如-2.3V到4.8V。以同样的方式，在第二水平驱动电路13D中，移位寄存器(HSR)组13HSRD、采样锁存电路组13SMPLD、第二锁存电路(线顺序锁存电路)组13LTCD由0-3V(2.9V)的电压驱动，尽管没有示出，电平移位器布置在DAC组13DACD的输入级，以及所述电平提升至例如-2.3V到4.8V。
在下文中，将参考图6、图7、图8、和图9说明第一水平驱动电路13U和第二水平驱动电路13D的结构和功能。
首先，将参考图6和图7说明第一水平驱动电路13U的结构和功能。图6示出了第一水平驱动电路13U结构的特定实例的电路图。而且，图7A到图7M是第一水平驱动电路13U的时序图。
移位寄存器组13HSRU具有多个移位寄存器(HSR)131U，用于与水平传送时钟HCK(未示出)同步地从对应于所述列的传输级顺序输出的移位脉冲(采样脉冲)。
采样锁存电路组13SMPLU具有对应于所述列的两个采样开关132U-1和132U-2以及采样锁存电路133U-1和133U-2，并通过相应移位存储器131U给出的采样脉冲SP顺序地采样和锁存所述数字图象数据，具体地，并行采样和锁存R数据和B数据。在图6的实例中，通过采样开关132U-1由采样锁存电路133U-1锁存R数据，以及通过采样开关132U-2由采样锁存电路133U-2锁存B数据。
第二锁存电路组13LTCU具有对应于所述列的两个采样开关134U-1和134U-2以及采样锁存电路135U-1和135U-2，并通过脉冲OERB以线顺序安排由R数据和B数据所构成的采样锁存电路133U-1和133U-2的锁存数据，并通过第二锁存电路135U-1和135U-2锁存它们。在图6的实例中，通过采样开关134U-1由采样锁存电路135U-1锁存R数据，以及通过采样开关134U-2由采样锁存电路135U-2锁存B数据。
数据选择器组13DSEL具有对应所述列的两个选择开关136-1和136-2，在一个水平周期(1H)的前一(第一)半的大约1/2周期中，通过激活并设置成例如高电平的R数据选择信号DSELR经由选择开关136U-1输入通过第二锁存电路135U-1锁定的R数据到DAC组13DACU的同一列中的DAC，以及在一个水平周期(1H)的后一半的大约1/2周期中，输入通过第二锁存电路135U-2锁存的B数据到同一列中的DAC，其中通过激活并设置成例如高电平的B数据选择信号DSELB在1H的前一(第一)半中输入R数据到该DAC。
DAC组13DACU具有对应于每一列的例如一个6位DAC(或3位DAC等等)137U，根据通过选择开关136U-1和136U-2选择性输入的6位R数据和B数据值选择在第一参考电压选择电路15U产生的参考电压V0到V63，并输出模拟R数据和模拟B数据到线选择器组13LSEL的同一列的选择开关。
线选择器组13LSEL具有对应于所述列的两个选择开关138U-1和138U-2，通过模拟R数据选择信号SSELR经由选择开关138U-1输出从相应DAC137U输出的模拟R数据到相应的数据线，在1个水平周期(1H)的前一(第一)半的大约1/2周期中激活并设置该选择信号成例如高电平，以及通过模拟B数据选择信号SSELB经由选择开关138U-2输出从相应DAC137U输出的模拟B数据到同一列的数据线，在1H的后一半的大约1/2周期中激活并设置该选择信号成例如高电平。
接下来，将参考图8和图9说明第二水平驱动电路13D的结构和功能。图8示出了第二水平驱动电路13D结构的特定实例的电路图。图9A到图9G是图8的第二水平驱动电路13D的时序图。
移位寄存器组13HSRD具有多个移位寄存器(HSR)131D，用于与水平传送时钟HCK(未示出)同步地从对应于所述列的传输级顺序输出移位脉冲(采样脉冲)SP。
采样锁存电路组13SMPLD具有对应于每一列的一个采样锁存器132D和采样锁存电路133D，并顺序地通过相应移位寄存器131D给出的采样脉冲SP采样和锁存数字图象数据，具体为G数据。
第二锁存电路组13LTCD具有对应于每一列的一个采样开关134D和第二锁存电路135D，并通过脉冲OEG以线顺序安排由G数据所构成的采样锁存电路133D的锁存数据，并通过第二锁存电路135D锁存该数据。
DAC组13DACD具有对应于每一列的例如一个6位DAC(或3位DAC等等)，将通过对应于在第二参考电压选择电路15D产生的参考电压V0到V63的第二锁存电路135D锁存的G数据转换成模拟数据，并将其输出到同一列的数据线。
第一参考电压发生电路15U是伴随参考电压选择型6位DAC137U的电路，产生对应于输入图象数据位数的等价于参考电压V0到V63的灰度数量，并将其提供给参考电压选择型DAC137U。参考电压发生电路15U通过阻抗区分来划分黑色信号使用参考电压V0和白色信号使用参考电压V63，以产生彩色信号使用参考电压V1到V62。
第二参考电压发生电路15D是伴随参考电压选择型6位DAC137D的电路，产生对应于输入图象数据位数的等价于参考电压V0到V63的灰度数量，并将其提供给参考电压选择型DAC137D。参考电压发生电路15D通过阻抗区分来划分黑色信号使用参考电压V0和白色信号使用参考电压V63，以产生彩色信号使用参考电压V1到V62。
数据处理电路16执行相位调节以及对从外部输入的并行数字数据进行并行转换以降低频率，输出R数据和B数据到第一水平驱动电路13U，并输出G数据到第二水平驱动电路13D。
接下来，将说明上述结构的操作。
在玻璃衬底11上的数据处理电路16中相位调节从外部输入的并行数字数据并对它作并行转换以降低频率，输出所述R数据和B数据到第一水平驱动电路13U，以及输出所述G数据到第二水平驱动电路13D。第二水平驱动电路13D在1H上在采样锁存电路133D中顺序地采样和保持从数据处理电路16输入的数字化G数据。之后，在水平空白周期中传送到第二锁存电路135D并在下一1H周期中在DAC137D转换成模拟数据的所述G数据被输出到所述数据线。第一水平驱动电路13U在1H上单独地采样R数据和B数据，在采样锁存电路133U-1和133U-2中保持该数据，以及在下一水平空白周期将它们传送到第二锁存电路135U-1和135U-2。在下一1H周期中，通过数据选择器，在1H的前一半(第一半)的1/2周期中将R数据输出到DAC 137U，以及在后一半的1/2周期中将B数据输出到DAC 137U。对应于DAC 137U的输入执行从用于选择数据线的线选择器输出的数据线的切换。值得注意的是，即使改变G、R和B的处理顺序也能够实现上述操作。
根据本实施例，顺次地处理R数据和B数据的DAC输出并且能够减小电路的数量，所以在用于处理G数据的采样锁存电路和第二锁存电路以及第二水平驱动电路13D的DAC，能够在一个电路中使用的布局间距变为过去的3/2，以及在处理R数据和B数据的第一水平驱动电路13U的DAC，该布局间距变为过去的3/2。由于这种原因，能够实现在水平驱动电路部分布局中的较窄框架。而且，在用于每种颜色的有源显示区域12之上和之下提供所述水平驱动电路，所以，即使当第一水平驱动电路13U和第二水平驱动电路13D单独具有参考电压发生电路时，已有技术的图象质量问题像垂直条纹将不会发生。通过单独地提供参考电压发生电路，通过参考电压线连接上下水平驱动电路变得没有必要，所以，也能够实现在横向方向中较窄的框架。
值得注意的是，在以上说明中，通过在第一水平驱动电路13U中提供线存储器重现安排R数据和B数据，但是还有可能在该水平驱动电路的外部重新安排数据。
图10示出了在外部提供数据重新安排电路的情况下，第一水平驱动电路的结构实例的电路图。而且，图11A到图11J是图10的第一水平驱动电路13UA的时序图。
图10的第一水平驱动电路13UA与图6中电路的区别在于对应于每一列提供的采样开关的数量，不需要是2，而是可以是1并且没有必要提供数据选择器。
通过采用这种系统，第一水平驱动电路13UA中采样锁存电路和第二锁存电路的顺次处理变成可能。而且在这些电路中能够使用的所述布局间距变成过去间距的3/2。由于这种原因，如图12所示，开发较窄间距的驱动电路变成可能，并且与此同时，还能够实现更窄的框架。
根据本驱动系统，制造集成驱动电路型显示元件能够满足较窄框架的要求以及更高的精度变成可能。
第二实施例
接下来，作为第二实施例，将说明根据本发明的集成驱动电路型液晶显示设备中第一水平驱动电路的更优选结构。
图13示出了根据第二实施例的集成驱动电路型液晶显示设备结构的方框图。
值得注意的是，在图13的液晶显示设备10B中，为了便于理解，和根据第一实施例的液晶显示设备10相同的组件通过相同的附图标记来表示。值得注意的是，所描述的第二水平驱动电路13D在其结构上省略了移位寄存器和包括有电平移位器，并基本上和第一实施例中所说明电路具有相同的结构和功能。在下文中，将仅仅说明第一水平驱动电路20的结构和功能。
图13的第一水平驱动电路20基本上和第一实施例的情形相同，其具有两个采样锁存器组和两个第二锁存电路组。在图13中，定义两个采样锁存电路组为第一采样锁存器组21和第二采样锁存器组22，并定义两个第二锁存电路组为第三锁存器组23和第四锁存器组24。而且，如以下将会说明，第三锁存器组23和第四锁存器组24包括数据选择器的功能，以及第四锁存器组包括电平移位功能。而且，尽管省略了移位寄存器组，但实质上，和第一实施例相同，提供了移位寄存器组。即，第一水平驱动电路20具有未示出的移位寄存器组、第一采样锁存器组21、第二采样锁存器组22、第三锁存器组23、第四锁存器组24、DAC组25、以及线选择器组26。值得注意的是，输出电路组由第三锁存器组23和第四锁存器组24构成。
图14示出了以列布置的四级锁存结构的方框图。
图14的电路由以下构造而成，第一采样锁存器210；用于通过来自未示出的移位寄存器的采样脉冲SP锁存第一数字R数据；第二采样锁存器220，用于通过相同的采样脉冲SP锁存第二数字B数据；第三采样锁存器230，用于锁存之后一起传送数字R数据和B数据；以及第四采样锁存器240，用于移位传送的数字数据的电平并将结果传送到DAC。值得注意的是，输出电路由第三锁存器230和第四锁存器240构成。
在第一水平驱动电路20中，移位寄存器(HSR)组、第一采样锁存器组21、第二采样锁存器组22、和第三锁存器组23通过0-3V(2.9V)的第一电源电压VDD1(VSS)执行传送和保持操作，以及在完成到其自己级的写操作之后，第四锁存器24改变该电源电压成例如对应于下一级DAC的-2.3V到4.8V的第二电源电压VH和VL，并执行保持和信号数据输出操作。
图15是图14的电路结构的特定实施例的电路图。
第一采样锁存器210由n沟道晶体管NT211到NT218以及p沟道晶体管PT211到PT214构成。晶体管NT211形成R数据的输入传输门211，其栅极施加有采样脉冲SP。锁存器212通过交叉连接COMP反相器的输入和输出构成，该反相器由晶体管PT211和NT212以及PT212和NT213构成。而且，晶体管NT214具有施加有采样脉冲的反相信号XSP的栅极并形成锁存器212的均衡器电路213。由CMOS反相器形成的输出缓冲器214由晶体管PT213和NT215构成。由CMOS反相器形成的输出缓冲器215由晶体管PT214和NT216构成。晶体管NT217具有施加了信号Oe1的栅极并形成到输出缓冲器214的第二采样锁存器220的输出传输门216，以及晶体管NT218具有施加了信号Oe1的栅极并形成到输出缓冲器215的第二采样锁存器220的输出传输门217。
第二采样锁存器220由n沟道晶体管NT221到NT226以及p沟道晶体管PT221到PT223构成。晶体管NT221形成B数据的输入传输门221，其栅极施加有采样脉冲SP。锁存器222通过交叉连接COMP反相器的输入和输出构成，该反相器由晶体管PT221和NT222以及PT222和NT223构成。而且，晶体管NT224具有施加有采样脉冲的反相信号XSP的栅极并形成锁存器222的均衡器电路223。由CMOS反相器形成的输出缓冲器224由晶体管PT223和NT225构成。晶体管NT226具有施加了信号Oe2的栅极并形成到输出缓冲器224的第三锁存器230的输出传输门216。
第三锁存器230由n沟道晶体管NT231到NT235以及p沟道晶体管PT231到PT233构成。锁存器231通过交叉连接COMP反相器的输入和输出构成，该反相器由晶体管PT231和NT231以及PT232和NT232构成。而且，晶体管NT233具有施加了信号Oe3的反相信号Xoe3的栅极并形成锁存器231的均衡器电路232。由CMOS反相器形成的输出缓冲器233由晶体管PT233和NT2234构成。晶体管NT235具有施加了信号Oe3的栅极并形成到输出缓冲器233的第四锁存器240的输出传输门234。
第四锁存器240由n沟道晶体管NT241到NT244以及p沟道晶体管PT241到PT244构成。锁存器241通过交叉连接COMP反相器的输入和输出构成，该反相器由晶体管PT241和NT241以及PT242和NT242构成。而且，晶体管NT243具有施加有电源电压VSS的栅极，而晶体管PT243具有施加有信号Oe4a的栅极，借此形成锁存器241的均衡器电路242。由CMOS反相器形成的输出缓冲器243由晶体管PT244和NT244构成。当提供由电压VH和VL所构成的第二电源电压时，该第四锁存器240操作。
在图15的电路中，当采样连续的图象数据时，位于第一采样锁存器210中的图象数据(R数据或B数据)存储在CMOS锁存单元212中。与此同时，不同于第二采样锁存器220的图象数据(B数据和R数据)存储在CMOS锁存单元222中。当完成存储水平方向1线中的所有数据到第一采样锁存器210和第二采样锁存器220时，在水平方向空白周期中将第二采样锁存器中CMOS锁存单元222的数据传送到第三锁存器230并立即存储在第四锁存器240中。同时，取消CMOS锁存器231结构以便第三锁存器230不保持所述数据。当传送第二采样锁存器220中的数据到第四锁存器230结束时，接下来将第一采样锁存器210中存储的数据传送到第二采样锁存器220并立即存储在第三锁存器230中。在水平方向下一条1线中存储数据到第一采样锁存器210和第二采样锁存器220的过程中，第四锁存器240中存储的第一数据输入到DAC25。当传送该第一数据到DAC结束时，第三锁存器230中存储的第二数据输入到DAC。
通过使用这种采样锁存系统由一个采样锁存电路来处理两个数字数据，能够实现减小H点(Hdot)间距的大小并且通过这样较高的分辨率变成可能。
通过这种方式，如图16A到图16M的时序图所示，根据第二实施例的第一水平驱动电路20通过相同的采样脉冲SP在第一锁存器组21中存储第一数据信号组(R数据或B数据)，在第二锁存器组22中存储第二数据信号组(B数据或R数据)，然后首先传送该第二数据信号组到第四锁存器组24，并接下来传送第一数据信号组到第三锁存器组23。在上述操作之后，如图17A到17J的时序图所示，在水平周期的前一(第一)半周期中将第二数据信号组传送到DAC，以及接下来在该水平周期的前一(第一)半周期结束之后，将第一数据信号从第三锁存器组23传送到第四锁存器组24，并在水平周期的后一半周期中将其传送到DAC。即，第一数据信号组和第二数据信号组一起使用(共享)该DAC。然后，如图18A到图18K所示，这些信号被经由数据选择器组以时间顺序分配给有源显示区域12中对应于第一数据信号的数据线和对应于第二数据信号的数据线。而且，如图19A到图190的时序图所示，第一锁存器210到第三锁存器230通过第一电源电压VDD1(VSS)执行传送和保持操作，以及在完成到其自己级的写操作之后，第四锁存器24改变该电源电压成例如对应于下一级DAC的第二电源电压VH和VL，并执行保持和信号输出操作。
图20更详细示出了图14的第一水平驱动电路20和数据处理电路16的结构图。
数据处理电路16具有电平移位器161-1到161-2，用于将输入数据R和B的电平从0-3V(2.9V)移位到6V，串/并转换电路162-1和162-2，用于将电压移位R和B数据从串行数据转换成并行数据，以及电平移位器163-1到163-4，用于将并行数据从6V向下移位到0-3V(2.9V)并输出该结果到水平驱动电路20。
这种电路结构减小了根据过去的方法采样数据所需的采样锁存电路的数量，并促进了H点间距的变窄。而且，通过改变普通类型的采样锁存电路成新系统的采样锁存电路，使减小功耗成为可能。这里，在图20的实例中，在数据处理系统中应用了两个并行结构，但是多于两个并行结构也是有可能的。在这种情况下，所述水平驱动电路对应于并行数量以及块的数量与并行数量相一致。
在已有系统中，水平驱动电路需要H点数量×RGB采样锁存电路。在H点间距宽度中必须安排等价于采样锁存电路的三个图象数据。这妨碍了间距的变窄。与此相反的是，根据第二实施例的集成驱动电路型显示设备10B，通过一个采样锁存电路来驱动两个图象数据(例如R和B)，所以如果布置的话，可以在显示区域之上(或之下)在H点间距中布置一个采样锁存电路。同时，用于采样另一G数据的第二水平驱动电路布置在相对一侧上，所以，能够实现更高的分辨率。而且，能够减小过去电路中的采样电路的数量，所以能够保持低的功耗。在图13的实例中，输入R数据和B数据到本发明的采样锁存电路中，但是也可以输入R、G、和B中的任何两个数据。
即，根据第二实施例，能够在绝缘衬底上实现通过一个采样锁存电路传送两个数字数据到DAC的电路，从而能够实现集成驱动电路型显示设备。而且，能够实现低功耗的采样锁存电路和集成驱动电路型显示设备。
第三实施例
在第一和第二实施例中，只说明了正常模式。在第三实施例中，除了正常模式之外，还将给出在设置低灰度模式(8色模式)时的结构实例的说明，该模式的灰度数量小于正常模式，只激活对应于水平驱动电路中灰度数量的电路部分。剩余的电路部分变为非激活的。该电路部分不消耗功率。所以，能够减小功耗所述的量。
图21示出了根据第三实施例的水平驱动电路13C的主要部分的结构方框图。在图21中，为了便于理解，和图6、图8、和图10相同的组件通过相同的附图标记来表示。而且，在图21中，电平移位器139布置在6位DAC137的前部，以及提供与该6位DAC并行的1位DAC140。然后，如在第一和第二实施例中已经说明的，直到电平移位器40的前部，使用小信号幅度0-3V(2.9V)驱动所述显示。但是，在第三实施例中，通过电平移位器139进行电平移位增加电平的6位中的位数据d5不输入到1位DAC140中。相反，输入这种小幅度0-3V(2.9V)的数据位d5。
即，第三实施例的水平驱动电路13独立地具有在正常模式中使用的n位(在本例中n＝6位)DAC137以及具有用于控制的n条数据信号线的k位(在本例中k＝1位)DAC140，并且能够通过使用n条数据信号线中的k(n大于k)条数据信号线进行控制。要使用n位DAC和k位DAC中的哪一个受模式选择信号的控制。n位DAC在正常模式中使用，在此期间，将电平转换成大于小信号幅度(V1)的电压幅度(V2)并输入到n位DAC电路。在灰度数量小于正常模式的低灰度模式(在8色模式)时，使用k位DAC140。该数据输入到k位DAC电路同时保持小信号幅度(V1)。
在水平驱动电路13C中，在正常模式中，具有小信号幅度(V1)的数据经过电平移位器139并且电平增加到所需用于开关6位DAC137的电压幅度(V2)，然后输出到6位DAC137通道。同时，通过模式选择信号终止用于低灰度模式的1位DAC140。在低灰度模式的时候，使用MSB线(d5输出)同时保持小信号幅度(V1)电压以及输出所述数据到1位DAC140。这时，通过模式选择信号终止用于正常模式的6位DAC电路137。在该电路结构中，在低灰度模式时增加电平和增高电压变得没有必要，从而能够极大地减小功耗。
在图21的电路中，在对应于显示设备的显示线位置的采样锁存器133顺序地采样小信号幅度(V1)的数据信号，然后将其全部一起传送到第二锁存器135。接着，从第二锁存器135全部一起输出所述数据到DAC。在这种电路结构中，在低灰度模式时增加电平和增高电压变得没有必要，从而能够极大地减小功耗。在图21的实例中，存在两种锁存器，即采样锁存器和第二锁存器，但是像在第二实施例中一样可以有不止两种锁存器。
图22示出了用于低灰度模式时的DAC140结构的特定实例的电路图。
该DAC140具有反相器141、142、和143，2输入与门144和145，以及连接n沟道和p沟道晶体管的源极和漏极的传输门146、147。
反相器141的输入端连接第二锁存器139-5的位数据d 5的输出线，以及输出端连接到与非门的一个输入端。与非门144的其他输入端连接模式选择信号MSEL的供给线，以及与非门144的输出端连接反相器142的输入端以及传输门146的p沟道晶体管的栅极。反相器142的输出端连接传输门146的n沟道晶体管的栅极。与非门145的一个输入端连接位数据d5的输出线，以及其他输入端连接模式选择信号MSEL的供给线。与非门145的输出端连接到反相器143的输入端以及传输门147的p沟道晶体管的栅极，以及反相器143的输出端连接到传输门147的n沟道晶体管的栅极。
在图22的DAC140中，通过模式选择信号MSEL选择正常模式或低灰度模式，并在低灰度模式时根据信号幅度(V1)的MSB线d5_out的输入值选择参考电压V1或参考电压V2。由于这种原因，能够实现执行高速处理同时保持小信号幅度(V)的低灰度DAC电路。
根据第三实施例，能够实现以高速执行处理的低功耗DAC电路和集成驱动电路型显示设备。而且，不需要单独地提供高位和低位电平移位器，所以能够实现较窄的框架。
值得注意的是，在上述实施例中，例如通过将本发明应用于有源矩阵型液晶显示设备的例子作为实例给出所述说明，但是本发明并不限制于这样。本发明还能够应用于其他有源矩阵型显示设备，诸如使用电致发光(EL)作为像素电光元件的EL显示设备。
而且，在上述实施例中，将1位模式(2灰度模式)作为一种功率节约模式，即低灰度模式的实例给出说明，但是本发明并不限制于这样。只要所述模式为与正常模式相比具有较小数量灰度的模式就能实现功耗的减小。
不仅可以使用根据上述实施例的有源矩阵型显示设备诸如有源矩阵型液晶显示设备作为办公设备诸如个人计算机和字处理器以及电视接收机的显示器，而且还可以作为移动电话机、PDA以及现在尺寸日益变小和紧凑的其他移动终端的显示区域。
图23示出了例如应用本发明实施例的移动终端例如移动电话机的外部特征视图。
根据该实例的移动电话机包括自设备外壳41正面的顶部顺序布置的扬声器42、显示区域43、操作板44、和麦克风45。在具备这种结构的移动电话机中，对于显示区域43、使用例如液晶显示设备。作为这种液晶显示设备，其由根据上述实施例的有源矩阵型液晶显示设备构成。
通过这种方式，在移动终端诸如移动电话机中，通过使用根据上述实施例的先前描述的有源矩阵型液晶显示设备作为显示区域43，在安装到该液晶显示设备中的每个电路中，间距变窄成为可能并且能够实现框架变窄。而且，在低灰度模式，即一种功率节约模式时，能够可靠地减小功耗。所以，能够实现减小显示设备的功耗，并且因此减小终端的功耗变成可能。
本领域的普通技术人员应该明白，根据设计要求和其他因素可以产生各种修改、组合、子组合以及改变，这些都在附属权利要求或其等同物的范围之内。

Claims (20)

1、一种显示设备包括：
具有以矩阵布置的像素的显示区域；
垂直驱动电路，用于以行为单位选择显示区域中的像素；
第一水平驱动电路，接收第一和第二数字图象数据作为输入，转换该数字图象数据为模拟图象信号，以及将其提供给所述垂直驱动电路所选择行的像素所连接的数据线；以及
第二水平驱动电路，接收第三数字图象数据作为输入，转换该数字图象数据成模拟图象信号，并将其提供给所述垂直驱动电路所选择行的像素所连接的数据线，其中
所述第一水平驱动电路包括：
采样锁存电路，用于顺序地采样和锁存第一和第二数字图象数据，
第二锁存电路，用于再次锁存所述采样锁存电路的锁存数据，
数/模转换电路(DAC)，用于将所述第二锁存电路锁存的数字图象数据转换成模拟图象信号，以及
线选择器，用于在预定的时间周期中以时分方式选择通过所述DAC转换成模拟数据的所述第一和第二数字图象数据并输出该数据到数据线。
2、根据权利要求1所述的显示设备，其中：
所述第二锁存电路以线顺序在采样锁存电路中安排锁存数据，以及
所述第一水平驱动电路还具有数据选择器，用于在预定的时间周期中以时分方式选择在所述第二锁存电路锁存的所述第一和第二数字图象数据并将其输出到所述DAC。
3、根据权利要求1所述的显示设备，其中：
所述第二水平驱动电路包括：
采样锁存电路，用于顺序地采样和锁存第三数字图象数据，
第二锁存电路，用于再次锁存所述采样锁存电路的锁存数据，以及
数/模转换电路(DAC)，用于转换通过所述第二锁存电路锁存的所述数字图象数据成模拟图象信号，以及
所述第一和第二水平驱动电路的DAC包括参考电压选择型DAC，所述显示设备还具有：
第一参考电压发生电路，用于产生多个参考电压并将其提供给所述第一水平驱动电路的DAC，和
第二参考电压发生电路，用于产生多个参考电压并将其提供给所述第二水平驱动电路的DAC。
4、根据权利要求2所述的显示设备，其中：
所述第二水平驱动电路包括：
采样锁存电路，用于顺序地采样和锁存第三数字图象数据，
第二锁存电路，用于再次锁存所述采样锁存电路的锁存数据，以及
数/模转换电路(DAC)，用于转换通过所述第二锁存电路锁存的所述数字图象数据成模拟图象信号，以及
所述第一和第二水平驱动电路的DAC包括参考电压选择型DAC，所述显示设备还具有：
第一参考电压发生电路，用于产生多个参考电压并将其提供给所述第一水平驱动电路的DAC，和
第二参考电压发生电路，用于产生多个参考电压并将其提供给所述第二水平驱动电路的DAC。
5、根据权利要求1所述的显示设备，其中
至少所述第一和第二水平驱动电路与有源像素区域集成地形成在相同的衬底上。
6、根据权利要求2所述的显示设备，其中，至少所述第一和第二水平驱动电路与有源像素区域集成地形成在相同的衬底上。
7、根据权利要求3所述的显示设备，其中，至少所述第一和第二水平驱动电路和所述第一和第二参考电压发生电路与有源像素区域集成地形成在相同的衬底上。
8、根据权利要求4所述的显示设备，其中，至少所述第一和第二水平驱动电路和所述第一和第二参考电压发生电路与有源像素区域集成地形成在相同的衬底上。
9、根据权利要求1所述的显示设备，其中
所述第一和第二水平驱动电路的所述采样锁存电路和第二锁存电路通过第一电源电压系统执行数据传送和保持操作，
移位到大于第一电源电压的第二电源电压系统的数据被输入到所述DAC，
所述第一和第二水平驱动电路具有在正常模式中使用的n位DAC，以及控制它们的n条数据信号线，并且独立地具有能够使用和控制n条数据信号线中k(n大于k)条数据信号线的k位DAC，
其中通过模式选择信号控制要使用n位DAC或k位DAC其中的哪一个，并且
执行控制以便在所述正常模式中，使用n位DAC并将电平转换到第二电源电压系统，其电压幅度大于具有小信号幅度的第一电源电压系统，并将它输入到n位DAC电路中，
从而在具有比所述正常模式中较小数量灰度等级的低灰度模式时，使用k位DAC并输入具有小信号幅度的信号到k位DAC电路。
10、一种显示设备，包括：
具有以矩阵布置的像素的显示区域；
垂直驱动电路，用于以行为单位选择显示区域中的像素；
第一水平驱动电路，接收第一和第二数字图象数据作为输入，转换该数字图象数据为模拟图象信号，以及将其提供给垂直驱动电路所选择行的像素所连接的数据线；以及
第二水平驱动电路，接收第三数字图象数据作为输入，转换该数字图象数据成模拟图象信号，并将其提供给垂直驱动电路所选择行的像素所连接的数据线，其中
所述第一水平驱动电路包括
用于顺序地采样和锁存第一数字图象数据的第一采样锁存器，
用于顺序地采样和锁存第二数字图象数据的第二采样锁存器，
输出电路，用于在预定的时间周期中以时分方式选择在第一和第二采样锁存器中锁存的第一和第二数字图象数据并输出它们，
数/模转换电路(DAC)，用于将从输出电路输出的第一和第二数字图象数据转换成模拟图象信号，以及
线选择器，用于在预定的时间周期中以时分方式选择通过所述DAC转换成模拟数据的所述第一和第二数字图象数据并输出该数据到数据线。
11、根据权利要求10所述的显示设备，其中：
所述第一和第二采样锁存器是级联的，
所述输出电路包括与第二采样锁存器级联的第三锁存器和第四锁存器，
第一和第二采样锁存器通过相同的采样脉冲存储第一数字图象数据和第二数字图象数据，以及
所述输出电路将第二采样锁存器的第二数字图象数据通过第三锁存器传送到第四锁存器，然后将第一采样锁存器的第一数字图象数据通过第二采样锁存器传送到第三锁存器。
12、根据权利要求11所述的显示设备，其中
所述输出电路在上述操作之后在水平周期的前一半将第二数字图象数据传送到DAC，接下来，在所述水平周期前一半结束之后将第一数字图象数据从第三锁存器传送到第四锁存器，并且在所述水平周期的后一半周期将其传送到DAC。
13、根据权利要求11所述的显示设备，其中，所述第一采样锁存器、第二采样锁存器、以及第三锁存器通过第一电源电压执行传送和保持操作，以及第四锁存器改变该电源电压成对应于下一级中DAC的第二电压并在完成写入到其本身的操作之后执行保持和信号输出操作。
14、根据权利要求12所述的显示设备，其中，所述第一采样锁存器、第二采样锁存器、以及第三锁存器通过第一电源电压执行传送和保持操作，以及第四锁存器改变该电源电压成对应于下一级中DAC的第二电压并在完成写入到其本身的操作之后执行保持和信号输出操作。
15、根据权利要求10所述的显示设备，其中：
第二水平驱动电路包括：
采样锁存电路，用于顺序地采样和锁存第三数字图象数据，
第二锁存电路，用于再次锁存所述采样锁存电路的锁存数据，以及
数/模转换电路(DAC)，用于转换通过所述第二锁存电路锁存的所述数字图象数据成模拟图象信号，以及
所述第一和第二水平驱动电路的DAC包括参考电压选择型DAC，所述显示设备还具有：
第一参考电压发生电路，用于产生多个参考电压并将其提供给所述第一水平驱动电路的DAC，和
第二参考电压发生电路，用于产生多个参考电压并将其提供给所述第二水平驱动电路的DAC。
16、根据权利要求15所述的显示设备，其中，至少所述第一和第二水平驱动电路与有源像素区域集成地形成在相同的衬底上。
17、根据权利要求15所述的显示设备，其中，至少所述第一和第二水平驱动电路和所述第一和第二参考电压发生电路与有源像素区域集成地形成在相同的衬底上。
18、根据权利要求15所述的显示设备，其中
所述第一和第二水平驱动电路具有在正常模式中使用的n位DAC，以及控制它们的n条数据信号线，并且独立地具有能够使用和控制n条数据信号线中k(n大于k)条数据信号线的k位DAC，
其中通过模式选择信号控制要使用n位DAC或k位DAC其中的哪一个，并且
执行控制以便在所述正常模式中，使用n位DAC并将电平转换到第二电源电压系统，其电压幅度大于具有小信号幅度的第一电源电压系统，并将它输入到n位DAC电路中，
从而在具有比所述正常模式中较小数量灰度等级的低灰度模式时，使用k位DAC并输入具有小信号幅度的信号到k位DAC电路。
19、一种具备显示设备的移动终端，其中所述显示设备包括：
具有以矩阵布置的像素的显示区域，
用于以行为单位选择显示区域中像素的垂直驱动电路，
第一水平驱动电路，用于接收第一和第二数字图象数据作为输入，转换该数字图象数据成模拟图象信号，并将其提供给垂直驱动电路所选择行的像素所连接的数据线，以及
第二水平驱动电路，用于接收第三数字图象数据作为输入，转换该数字图象数据成模拟图象信号，并将其提供给垂直驱动电路所选择行的像素所连接的数据线，其中
所述第一水平驱动电路包括
采样锁存电路，用于顺序地采样和锁存第一和第二数字图象数据，
第二锁存电路，用于再次锁存采样锁存电路的锁存数据，
数/模转换电路(DAC)，用于转换通过所述第二锁存电路锁存的数字图象数据成模拟图象信号，以及
线选择器，用于在预定的时间周期中以时分方式选择通过DAC转换成模拟数据的所述第一和第二数字图象数据并输出该数据到数据线。
20、一种具备显示设备的移动终端，其中该显示设备包括：
具有以矩阵布置的像素的显示区域，
垂直驱动电路，用于以行为单位选择显示区域中的像素，
第一水平驱动电路，接收第一和第二数字图象数据作为输入，转换该数字图象数据为模拟图象信号，以及将其提供给垂直驱动电路所选择行的像素所连接的数据线，以及
第二水平驱动电路，接收第三数字图象数据作为输入，转换该数字图象数据成模拟图象信号，并将其提供给垂直驱动电路所选择行的像素所连接的数据线，其中
所述第一水平驱动电路包括
用于顺序地采样和锁存第一数字图象数据的第一采样锁存器，用于顺序地采样和锁存第二数字图象数据的第二采样锁存器，
输出电路，用于在预定的时间周期中以时分方式选择在第一和第二采样锁存器中锁存的第一和第二数字图象数据并输出它们，
数/模转换电路(DAC)，用于将从输出电路输出的第一和第二数字图象数据转换成模拟图象信号，以及
线选择器，用于在预定的时间周期中以时分方式选择通过所述DAC转换成模拟数据的所述第一和第二数字图象数据并输出该数据到数据线。
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