CN1534565A - 具有两个不同交错象素的保持型图像显示装置及驱动方法 - Google Patents

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Abstract

一种保持型图像显示装置，板包括多个数据线、多个栅极线和位于数据线和栅极线之间交叉点处的第一和第二类型象素。每个第一类型象素与每个第二类型象素在交叉点处交错排列，其中每个第一类型象素与数据线之一和两个连续的栅极线相连，且每个第二类型象素与数据线之一和栅极线之一相连。栅极线驱动器电路在第一选择周期扫描用于写入第一视频数据的两个第一连续栅极线和用于写入第一黑数据的两个第二连续栅极线；在第二选择周期扫描用于写入第二视频数据的第一连续栅极线的前一个和用于写入第二黑数据的第二连续栅极线的前一个。数据线驱动器电路在第一选择周期将第一视频数据和第一黑数据提供给数据线，在第二选择周期将第二视频数据和第二黑数据提供给数据线。

Description

具有两个不同交错象素的保持型图像显示装置及驱动方法
技术领域
本发明涉及一种诸如液晶显示(LCD)装置及电致发光(EL)显示装置之类的保持型图像显示装置及其驱动方法。
背景技术
通常，诸如LCD装置或EL显示装置之类的保持型图像显示装置由通过数据线驱动器电路驱动的多个数据线(或信号线)、通过栅极线驱动器电路驱动的多个栅极线(或扫描线)以及每一个均位于数据线和栅极线之间的一个交叉点处的象素构成。在这种保持型的图像显示装置中，由于低响应速度和保持操作引起的残留图像现象导致显示质量的退化。这将在下文中进行详细说明。
为了抑制残留图像现象，提出了一种现有技术保持型图像显示装置，同时将视频信号在一条栅极线上提供给象素，同时将黑数据在另一条栅极线上提供给象素(参见：JP-A-2000-122596)。这也将在下文中进行详细说明。
但是，在上述现有技术保持型图像显示装置中，数据线驱动器电路的大小以及功率消耗仍然很大。
发明内容
本发明的目的是提供一种能够抑制残留图像现象同时减少数据线驱动器电路的大小和功率消耗的保持型图像显示装置。
另一个目的是提供用在这种保持型图像显示装置中的一种显示板、一种栅极线驱动器电路以及一种数据线驱动器电路。
另一个目的是提供一种用于驱动这种保持型图像显示装置的方法。
根据本发明，在一种保持型图像显示装置中，板包括多个数据线、多个栅极线以及位于数据线和栅极线之间交叉点处的第一和第二类型象素。一个或多个第一类型象素中的每一个与一个或多个第二类型象素中的每一个在交叉点处交错排列，其中每一个第一类型象素与数据线之一和两个连续的栅极线相连，且每一个第二类型象素与数据线之一和栅极线之一相连。栅极线驱动器电路在第一选择周期扫描用于写入第一视频数据的两个第一连续栅极线和用于写入第一黑数据的两个第二连续栅极线，并且在第二选择周期扫描用于写入第二视频数据的第一连续栅极线的前一个和用于写入第二黑数据的第二连续栅极线的前一个。数据线驱动器电路在第一选择周期将第一视频数据和第一黑数据提供给数据线，并且在第二选择周期将第二视频数据和第二黑数据提供给数据线。
此外，数据线驱动器电路由以下组件构成：移位寄存器电路，用于在每一个水平周期接收两个水平启动脉冲信号，以便与水平时钟信号同步地移位这两个水平启动脉冲信号；数据寄存器电路，用于与锁存信号同步地锁存第一和第二视频信号；数字/模拟转换电路，用于当在数据寄存器电路中锁存第一和第二视频数据时，执行数字/模拟转换；黑数据电压产生电路，用于产生至少一个黑数据；以及输出缓冲电路，用于多路复用第一和第二视频数据以及黑数据并将其提供给数据线。在这种情况下，该移位寄存器电路包括由水平时钟信号提供时钟的串联第三触发器，以便产生锁存信号，该第三触发器的数目是数据线数目的一半。
此外，在一种用于驱动包括显示板的保持型图像显示装置的方法中，所述显示板包括多个数据线、多个栅极线以及位于数据线和栅极线之间交叉点处的第一和第二类型象素，一个或多个第一类型象素中的每一个与一个或多个第二类型象素中的每一个在交叉点处交错排列，其中每一个第一类型象素与数据线之一和两个连续的栅极线相连，且每一个第二类型象素与数据线之一和栅极线之一相连，在第一选择周期，扫描用于写入第一视频数据的两个第一连续栅极线和用于写入第一黑数据的两个第二栅极线，并且将第一视频数据和第一黑数据提供给数据线。此外，在第二选择周期，扫描用于写入第二视频数据的第一连续栅极线的前一个和用于写入第二黑数据的第二连续栅极线的前一个，并且将第二视频数据和第二黑数据提供给数据线。
附图说明
参考附图，与现有技术相比，通过下面所述的说明将会使本发明更易于理解，其中：
图1是示出了现有技术LCD装置的电路框图；
图2是图1所示数据线驱动器电路的详细电路图；
图3是用于说明图2所示数据线驱动器电路的操作的时序图；
图4是图1所示栅极线驱动器电路的详细电路图；
图5是用于说明图4所示栅极线驱动器电路的操作的时序图；
图6是用于说明图1所示LCD装置的操作的时序图；
图7是用于补充说明图6所示操作的时序图；
图8是用于说明图1中LCD装置残留图像现象的原因的时序图；
图9A和9B是用于说明图1中LCD装置残留图像现象的另一原因的时序图；
图10是示出了第二现有技术LCD装置的电路框图；
图11是图10所示栅极线驱动器电路的详细电路图；
图12是用于说明图11所示栅极线驱动器电路的操作的时序图；
图13是图10所示LCD装置的操作的时序图；
图14是用于补充说明图13所示操作的时序图；
图15是表示图10所示LCD板的黑区域的图；
图16是表示根据本发明LCD装置的第一实施例的电路框图；
图17是图16所示数据线驱动器电路的详细电路图；
图18是用于说明图17所示数据线驱动器电路的操作的时序图；
图19是图16所示栅极线驱动器电路的详细电路图；
图20是用于说明图19所示栅极线驱动器电路的操作的时序图；
图21是用于说明图16所示LCD装置的操作的时序图；
图22是用于补充说明图21所示操作的时序图；
图23是表示根据本发明LCD装置的第二实施例的电路框图；
图24是图23所示数据线驱动器电路的详细电路图；
图25是用于说明图24所示数据线驱动器电路的操作的时序图；
图26是用于说明图23所示LCD装置的操作的时序图；以及
图27是用于补充说明图26所示操作的时序图。
具体实施方式
在说明优选实施例之前，将参考图1、2、3、4、5、6、7、8、9A、9B、10、11、12、13、14和15对现有技术LCD装置进行说明。
在示出了第一现有技术LCD装置的图1中，参考数字11表示具有m×n个点的LCD板，例如m是640，n是480。即，该LCD板11包括：通过数据线驱动器电路12驱动的m个数据线DL1，DL2，DL3，DL4，…，DLm-1，DLm；通过栅极线驱动器电路13驱动的n个栅极线GL1，GL2，GL3，GL4，…，GLn-1，GLn；以及分别位于数据线DL1，DL2，DL3，DL4，…，DLm-1，DLm和栅极线GL1，GL2，GL3，GL4，…GLn-1，GLn之间交叉点处的m×n个象素Pij(i＝1，2，3，4，…，m-1，m；j＝1，2，3，4，…，n-1，n)。每一个象素Pij由诸如Q11之类的一个薄膜晶体管(TFT)Qij、诸如C11之类的一个象素电容器Cij构成，该象素电容器Cij包括连接在TFT Qij与公共电极之间的液晶，其中向该公共电极施加公共电压VCOM。
在示出了图1所示数据线驱动器电路12的详细电路图的图2中，数据线驱动器电路12由移位寄存器电路121、数据寄存器电路122、数据锁存电路123、数字/模拟(D/A)转换电路124以及输出缓冲电路125构成。
移位寄存器电路121与如图3所示的水平时钟信号HCK同步地移位如图3所示的水平启动脉冲信号(HST)。移位寄存器电路121由通过水平时钟信号HCK的上升沿提供时钟的串联D触发器1211，1212，1213，1214，…，121m-1构成，以便如图3所示，依次产生锁存信号LA1，LA2，LA3，LA4，…，LAm-1，LAm。注意到从接收水平同步信号HSYNC的水平定时产生电路(未示出)产生水平启动脉冲信号HST。此外，从时钟信号产生电路(未示出)产生水平时钟信号HCK。
数据寄存器电路122根据锁存信号LA1，LA2，LA3，LA4，…，LAm-1，LAm锁存由B0，B1，…，B7表示的8比特灰度视频数据信号VD。数据寄存器电路122由通过锁存信号LA1提供时钟以便锁存如图3所示的灰度视频信号VD的数字视频数据D1的8个D触发器1221、通过锁存信号LA2提供时钟以便锁存如图3所示的灰度视频信号VD的数字视频数据D2的8个D触发器1222、通过锁存信号LA3提供时钟以便锁存如图3所示的灰度视频信号VD的数字视频数据D3的8个D触发器1223、通过锁存信号LA4提供时钟以便锁存如图3所示的灰度视频信号VD的数字视频数据D4的8个D触发器1224、…、通过锁存信号LAm-1提供时钟以便锁存如图3所示的灰度视频信号VD的数字视频数据Dm-1的8个D触发器122m-1以及通过锁存信号LAm提供时钟以便锁存如图3所示的灰度视频信号VD的数字视频数据Dm的8个D触发器122m构成。在这种情况下，从信号处理电路(未示出)依次产生8比特灰度视频信号VD的数字视频数据D1，D2，D3，D4，…，Dm-1，Dm。
数据锁存电路123锁存并多路复用数字视频数据D1，D2，D3，D4，…，Dm-1，Dm。数据锁存电路123由通过如图3所示的从水平定时产生电路产生的水平选通信号HSTB提供时钟的锁存电路1231、1232，1233，1234，…，123m-1，123m以及通过如图3所示的也从水平定时产生电路产生的极性信号POL提供时钟的多路复用器1231’，1232’，…，123m/2’构成。该极性信号POL用于执行在功率消耗方面具有优势的点反转方法。
D/A转换电路124由用于产生相对于公共电压VCOM正侧的模拟灰度电压的正侧D/A转换器1241，1243，…，124m-1以及用于产生相对于公共电压VCOM负侧的模拟灰度电压的负侧D/A转换器1242，1244，…，124m构成。即，如果POL＝“1”，则通过多路复用器1231’，1232’，…，123m/2’将锁存电路1231，1232，1233，1234，…123m-1，123m分别与D/A转换器1241，1242，1243，1244，…，124m-1，124m相连。结果，D/A转换器1241，1242，1243，1244，…，124m-1，124m分别产生对应着数字视频信号D1，D2，D3，D4，…，Dm-1，Dm的模拟视频信号。另一方面，如果POL＝“0”，则通过多路复用器1231’，1232’，…，123m/2’将锁存电路1231，1232，1233，1234，…，123m-1，123m分别与D/A转换器1242，1241，1244，1243，…，124m，124m-1相连。结果，D/A转换器1241，1242，1243，1244，…，124m-1，124m分别产生对应着数字视频信号D2，D1，D4，D3，…，Dm，Dm-1的模拟视频信号。
输出缓冲电路125根据如图3所示的与极性信号POL相似的数据选择信号DSL来多路复用来自D/A转换电路124的模拟视频信号。数据选择电路DSL由水平定时产生电路产生。输出缓冲电路125由用于分别放大来自D/A转换器1241，1242，1243，1244，…，124m-1，124m的模拟视频信号的放大器(通常是电压跟随型运算放大器)1251，1252，1253，1254，…，125m-1，125m以及通过数据选择信号DOL提供时钟的多路复用器1251’，1252’，…，125m/2’构成。在这种情况下，多路复用器1251’，1252’，…，125m/2’分别按照与数据锁存电路123的多路复用器1231’，1232’，…，123m/2’相同的方式进行操作。即，如果DSL＝“1”，则多路复用器1251’，1252’，…，125m/2’处于直通状态，而如果DSL＝“0”，则多路复用器1251’，1252’，…，125m/2’处于交叉状态。因此，分别将对应着数字视频信号D1，D2，D3，D4，…，Dm-1，Dm的模拟视频信号提供给数据线DL1，DL2，DL3，DL4，…，DLm-1，DLm。注意到，永远不要将对应着数字视频信号D2，D1，D4，D3，…，Dm，Dm-1的模拟视频信号提供给各个数据线DL1，DL2，DL3，DL4，…，DLm-1，DLm。
在示出了图1所示的栅极线驱动器电路13的详细电路图的图4中，栅极线驱动器电路13由用于与如图5所示的垂直时钟信号VCK同步地移位如图5所示的垂直启动脉冲信号VST的移位寄存器电路131和通过放大器(通常是电压跟随型运算放大器)1321，1322，1323，1324，…，132n-1，132n形成的输出缓冲电路132构成。注意到在每一个帧周期产生一个垂直启动脉冲信号VSP。移位寄存器电路131由通过垂直时钟信号VCK的上升沿提供时钟的串联D触发器1311，1312，1313，1314，…，131n-1，131n构成以便分别在栅极线GL1，GL2，GL3，GL4，…，GLn-1，GLn上产生如图5所示的栅极线信号(或扫描线信号)。
如图6所示，在第一帧周期T1，当分别将视频数据①+、②-、③+和④-提供给数据线DL1，DL2，DL3和DL4时，当栅极线GL1的栅极线信号为高时，在如图7所示的t1时刻，分别将视频数据①+、②-、③+和④-写入象素A、B、C和D。
下一步，在第二帧周期T2，当分别将视频数据①’-、②’+、③’-和④’+提供给数据线DL1，DL2，DL3和DL4时，当栅极线GL2的栅极线信号为高时，在如图7所示的t2时刻，分别将视频数据①’-、②’+、③’-和④’+写入象素E、F、G和H。
下一步，在第三帧周期T3，当分别将视频数据①”+、②”-、③”+和④”-提供给数据线DL1，DL2，DL3和DL4时，当栅极线GL3的栅极线信号为高时，在如图7所示的t3时刻，分别将视频数据①”+、②”-、③”+和④”-写入象素I、J、K和L。
之后，进行类似的操作。
但是，在图1所示的LCD装置中，由于残留图像现象引起了显示质量的恶化。例如，如果图1中的LCD装置是扭曲向列(TN)型的，则响应速度是10ms数量级的，长于例如1/60秒等的一个帧周期。结果，如图8所示，实际上显示象素灰度电压(亮度)的施加跟不上将与其对应的视频数据写入数据线DL1，DL2，DL3，DL4，…，DLm-1，DLm。例如，实际显示的象素灰度电压需要三或四个帧周期才能达到其用对应的视频数据表示的目标电压。因此，图1所示LCD装置的低响应速度引起了上述残留图像现象。此外，由于图1所示的LCD装置是保持型的，导致了上述残留图像现象(参见：Taiichiro Kurita，《显示于保持型显示器运动图像的质量恶化及其提高方法》，1999 IEICE讨论会，SC-8-1，pp.207-208，1999(Taiichiro Kurita，“Degradationof Quality of Moving Images Displayed on Hold Type Displays andIts Improving Method”，1999 Symposium of IEICE，SC-8-1，pp.207-208，1999))。即如图9A所示，在如图1所示的LCD装置之类的保持型显示装置中，由于将所提供的视频数据灰度保持了一个帧周期，因此保留了所提供的视频信号，直到提供下一视频数据为止，这增强了残留图像现象。另一方面，如图9B所示，在诸如阴极射线管(CRT)显示装置之类的冲击型显示装置中，仅将所提供的视频数据灰度保持了很短时间，例如几个毫秒，这抑制了残留图像现象。
在示出了第二现有技术LCD装置(参见：JP-A-2000-122596)的图10中，为了抑制残留图像现象，当将视频数据提供给一个栅极线上的象素时，将黑信号提供给另一个栅极线上的象素。
在图10中，提供了LCD板21、数据线驱动器电路22以及栅极线驱动器电路23。在这种情况下，LCD板21和数据线驱动器电路22分别具有与图1中的LCD板11和数据线驱动器电路12相同的结构。
在示出了图10中栅极线驱动器电路23的详细电路图的图11中，栅极线驱动器电路23由用于与如图12所示垂直时钟信号VCK同步地移位如图12所示垂直启动脉冲信号VST的移位寄存器电路231和232、栅极电路233以及由放大器(通常是电压跟随型运算放大器)2341，2342，2343，2344，…，234n-1，234n形成的输出缓冲电路234构成。
移位寄存器电路231由通过垂直时钟信号VCK的上升沿提供时钟的串联D触发器2311，2312，2313，2314，…，231n-1，231n构成，以产生如图12所示的信号S1，S2，S3，S4，…，Sn-1，Sn。
移位寄存器电路232由通过垂直时钟信号VCK的下降沿提供时钟的串联D触发器2321，2322，2323，2324，…，232n-1，232n构成，以产生如图12所示的信号S1’，S2’，S3’，S4’，…，Sn-1’，Sn’。
栅极电路233由用于接收信号S1和S1’的栅极2331、用于接收信号S2和S2’的栅极2332、用于接收信号S3和S3’的栅极2333、用于接收信号S4和S4’的栅极2334、…、用于接收信号Sn-1和Sn-1’的栅极233n-1以及用于接收信号Sn-1和Sn’的栅极233n构成，以分别在栅极线GL1，GL2，GL3，GL4，…，GLn-1，GLn上产生栅极线信号(或扫描线信号)，如图12所示。
在图12中，在每一个帧周期产生两个垂直启动脉冲信号VST。第一个垂直启动脉冲信号VST用于写入黑数据，而第二个垂直启动脉冲信号VST用于写入视频数据。
如图13所示，在第一帧周期的前半期T1，当分别将视频数据①+、②-、③+和④-提供给数据线DL1，DL2，DL3和DL4时，当栅极线GL1的栅极线信号为高时，在如图14所示的t1时刻，分别将视频数据①+、②-、③+和④-写入象素A、B、C和D。随后，如图13所示，在第一帧周期的后半期T1’，当分别将黑数据B+、B-、B+和B-提供给数据线DLk+1，DLk+2，DLk+3和DLk+4时，当栅极线GLk+1的栅极线信号为高时，在如图14所示的t1’时刻，分别将黑数据B+、B-、B+和B-写入象素BA、BB、BC和BD。
下一步，在第二帧周期的前半期T2，当分别将视频数据①’-、②’+、③’-和④’+提供给数据线DL1，DL2，DL3和DL4时，当栅极线GL2的栅极线信号为高时，在如图14所示的t2时刻，分别将视频数据①’-、②’+、③’-和④’+写入象素E、F、G和H。随后，在第二帧周期的后半期T2’，当分别将黑数据B-、B+、B-和B+提供给数据线DL1，DL2，DL3和DL4时，当栅极线GLk+2的栅极线信号为高时，在如图14所示的t2时刻，分别将黑数据B-、B+、B-和B+写入象素BE、BF、BG和BH。
下一步，在第三帧周期的前半期T3，当分别将视频数据①”+、②”-、③”+和④”-提供给数据线DL1，DL2，DL3和DL4时，当栅极线GL3的栅极线信号为高时，在如图14所示的t3时刻，分别将视频数据①”+、②”-、③”+和④”-写入象素I、J、K和L。随后，在第三帧周期的后半期T3’，当分别将黑数据B+、B-、B+和B-提供给数据线DL1，DL2，DL3和DL4时，当栅极线GLk+3的栅极线信号为高时，在如图14所示的t3’时刻，分别将黑数据B+、B-、B+和B-写入象素BI、BJ、BK和BL。
之后，重复与上述相同的操作。
因此，如图15所示，在屏幕上扫描了具有k个栅极线宽度的黑区域以抑制残留图像现象，其中k＝1，2，3，…。
但是，在图10的LCD装置中，由于数据线驱动器电路22具有与图2中的数据线驱动器电路12相同的结构，因此数据线驱动器电路22的尺寸仍然很大，这妨碍了该LCD装置具有紧凑的大小。此外，由于数据线驱动器电路22的输出缓冲电路具有与数据线DL1，DL2，DL3，DL4，…，DLm-1，DLm相同数目的功率消耗放大器(电压跟随器)，因此极大地增大了功率的消耗。
在示出了根据本发明LCD装置的第一实施例的图16中，参考号1表示具有m×n个点的LCD板，例如，m是640，n是480。即，该LCD板1包括通过数据线驱动器电路2驱动的m个数据线DL1，DL2，DL3，DL4，…，DLm-1，DLm；n+1个栅极线GL1，GL2，GL3，GL4，…，GLn-1，GLn，GLn+1；以及分别位于数据线DL1，DL2，DL3，DL4，…，DLm-1，DLm和栅极线GL1，GL2，GL3，GL4，…，GLn-1，GLn，GLn+1之间交叉点处的m×n个象素Pij。栅极线GLn+1是附加到图1和图10的栅极线GL1，GL2，GL3，GL4，…，GLn-1，GLn上的；但是这决不会增加制造的步骤。
每一个象素Pij由两个TFT Qij和Qij’和一个象素电容器Cij构成，该象素电容器Cij包括连接于公共电极之间的液晶，向该公共电极施加公共电压VCOM。TFT Qij连接于数据线DLi和TFT Qij’之间，而TFT Qij’连接于TFT Qij和象素电容器Cij之间。
如果i+j＝2，4，6，…，则象素Pij是第一类型的，其中诸如Q11之类的TFT Qij的栅极与诸如GL1之类的栅极线GLj相连并且诸如Q11’之类的TFT Qij’的栅极与诸如GL2之类的栅极线GLj+1相连。因此，当栅极线GLj和GLj+1的电压都为高时，将视频数据或黑数据从数据线DLi提供给第一类型象素Pij(i+j＝2，4，6，8，…)。
另一方面，如果i+j＝3，5，7，9，…，则象素Pij是第二类型的，其中诸如Q21和Q21’之类的TFT Qij和Qij’的栅极均与诸如GL1之类的栅极线GLj相连。因此，当栅极线GLj的电压为高时，将视频数据或黑数据从数据线DLi提供给第二类型象素Pij(i+j＝3，5，7，9，…)。
在LCD板1上，第一类型象素Pij(i+j＝2，4，6，8，…)和第二类型象素Pij(i+j＝3，5，7，9，…)是交错的。即，第一类型象素Pij(i+j＝2，4，6，8，…)和第二类型象素Pij(i+j＝3，5，7，9，…)按照行、列交替地排列。
在示出了图16中数据线驱动器电路2的详细电路图的图17中，数据线驱动器电路2由移位寄存器电路21、数据寄存器电路22、数据锁存电路23、数字/模拟转换电路24、黑数据电压产生电路25以及输出缓冲电路26构成。
移位寄存器电路21与如图18所示的水平时钟信号HCK同步地移位如图18所示的水平启动脉冲信号HST。移位寄存器电路21由通过水平时钟信号HCK的上升沿提供时钟的串联D触发器211，212，...，21m/2构成，以依次产生如图18所示的锁存信号LA1，LA2，...，LAm/2。注意到每一个来自接收水平同步信号HSYNC的水平定时产生电路(未示出)的水平同步信号HSYNC产生两个水平启动脉冲信号HST。此外，从时钟信号产生电路(未示出)产生水平时钟信号HCK。
数据寄存器电路22根据锁存信号LA1，LA2，…，LAm/2锁存由B0，B1，…，B7表示的8比特灰度视频数据信号VD。数据寄存器电路22由通过锁存信号LA1提供时钟以便锁存如图18所示的灰度视频信号VD的数字视频数据D1或D2的8个D触发器221、通过锁存信号LA2提供时钟以便锁存如图18所示的灰度视频信号VD的数字视频数据D3或D4的8个D触发器222、…、通过锁存信号LAm/2提供时钟以便锁存如图18所示的灰度视频信号VD的数字视频数据Dm-1或Dm的8个D触发器22m/2构成。在这种情况下，从信号处理电路(未示出)依次产生8比特灰度视频信号VD的数字视频数据D1，D3，…，Dm-1，D2，D4，…，Dm。更具体地，在第一水平周期，依次产生数字视频数据D1，D3，…，Dm-1，D2，D4，…，Dm，而在与第一水平周期交替进行的第二水平周期，依次产生数字视频数据D2，D4，…，Dm，D1，D3，…，Dm-1。
数据锁存电路23锁存数字视频数据D1或D2，D3或D4，…，Dm-1或Dm。数据锁存电路23由通过如图18所示的从水平定时产生电路产生的水平选通信号HSTB提供时钟的锁存电路231、232，…，23m/2构成。
D/A转换电路24由通过如图18所示的极性信号POL提供时钟的多路复用器2411，2412，…，241m/2；用于产生相对于公共电压VCOM正侧的模拟灰度电压的正侧D/A转换器2421，2423，…，242m-1；用于产生相对于公共电压VCOM负侧的模拟灰度电压的负侧D/A转换器2422，2424，…，242m；以及通过极性信号POL提供时钟的多路复用器2431，2432，…，243m/2构成。即，如果POL＝“1”，则通过多路复用器2411，2412，…，241m/2和多路复用器2431，2432，…，243m/2选择正侧D/A转换器2421，2423，…，242m-1。结果，D/A转换电路24分别产生对应着数字视频信号D1或D2，D3或D4，…，Dm-1或Dm的正极性模拟视频信号，并将其发送到输出缓冲电路26。另一方面，如果POL＝“0”，则通过多路复用器2411，2412，…，241m/2和多路复用器2431，2432，…，243m/2选择负侧D/A转换器2422，2424，…，242m。结果，D/A转换电路24分别产生对应着数字视频信号D1或D2，D3或D4，…，Dm-1或Dm的负极性模拟视频信号，并将其发送到输出缓冲电路26。
黑数据电压产生电路25由通过极性信号POL提供时钟的多路复用器251和放大器252构成。多路复用器251按照与多路复用器2411，2412，…，241m/2和多路复用器2431，2432，…，243m/2相同的方式进行操作。即，如果POL＝“1”，则选择并放大黑数据B-，并将其发送到输出缓冲电路26。另一方面，如果POL＝“0”，则选择并放大黑数据B+，并将其发送到输出缓冲电路26。
输出缓冲电路26根据近似与通过划分极性信号POL而得到的信号相等的数据选择信号DSL来多路复用来自D/A转换电路24的模拟视频信号和黑数据电压B-或B+。数据选择信号DSL由水平定时产生电路产生。
输出缓冲电路26由用于分别放大来自D/A转换电路24中的多路复用器2431，2432，…，243m/2的模拟视频信号的放大器(通常是电压跟随型运算放大器)2611，2612，…，261m/2以及通过数据选择信号DSL提供时钟的多路复用器2621，2622，…，262m/2构成。在这种情况下，如果DSL＝“1”，则多路复用器2621，2622，…，262m/2处于直通状态，而如果DSL＝“0”，则多路复用器2621，2622，…，262m/2处于交叉状态。
因此，在第一水平周期，当POL＝“1”(正)且DSL＝“1”(直通状态)时，从输出缓冲电路26产生信号D1(+)，B-，D3(+)，B-，…，Dm-1(+)，B-，并且随后，当POL＝“0”(负)且DSL＝“0”(交叉状态)时，从输出缓冲电路26产生信号B+，D2(-)，B+，D4(-)，…，B+，Dm(-)。
另一方面，在第二水平周期，当POL＝“1”(正)且DSL＝“0”(交叉状态)时，从输出缓冲电路26产生信号B-，D2(+)，B-，D4(+)，…，B-，Dm(+)，并且随后，当POL＝“0”(负)且DSL＝“1”(直通状态)时，从输出缓冲电路26产生信号D1(-)，B+，D3(-)，B+，…，Dm-1(-)，B+。
在示出了图16中栅极线驱动器电路3的详细电路图的图19中，栅极线驱动器电路3由用于与如图20所示的垂直时钟信号VCK同步地移位如图20所示的垂直启动脉冲信号VST的移位寄存器电路31和32、栅极电路33以及由放大器341，342，343，344，…，34n-1，34n形成的输出缓冲电路34构成。注意到在每一个帧周期产生两个垂直启动脉冲信号VSP。
移位寄存器电路31由通过垂直时钟信号VCK的上升沿提供时钟的串联D触发器311，312，313，314，…，31n-1，31n，31n+1，31n+2构成，以产生如图20所示的信号S1，S2，S3，S4，…，Sn-1，Sn，Sn+1，Sn+2。
移位寄存器电路32由通过垂直时钟信号VCK的下降沿提供时钟的串联D触发器321，322，323，324，…，32n-1，32n，32n+1构成以便产生如图20所示的信号S1’，S2’，S3’，S4’，…，Sn-1’，Sn’，Sn+1’。
栅极电路33包括用于接收信号S1’和S2的栅极331、用于接收信号S2’和S3的栅极332、用于接收信号S3’和S4的栅极333、用于接收信号S4’和S5的栅极334、…、用于接收信号Sn-1’和Sn的栅极33n-1、用于接收信号Sn’和Sn+1的栅极33n以及用于接收信号Sn+1’和Sn+2的栅极33n+1。此外，栅极电路33还包括用于接收信号S1和栅极331的输出信号S1”的栅极331’、用于接收信号S2和栅极332的输出信号S2”的栅极332’、用于接收信号S3和栅极333的输出信号S3”的栅极333’、用于接收信号S4和栅极334的输出信号S4”的栅极334’、…、用于接收信号Sn-1和栅极33n-1的输出信号Sn-1”的栅极33n-1’、用于接收信号Sn和栅极33n的输出信号Sn”的栅极33n’以及用于接收信号Sn+1和栅极33n+1的输出信号Sn+1”的栅极33n+1’。
因此，如图20所示，栅极电路33分别在栅极线GL1，GL2，GL3，GL4，…，GLn-1，GLn，GLn+1上产生栅极线信号(或扫描线信号)。
如图20所示，在每一个帧周期产生两个垂直启动脉冲信号VST。第一个垂直启动脉冲信号VST用于写入黑数据，而第二个垂直启动脉冲信号VST用于写入视频数据。
如图21所示，在第一帧周期的前半期T1，当分别将视频数据①+和③+提供给数据线DL1和DL3以及将黑数据B-提供给数据线DL2和DL4时，当栅极线GL1、GL2、GLk+1以及GLk+2的栅极线信号为高时，在如图22所示的t1时刻，将视频数据①+写入象素A、E和BA；将视频数据③+写入象素C、G和BC；以及将黑数据B-写入象素B、D、BB、BD、BF和BH。随后，在第一帧周期的后半期T1’，当分别将视频数据②-和④-提供给数据线DL2和DL4以及将黑数据B+提供给数据线DL1和DL3时，当栅极线GL1和GLk+1的栅极线信号为高时，在如图22所示的t1’时刻，将视频数据②-写入象素B；将视频数据④-写入象素D；以及将黑数据B+写入象素BA和BC。
下一步，在第二帧周期的前半期T2，当分别将视频数据②’+和④’+提供给数据线DL2和DL4以及将黑数据B-提供给数据线DL1和DL3时，当GL2、GL3、GLk+2以及GLk+3的栅极线信号为高时，在如图22所示的t2时刻，将视频数据②’+写入象素F、J和BF；将视频数据④’+写入象素H、L和BH；以及将黑数据B-写入象素E、G、BE、BI、BG和BK。随后，在第二帧周期的后半期T2’，当分别将视频数据①’-和③’-提供给数据线DL1和DL3以及将黑数据B+提供给数据线DL2和DL4时，当栅极线GL2和GLk+2的栅极线信号为高时，在如图22所示的t2’时刻，将视频数据①’-写入象素E；将视频数据③’-写入象素G；以及将黑数据B+写入象素BF和BH。
下一步，在第三帧周期的前半期T3，当分别将视频数据①”+和③”+提供给数据线DL1和DL3以及将黑数据B-提供给数据线DL2和DL4时，当栅极线GL3、GL4、GLk+3以及GLk+4的栅极线信号为高时，在如图22所示的t3时刻，将视频数据①”+写入象素I、M和BI；将视频数据③”+写入象素K、O和BK；以及将黑数据B-写入象素J、L、BJ、BN、BL和BP。随后，在第一帧周期的后半期T3’，当分别将视频数据②”-和④”-提供给数据线DL2和DL4以及将黑数据B+提供给数据线DL1和DL3时，当栅极线GL3和GLk+3的栅极线信号为高时，在如图22所示的t3’时刻，将视频数据②”-写入象素J；将视频数据④”-写入象素L；以及将黑数据B+写入象素BI和BK。
之后，重复与上述相同的操作。
因此，按照与图10中第二现有技术LCD装置相同的方式，在屏幕上扫描了具有k个栅极线宽度的黑区域以抑制残留图像现象，其中k＝1，3，5，…。
在图16中的LCD装置中，由于图17的数据线驱动器电路2具有小于图2中的数据线驱动器电路12的结构，因此数据线驱动器电路2能够实现小尺寸，从而增强了集成度。此外，由于图17中的输出缓冲电路26具有与数据线DL1，DL2，…，DLm相同数目的功率消耗的放大器，因此能够显著减少功率的消耗。
在示出了根据本发明LCD装置的第二实施例的图23中，用其中两个连续第一类型象素Pij(j＝1，3，5，…，时，i＝1，2，5，6，…以及j＝2，4，6，…，时，i＝3，4，7，8，…)与两个连续第二类型象素Pij(j＝1，3，5，…，时，i＝3，4，7，8，…，以及j＝2，4，6，…，时，i＝1，2，5，6…)相交错的LCD板1’取代了图16中的LCD板1。即，两个第一类型象素Pij和两个第二类型象素Pij按照行、列交替排列。
每一个第一类型象素Pij与图16中的第一类型象素相同。即，诸如Q11之类的TFT Qij的栅极与诸如GL1之类的栅极线GLj相连并且诸如Q11’之类的TFT Qij’的栅极与诸如GL2之类的栅极线GLj+1相连。因此，当栅极线GLj和GLj+1的电压都为高时，将视频数据或黑数据从数据线DLi提供给第一类型象素Pij。
此外，每一个第二类型象素Pij与图16中的第二类型象素相同。即，诸如Q22和Q22’之类的TFT Qij和Qij’的栅极均与诸如GL2之类的栅极线GLj相连。因此，当栅极线GLj的电压为高时，将视频数据或黑数据从数据线DLi提供给第二类型象素Pij。
此外，在图23中，如图24详细示出的数据线驱动器电路2’取代了图16中的数据线驱动器电路2。
在图17中，数据线驱动器电路2’由移位寄存器电路21’、数据寄存器电路22’、数据锁存电路23’、D/A转换电路24’、黑数据电压产生电路25’以及输出缓冲电路26’构成。
移位寄存器电路21’与如图25所示的水平时钟信号HCK同步地移位如图25所示的水平启动脉冲信号HST。移位寄存器电路21’具有与图17所示的移位寄存器电路21相同的结构。即，移位寄存器电路21’由通过水平时钟信号HCK的上升沿提供时钟的串联D触发器211，212，…，21(m/2-1)，21m/2构成，以依次产生如图25所示的锁存信号LA1，LA2，…，LA(m/2-1)，LAm/2。
数据寄存器电路22’根据锁存信号LA1，LA2，…，LA(m/2-1)，LAm/2锁存由B0，B1，…，B7表示的8比特灰度视频数据信号VD。数据寄存器电路22’具有与图17中的数据寄存器电路22相同的结构。即，数据寄存器电路22’由通过锁存信号LA1提供时钟以便锁存如图25所示的灰度视频信号VD的数字视频数据D1或D3的8个D触发器221、通过锁存信号LA2提供时钟以便锁存如图25所示的灰度视频信号VD的数字视频数据D3或D4的8个D触发器222、…、通过锁存信号LA(m/2-1)提供时钟以便锁存如图25所示的灰度视频信号VD的数字视频数据Dm-3或Dm-2的8个D触发器22(m/2-1)以及通过锁存信号LAm/2提供时钟以便锁存如图25所示的灰度视频信号VD的数字视频数据Dm-2或Dm的8个D触发器22m/2构成。在这种情况下，从信号处理电路(未示出)依次产生8比特灰度视频信号VD的数字视频数据D1，D2，D5，…，Dm-3，Dm-2，D3，D4，D7，…，Dm-1，Dm。更具体地，在第一水平周期，依次产生数字视频数据D1，D2，D5，…，Dm-3，Dm-2，D3，D4，D7，…，Dm-1，Dm，而在与第一水平周期交替进行的第二水平周期，依次产生数字视频数据D3，D4，D7，…，Dm-1，Dm，D1，D2，D5，…，Dm-3，Dm-2。
数据锁存电路23’锁存数字视频数据D1或D3，D2或D4，…，Dm-3或Dm-1，Dm-2或Dm。数据锁存电路23’具有与图17中的数据锁存电路23相同的结构。即，数据锁存电路23’由通过如图25所示的从水平定时产生电路产生的水平选通信号HSTB提供时钟的锁存电路231、232，…，23(m/2-1)，23m/2构成。
D/A转换电路24’具有与图17中的D/A转换电路24相同的结构。即，D/A转换电路24’由通过如图25所示的极性信号POL提供时钟的多路复用器2411，2412，…，241m/2；用于产生相对于公共电压VCOM正侧的模拟灰度电压的正侧D/A转换器2421，2423，…，242m-1；用于产生相对于公共电压VCOM负侧的模拟灰度电压的负侧D/A转换器2422，2424，…，242m；以及通过极性信号POL提供时钟的多路复用器2431，2432，…，243m/2构成。即，如果POL＝“1”，则通过多路复用器2411，2412，…，241m/2和多路复用器2431，2432，…，243m/2选择正侧D/A转换器2421，2423，…，242m-1。结果，D/A转换电路24D/A转换电路24’分别产生对应着数字视频信号D1或D3，D2或D4，…，Dm-3或Dm-1，Dm-2或Dm的正极性模拟视频信号，并将其发送到输出缓冲电路26’。另一方面，如果POL＝“0”，则通过多路复用器2411，2412，…，241m/2和多路复用器2431，2432，…，243m/2选择负侧D/A转换器2422，2424，…，242m。结果，D/A转换电路24’分别产生对应着数字视频信号D1或D3，D2或D4，…，Dm-3或Dm-1，Dm-2或Dm的负极性模拟视频信号，并将其发送到输出缓冲电路26’。
黑数据电压产生电路25’具有与图17中的黑数据电压产生电路相似的结构。即，黑数据电压产生电路25’由通过极性信号POL提供时钟的多路复用器251和放大器252及253构成。多路复用器251按照与多路复用器2411，2412，…，241m/2和多路复用器2431，2432，…，243m/2相同的方式进行操作。因此，如果POL＝“1”，则放大黑数据B+和B-，并将其发送到输出缓冲电路26’。另一方面，如果POL＝“0”，则放大黑数据B-和B+，并将其发送到输出缓冲电路26’。
输出缓冲电路26’根据从水平定时产生电路产生的数据选择信号DSL来多路复用来自D/A转换电路24’的模拟视频信号和黑数据电压B+或B-。
输出缓冲电路26’与图17中的输出缓冲电路26相似。即，输出缓冲电路26’由用于放大来自D/A转换电路24’的多路复用器2431，2432，…，243m/2的模拟视频信号的放大器2611，2612，…，261(m/2-1)，261m/2以及通过数据选择信号DSL提供时钟的多路复用器2621，…，262m/4构成。在这种情况下，如果DSL＝“1”，则多路复用器2621，…，262m/4处于直通状态，而如果DSL＝“0”，则多路复用器2621，…，262m/4处于交叉状态。
因此，在第一水平周期，当POL＝“1”(正)且DSL＝“1”(直通状态)时，从输出缓冲电路26’产生信号D1(+)，D2(-)，B+，B-，…，Dm-3(+)，Dm-2(-)，B+，B-，并且随后，当POL＝“1”(负)且DSL＝“0”(交叉状态)时，从输出缓冲电路26’产生信号B+，B-，D3(+)，D4(-)，…，B+，B-，Dm-1(+)，Dm(-)。
另一方面，在第二水平周期，当POL＝“0”(负)且DSL＝“0”(交叉状态)时，从输出缓冲电路26’产生信号B-，B+，D3(-)，D4(+)，…，B-，B+，Dm-1(-)，Dm(+)，并且随后，当POL＝“0”(负)且DSL＝“1”(直通状态)时，从输出缓冲电路26’产生信号D1(-)，D2(+)，B-，B+，…，Dm-3(-)，Dm-2(+)，B-，B+。
注意到栅极线驱动器电路3具有与图17中的栅极线驱动器电路相同的结构。
如图26所示，在第一帧周期的前半期T1，当分别将视频数据①+和②-提供给数据线DL1和DL2以及将黑数据B+和B-提供给数据线DL3和DL4时，当栅极线GL1、GL2、GLk+1以及GLk+2的栅极线信号为高时，在如图27所示的t1时刻，将视频数据①+写入象素A、E和BA；将视频数据②-写入象素B、F和BB；将黑数据B+写入象素C、BC和BG；以及将黑数据B-写入象素D、BD和BH。随后，在第一帧周期的后半期T1’，当分别将视频数据③+和④-提供给数据线DL3和DL4以及将黑数据B+和B-提供给数据线DL1和DL2时，当栅极线GL1和GLk+1的栅极线信号为高时，在如图27所示的t1’时刻，将视频数据③+写入象素C；将视频数据④-写入象素D；将黑数据B+写入象素BA；以及将黑数据B-写入象素BB。
下一步，在第二帧周期的前半期T2，当分别将视频数据③’-和④’+提供给数据线DL3和DL4以及将黑数据B-和B+提供给数据线DL1和DL2时，当GL2、GL3、GLk+2以及GLk+3的栅极线信号为高时，在如图27所示的t2时刻，将视频数据③’-写入象素G、K和BG；将视频数据④’+写入象素G、L和BH；将黑数据B-写入象素E、BE和BI；以及将黑数据B+写入象素F、BF和BJ。随后，在第二帧周期的后半期T2’，当分别将视频数据①’-和②’+提供给数据线DL1和DL2以及将黑数据B-和B+提供给数据线DL3和DL4时，当栅极线GL2和GLk+2的栅极线信号为高时，在如图27所示的t2’时刻，将视频数据①’-写入象素E；将视频数据②’+写入象素F；将黑数据B+写入象素BG；以及将黑数据B+写入象素BH。
下一步，在第三帧周期的前半期T3，当分别将视频数据①”+和②”-提供给数据线DL1和DL2以及将黑数据B+和B-提供给数据线DL3和DL4时，当栅极线GL3、GL4、GLk+3以及GLk+4的栅极线信号为高时，在如图27所示的t3时刻，将视频数据①”+写入象素I、KM和I；将视频数据②”-写入象素J、O和BK；将黑数据B+写入象素K、BK和BO；以及将黑数据B-写入象素L、BL和BP。随后，在第一帧周期的后半期T3’，当分别将视频数据③”+和④”-提供给数据线DL3和DL4以及将黑数据B+和B-提供给数据线DL1和DL2时，当栅极线GL3和GLk+3的栅极线信号为高时，在如图27所示的t3’时刻，将视频数据③”+写入象素K；将视频数据④”-写入象素L；将黑数据B+写入象素BI；以及将黑数据B-写入象素BJ。
之后，重复与上述相同的操作。
因此，按照与图10中第二现有技术LCD装置相同的方式，在屏幕上扫描了具有k个栅极线宽度的黑区域以抑制残留图像现象，其中k＝1，3，5，…。
即使在图23中的LCD装置中，由于图24的数据线驱动器电路2’具有小于图2中的数据线驱动器电路12的结构，因此数据线驱动器电路2能够实现小尺寸，从而增强了集成度。此外，由于图24中的输出缓冲电路26’具有与数据线DL1，DL2，…，DLm相同数目的功率消耗放大器，因此能够显著减少功率的消耗。
在上述实施例中，尽管在普通白类型LCD装置中将黑数据电压B+和B-设置为最大电压和最小电压，但可以将本发明应用于其中将黑数据电压B+和B-设置为公共电压VCOM的普通黑类型LCD装置中。
此外，在上述实施例中，第二类型象素包括两个与一个栅极线相连的TFT；但是，该第二类型象素可以包括其导通电阻等于两个TFT的一个TFT。
此外，在上述实施例中，第一类型象素的位置和第二类型象素的位置可以彼此交换。在这种情况下，彼此交换用于第一水平周期的操作和用于第二水平周期的操作。
此外，在上述实施例中，交错了一个或两个第一类型象素和一个或两个第二类型象素；但是，可以交错三个或更多第一类型象素和三个或更多第二类型象素。
此外，在上述实施例中，可以采用除了点反转之外的其他反转方法。
此外，可以将本发明应用于除了LCD装置之外的其他保持型图像显示装置中，诸如电致发光(EL)显示装置等。
如上所述，根据本发明，能够使数据线驱动器电路的尺寸小型化并能够减少其功率消耗。

Claims (36)

1.一种保持型图像显示装置，包括：
板(1，1’)，包括多个数据线(DL1，DL2，…，DLm)、多个栅极线(GL1，GL2，…，GLn，GLn+1)以及位于所述数据线和所述栅极线之间交叉点处的第一和第二类型象素(Pij)，所述一个或多个第一类型象素中的每一个与所述一个或多个第二类型象素中的每一个在所述交叉点处交错排列，其中每一个所述第一类型象素与所述数据线之一和两个连续的所述栅极线相连，且每一个所述第二类型象素与所述数据线之一和所述栅极线之一相连；
栅极线驱动器电路(3)，所述栅极线驱动器电路(3)与所述栅极线相连，用于在第一选择周期(T1，T2，…)扫描用于写入第一视频数据的两个第一连续所述栅极线(GL1，GL2)和用于写入第一黑数据的两个第二连续栅极线(GLk+1，GLk+2)，并且在第二选择周期(T1’，T2’，…)扫描用于写入第二视频数据的所述第一连续栅极线的前一个栅极线和用于写入第二黑数据的所述第二连续栅极线的前一个；
数据线驱动器电路(2，2’)，所述数据线驱动器电路(2，2’)与所述数据线相连，用于在所述第一选择周期，将所述第一视频数据和所述第一黑数据提供给所述数据线，并且在所述第二选择周期，将所述第二视频数据和所述第二黑数据提供给所述数据线。
2.根据权利要求1所述的保持型图像显示装置，其特征在于每一个所述第一类型象素包括：
第一象素电容器(Cij)，所述第一象素电容器(Cij)包括液晶；以及
第一和第二薄膜晶体管(Qij，Qij’)，串联在所述数据线之一和所述第一象素电容器之间，所述第一和第二薄膜晶体管具有与两个连续所述栅极线相连的相应栅极，
每一个所述第二类型象素包括：
第二象素电容器(Cij)，所述第二象素电容器(Cij)包括液晶；以及
第三和第四薄膜晶体管(Qij，Qij’)，串联在所述数据线之一和所述第二象素电容器之间，所述第三和第四薄膜晶体管具有与所述栅极线之一相连的相应栅极。
3.根据权利要求1所述的保持型图像显示装置，其特征在于每一个所述第一类型象素包括：
第一象素电容器(Cij)，所述第一象素电容器(Cij)包括液晶；以及
第一和第二薄膜晶体管(Qij，Qij’)，串联在所述数据线之一和所述第一象素电容器之间，所述第一和第二薄膜晶体管具有与两个连续所述栅极线相连的相应栅极，
每一个所述第二类型象素包括：
第二象素电容器(Cij)，所述第二象素电容器(Cij)包括液晶；以及
第三薄膜晶体管，连接在所述数据线之一和所述第二象素电容器之间，所述第三薄膜晶体管具有与所述栅极线之一相连的栅极，
所述第三薄膜晶体管的导通电阻等于所述第一和第二薄膜晶体管的导通电阻。
4.根据权利要求1所述的保持型图像显示装置，其特征在于所述两个第一连续栅极线和所述两个第二连续栅极线之间的所述栅极线数目之差是k，其中k是1，3，5，…。
5.根据权利要求1所述的保持型图像显示装置，其特征在于所述栅极线驱动器电路包括：
第一和第二移位寄存器电路(31，32)，用于在每一个帧周期接收两个垂直启动脉冲信号(VST)，以便与垂直时钟信号(VCK)同步地移位所述垂直启动脉冲信号，所述第一移位寄存器电路包括通过所述垂直时钟信号的上升沿提供时钟的串联第一触发器(311，312，…)，以便产生第一信号(S1，S2，…)，所述第二移位寄存器电路包括通过所述垂直时钟信号的下降沿提供时钟的串联第二触发器(321，322，…)，以便产生第二信号(S1’，S2’，…)；
栅极电路(33)，所述栅极电路(33)与所述第一和第二移位寄存器电路相连，用于接收所述第一和第二信号，以便产生用于扫描所述两个第一连续栅极线和所述两个第二连续栅极线的扫描信号；以及
输出缓冲电路(34)，所述输出缓冲电路(34)与所述栅极电路相连，用于放大所述扫描信号。
6.根据权利要求1所述的保持型图像显示装置，其特征在于所述第一和第二选择周期形成一个水平周期，
所述第一视频信号和所述第一黑数据的序列与所述第二视频信号和所述第二黑数据的序列相反。
7.根据权利要求6所述的保持型图像显示装置，其特征在于所述第一视频信号和所述第一黑数据的极性与所述第二视频信号和所述第二黑数据的极性相反。
8.根据权利要求1所述的保持型图像显示装置，其特征在于所述数据线驱动器电路包括：
移位寄存器电路(21，21’)，用于在每一个水平周期接收两个水平启动脉冲信号(HST)，以便与水平时钟信号(HCK)同步地移位所述两个水平启动脉冲信号，所述移位寄存器电路包括通过所述水平时钟信号的上升沿提供时钟的串联第三触发器(211，212，…)，以便产生锁存信号(LA1，LA2，…)，所述第三触发器的数目是所述数据线数目的一半；
数据寄存器电路(22)，所述数据寄存器电路(22)与所述移位寄存器电路相连，用于与所述锁存信号同步地锁存所述第一和第二视频信号；
数字/模拟转换电路(24，24’)，所述数字/模拟转换电路(24，24’)与所述数据寄存器电路相连，用于当在所述数据寄存器电路中锁存所述第一和第二视频数据时，执行数字/模拟转换；
黑数据电压产生电路(25，25’)，用于产生至少一个黑数据(B+，B-)；以及
输出缓冲电路(26，26’)，所述输出缓冲电路(26，26’)与所述数字/模拟转换电路和所述黑数据电压产生电路相连，用于多路复用所述第一和第二视频数据和所述黑数据，并将其提供给所述数据线。
9.根据权利要求8所述的保持型图像显示装置，其特征在于所述输出缓冲电路包括多个放大器(2611，2612，…)，用于放大所述模拟第一和第二视频数据电压，所述放大器的数目是所述数据线数目的一半。
10.根据权利要求8所述的保持型图像显示装置，其特征在于每一个所述第一类型象素和每一个所述第二类型象素交错排列于所述数据线和所述栅极线之间的所述交叉点处，
所述数字/模拟转换电路包括：
多个正侧数字/模拟转换器(2421，…，242m-1)；
多个负侧数字/模拟转换器(2422，…，242m)；以及
多路复用器(2411，2412，…，2431，2432，…)，所述多路复用器(2411，2412，…，2431，2432，…)与所述正侧数字/模拟转换器和所述负侧数字/模拟转换器相连，用于根据极性信号(POL)选择所述正侧数字/模拟转换器或所述负侧数字/模拟转换器，
所述黑数据电压产生电路根据所述极性信号，选择并产生负侧黑数据(B-)或正侧黑数据(B+)。
11.根据权利要求10所述的保持型图像显示装置，其特征在于所述输出缓冲电路包括多个多路复用器(2621，2622，…)，每一个所述多路复用器均与所述数字/模拟转换电路、所述黑数据电压产生电路以及两个所述数据线相连，用于多路复用所述第一和第二视频数据以及所述黑数据。
12.根据权利要求8所述的保持型图像显示装置，其特征在于每两个所述第一类型象素和每两个所述第二类型象素交错排列于所述数据线和所述栅极线之间的所述交叉点处，
所述数字/模拟转换电路包括：
多个正侧数字/模拟转换器(2421，…，242m-1)；
多个负侧数字/模拟转换器(2422，…，242m)；以及
多路复用器(2411，2412，…，2431，2432，…)，所述多路复用器(2411，2412，…，2431，2432，…)与所述正侧数字/模拟转换器和所述负侧数字/模拟转换器相连，用于根据极性信号(POL)选择所述正侧数字/模拟转换器或所述负侧数字/模拟转换器，
所述黑数据电压产生电路根据所述极性信号，选择并产生负侧黑数据(B-)或正侧黑数据(B+)。
13.根据权利要求12所述的保持型图像显示装置，其特征在于所述输出缓冲电路包括多个多路复用器(2621，2622，…)，每一个所述多路复用器均与所述数字/模拟转换电路、所述黑数据电压产生电路以及四个所述数据线相连，用于多路复用所述第一和第二视频数据以及所述黑数据。
14.一种用在保持型图像显示装置中的板，包括：
多个数据线(DL1，DL2，…，DLm)；
多个栅极线(GL1，GL2，…，GLn，GLn+1)；以及
位于所述数据线和所述栅极线之间交叉点处的第一和第二类型象素(Pij)，所述一个或多个第一类型象素中的每一个与所述一个或多个第二类型象素中的每一个在所述交叉点处交错排列，其中每一个所述第一类型象素与所述数据线之一和两个连续的所述栅极线相连，且每一个所述第二类型象素与所述数据线之一和所述栅极线之一相连。
15.根据权利要求14所述的板，其特征在于每一个所述第一类型象素包括：
第一象素电容器(Cij)，所述第一象素电容器(Cij)包括液晶；以及
第一和第二薄膜晶体管(Qij，Qij’)，串联在所述数据线之一和所述第一象素电容器之间，所述第一和第二薄膜晶体管具有与两个连续所述栅极线相连的相应栅极，
每一个所述第二类型象素包括：
第二象素电容器(Cij)，所述第二象素电容器(Cij)包括液晶；以及
第三和第四薄膜晶体管(Qij，Qij’)，串联在所述数据线之一和所述第二象素电容器之间，所述第三和第四薄膜晶体管具有与所述栅极线之一相连的相应栅极。
16.根据权利要求14所述的板，其特征在于每一个所述第一类型象素包括：
第一象素电容器(Cij)，所述第一象素电容器(Cij)包括液晶；以及
第一和第二薄膜晶体管(Qij，Qij’)，串联所述数据线之一和所述第一象素电容器之间，所述第一和第二薄膜晶体管具有与两个连续所述栅极线相连的相应栅极，
每一个所述第二类型象素包括：
第二象素电容器(Cij)，所述第二象素电容器(Cij)包括液晶；以及
第三薄膜晶体管，连接在所述数据线之一和所述第二象素电容器之间，所述第三薄膜晶体管具有与所述栅极线之一相连的栅极，
所述第三薄膜晶体管的导通电阻等于所述第一和第二薄膜晶体管的导通电阻。
17.一种用在包括板(1，1’)的保持型图像显示装置中的栅极线驱动器电路，所述板包括多个数据线(DL1，DL2，…，DLm)；多个栅极线(GL1，GL2，…，GLn，GLn+1)；以及位于所述数据线和所述栅极线之间交叉点处的第一和第二类型象素(Pij)，所述一个或多个第一类型象素中的每一个与所述一个或多个第二类型象素中的每一个在所述交叉点处交错排列，每一个所述第一类型象素与所述数据线之一和两个连续的所述栅极线相连，且每一个所述第二类型象素与所述数据线之一和所述栅极线之一相连，
其中，所述栅极线驱动器电路在第一选择周期(T1，T2，…)扫描用于写入第一视频数据的两个第一连续所述栅极线(GL1，GL2)和用于写入第一黑数据的两个第二连续栅极线(GLk+1，GLk+2)，并且在第二选择周期(T1’，T2’，…)扫描用于写入第二视频数据的所述第一连续栅极线的前一个和用于写第二黑数据的所述第二连续栅极线的前一个。
18.根据权利要求17所述的栅极线驱动器电路，其特征在于所述两个第一连续栅极线和所述两个第二连续栅极线之间的所述栅极线数目之差是k，其中k是1，3，5，…。
19.根据权利要求17所述的栅极线驱动器电路，其特征在于包括：
第一和第二移位寄存器电路(31，32)，用于在每一个帧周期接收两个垂直启动脉冲信号(VST)，以便与垂直时钟信号(VCK)同步地移位所述垂直启动脉冲信号，所述第一移位寄存器电路包括通过所述垂直时钟信号的上升沿提供时钟的串联第一触发器(311，312，…)，以便产生第一信号(S1，S2，…)，所述第二移位寄存器电路包括通过所述垂直时钟信号的下降沿提供时钟的串联第二触发器(321，322，…)，以便产生第二信号(S1’，S2’，…)；
栅极电路(33)，所述栅极电路(33)与所述第一和第二移位寄存器电路相连，用于接收所述第一和第二信号，以便产生用于扫描所述两个第一连续栅极线和所述两个第二连续栅极线的扫描信号；以及
输出缓冲电路(34)，所述输出缓冲电路(34)与所述栅极电路相连，用于放大所述扫描信号。
20.一种用在包括板(1，1’)的保持型图像显示装置中的栅极线驱动器电路，所述板包括多个数据线(DL1，DL2，…，DLm)；多个栅极线(GL1，GL2，…，GLn，GLn+1)；以及位于所述数据线和所述栅极线之间交叉点处的第一和第二类型象素(Pij)，所述一个或多个第一类型象素中的每一个与所述一个或多个第二类型象素中的每一个在所述交叉点处交错排列，每一个所述第一类型象素与所述数据线之一和两个连续的所述栅极线相连，且每一个所述第二类型象素与所述数据线之一和所述栅极线之一相连，
其中，所述数据线驱动器电路在第一选择周期，将第一视频数据和第一黑数据提供给所述数据线，并且在第二选择周期，将第二视频数据和第二黑数据提供给所述数据线。
21.根据权利要求20所述的数据线驱动器电路，其特征在于所述第一和第二选择周期形成一个水平周期，
所述第一视频信号和所述第一黑数据的序列与所述第二视频信号和所述第二黑数据的序列相反。
22.根据权利要求21所述的数据线驱动器电路，其特征在于所述第一视频信号和所述第一黑数据的极性与所述第二视频信号和所述第二黑数据的极性相反。
23.根据权利要求20所述的数据线驱动器电路，其特征在于包括：
移位寄存器电路(21，21’)，用于在每一个水平周期接收两个水平启动脉冲信号(HST)，以便与水平时钟信号(HCK)同步地移位所述两个水平启动脉冲信号，所述移位寄存器电路包括通过所述水平时钟信号的上升沿提供时钟的串联第三触发器(211，212，…)，以便产生锁存信号(LA1，LA2，…)，所述第三触发器的数目是所述数据线数目的一半；
数据寄存器电路(22)，所述数据寄存器电路(22)与所述移位寄存器电路相连，用于与所述锁存信号同步地锁存所述第一和第二视频信号；
数字/模拟转换电路(24，24’)，所述数字/模拟转换电路(24，24’)与所述数据寄存器电路相连，用于当在所述数据寄存器电路中锁存所述第一和第二视频数据时，执行数字/模拟转换；
黑数据电压产生电路(25，25’)，用于产生至少一个黑数据(B+，B-)；
输出缓冲电路(26，26’)，所述输出缓冲电路(26，26’)与所述数字/模拟转换电路和所述黑数据电压产生电路相连，用于多路复用所述第一和第二视频数据和所述黑数据，并将其提供给所述数据线。
24.根据权利要求23所述的数据线驱动器电路，其特征在于所述输出缓冲电路包括多个放大器(2622，2612，…)，用于放大所述模拟第一和第二视频数据电压，所述放大器的数目是所述数据线数目的一半。
25.根据权利要求23所述的数据线驱动器电路，其特征在于每一个所述第一类型象素和每一个所述第二类型象素交错排列于所述数据线和所述栅极线之间的所述交叉点处，
所述数字/模拟转换电路包括：
多个正侧数字/模拟转换器(2421，…，242m-1)；
多个负侧数字/模拟转换器(2422，…，242m)；以及
多路复用器(2411，2412，…，2431，2432，…)，所述多路复用器(2411，2412，…，2431，2432，…)与所述正侧数字/模拟转换器和所述负侧数字/模拟转换器相连，用于根据极性信号(POL)选择所述正侧数字/模拟转换器或所述负侧数字/模拟转换器，
所述黑数据电压产生电路根据所述极性信号，选择并产生负侧黑数据(B-)或正侧黑数据(B+)。
26.根据权利要求25所述的数据线驱动器电路，其特征在于包括多个多路复用器(2621，2622，…)，每一个所述多路复用器与所述数字/模拟转换电路、所述黑数据电压产生电路以及两个所述数据线相连，用于多路复用所述第一和第二视频数据以及所述黑数据。
27.根据权利要求23所述的数据线驱动器电路，其特征在于每两个所述第一类型象素和每两个所述第二类型象素交错排列于所述数据线和所述栅极线之间的所述交叉点处，
所述数字/模拟转换电路包括：
多个正侧数字/模拟转换器(2421，…，242m-1)；
多个负侧数字/模拟转换器(2422，…，242m)；以及
多路复用器(2411，2412，…，2431，2432，…)，所述多路复用器(2411，2412，…，2431，2432，…)与所述正侧数字/模拟转换器和所述负侧数字/模拟转换器相连，用于根据极性信号(POL)选择所述正侧数字/模拟转换器或所述负侧数字/模拟转换器，
所述黑数据电压产生电路根据所述极性信号，选择并产生负侧黑数据(B-)或正侧黑数据(B+)。
28.根据权利要求27所述的数据线驱动器电路，其特征在于所述输出缓冲电路包括多个多路复用器(2621，2622，…)，每一个所述多路复用器均与所述数字/模拟转换电路、所述黑数据电压产生电路以及四个所述数据线相连，用于多路复用所述第一和第二视频数据以及所述黑数据。
29.一种用于驱动包括板(1，1’)的保持型图像显示装置的方法，所述板包括：多个数据线(DL1，DL2，…，DLm)；多个栅极线(GL1，GL2，…，GLn，GLn+1)；以及位于所述数据线和所述栅极线之间交叉点处的第一和第二类型象素(Pij)，所述一个或多个第一类型象素中的每一个与所述一个或多个第二类型象素中的每一个在所述交叉点处交错排列，每一个所述第一类型象素与所述数据线之一和两个连续的所述栅极线相连，且每一个所述第二类型象素与所述数据线之一和所述栅极线之一相连，所述方法包括：
在第一选择周期(T1，T2，…)扫描用于写入第一视频数据的两个第一连续所述栅极线(GL1，GL2)和用于写入第一黑数据的两个第二连续栅极线(GLk+1，GLk+2)；
在所述第一选择周期，将所述第一视频数据和所述第一黑数据提供给所述数据线；
在第二选择周期(T1’，T2’，…)扫描用于写入第二视频数据的所述第一连续栅极线的前一个和用于写入第二黑数据的所述第二连续栅极线的前一个；以及
在所述第二选择周期，将所述第二视频数据和所述第二黑数据提供给所述数据线。
30.根据权利要求29所述的方法，其特征在于所述两个第一连续栅极线和所述两个第二连续栅极线之间的所述栅极线数目之差是k，其中k是1，3，5，…。
31.根据权利要求29所述的方法，其特征在于所述扫描包括：
在每一个帧周期接收两个垂直启动脉冲信号(VST)，以便与垂直时钟信号(VCK)同步地移位所述垂直启动脉冲信号，从而产生第一信号(S1，S2，…)和第二信号(S1’，S2’，…)；
接收所述第一和第二信号，以便产生用于扫描所述两个第一连续栅极线和所述两个第二连续栅极线的扫描信号；以及
放大所述扫描信号。
32.根据权利要求29所述的方法，其特征在于所述第一和第二选择周期形成一个水平周期，
所述第一视频信号和所述第一黑数据的序列与所述第二视频信号和所述第二黑数据的序列相反。
33.根据权利要求32所述的方法，其特征在于所述第一视频信号和所述第一黑数据的极性与所述第二视频信号和所述第二黑数据的极性相反。
34.根据权利要求29所述的方法，其特征在于所述提供包括：
在每一个水平周期接收两个水平启动脉冲信号(HST)，以便与水平时钟信号(HCK)同步地移位所述两个水平启动脉冲信号；
与锁存信号同步地锁存所述第一和第二视频信号；
对所述已锁存第一和第二视频数据执行数字/模拟转换；
产生至少一个黑数据(B+，B-)；以及
多路复用所述第一和第二视频数据和所述黑数据，并将其提供给所述数据线。
35.根据权利要求34所述的方法，其特征在于每一个所述第一类型象素和每一个所述第二类型象素交错排列于所述数据线和所述栅极线之间的所述交叉点处，
所述数字/模拟执行包括：
根据极性信号(POL)，选择正侧数字/模拟执行或负侧数字/模拟执行；以及
根据所述极性信号，选择并产生负侧黑数据(B-)或正侧黑数据(B+)。
36.根据权利要求34所述的方法，其特征在于每两个所述第一类型象素和每两个所述第二类型象素交错排列于所述数据线和所述栅极线之间的所述交叉点处，
所述数字/模拟执行包括：
根据极性信号(POL)，多路复用正侧数字/模拟执行或负侧数字/模拟执行；以及
根据所述极性信号，多路复用负侧黑数据(B+)或正侧黑数据(B-)。
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