TWI293463B - Semiconductor memory device capable of stably setting mode register set and method therefor - Google Patents

Description

1293463 九、發明說明： 【發明所屬之技術領域】 本發明有關於一種半導體裝置，且特別是有關於一種 具有用以穩定設定模式暫存集（mode register set)組態電路 的半導體記憶裝置。 【先前技術】 一般來說，DDR SDRAM包括模式暫存集或延伸模式暫 存集（extended mode register set，EMRS)。此 MRS 或 EMRS 儲存資料用以控制各種DDR SDRAM之操作。該資料用以 控制各種DDR SDRAM之操作，其係被決定基於DDR SDRAM之位址信號。 第1圖係顯示根據DDR SDRAM規格由國際電子標準組 織以及由JEDEC所命名之示意圖。 如圖所示，MRS基於依第1至16位址A0〜A 15以決定 以及第1〜第3排位址BA0〜BA2。舉例來說，一延遲鎖相迴 路（DLL)重置、一測試模式（TM)、一猝發（burst type，BT) 型以及一主動降電源時間（PD)被個別的決定依據第9位址 A8、該第8位址A7、第4位址A3以及第13位址A12。如 上所述，所有的DLL重置、TM、BT以及PD根據單位元位 址而被決定。 然而，如第1圖所示，每一用在自動預充電（WR)之寫 入恢復、一行位址選通（CAS )延遲以及猝發長度（BL)被 決定依據超過兩個之位址。舉例來說，WR被決定係依據 第10至第12位址A9〜All。因此，一組態電路用以解碼位 址，其係被需要以使WR、CAS延遲或BL被決定。 1293463 第2圖係顯示一第一習知MRS組態電路之電路圖。 如圖所示，該第一習知MRS組態電路包括多數個NAND 閘與反相器。該第一習知MRS組態電路接收與解碼第1至 第3位址A0至A2用以決定BL。假如第1至第3位址A0 至A2用以決定BL。假如第1至第3位址個別是0、1與0， 該BL被設定爲4。相反的，假如第一至第三位址A0至A2 分別是1.1.0，則BL則被設定爲8。 因爲當第一至第三位址A0至A2分別爲0，1，0或1，1，〇 時BL被決定，如第1圖所示，僅在第一至第三位址A0至 A2分別爲0，1，0或1，1，0，該第一習知MRS組態電路被設 計用以致動該第一習知MRS組態電路的輸出信號之一。 因此，假如第一至第三位址A0至A2具有其他値，該 第一習知MRS組態電路不能決定該BL因爲沒有該第一習 '知MRS組態電路的輸出信號是致動。例如，假如第一至第 三位址A0〜A2分別爲1，0及0，第一習知MRS組態電路 的所有輸出信號不被作動以作爲低邏輯位準。 第3圖爲顯示第二習知MRS組態電路之電路圖。 如圖所示，該第二習知MRS組態電路包括多數個NAND 閘與反相器。該第二習知MRS組態電路接收與解碼第5至 第7位址A4至A6用以決定CAS延遲。該第二習知MRS 組態電路產生第一至第五CAS延遲信號CL<2>至CL<6>並 致動該第一至第五CAS延遲信號CL<2>至CL<6>依據第五 至第七位址A4至A6。舉例來說，假如第五至第七位址A4 至A6分別爲1，1與0，該第二CAS延遲信號CL<3>被致動 爲高位準，該CAS延遲設定爲3。 1293463 然而，如第1圖所示，當第五至第七位址A4至A7， 變成保留碼，該CAS延遲不被定義。因此，該第二習知 MRS組態電路不能決定CAS延遲，假如第五至第七位址 A4至A7變成保留碼。舉例來說，假如第五至第七位址分 別爲〇,〇與〇，該CAS延遲不能被決定，因爲沒有第一至 第五之CAS延遲信號CL<2>至CL<6>被致動。 第4圖爲顯示第三習知MRS組態電路之電路圖。 如圖所示，第三習知MRS組態電路包括多數個反相器 與MAND閘。該第三習知MRS組態電路的結構相似於如第 3圖所示之第二習知MRS組態電路。 第三習知MRS組態電路接收與解碼第10至第12位址 A9至All以決定WR。第三習知MRS組態電路產生一第一 至第五寫入恢復信號tWR<2>至 tWR<6>與致動第一至第五 寫入恢復信號1冒11<2>至tWR<6>之一，其依據第10至第 12位址A9至Al 1。例如，假如第10至12位址A9〜Al 1 分別爲1，0與1，第四寫入恢復信號tWR<5>被致動作爲高 邏輯位準藉以設定WR爲5。 然而，如第1圖所示，當第10至第12位址A9至A1 1 變成保留碼，該WR不被定義。因此，第三習知MRS組態 電路不能決定WR假如第10至第12位址A9至Al 1變成保 留碼。舉例來說，假如第10至第12位址分別爲0,0與0， WR不能被決定因爲沒有一個第一至第五寫入恢復信號 t\VR<2>至它\¥11<6>被致動。 【發明內容】 據此，本發明的目的就是在提供一種具有用以穩定操 1293463 作之半導體記憶裝置，甚至保留碼是被輸入至模式暫存集 (mode register set，MRS) 〇 以本發明之一觀點來看，本發明所提出之具有模式暫 存集之半導體記憶裝置，包括」一解碼單元，用以解碼多 數個包括在MRS位址信號以及輸出多數個已解碼信號位址 信號；以及一輸出單元，用以輸出多數個組態信號以及致 動該些組態信號中之其中之一以回應該些已解碼信號，其 中，假如超過一個之該些已解碼信號被致動時，該輸出單 元維持其先前之輸出信號。 從本發明另一觀點來看，本發明提出一種方法根據MRS 用以控制一半導體裝置，包括下列步驟：解碼輸入至MRS 之位址；決定輸入至MRS之位址是否被定義；以及致動一 對應之組態信號，假如該些位址被定義或保持一先前之組 態信號假如該些位址不被定義。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 【實施方式】 接下來，模組暫存集（MRS)組態電路用在半導體記憶裝 置根據本發明將配合圖示詳細解說。 第5圖爲顯示一 MRS組態電路’其爲本發明之一較佳 實施例之電路圖。 MRS組態電路接收與解碼依第一至第三位址信號A0 至A2用以產生一第一與第二猝發長度裝設（set-up)信號 BL4及BL8。一半導體記憶裝置的猝發長度（BL)基於第一 1293463 及第二猝發長度裝設於信號BL4及BL8決定。即言，假如 第一猝發長度猝發信號BL4被作動爲邏輯高位準，BL設定 爲4或假如第二猝發長度裝置信號BL8被致動作爲高邏輯 位準，BL則被設定爲8。 如圖所示，MRS組態電路包括解碼單元100與輸出單 元 200。 解碼單元100解碼第一至第三位址信號A0至A2以及 輸出多數個已解碼信號至輸出單元200。該輸出單元200 接收該些已解碼信號用以致動第一與第二猝發長度裝設信 號BL4與BL8當解碼單元100輸出信號之一被致動。假如 超過一個以上之解碼單元1 00之輸出信號被致動，則輸出 單元200保持輸出單元200的輸出信號的先前狀態。 輸出單元200包括第一 RS型閂鎖器220與第二RS型 閂鎖器240。第一 RS型閂鎖器220接收解碼單元100輸出 信號中之一作爲一設定信號與接收其他信號作爲重置信 號。在此例中，第一 RS型閂鎖器220之設定信號與重置 號個別爲弟一► RS型閃鎖器240之重置信號與設定信 號。在此，每一第一與第二RS型閂鎖器220與240爲跨耦 合（crosscoupled)NAND 閘。 同時，與第2圖之第一習知MRS組態電路比較之下， 解碼單元100不包括反相器在解碼單元100的輸出節點。 也就是’解碼單兀100之輸出是第一習知MRS組態電路的 反相信號。 因此，假如第一與第二RS型閂鎖器220與240之一接 收解碼單元100之已致動輸出信號作爲設定信號，rS型閂 1293463 鎖器220與240其中之一的輸出信號則被致動。其他RS 型閂鎖器具有已致動輸出信號作爲重置信號，非啓動其輸 出信號。假如所有解碼單元100之輸出信號被致動，第一 與第二RS型閂鎖器220與240保持其先前之輸出狀態。 因此，假如保留碼被輸入至解碼單元1 00，所有解碼單 元100的輸出信號被致動，以及第一與第二RS型閂鎖器 220與240保持其先前之輸出狀態。 因此當保留碼被輸入時，根據本發明之MRS組態電路 能保持其先前輸出信號。因此，甚至當保留碼是意外被輸 入時，半導體裝置能夠穩定的操作。 第6圖爲根據本發明之第二較佳實施例顯示MRS組態 電路之電路圖。 相似於如第5圖之MRS組態電路，第6圖之MRS組態 電路包括解碼單元100與輸出單元200。輸出單元200包 括RS型閂鎖器280與重置信號產生器260。因爲當多數個 重置信號被RS型閂鎖器280所需要時，重置信號產生器 260則包括在內。 解碼單元100解碼第十至第十二位址信號A9至All與 輸出多數個已解碼信號至輸出單元200。當解碼單元100 輸出信號之一被致動時輸出單元200接收多數個已解碼信 號用以致動第一至第三寫入延遲信號1\^11<2>至1冒11<4>其 中之一。 假如保留碼被輸入至解碼單元100,輸出單元200保持 其先前之輸出狀態。 因此，根據本發明，一半導體記憶裝置能穩定的操作， -10-

V 1293463 甚至當保留碼被輸入至MRS由於雜訊或頻率突變 (glich )，因此半導體記憶裝置之穩定度能夠被增加。 本發明包含之課題係有關於在2004年6月30日於韓國 專利局相關之韓國專利案第2004-49875號，全部的內容在 此係藉由範例所倂入供參考。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 第1圖爲顯示MRS根據DDR SDRAM之示意圖； 第2圖係顯示第一習知MRS組態電路之電路圖； 第3圖爲顯示第二習知MRS組態電路之電路圖； 第4圖爲顯示第三習知MRS組態電路之電路圖； 第5圖爲顯示MRS組態電路根據本發明之一較佳實施 例之電路圖； 第6圖爲根據本發明之第二較佳實施例顯示MRS組態 電路之電路圖。 【主要元件符號說明】 A0-第一位址信號 A 1-第二位址信號 A2-第三位址信號 100-解碼單元 200-輸出單元 220-第一 RS型閂鎖器 -11- 1293463 240-第二RS型閂鎖器 260-重置信號產生器 280-RS型閂鎖單元 tWR<2>-第一寫入延遲信號 tWR<3>-第二寫入延遲信號 tWR<4>-第二寫入延遲信號 -12-

Claims (1)

1293463 十、申請專利範圍： 1. 一種具有模式暫存集（MRS )之半導體裝置，包括： 一解碼單元，用以解碼包括在MRS之多數個位址信 號以及輸出多數個已解碼信號；以及 一輸出單元，用以輸出多數個組態信號以及致動該 些組態信號中之其中之一以回應該些已解碼信號，其 中，假如超過一個之該些已解碼信號被致動時，該輸出 單元維持其先前之輸出信號。 2. 如申請專利範圍第1項之半導體裝置，其中當該些位址 信號被輸入作爲MRS之保留碼時，超過一個之該些已 解碼信號則被致動。 3. 如申請專利範圍第2項之半導體裝置，其中當該些已解 碼信號之一被致動時，一對應之組態信號則被致動。 4. 如申請專利範圍第3項之半導體裝置，其中該輸出單元 包括多數個RS型閂鎖器，每一個閂鎖器用以接收每一 該些已解碼信號作爲重置信號以及設定（set)信號。 5·如申請專利範圍第4項之半導體裝置，其中該些RS型 問鎖器之每一者爲跨（cross) f禹合NAND閘。 6.如申請專利範圍第5項之半導體裝置，其中該解碼單元 包括： 一第一反相器與一第二反相器呈串聯連接用以接收 一第一位址信號； 一第三反相器與一第四反相器串聯連接用以接收一 第二位址信號； 一第五反相器，用以接收一第三位址信號； -13- 1293463 鬌 一第一 NAND閘，用以接收第二反相器之一輸出， 以及第四反相器之輸出與第五反相器之一輸出以輸出 一第一已解碼信號；以及一第二NAND閘，用以接收第 一反相器之一輸出，該第四反相器之輸出與第五反相器 之輸出以輸出一第二已解碼信號。 7 ·如申請專利範圍第6項之半導體裝置，其中每一 RS型 閂鎖器包括： 一第三NAND閘，用以接收該第一已解碼信號與該第 二已解碼信號以輸出一第一組態信號；以及 馨 一第四NAND閘用以接收該第一已解碼信號與該第 二已解碼信號以輸出一第二組態信號，其中該第三 NAND閘之輸出被輸入至該第四NAND閘以及該第四 NAND閘之輸出被輸入至該第三NAND閘。 8· —種用於根據模式暫存集（MRS )控制半導體裝置之方 法，包括下列步驟： a. 解碼輸入至MRS之位址； b. 決定輸入至MRS之位址是否被定義；以及 _ c·假如該些位址被定義，致動一對應之組態信號或者 假如該些位址不被定義是保持一先前組態信號。 -14-