TWI282146B - Method of forming insulating film in semiconductor device - Google Patents

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Description

1282146 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種形成半導體裝置之絕緣膜的方法， 以及更特別地係有關於一種形成半導體裝置之絕緣膜的方 法，其中可最小化在該絕膜膜中所產生之缺陷。 【先前技術】 在半導體之製程中，一絕緣膜係用於內層絕緣或內部佈 線絕緣。此絕緣膜使用四乙基氧矽酸鹽（Tetraethyl Orthosilicate，TEOS)、硼磷石夕酸鹽玻璃（Boron Phosphorous Silicate Glass，BPSG)、旋塗式介電材料（Spin On Dielectric) 等。其中，一 LP(低壓）-TE〇S膜具有好的階梯覆蓋、好的 厚度均勻度、好的生產率等。因此，該LP-TEOS膜已廣泛 地使用於不需要塡充或間隔物之絕緣膜。然而，該LP-TEOS 膜在品質上並不穩定及會在隨後熱處理中產生嚴重釋氣現 象（out-gassing). 更特別地，如第1圖所示，如果在該LP-TEOS膜上沉積 其它膜（例如：佈線）之後，實施一熱處理，則會因釋氣現象 而產生許多點狀之缺陷。第1圖係電子顯微鏡掃描 (scanning-electron microscope, SEM)圖 75 ’ 其顯不在一 TEOS 膜上所產生之點狀缺陷。在第1圖中’元件符號1 〇 1表示 一 TEOS膜，102表示一氮化膜，以及1〇3表示一缺陷點。 此點缺陷在形成圖案之製程中會造成缺陷的圖案（例如： 斷開）。 第2圖係顯示因缺陷點之產生所造成的缺陷圖案之圖 不 ° 1282146 參考第2圖，如果形成一 TEOS膜，在該TEOS膜上沉積 鈦/氮化鈦（Ti/TiN)以及實施退火及圖案化處理，則會在整 個晶圓中產生超過4000個像凸塊及開口或變薄之缺陷。發 現到會在約3 1 7晶粒中產生這些缺陷。 這些缺陷係由TEOS中固有之品質所造成的。亦即，該 LP-TE0S膜具有一 Si(〇C2H5)4形狀之分子結構及具有大量 氫碳基（CxHy-radical)。此LP-TE0S膜具有下列特性：在遭遇 一隨後熱處理時，該LP-TEOS膜會揮發。事實上，如果在 氮氣環境中800°C溫度下實施1小時之退火，則該LP-TEOS ® 膜會減少約7 · 5 %之厚度。此量相當於一明顯高數値。如果 未能平順地產生釋氣現象或產生副產物，則點狀之缺陷會 存在於該LP-TE0S膜之表面上。 第3圖係顯示在該TEOS膜之表面上所存在的雜質之測 量結果的特性曲線圖。 從第3圖可看出二次離子質譜儀（secondary i〇n mass spectroscopy, SIMS)分析結果不像一般絕緣膜，在該TEOS 膜之整個厚度上方的表面上存在有大量之氫及碳成分。 參 在該TEOS膜中之高位準的氣體成分在一隨後熱處理 中作爲一無限釋氣源（out-gassing sources)，以及因而造成 一致的問題。更特別地，如果是圖案製程，在該T E 0 S膜 之表面上的缺陷點或碳成分與一光阻反應，以造成導線在 一凸部上會斷開或變薄的故障。 【發明內容】 因此，有鑑於上述問題而提出本發明，以及本發明之一 目的在於提供一形成半導體裝置之絕緣膜的方法，其中以 1282146 形成該絕緣膜、實施退火處理以去除包含於該絕緣膜中之 釋氣源以及藉由熱處理去除在該絕緣膜之表面上所形成之 缺陷點、副產物及碳氫基的方式，來最小化在一絕緣膜之 表面上的缺陷之產生以及阻止在該絕緣膜上形成像斷開或 薄圖案之故障，因而可改善製程之可靠度及該裝置之電 性。 爲了完成上述目的，依據本發明之一實施例，提供一種 在半導體裝置中形成絕緣膜之方法，其包括下列步驟：在一 半導體基板上形成一內層絕緣層；以及實施熱處理，以便去 除包含在該內層絕緣膜中之釋氣源。 在上述中，該內層絕緣膜係LP-TEOS、BPSG及SOD之任 何一者所構成。 該熱處理能夠在氧氣體環境、一氧化二氮氣體環境或真 空狀態中以快速熱處理（RTP)模式來實施。在此時，該RTP 最好是在70(TC- 1 000°C溫度範圍內下實施20- 1 00秒。 同時，該熱處理可以在氧氣體環境中、一氧化二氮氣體 環境或一真空狀態中在一反應爐中實施。在此時，該熱處 理最好是在700°C- 1 000°C溫度範圍內實施30分鐘至1小 該方法進一步可包括下列步驟：在實施該熱處理之後，對 該內層絕緣膜施加表面處理，以去除在該內層絕緣膜之表 面上所吸收之釋氣源或副產物或者在該內層絕緣膜之表面 上所形成之點缺陷。 在此時，該表面處理可在一氧氣電漿處理模式、一電漿 回蝕刻模式、一濕式回飩刻模式或一化學機械硏磨模式中 1282146 實施。 在此時，該氧氣電漿處理模式之表面處理可實施10-60 秒，同時施加200- 1 000 W之電漿功率及供應300-700 sccm 之氧氣流量。 該電漿回蝕刻模式之表面處理可使用以CxFy爲主或NF 爲主之含氟氣體實施10-50秒，同時在10 mTorr-50 mTorr 壓力下施加300-500 W之偏壓。在此時，該含氟氣體可使 用CHF3、CF4及C3F8中之一或其至少一混合氣體，以及可 將該含氟氣體之流量速率設定爲10-200 seem。 Φ 該濕式蝕刻模式之表面處理可使用一以NH4F爲主或NF 爲主之含氟溶液作爲一蝕刻劑在常溫至7 0°C溫度下實施 1-10分鐘。在此時，該含氟溶液最好是使用一 DHF溶液， 其中以50:1至200:1之比率混合H2〇及HF，或者使用一緩 衝氧化矽蝕刻液（B0E)溶液，其中以100:1至300:1之比率 來混合NH4F及DHF。 在化學機械硏磨模式之表面處理中，最好是將一目標硏 磨厚度設定至100A以下，以及磨漿係使用以二氧化矽爲主 之磨漿。 【實施方式】 現在，將配合所附圖式來描述依據本發明之較佳實施 例。因爲要使熟習該項技藝之一般人士能瞭解本發明而提 供較佳實施例，所以可以不同方式來修改該等較佳實施 例’以及本發明之範圍並非局限於稍後所描述的較佳實施 例。再者，在圖式中，爲了便於說明及澄明而誇大每一層 之厚度及尺寸。相同元件符號係用以識別相同或相似部 1282146 分。同時，如果描述一膜位於另一膜或一半導體基板"上"， 該膜可直接接觸該另一膜或該半導體基板，或者一第三膜 可介於該膜與該另一膜或該半導體基板之間。 第4a至4d圖係用以說明依據本發明之一在半導體裝中 形成絕緣膜的方法之剖面圖。 參考第4a圖，在一半導體基板401上形成一內層絕緣膜 402’其中在該半導體基板上具有用以形成一半導體裝置之 各種元件（未顯示），例如：電晶體、電容器、快閃記憶體單 元及金屬佈線。 在此時，該內層絕緣膜402可藉由LP-TE〇S、BPSG或SOD 來形成。現將以該內層絕緣膜402係由LP-TEOS所形成之 情況爲範例來描述。 參考第4b圖，在形成該內層絕緣膜402之後，實施退火 處理，以便去除包含在該內層絕緣膜4 0 2中之釋氣源。 該內層絕緣膜402包含例如碳、氫及碳氫基之大量成分。 這些成分會全部變成釋氣源。如果無法使包含在該內層絕 緣膜402中之大量成分平順地實施釋氣源之釋氣，則會在 該內層絕緣膜402之表面上形成副產物。因此，會形成大 量具有點狀之缺陷。 爲了防止此問題，在形成該內層絕緣膜402之後，實施 退火處理。 此熱處理可在一快速熱處理（RTP)模式中或在一高於沉 積該內層絕緣膜402之溫度下的反應爐中實施。 實際上，如果在該RTP模式中實施該退火處理，則該退 火處理可在氧氣或一氧化二氮氣體環境中或者在一真空狀 1282146 態中在700QC- 1 000°C溫度範圍中實施20- 1 00秒。 如果在該反應爐中實施該退火處理，則該退火處理可在 氧氣或一氧化二氮氣體環境中或者在一真空狀態中在 7 00°C- 1 000°C溫度範圍中實施30分鐘至1小時。 參考第4c圖，如果藉由RTP來排放在該內層絕緣膜402 中所包含之釋氣源，則可減少大量之該內層絕緣膜4 0 2中 所包含之釋氣源。然而，在該內層絕緣膜402之表面上會 殘留該釋氣源或副產物或者會形成例如點之缺陷。 第5圖係顯示在實施該熱處理之後該內層絕緣膜之表面 上的缺陷之圖式。 從第5圖可看出雖然在形成該內層絕緣膜402之後實施 熱處理，但是亦會產生例如凸部及開口或變薄之缺陷。然 而，可看出在晶圓中之已明顯減少的缺陷總數爲377，以及 幾乎減少一半之具有缺陷的晶粒數目爲155。 參考第4d圖，爲了去除第4c圖中所述之例如該釋氣源、 副產物或點之缺陷，可使該內層絕緣膜402經歷表面處理。 此表面處理可在氧氣電漿處理、電漿回蝕刻、濕式回蝕 刻或化學機械硏磨模式中實施。 如果該表面處理係在氧氣電漿處理模式中實施，則該表 面處理可實施10-60秒，同時施加200- 1 000 W之電漿功率 及供應300-700 seem之氧氣流量。 如果該表面處理係在該電漿回蝕刻模式中實施，則該表 面處理可使用一 CxFy爲主或NF爲主之含氟氣體實施10-50秒，同時在10 mTon-50 mTorr之壓力下施力口 300-500 W 之偏壓。在此時，該含氟氣體可使用CHF3、CF4及C3F8中 1282146 之一或其至少一混合氣體，以及可將該含氟氣體之流量速 率設定爲10-200 seem。 如果該表面處理係在該濕式蝕刻模式中實施，則該表面 處理可使用一以NH4F爲主或NF爲主之含氟溶液作爲一蝕 刻劑在常溫至70°C溫度下實施1-1〇分鐘。在此時，該含 氟溶液可使用一 D H F溶液，其中以5 0 :1至2 0 0 : 1之比率混 合Η20及HF，或者使用一緩衝氧化矽蝕刻液（β〇Ε)溶液， 其中以100:1至300:1之比率來混合NH4F及 DHF。 如果該表面處理係在該化學機械硏磨模式中實施，則因 β 爲此處理之實施係爲了表面處理或缺陷去除而非硏磨，所 以最好是將一目標硏磨厚度設定至1 〇 〇 Α以下。 第6圖係顯示在實施一表面處理之後在一內層絕緣膜之 表面上的缺陷之圖式。 從第6圖可看出雖然在形成該內層絕緣膜402之後，實 施熱處理，但是亦會產生例如凸部及開口或變薄之缺陷。 然而，可看出在晶圓中之已明顯減少的缺陷總數爲1 44，以 及已明顯減少之具有缺陷的晶粒數目爲1 3 7。 · 如上所述’依據本發明，形成一絕緣膜，以及然後實施 退火處理’以去除在該絕緣膜中所包含之釋氣源。然後， 藉由熱處理去除在該絕緣膜之表面上所形成之缺陷點、副 產物或碳氫基。因此，可最小化該絕緣膜之表面上的缺陷 之產生’以及阻止該絕緣膜上所形成之例如斷開或薄圖案 的故障。因此，本發明之優點在於：可改善製程之可靠度及 裝置之電性。 雖然已完成有關於上述較佳實施例之說明，但是可了解 1282146 的是熟習該項技藝之一般人士在不脫離本發明之精神及範 圍及所附申請專利範圍下可實施對本發明之變更及修改。 【圖式簡單說明】 第1圖係電子顯微鏡掃描（scanning-electron microscope， SEM)圖示，其顯示在一 TEOS膜上所產生之點狀的缺陷； 第2圖係顯示因缺陷點之產生所造成的缺陷圖案之圖 不； 第3圖係顯示在一 TEOS膜之表面上所存在的雜質之測 量結果的特性曲線圖； 第4a至4d圖係用以說明依據本發明之一在半導體裝中 形成絕緣膜的方法之剖面圖； 第5圖係顯示在實施一熱處理之後在一內層絕緣膜之表 面上的缺陷之圖式；以及 第6圖係顯示在實施一表面處理之後在一內層絕緣膜之 表面上的缺陷之圖式。 【主要元件符號說明】 101 TEOS m 102氮化膜 103缺陷點 401半導體基板 402內層絕緣膜 403缺陷

Claims (1)

1282146 « - ~ Λ’w--知如一“说,.1 __一〜〜__________I 第9 3 1 3 8940號「半導體元件內形成絕緣膜之方法」專利案 (2006年12月修正） 十、申請專利範圍： 1. 一種在半導體裝置中形成絕緣膜之方法，包括下列步驟： 在一半導體基板上形成一內層絕緣膜，其中該內層絕 緣膜係由低壓四乙基氧矽酸鹽（LP-TEOS)、硼磷矽酸鹽玻 璃（BPS G)、旋塗式介電材料（SOD)之任何一者所構成；以 及 實施熱處理，以便去除包含在該內層絕緣膜中之釋氣 源，其中該熱處理係在氧氣體環境、一氧化二氮氣體環 境或真空狀態中以快速熱處理（RTP)模式來實施。 2. 如申請專利範圍第1項所述之方法，其中該RTP係在 700°C- 1 000°C溫度範圍內下實施20- 1 00秒。 3 ·如申請專利範圍第1項所述之方法，其中該熱處理係在 氧氣體環境中、一氧化二氮氣體環境或一真空狀態中在 一反應爐中實施。 4 ·如申請專利範圍第3項所述之方法，其中該熱處理係在 700°C- 1 000°C溫度範圍內實施30分鐘至1小時。 5 ·如申g靑專利圍弟1項所述之方法，進一*步包括下列步 驟：在實施該熱處理之後，對該內層絕緣膜施加表面處 理，以去除在該內層絕緣膜之表面上所吸收之釋氣源或 副產物或者在該內層絕緣膜之表面上所形成之點缺陷。 6 ·如申請專利範圍第5項所述之方法，其中該表面處理係 在一氧氣電漿處理模式、一電漿回鈾刻模式、一濕式回 蝕刻模式或一化學機械硏磨模式中實施。 1282146 f η / 7. 如申請專利範圍第6項所述之方法，其中該氧氣電漿處 理模式之表面處理係實施10-60秒，同時施加200- 1 000 W之電漿功率及供應300-700 seem之氧氣流量。 8. 如申請專利範圍第6項所述之方法，其中該電漿回蝕刻 模式之表面處理係使用以CxFy爲主或NF爲主之含氟氣 體實施10-50秒，同時在10 mTorr-50 mTorr壓力下施加 3 00-5 00 W之偏壓。 9 ·如申請專利範圍第8項所述之方法，其中該含氟氣體可 使用CHF3、CF4及C3F8中之一或其至少一混合氣體。 1 〇.如申請專利範圍第9項所述之方法，其中將該含氟氣體 之流量速率設定爲1 0-200 sccm。 1 1 ·如申請專利範圍第5項所述之方法，其中該濕式飩刻模 式之表面處理可使用一以NH4F爲主或NF爲主之含氟溶 液作爲一蝕刻劑在常溫至70°C溫度下實施1-1〇分鐘。 1 2 ·如申請專利範圍第1 1項所述之方法，其中該含氟溶液 使用一 DHF溶液，其中以50:1至200:1之比率混合H2〇 及HF，或者使用一 B〇E溶液，其中以ι〇〇:ι至300:1之 比率來混合NH4F及DHF。 1 3 ·如申請專利範圍第5項所述之方法，其中在一化學機械 硏磨模式之表面處理中，將一目標硏磨厚度設定至1〇〇A 以下，以及磨漿係使用以二氧化矽爲主之磨漿。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004031453B4 (de) * 2004-06-29 2009-01-29 Qimonda Ag Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur
CN103500711B (zh) * 2013-10-15 2017-06-06 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
CN104752315B (zh) * 2013-12-25 2018-03-06 旺宏电子股份有限公司 半导体元件及其制造方法
CN110699663B (zh) * 2019-09-09 2022-11-22 长江存储科技有限责任公司 金属薄膜沉积方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03280435A (ja) * 1990-03-28 1991-12-11 Seiko Epson Corp 薄膜半導体装置の製造方法
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
US5413940A (en) * 1994-10-11 1995-05-09 Taiwan Semiconductor Manufacturing Company Process of treating SOG layer using end-point detector for outgassing
US6489255B1 (en) * 1995-06-05 2002-12-03 International Business Machines Corporation Low temperature/low dopant oxide glass film
US5679211A (en) * 1995-09-18 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Spin-on-glass etchback planarization process using an oxygen plasma to remove an etchback polymer residue
US5674783A (en) * 1996-04-01 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving the chemical-mechanical polish (CMP) uniformity of insulator layers
US5849640A (en) * 1996-04-01 1998-12-15 Vanguard International Semiconductor Corporation In-situ SOG etchback and deposition for IMD process
US5849635A (en) * 1996-07-11 1998-12-15 Micron Technology, Inc. Semiconductor processing method of forming an insulating dielectric layer and a contact opening therein
US6228781B1 (en) * 1997-04-02 2001-05-08 Applied Materials, Inc. Sequential in-situ heating and deposition of halogen-doped silicon oxide
TW405209B (en) * 1998-04-20 2000-09-11 United Microelectronics Corp Method for improving the gassing of spin coating type glass
JPH11330415A (ja) 1998-05-15 1999-11-30 Matsushita Electric Ind Co Ltd 誘電体薄膜及びその形成方法
JP3278403B2 (ja) * 1998-11-05 2002-04-30 株式会社キンレイ 撚り線機
US6593195B1 (en) * 1999-02-01 2003-07-15 Agere Systems Inc Stable memory device that utilizes ion positioning to control state of the memory device
KR100308213B1 (ko) * 1999-02-12 2001-09-26 윤종용 반도체 장치를 위한 저유전 층간 절연막의 제조 방법
JP2000232102A (ja) 1999-02-12 2000-08-22 Matsushita Electric Ind Co Ltd 誘電体膜の製造方法
US6180540B1 (en) * 1999-02-18 2001-01-30 Taiwan Semiconductor Manufacturing Company Method for forming a stabilized fluorosilicate glass layer
US6261975B1 (en) * 1999-03-04 2001-07-17 Applied Materials, Inc. Method for depositing and planarizing fluorinated BPSG films
KR100470165B1 (ko) * 1999-06-28 2005-02-07 주식회사 하이닉스반도체 반도체소자 제조 방법
US6165915A (en) * 1999-08-11 2000-12-26 Taiwan Semiconductor Manufacturing Company Forming halogen doped glass dielectric layer with enhanced stability
JP2001189381A (ja) * 1999-12-27 2001-07-10 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20020002814A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 층간 절연막 형성방법
KR20020011229A (ko) * 2000-08-01 2002-02-08 박종섭 커패시터 제조 방법
US6503840B2 (en) * 2001-05-02 2003-01-07 Lsi Logic Corporation Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning
US6677251B1 (en) * 2002-07-29 2004-01-13 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a hydrophilic surface on low-k dielectric insulating layers for improved adhesion
KR20040048504A (ko) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6955997B1 (en) * 2003-05-16 2005-10-18 Advanced Micro Devices, Inc. Laser thermal annealing method for forming semiconductor low-k dielectric layer

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