JP2006108607A - 半導体素子の絶縁膜形成方法 - Google Patents

半導体素子の絶縁膜形成方法 Download PDF

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Abstract

【課題】絶縁膜の表面における欠陥発生を最小化し、その上部に形成されるパターンが薄くなり或いは切れる不良などを抑制し、工程の信頼性及び素子の電気的特性を向上させることが可能な、半導体素子の絶縁膜形成方法を提供する。
【解決手段】半導体基板上４０１に層間絶縁膜４０２を形成する段階と、層間絶縁膜４０２に含まれたアウトガッシングソースを除去するために熱処理を施す段階とを含む。
【選択図】図３

Description

本発明は、半導体素子の絶縁膜形成方法に係り、特に、絶縁膜に発生する欠陥を最小化することが可能な半導体素子の絶縁膜形成方法に関する。
半導体素子の製造工程では、層間絶縁または配線間の絶縁のために絶縁膜が用いられている。このような絶縁膜としてＴＥＯＳ、ＢＰＳＧ、ＳＯＤなどが使用されている。
この中でも、ＬＰ−ＴＥＯＳ膜は、ステップカバレージ、厚さの均一性及び生産性などに優れてギャップフィル(gap fill)が不要な絶縁膜またはスペーサ用として広く用いられている。しかし、ＬＰ−ＴＥＯＳ膜は、膜質が不安定(unstable)であるため、後続の熱工程でアウトガッシング(outgassing)が激しく発生する。
特に、ＬＰ−ＴＥＯＳ膜の上部に別の膜（例えば、配線）を蒸着した後、熱工程を施すと、図１（ａ）に示すように、アウトガッシングによりスポット状の欠陥が多量発生する。
図１（ａ）はＴＥＯＳ膜上に発生したスポット状の欠陥を示す断面ＳＥＭ写真である。図面符号１０１はＴＥＯＳ膜、１０２は窒化膜、１０３はスポットを示す。
このようなスポット欠陥は、パターンを形成する過程で断線のようなパターンの不良を誘発する。
図１（ｂ）はスポット発生によるパターン不良を示す写真である。図１（ｂ）を参照すると、ＴＥＯＳ膜を形成し、その上部にＴｉ／ＴｉＮを蒸着した後、熱処理を施しパターニングを施す場合、凸部＆オープンまたはシニング(Thinning)のような欠陥を発生する。このような欠陥は、ウェーハ全体で４０００ｅａ以上発生し、約３１７個のダイから発生することが分かる。
このような不良は、ＴＥＯＳ固有の膜質に起因する。すなわち、ＬＰ−ＴＥＯＳ膜はＳｉ（ＯＣ２Ｈ５）４形態の分子構造を有する膜であって、多量の炭化水素（hydro-carbon；ＣｘＨｙ−）基を有する膜である。このようなＬＰ−ＴＥＯＳ膜は、後続の熱工程を経ると、揮発して除去される特性をもっている。実際、ＬＰ−ＴＥＯＳ膜はＮ２雰囲気で８００℃の温度で１時間程度アニーリングを行うと、厚さが約７．５％程度減少する。このような値は相当大きい値に該当する。ところが、このようなアウトガッシングが円滑に行われないか或いは副産物を形成すると、表面にスポット状の欠陥が存在する。
図２はＴＥＯＳの表面に存在する不純物の測定結果を示す特性グラフである。図２を参照すると、ＳＩＭＳ分析結果、ＴＥＯＳの表面には、一般絶縁膜とは異なり、相当量のＨ、Ｃ成分が膜厚の全体に存在することが分かる。
このようなＴＥＯＳ膜の高レベルのガス成分は、後続の熱工程で無限アウトガッシングソースとして作用し、持続的な問題を引き起こす。特に、パターニング工程の場合、ＴＥＯＳ表面のスポットまたはカーボン成分がフォトレジストと反応し、凸な部分でラインが切れるか薄くなるという不良などが発生する。
そこで、本発明の目的は、絶縁膜を形成し、アニーリングを施して、絶縁膜に含まれたアウトガッシングソースを除去した後、アニーリングによって絶縁膜の表面に形成されたスポットまたは副産物、ＣＨ−基を表面処理で除去することにより、絶縁膜の表面における欠陥発生を最小化し、その上部に形成されるパターンが薄くなり或いは切れる不良などを抑制し、工程の信頼性及び素子の電気的特性を向上させることができる、半導体素子の絶縁膜形成方法を提供することにある。
上記目的を達成するために、本発明に係る半導体素子の絶縁膜形成方法は、半導体基板上に層間絶縁膜を形成する段階と、層間絶縁膜に含まれたアウトガッシングソースを除去するために熱処理を施す段階とを含む。
前記において、層間絶縁膜はＬＰ−ＴＥＯＳ、ＢＰＳＧ及びＳＯＤのいずれか一つで形成される。
熱処理は、Ｏ２雰囲気、Ｎ２Ｏ雰囲気及び真空状態の中から選択された一つの雰囲気で急速熱処理方式によって施すことができる。この際、急速熱処理は７００℃以上１０００℃以下の温度で２０秒以上１００秒間以下行うことが好ましい。
一方、熱処理は、Ｏ２雰囲気、Ｎ２Ｏ雰囲気及び真空状態の中から選択された一つの雰囲気のファーネスでアニーリング方式によって施すこともできる。この際、アニーリングは７００℃以上１０００℃以下の温度で３０分以上１時間以下行うことが好ましい。
熱処理を施した後、層間絶縁膜の表面に吸着されたアウトガッシングソースまたは副産物を除去し、層間絶縁膜の表面に形成されたスポット欠陥を除去するために、層間絶縁膜を表面処理する段階をさらに含むことができる。
ここで、表面処理は酸素プラズマ処理、プラズマエッチバック、ウェットエッチング、及び化学的機械的研磨方式の中のいずれか一つで施すことができる。
この際、酸素プラズマ処理方式の表面処理は、２００Ｗ以上１０００Ｗ以下のプラズマパワーを印加し、３００ｓｃｃｍ以上７００ｓｃｃｍ以下のＯ２を供給しながら１０秒以上６０秒間以下施すことができる。
プラズマエッチバック方式の表面処理は、ＣｘＦｙ系またはＮＦ系のようなフッ素含有ガスを使用し、１０ｍＴｏｒｒ以上５０ｍＴｏｒｒ以下の圧力で３００Ｗ以上５００Ｗ以下のバイアスを印加しながら１０秒以上５０秒間以下施すことができる。この際、フッ素含有ガスとしてＣＨＦ３、ＣＦ４、Ｃ３Ｆ８の中から選択された一つまたは２つ以上の混合ガスを使用することができ、供給流量は１０ｓｃｃｍ以上２００ｓｃｃｍ以下に設定することができる。
ウェットエッチング方式の表面処理は、ＮＨ４Ｆ系またはＮＦ系のようなフッ素含有液をエッチング剤として用い、常温以上７０℃以下で１分以上１０分間以下施すことができる。この際、フッ素含有液として、Ｈ２ＯとＨＦが５０：１以上２００：１以下で混合されたＤＨＦ溶液、またはＮＨ４ＦとＤＨＦが１００：１以上３００：１以下で混合されたＢＯＥ溶液を使用することが好ましい。
化学的機械的研磨方式の表面処理は、研磨目標厚さを１００Å以下に設定し、スラリーとしてシリカ系スラリーを使用することが好ましい。
本発明は、絶縁膜を形成し、アニーリングを施して、絶縁膜に含まれたアウトガッシングソースを除去した後、アニーリングによって絶縁膜の表面に形成されたスポットまたは副産物、ＣＨ−基を表面処理で除去することにより、絶縁膜の表面における欠陥発生を最小化し、その上部に形成されるパターンが薄くなり或いは切れる不良などを抑制し、工程の信頼性及び素子の電気的特性を向上させることができる。
以下、添付図面を参照しながら、本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における各層の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を意味する。
図３（ａ）、（ｂ）〜図４（ａ）、（ｂ）は、本発明の実施例に係る半導体素子の絶縁膜形成方法を説明するための素子の断面図である。
図３（ａ）を参照すると、トランジスタ、キャパシタ、フラッシュメモリセルまたは金属配線のように半導体素子を形成するためのいろいろの要素（図示せず）が形成された半導体基板４０１上に層間絶縁膜４０２を形成する。
ここで、層間絶縁膜４０２は、ＬＰ＿ＴＥＯＳ(Low Pressure Tetra Ethyl Orthorhombic Silicated)（ＬＰ−ＴＥＯＳ）、ＢＰＳＧ(BoronPhosphorous Silicate Glass)またはＳＯＤ(Spin On Dielectric)で形成することができる。次に、層間絶縁膜４０２をＬＰ＿ＴＥＯＳ（ＬＰ−ＴＥＯＳ）で形成する場合を例として説明する。
図３（ｂ）を参照すると、層間絶縁膜４０２を形成した後、層間絶縁膜４０２に含まれたアウトガッシングソースを除去するために熱処理を施す。
層間絶縁膜４０２には、炭素成分、水素成分またはＣｘＨｙ−基のような成分が多量含まれており、これらは全てアウトガッシングソースとなる。このようなアウトガッシングソースが層間絶縁膜４０２に多量含まれた状態でこれらのアウトガッシングが円滑に行われなければ、層間絶縁膜４０２の表面に副産物が形成されて表面にスポット状の欠陥が多量発生する。
これを防止するために、層間絶縁膜４０２を形成した後、熱処理を施す。このような熱処理は、層間絶縁膜４０２を蒸着した温度より高い温度で急速熱処理方式、またはファーネスにおけるアニーリング方式によって行うことができる。
具体的に説明すると、熱処理を急速熱処理で施す場合、Ｏ２またはＮ２Ｏ雰囲気または真空状態で７００℃〜１０００℃の温度にて２０秒〜１００秒間施すことができる。
熱処理をファーネスで行う場合、Ｏ２またはＮ２Ｏ雰囲気または真空状態で７００℃〜１０００℃の温度で３０分〜１時間行うことができる。
図４（ａ）を参照すると、急速熱処理により、層間絶縁膜４０２に含まれたアウトガッシングソースを放出させると、層間絶縁膜４０２に含まれたアウトガッシングソースの量は大幅減少するが、層間絶縁膜４０２の表面にアウトガッシングソースまたは副産物が残留でき、スポット４０３のような欠陥が発生できる。
図５（ａ）は、熱処理を施した後、層間絶縁膜の表面の欠陥状態を示す写真である。
図５（ａ）に示すように、層間絶縁膜４０２を形成した後、熱処理を施しても、凸部＆オープンまたはシニングのような欠陥が発生する。しかし、ウェーハにおける全体欠陥数は３７７個に著しく減少し、欠陥が発生したダイの数も１５５個に半分近く減少することが分かる。
図４（ｂ）を参照すると、図４（ａ）で説明したアウトガッシングソース、副産物またはスポット欠陥を除去するために、層間絶縁膜４０２の表面処理を施すことができる。
このような表面処理は、酸素プラズマ処理（O２ Plasma Treatment)、プラズマエッチバック(Plasma Etch Back)、ウエットエッチング(WetEtch Back)または化学的機械的研磨方式で行うことができる。
この中でも、表面処理を酸素プラズマ処理で施す場合、２００Ｗ〜１０００Ｗのプラズマパワーを印加し、３００ｓｃｃｍ〜７００ｓｃｃｍのＯ２を供給しながら１０秒〜６０秒間酸素プラズマ処理を施すことができる。
表面処理をプラズマエッチバックで施す場合、ＣｘＦｙ系またはＮＦ系のようなフッ素含有ガスを使用し、１０ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力で３００Ｗ〜５００Ｗのバイアスを印加して１０秒〜５０秒間施すことができる。この際、フッ素含有ガスとしてＣＨＦ３、ＣＦ４、Ｃ３Ｆ８の中から選択された一つまたは２つ以上の混合ガスを使用することができ、供給流量は１０ｓｃｃｍ〜２００ｓｃｃｍに設定することができる。
表面処理をウェットエッチング方式で施す場合、エッチング剤(Etchant)としてＮＨ４Ｆ系またはＮＦ系のようなフッ素(Fluorine)含有液を使用することが好ましく、常温〜７０℃で１分〜１０分間行うことができる。この際、フッ素含有液としてＨ２ＯとＨＦが５０：１〜２００：１で混合されたＤＨＦ溶液、またはＮＨ４ＦとＤＨＦが１００：１〜３００：１で混合されたＢＯＥ溶液を使用することができる。
表面処理を化学的機械的研磨方式で施す場合、平坦化目的ではない表面改質または欠陥除去を目的として化学的機械的研磨工程を行うので、研磨目標厚さを１００Å以下と設定することが好ましい。この際、スラリーとしては、研磨対象膜がＴＥＯＳ系酸化膜の場合、シリカ系（ＳｉＯ２）スラリーを使用することが好ましい。
図５（ｂ）は、表面処理を施した後、層間絶縁膜の表面の欠陥状態を示す写真である。
図５（ｂ）に示すように、層間絶縁膜４０２を形成し熱処理を施した後、表面処理を施しても、凸部＆オープンまたはシニングのような欠陥が発生する。しかし、熱処理のみを施す場合よりウェーハにおける全体欠陥数は１４４個であってよりさらに著しく減少し、同様に欠陥が発生したダイの数も１３７個であってよりさらに減少することが分かる。
本発明に係る半導体素子の絶縁膜形成方法は、絶縁膜に発生する欠陥を最小化することが可能であり、絶縁膜を形成する際に利用して有利である。
（ａ）はＴＥＯＳ膜上に発生したスポット状の欠陥を示す断面ＳＥＭ写真である。（ｂ）はスポットの発生によるパターン不良を示す写真である。 ＴＥＯＳの表面に存在する不純物の測定結果を示す特性グラフである。 本発明の実施例に係る半導体素子の絶縁膜形成方法を説明するための断面図である。 本発明の実施例に係る半導体素子の絶縁膜形成方法を説明するための断面図である。 （ａ）は熱処理を施した後、層間絶縁膜の表面の欠陥状態を示す写真である。（ｂ）は表面処理を施した後、層間絶縁膜の表面の欠陥状態を示す写真である。
符号の説明
１０１ ＴＥＯＳ膜
１０２ 窒化膜
１０３ スポット
４０１ 半導体基板
４０２ 絶縁膜
４０３ スポット

Claims (15)

  1. 半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜に含まれたアウトガッシングソースを除去するために熱処理を施す段階とを含む半導体素子の絶縁膜形成方法。
  2. 前記層間絶縁膜はＬＰ−ＴＥＯＳ、ＢＰＳＧ及びＳＯＤのいずれか一つで形成されることを特徴とする請求項１記載の半導体素子の絶縁膜形成方法。
  3. 前記熱処理が、Ｏ２雰囲気、Ｎ２Ｏ雰囲気及び真空状態の中から選択された一つの雰囲気で急速熱処理方式によって施されることを特徴とする請求項１記載の半導体素子の絶縁膜形成方法。
  4. 前記急速熱処理が７００℃以上１０００℃以下の温度で２０秒以上１００秒間以下施されることを特徴とする請求項３記載の半導体素子の絶縁膜形成方法。
  5. 前記熱処理が、Ｏ２雰囲気、Ｎ２Ｏ雰囲気及び真空状態の中から選択された一つの雰囲気のファーネスでアニーリング方式によって施されることを特徴とする請求項１記載の半導体素子の絶縁膜形成方法。
  6. 前記アニーリングが７００℃以上１０００℃以下の温度で３０分以上１時間以下施されることを特徴とする請求項５記載の半導体素子の絶縁膜形成方法。
  7. 前記熱処理を施した後、
    前記層間絶縁膜の表面に吸着されたアウトガッシングソースまたは副産物を除去し、前記層間絶縁膜の表面に形成されたスポット欠陥を除去するために、層間絶縁膜を表面処理する段階をさらに含むことを特徴とする請求項１記載の半導体素子の絶縁膜形成方法。
  8. 前記表面処理が、酸素プラズマ処理、プラズマエッチバック、ウェットエッチング及び化学的機械的研磨方式の中のいずれか一つで施されることを特徴とする請求項７記載の半導体素子の絶縁膜形成方法。
  9. 前記酸素プラズマ処理方式の表面処理は２００Ｗ以上１０００Ｗ以下のプラズマパワーを印加し、３００ｓｃｃｍ以上７００ｓｃｃｍ以下のＯ２を供給しながら１０秒以上６０秒間以下施されることを特徴とする請求項８記載の半導体素子の絶縁膜形成方法。
  10. 前記プラズマエッチバック方式の表面処理は、ＣｘＦｙ系またはＮＦ系のようなフッ素含有ガスを使用し、１０ｍＴｏｒｒ以上５０ｍＴｏｒｒ以下の圧力で３００Ｗ以上５００Ｗ以下のバイアスを印加しながら１０秒以上５０秒間以下施されることを特徴とする請求項８記載の半導体素子の絶縁膜形成方法。
  11. 前記フッ素含有ガスとして、ＣＨＦ３、ＣＦ４、Ｃ３Ｆ８の中から選択された一つまたは２つ以上の混合ガスが使用されることを特徴とする請求項１０記載の半導体素子の絶縁膜形成方法。
  12. 前記フッ素含有ガスの供給流量が１０ｓｃｃｍ以上２００ｓｃｃｍ以下であることを特徴とする請求項１１記載の半導体素子の絶縁膜形成方法。
  13. 前記ウェットエッチング方式の表面処理は、ＮＨ４Ｆ系またはＮＦ系のようなフッ素含有液をエッチング剤として用い、常温以上７０℃以下で１分以上１０分間以下施されることを特徴とする請求項８記載の半導体素子の絶縁膜形成方法。。
  14. 前記フッ素含有液として、Ｈ２ＯとＨＦが５０：１以上２００：１以下で混合されたＤＨＦ溶液、またはＮＨ４ＦとＤＨＦが１００：１以上３００：１以下で混合されたＢＯＥ溶液が使用されることを特徴とする請求項１３記載の半導体素子の絶縁膜形成方法。
  15. 化学的機械的研磨方式の表面処理は、研磨目標厚さを１００Å以下に設定し、スラリーとしてシリカ系スラリーを使用することを特徴とする請求項８記載の半導体素子の絶縁膜形成方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004031453B4 (de) * 2004-06-29 2009-01-29 Qimonda Ag Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur
CN103500711B (zh) 2013-10-15 2017-06-06 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
CN104752315B (zh) * 2013-12-25 2018-03-06 旺宏电子股份有限公司 半导体元件及其制造方法
CN110699663B (zh) * 2019-09-09 2022-11-22 长江存储科技有限责任公司 金属薄膜沉积方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03280435A (ja) * 1990-03-28 1991-12-11 Seiko Epson Corp 薄膜半導体装置の製造方法
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
US5413940A (en) * 1994-10-11 1995-05-09 Taiwan Semiconductor Manufacturing Company Process of treating SOG layer using end-point detector for outgassing
US6489255B1 (en) * 1995-06-05 2002-12-03 International Business Machines Corporation Low temperature/low dopant oxide glass film
US5679211A (en) * 1995-09-18 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Spin-on-glass etchback planarization process using an oxygen plasma to remove an etchback polymer residue
US5849640A (en) * 1996-04-01 1998-12-15 Vanguard International Semiconductor Corporation In-situ SOG etchback and deposition for IMD process
US5674783A (en) * 1996-04-01 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving the chemical-mechanical polish (CMP) uniformity of insulator layers
US5849635A (en) * 1996-07-11 1998-12-15 Micron Technology, Inc. Semiconductor processing method of forming an insulating dielectric layer and a contact opening therein
US6228781B1 (en) * 1997-04-02 2001-05-08 Applied Materials, Inc. Sequential in-situ heating and deposition of halogen-doped silicon oxide
TW405209B (en) * 1998-04-20 2000-09-11 United Microelectronics Corp Method for improving the gassing of spin coating type glass
JPH11330415A (ja) 1998-05-15 1999-11-30 Matsushita Electric Ind Co Ltd 誘電体薄膜及びその形成方法
JP3278403B2 (ja) * 1998-11-05 2002-04-30 株式会社キンレイ 撚り線機
US6593195B1 (en) * 1999-02-01 2003-07-15 Agere Systems Inc Stable memory device that utilizes ion positioning to control state of the memory device
KR100308213B1 (ko) * 1999-02-12 2001-09-26 윤종용 반도체 장치를 위한 저유전 층간 절연막의 제조 방법
JP2000232102A (ja) 1999-02-12 2000-08-22 Matsushita Electric Ind Co Ltd 誘電体膜の製造方法
US6180540B1 (en) * 1999-02-18 2001-01-30 Taiwan Semiconductor Manufacturing Company Method for forming a stabilized fluorosilicate glass layer
US6261975B1 (en) * 1999-03-04 2001-07-17 Applied Materials, Inc. Method for depositing and planarizing fluorinated BPSG films
KR100470165B1 (ko) * 1999-06-28 2005-02-07 주식회사 하이닉스반도체 반도체소자 제조 방법
US6165915A (en) * 1999-08-11 2000-12-26 Taiwan Semiconductor Manufacturing Company Forming halogen doped glass dielectric layer with enhanced stability
JP2001189381A (ja) * 1999-12-27 2001-07-10 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20020002814A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 층간 절연막 형성방법
KR20020011229A (ko) * 2000-08-01 2002-02-08 박종섭 커패시터 제조 방법
US6503840B2 (en) * 2001-05-02 2003-01-07 Lsi Logic Corporation Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning
US6677251B1 (en) * 2002-07-29 2004-01-13 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a hydrophilic surface on low-k dielectric insulating layers for improved adhesion
KR20040048504A (ko) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6955997B1 (en) * 2003-05-16 2005-10-18 Advanced Micro Devices, Inc. Laser thermal annealing method for forming semiconductor low-k dielectric layer

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