TWI255556B - Memory device and method for fabricating the same - Google Patents

Description

1255556 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種記憶體元件及其製造方法，尤指一種 記憶體元件，可改善資料保持時間及其製法者。 【先前技術】 半導體元件業已小型化’各種圖型尺寸亦業已逐漸減小 ，其中尤以諸如動態隨機存取記憶體（dram )元件之記憶 體元件，由於大規模的積體化，故其閘極長度乃和胞區（ ce 1 1 reg i on )內之電晶體的尺寸減小成比例性減小，因閘 極尺寸減小的結果’業已使得源極（s 〇 u r c e )及浅極（d r a i η )分接點（j unc t i ons )的功能成爲施加電場及電位於胞區 中諸電晶體本體的重要規則。 第1圖爲先前記憶體元件之剖面構造圖。 如圖所示，用於隔離裝置元件之場氧化物層1 20係形成 在一基體110的預定區域內，之後，依次的在基體110上 形成以一閘絕緣層1 3 0、一第1閘導電層1 40、一第2閘導 電層150、及一鬧硬質掩罩層160，其後，施以閘掩罩處理 及蝕刻處理，因而獲致複數個閘構造1 5 5。 其次，把雜質作離子一植入以形成複數個位元線接觸分 接點（bit line contact junctions) 170A 及複數個儲存 節點接觸分接點丨70B，之後，於諸閘構造1 55的各例壁上 形成以一隔片1 7 1。嗣後，形成以連接位元線接觸分接點 170A之複數個位元線接觸插塞190A及連接儲存節點接觸分 接點170B之複數個儲存節點接觸插塞190B。該等位元線接 1255556 觸插塞1 9 Ο A及該等儲存點接觸插塞1 9 Ο B係分別與該等位 元線及該等儲存節點相連接。請注意者，乃第1圖係僅例 示單一個位元線接觸分接點及單一個位元線接觸插塞。 但是，因先前記憶體元件之閘極通道（channe 1 )較短， 則先前記憶體元件之通道區對於來自閘構造、源極與洩極 分接點之耗盡層、電場、及電位等所提供之電壓的容忍性 ’將有短通道效應的問題。由於短通道放應缺失的結果， 乃導致了門限電壓（或稱閾電壓，threshold voltage)急 劇的減少，致使記憶體元件的門限電壓難以控制。 再者，因記憶體元件已小型化，故須以高濃度離子植入 位元線接觸分接點1 70A及儲存節點接觸分接點1 70B。惟因 過度的離子植入將導致高摻雜濃度，則胞區中之儲存節點 接觸分接點1 70B的緣區A將具有高準位的電場，因之，儲 存節點接觸分接點1 70B之分接點部處的分接洩漏電流將增 加。此種分接洩漏電流的增加使得資料保持時間相對的減 少，亦即，記憶體元件的恢復特性將退化。 【發明內容】 本發明之目的，係提供一種可減少在儲存節點接觸分接 點處之分接洩漏電流因而可增加資料保持時間的記憶體元 件及其製造方法。 依本發明之一態樣，係提供一種下述構成之記憶體元件 :一基體，設有溝道（t r e n c h );形成在溝道下方之位元 線接觸分接點；形成在溝道外側之複數個儲存節點接觸分 接點；複數個閘構造，各閘構造係形成在配設於位元線接 1255556 觸分接點與一個儲存節點接觸分接點間的基體上。 依本發明之另一個態樣，所提供之記億體元件包括：一 設有溝道之基體；設於溝道下方之一第1接觸分接點；形 成於溝道外側之複數個第2接觸分接點；在第1接觸分接 點與一個第2接觸分接點間之基體上所形成的複數個閘構 造，形成於弟1接觸分接點上之一第1接觸插塞，係塡充 閘構造間所造成的空間；及該等第2接觸分接點上所形成 之複數個第2接觸插塞，亦係塡充閘結構間所造成的空間 〇 依本發明之再一個態樣，係提供一種用於製造記憶體元 件的方法，所包括的步驟爲：蝕刻一基體的一部分以獲得 溝道；形成以複數個閘構造，其方式爲閘構造的一部分爲 設在溝道內者；使用閘構造作爲掩罩施行離子植入處理以 形成溝道下方的一第1接觸分接點並形成溝道外側之複數 個第2接觸分接點；及在各第1接觸分接點上形成一第1 接觸插塞及在各第2接觸分接點上形成以各第2接觸插塞 〇 【實施方式】 茲佐以附圖詳細說明本發明記憶體元件暨其製造方法之 各項代表性實施例。 第2圖爲依本發明第1實施例之記憶體元件構造剖面圖 如圖所示，一基體210內形成有一場氧化物層220，在一 預定區域內則形成有一溝道200。溝道200下方之基體210 1255556 內，形成有一第1接觸分接點270A，而溝道200外側之基 體2 1 0內，則形成有複數個第2接觸分接點2 7 0 B。應注意 者，所形成之第1接觸分接點2 7 0 A數量雖爲複數個，但第 2圖中僅例示單一個第1接觸分接點2 7 0 A。 在基體2 1 0的複數個部分上形成有複數個閘構造2 5 5，各 閘構造係配設於第1接觸分接點及第2接觸分接點之間。 此處，各該閘構造係包括一第1絕緣層2 3 0、一多晶矽層 240、一金屬層250、及一用作硬質掩罩之第2絕緣層260 。再者，經選擇的諸閘構造2 5 5之各一部分係配設於溝道 2 0 0內，而該等閘構造2 5 5之多晶矽層2 4 0與金屬層2 6 0則 凹嵌於形成溝道200處。 閘構造2 5 5各側壁上形成有一隔片27卜一第1接觸插塞 290A係形成在第1接觸分接點270A並塡充形成於溝道200 上之複數個閘構造2 5 5間所.造成的空間。複數個各第2接 觸分接點270上形成有複數個各第2接觸插塞290B，並塡 充形成在溝道200外側之複數個閘構造2 5 5間所造成的相 對應空間。 雖未例示，有一位元（b i t，b i n a r y d i g i t )線係經由第 1接觸插塞290A連接於第1接觸分接點270A，並有複數個 儲存節點經由該等第2接觸插塞290B連接於該等第2接觸 分接點270B。亦即，第1接觸插塞290A及第2接觸插塞 2 9 0B分別爲一位元線接觸插塞及複數個儲存節點接觸插塞 ’且第1接觸分接點270A及複數個第2接觸分接點270B 分別爲一位元線接觸分接點及複數個儲存節點接觸分接點 1255556 如上述，依本發明第1實施例所製成之記憶體元件，胞 區（c e 1丨r e g 1 ο η )中，複數個電晶體的位元線接觸分接點 係形成在溝道內，而複數個儲存節點接觸分接點則係形成 在溝道的外側。至於多數的通道（channels )，則係形成 在各兩個的位元線接觸分接點與儲存節點接觸分接點之間 。因此，溝道的複數個側壁乃構成了複數個通道，結果， 即增長了胞區內諸電晶體的通道長度。較諸於先前的記憶 體元件，可增大各兩個的儲存節點接觸分接點與通道區間 之距離。因而，儲存節點接觸分接點之洩漏電流準位即可 減少，乃增加了資料保持時間。 第3A〜3F圖爲用於製造依本發明第1實施例記憶體元件 之方法的剖面說明圖，與第2圖所使用之符號相同者爲代 表相同元件。 如第3A圖所不，在一砂基之基體210上形成一場氧化物 層 220。 如第3B圖所示，在基體2 1 0之一預定部分上作選擇性的 餽刻以形成一溝道200。雖然，溝道200之深度D係依設計 規則而有變化，但溝道200之深度最好爲約20nm〜150nm 範圍。 如第3 C圖所示，以矽氧化物製成之一第1絕緣層2 3 0係 形成於完成的基體構造上，之後，在其上方依序的形成一 多晶矽層240及一金屬層2 5 0。此時，多晶矽層240與溝道 2 00同樣的爲一種凹陷的外形。 1255556 如第3 D圖所示，使用選自金屬及金屬矽化物（m s i 1 1 c 1 d e )材料之金屬層2 5 0係形成在多晶矽層2 4 0 此時，金屬層2 5 0具有一凹陷部，多晶矽層2 4 0之凹 則對應該金屬層之凹陷部。最後，在金屬層2 5 0上形 以作爲硬質掩罩之一第2絕緣層2 6 0。通常，第2絕 260係由矽氮化物製成。 如第3 E圖所示，經由一閘掩罩處理及一餓刻處理， 1絕緣層2 3 0、多晶矽層240、金屬層.2 50、及第2絕 2 60等作選擇性蝕刻，因而獲得複數個閘構造2 5 5。實 刻加工期間，爲了回復基體構造之損傷並改善第1絕 230的特性，可實行一種再氧化（re-oxidation)處理 後，利用閘構造2 5 5作爲掩罩遂行離子植入處理，以 於溝道200下方之基體210內形成一第1接觸分接點 ，並在位於溝道200外側之基體2 1 0內形成複數個第 觸分接點270B。 如第3F圖所示，該等閘構造2 5 5之各側壁上形成有 片271。此時，隔片271係使用氮化物或氧化物形成。 ，乃在閘構造2 5 5上方形成用於接觸插塞中的導電層 後接著連續施作CMP處理，直到導電層顯露爲止。CMP 後，在第1接觸分接點2 7 0 A上形成以一第1接觸插塞 ，同時，在該等第2接觸分接點2 7 0B上形成以複數個 接觸插塞290B。圖上繪示之第1接觸分接點270A及第 觸插塞290A均爲單一個’但實質上兩者之數量均爲複 e t a 1 上。 陷部 成用 緣層 對第 緣層 施蝕 緣層 。之 在位 270A 2接 一隔 嗣後 ，其 處理 290A 第2 1接 數個 -10- 1255556 雖未例示，惟第1接觸分接點2 7 Ο A係經第1接觸插塞2 9 0 A 與一位元線相連接，而該等第2接觸分接點2 7 OB則係經第 2接觸插塞29 0B與該等儲存節點相連接，但是，第1接觸 分接點2 7 0 A及第2接觸分接點2 7 0 B可不須利用第1接觸 插塞290A及第2接觸插塞290B而分別與該位元線及儲存 節點相連接。 依本發明之第1實施例，連接有位元線之第1接觸分接 點270A係形成在溝道200中之基板內，故溝道200之諸側 壁乃構成了胞區中諸電晶體的通道（channel)區。 φ 第4圖爲依本發明第2實施例之記憶體元件構造剖面圖 〇 第4圖之元件代表符號如與第2圖相同者，爲相同元件 ，爲免詞費，乃省略其說明。第2實施例所製成之電子元 件與第1實施例所製成之電子元件兩者不同之處在於：一 溝道3 00之複數個側壁Β的形成方式係對基體3 1 0之凹陷 部表面成垂直，且複數個閘構造3 5 5，一第1接觸分接點 3 70Α及一第2接觸分接點3 7 0Β等的配設爲’配設有溝道 3 00之複數個側壁Β的基體3 1 0複數個部分係設在各別通道 區域的中心。 第5圖爲依本發明第3實施例記億體元件之構造剖面圖 〇 第5圖之元件代表符號與第2圖相同者爲相同元件’爲-免詞費，省略其說明。第5圖所示之第3實施例與第2圖 所示之實施例兩者不同之處在於：溝道400之諸側壁C係 — -11- 1255556 作成正向的傾斜，亦即朝向溝道4 Ο 0的底部成爲窄化往下 / 之形式。 第6圖爲依本發明記憶體元件第4實施例之構造剖面圖 〇 如圖所不’基體610中形成有一'場氧化層620，而溝道 600則係形成在基體610的一預定區域中。溝道600下方之 基體610中形成有一第1接觸分接點6 70Α，同時，複數個 第2接觸分接點6 7 0Β則係形成在溝道6 1 0外側的基體6 1 0 內。注意者，雖於第6圖所示之第1接觸分接點6 70Α爲單 φ 一只，但實質上其爲形成多數的第1接觸分接點6 70Α者。 基體6 1 0的複數個部分上形成有複數個閘構造，而基體 之各該部分係配設在第1接觸分接點6 7 0 Α及第2接觸分接 點67 0B之間者。此處，各閘構造6 5 5係包含一第1絕緣層 630、一平面化的多晶矽層640A、一金屬層650、及用以作 爲硬質掩罩之第2絕緣層6 6 0。又者，經選擇之閘構造6 5 5 的各一部分係置設於溝道6 0 0內。一隔片6 7 1係形成於閘 構造6 5 5之各側壁上。第1接觸插塞6 9 0A係形成於第1接 φ 觸分接點6 7 0 Α上並塡充閘構造6 5 5間所造成的空間，閘構 造6 5 5則爲設在溝道6 0 0內側之該等部分者。複數個第2 接觸插塞690係形成在第2接觸分接點670B上並塡充形成 在溝道6 0 0外側之諸閘構造6 5 5所形成的對應空間。 雖未例示，第1接觸分接點6 70A係經第1接觸插塞690A 、 連接有一位元線，且諸儲存節點係經諸第2接觸插塞6 9 0 B — 連接諸第2接觸分接點者。亦即，第1接觸插塞69〇a及第 _ -12- 1255556 2接觸插塞690B分別爲位元線接觸插塞及儲存節點接觸插 塞，且第1接觸分接點6 7 0A及第2接觸分接點6 70B分別 爲位元線接觸分接點及儲存節點接觸分接點。 如上述，依本發明第4實施例作成之記憶體元件，胞區 中諸電晶體之位元線接觸分接點係形成在溝道內，同時儲 存節點接觸分接點係形成在溝道的外側。而在各兩個的位 元線接觸分接點及儲存節點接觸分接點間則形成通道（ c h a η n e 1 )。因此，溝道之複數個側壁乃成爲複數個通道的 一部分，結果，胞區中諸電晶體的通道長度即伸長，與先 前記憶體元件比較下，增大了各兩個的儲存節點接觸分接 點及通道區域間之距離。因而，減低了儲存節點接觸分接 點的洩漏電流準位，故可增加資料保持時間。 第7 A〜7G圖爲用以製造本發明第4實施例記憶體元件的 方法，使用與第6圖相同之元件符號代表相同元件。 如第7 A圖所示，在一矽基的基體6 1 0上形成一場氧化物 層 6 2 0。 如第7B圖所示，在基體6 1 0之一預定的部分上作選擇性 之蝕刻以形成溝道6 00。溝道60 0之深度雖依設計規則而有 各種變化，但溝道600之深度D的尺寸最好在20nm〜150nm 範圍內。 如第7C圖所示，以矽氧化物製成之一第1絕緣層6 3 0係 形成在完成的基體構造上方，並於其上方再形成一多晶矽 層6 40。多晶矽層640之厚度最好是等於或小於1 0,000A。 此時，多晶矽層640具有一相同於溝道600外形之凹陷外 -13- 1255556 形。亦即，多晶矽層6 4 0之該凹陷部係可供作爲 以供之後的金屬層在此處亦形成爲凹陷外形。 但是，因爲所使用金屬的各項特性使然，將產 個空隙（V 0 i d S )，故在嗣後的蝕刻過程中，所產 將滲入該等空隙中，結果，該等聚酯的滲透或將 鈾刻加工的效率。爲解決此一問題，本發明之第 將揭示一種不同的方法，其詳細內容將配合附圖記 如第7D圖所示，把金屬層形成於多晶矽層640 先遂行化學機械抛光（CMP)處理以去除溝道6 00 平面化的多晶矽層640A。此際，係以高分子聚酯 光墊用以作上述的CMP處理，且拋光粒子的平均 約在10nm〜lOOOnm範圍內。又者，抛光墊之表面 海綿構造，直徑爲小於100 μπι，且漿體（Slurry) 子的濃度範圍最好爲約0 . 5〜5重量百分比。 如第7E圖所示，以金屬或金屬矽化物爲基之上 6 5 0係形成在平面化的多晶矽層6 4 0 A上。特別者 所使用的材料最好選自鎢或鎢混合物形成之。其 屬層6 5 0上形成第2絕緣層6 6 0用以作爲硬質掩 絕緣層6 6 0 —般以砂氮化物製成。 如第7F圖所示，介由閘掩罩處理及蝕刻處理對 層630、平面化多晶矽層640A、金屬層650及第 6 60作選擇性的蝕刻，乃獲得複數個閘構造6 5 5。 工期間，可實行一種再氧化處理以避免基體回復 可改善第1絕緣層6 60之特性。 一種引導 生有複數 生的聚酯 遏制實行 1實施例 ΐ明之。 上之前， ，則獲得 作成的抛 尺寸最好 係形成爲 之抛光粒 述金屬層 ，金屬層 後，在金 罩。第2 第1絕緣 2絕緣層 在蝕刻加 之損傷並 -14- 1255556 之後，使用閘構造6 5 5作掩罩遂行離子一植入處理以在 溝道600下方的基體610中形成第1接觸分接點670A並在 溝道6 0 0外側的基體內形成複數個第2接觸分接點6 7 0 B。 如第7G圖所示’於諸閘構造6 5 5之各側壁上形成一隔片 6 7 1，此時，隔片6 7 1係使用氮化物或氧化物製成。其後， 在諸閘構造6 5 5上全面形成用作接觸插塞的導電層且之後 連續實施GMP處理直到導電層顯露爲止。CMP處理後，在第 1接觸分接點6 70A上形成一第1接觸插塞6 90A，同時在諸 第2接觸分接點670B上形成複數個第2接觸插塞690B。圖 上所繪示者雖僅爲單一只第1接觸分接點6 70A及第1接觸 插塞690A，但實質上該兩者均爲複數的數量。 雖未例示，但第1接觸分接點670A係經由第1接觸插塞 690A而連接有一位元線，且第2接觸分接點6 70B係由第2 接觸插塞69 0B連接儲存節點。但是，第1接觸分接點670 A 及第2接觸分接點670B可分別不須使用第1接觸插塞6 90A 及第2接觸插塞690B而和位元線及儲存節點相連接。 依本發明之第4實施例，連接位元線之第1接觸分接點 670A係形成在溝道600下方的基體內，故溝道600之諸側 壁乃建構了胞區內諸電晶體的通道。 第8圖爲依本發明記憶體元件第5實施例之構造剖面圖 〇 此處，第8圖之第5實施例與第6圖之第4實施例有諸 多之相同構成部分，故以相同符號表示相同元件，並不再 作說明。但是，第5實施例之記憶體元件與第4實施例之 -15- 1255556 記億體元件不同之處爲，溝道7 Ο 0之諸側壁B係垂直於基 體7 1 0之凹陷部及複數的閘構造7 5 5，而第1接觸分接點 7 70A及第2接觸分接點7 70B之配設方式則係，配設有諸側 壁B之基體7 1 0的該等部分係置設在通道區的中心。 第9圖爲依本發明記憶體元件第6實施例之構造剖面圖 〇 第6實施例之記憶體元件與第6圖所述者有諸多相同構 成，而其間不同的是溝道8 0 0之諸側壁C係作成傾斜，亦 即，其係朝溝道800底部往下窄化。 依本發明第1〜第6實施例，連接位元線之基體的一預定 部分係作成凹陷（i nd e n t e d )，因而基體之該凹陷部的諸 側壁乃構成了諸通道（c h a η n e 1 )的一部分。結果，即增長 了通道的長度’進而減少了在複數個儲存節點接觸分接點 上的洩漏電流。因此，即可增加記憶體元件的保持時間。 特別者，第2〜第3及第5〜第6實施例在作閘圖型處理（ gate patterning process)期間，可達成改善不對準（ misalignment)的功效 ° 本申請案之主題內容係對應於2004年7月27日及2004 年7月29日在韓國專利局所申請之第KR 2004-0058871及 2004 - 00 5 96 70號等兩項申請案，該兩案之全篇內容可供本 申請案之參照。 此外’本發明業已舉示若干實施例詳述如上，惟此道行 家自可作各種不同的變化或修改，但應均爲本發明之創新 精神及技術思想，仍應均應屬本發明之專利保護範疇。 -16- 1255556 【圖式簡單說明】 第1圖爲先前記憶體元件之構造剖面圖。 第2圖爲依本發明第1實施例製成之記憶體元件構造剖 面圖。 第3 A〜3 F圖爲用於製造依本發明第1實施例之記憶體元 件的方法剖面圖。 第4圖爲依本發明第2實施例之記憶體元件構造剖面圖 〇 第5圖爲依本發明第3實施例之記憶體元件構造剖面圖 〇 第6圖爲依本發明第4實施例之記憶體元件構造剖面圖 〇 第7 A〜7G圖爲用於製造依本發明第4實施例之記憶體元 件的方法剖面圖。 第8圖爲依本發明第5實施例之記憶體元件構造剖面圖 〇 第9圖爲依本發明第6實施例之記憶體兀件構造剖面圖 主要部分之代表符號說明 基體 場氧化物層 第1絕緣層 多晶矽層 金屬層 1 10 ,210...810 1 20 , 220 ... 82 0 1 3 0 ,2 3 0...8 3 0 1 40 , 240 ... 840 1 5 0,2 5 0...8 5 0 1255556 1 5 5 ,2 5 5...8 5 5 160,260...860 170A，2 7 0A…8 7 0A 17〇B，2 7 0B…8 7 0B 1 7 1 , 27 1 ... 8 7 1 1 90A , 29 0A... 8 9 0A 1 9〇B，29 0B…8 9 0B 閘構造 第2絕緣層 第1接觸分接點 第2接觸分接點 隔片 第1接觸插塞 第2接觸插塞

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Claims (1)

1255556 十、申請專利範圍： 第9 3 1 40 5 3 2號「記憶體元件及其製造方法 体」專利案 (2〇〇5年12月修 1 . 一種記憶體元件，包括： t 設有溝道之一基體； 形成於該溝道下方之一位元線接觸分接點. 觸分接點；及 設於該位元線接 的基體上。 其中該溝道具有

形成於該溝道外側之複數個儲存節點接 複數個閘構造，各該閘構造係形成在配 觸分接點及一個儲存節點接觸分接點間 2 ·如申請專利範圍第1項之記憶體元件， 多數側壁且每一側壁爲一通道之一部分 3 ·如申請專利範圍第1項之記憶體元件，其中該_ _ 等側壁爲傾斜狀，係朝向溝道底部往下窄化。 4 ·如申請專利範圍第1項之記憶體元件，其中該彳霉_ 等側壁係垂直於基體之凹陷部的表面。 5 .如申請專利範圍第1項之記憶體元件，其中該等% 、該位元線接觸分接點及該等儲存節點接觸分接Ιώ & @ 置方式爲：設有溝道之個別側壁的基板的部份，係設# 各通道區之中心上。 6 .如申請專利範圍第1項之記憶體元件，其中各該閘構造 係包括一第1絕緣層、一多晶矽層、一金屬層及一用作 硬式遮罩（h a r d m a s k )之第2絕緣層。 7 .如申請專利範圍第1項之記億體元件’其中各該鬧構造 係包括一第丨絕緣層、一平面化之多晶矽層、一金屬層 1255556 及一用作硬式遮罩之第2絕緣層。 8 .如申請專利範圍第6項之記憶體元件，其中該第丨絕緣 層及該第2絕緣層係分別以砂氧化物及砂氮化物製成。 9 .如申請專利範圍第7項之記憶體元件，其中該第1絕緣 層及該第2絕緣層係分別以砂氧化物及砂氮化物製成。 1 0 . —種記憶體元件，包括： 具有溝道之一基體； 形成在該溝道下方之一第1接觸分接點； 形成在該溝道外側之複數個第2接觸分接點； 複數個閘構造，各該閘構造係形成在配設於該第丨接 觸分接點及該一個第2接觸分接點間之基體上； 形成在該第1接觸分接點上之一第1接觸插塞，係塡 充複數閘構造間所造成之空間；及 形成在複數個第2接觸分接點上之複數個第2接觸插 塞，係塡充複數閘構造間所造成的空間。 1 1 .如申請專利範圍第1 0項之記億體元件，其中尙包括； 一位元線，係經該第1接觸插塞連接該第1接觸分接 點；及 複數個儲存節點，係分別經該等弟2接觸插塞連接複 數個第2分接點 1 2 .如申請專利範圍第1 〇項之記憶體元件，其中該溝道具胃 複數之側壁，各側壁爲通道之一部分。 1 3 ·如申請專利範圍第1 〇項之記億體元件，其中該溝道之§亥 等側壁係作成傾斜，其係朝向溝道底部成向下窄化者。 -2- 1255556 1 4 .如申請專利範圍第1 〇項之記憶體元件，其中該溝道之該 等側壁係垂直基體凹陷部之表面。 1 5 ·如申請專利範圍第1 〇項之記憶體元件，其中該等閘構造 、該等第1接觸分接點及該等第2接觸分接點之配設方 式爲··基體在設置溝道之諸個別側壁的該等部分係配設 於各通道區域的中心處。 1 6 .如申請專利範圍第1 〇項之記憶體元件，其中各該閘構造 包括一第1絕緣層、一多晶矽層、一金屬層及一用作式 遮掩罩之第2絕緣層。 __ 1 7 .如申請專利範圍第1 〇項之記憶體元件，其中各該閘構造 包括一第1絕緣層、一平面化多晶矽層、一金屬層及一 用作硬式遮罩之第2絕緣層。 1 8 .如申請專利範圍第1 6項之記憶體元件，其中該第1絕緣 層及該第2絕緣層係分別使用矽氧化物及矽氮化物所形 成。 1 9 ·如申請專利範圍第1 7項之記憶體元件，其中該第1絕緣 層及該第2絕緣層係分別使用矽氧化物及矽氮化物所形 φ 成。 20 .如申請專利範圍第1 〇項之記憶體元件，其中尙包括複數 的隔片，係形成在閘構造之各側壁上。 21 · 一種製造記憶體元件的方法，所包括之步驟爲： 蝕刻一基體的一部分以獲得一溝道； - 形成複數個閘構造，其方式爲閘構造之各一部分爲設 · 在該溝道內； - 1255556 利用β閘構造作爲掩罩而遂行離子一植入處理以形成 溝道下方之第丨接觸分接點並形成溝道外側之複數個第 2接觸分接點，·及 在該第1接觸分接點上形成一第1接觸插塞及在各接 觸分接點上形成第2接觸插塞。 2 2 .如申請專利範圍第2 1項之製造方法，其中形成複數個閘 構造之步驟爲： 依序的在基體上形成一第1絕緣層、一多晶矽層、一 金屬層、及一第2絕緣層；及 實行掩罩加工及蝕刻加工而施作第1絕緣層、多晶砂 層、金屬層、及第2絕緣層之圖型。 23 .如申請專利範圍第2 1項之製造方法，其中形成複數個閘 構造之步驟爲； 在基體上形成一第1絕緣層； 在第1絕緣層上形成一多晶砂層； 遂行一平面化處理以獲得一'平面化多晶砂層； 在平面化多晶矽層上形成一金屬層； 在金屬層上形成一第2絕緣層；及 經由使用閘掩罩處理及蝕刻處理作成第1絕緣層、平 面化多晶矽層、金屬層及第2絕緣層之圖型。 24 .如申請專利範圍第2 1項之製造方法，其中形成第1接觸 插塞及第2接觸插塞之步驟包括： 在閘構造之上方形成用於接觸插塞中之一導電層·，及 對導電層施作化學機械抛光（CMP )處理直到第2絕緣 -4- 1255556 層顯露爲止，乃獲得第1接觸插塞及複數個第2接觸插 塞。 2 5 .如申請專利範圍第2 1項之製造方法，其中尙包括：在遂 行離子一植入處理前對該等閘構造先作再氧化處理的步 驟。 2 6 .如申請專利範圍第2 1項之製造方法，其中該第1接觸分 接點及該等第2接觸分接點係分別形成爲一位元線接觸 分接點及複數的儲存節點接觸分接點。 2 7 .如申請專利範圍第2 1項之製造方法，其中在形成第丨接 觸插塞及複數的第2接觸插塞步驟之後，尙包括下述步 驟： 形成一位元線，經由該第1接觸插塞連接於該第1接 觸分接點；及 形成複數的儲存節點，分別經由該等第2接觸插塞連 接於該第2接觸分接點。