JPH1126702A - 自己増幅形ダイナミック・メモリセルを有するｄｒａｍセル装置及びその製造方法 - Google Patents
自己増幅形ダイナミック・メモリセルを有するｄｒａｍセル装置及びその製造方法Info
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- JPH1126702A JPH1126702A JP10195139A JP19513998A JPH1126702A JP H1126702 A JPH1126702 A JP H1126702A JP 10195139 A JP10195139 A JP 10195139A JP 19513998 A JP19513998 A JP 19513998A JP H1126702 A JPH1126702 A JP H1126702A
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Abstract
(57)【要約】
【課題】 高実装密度及び改善された電気的特性を有す
る自己増幅型ダイナミックメモリセル装置並びにその製
造方法を提供する。 【解決手段】 自己増幅型ダイナミックメモリセル装置
の各メモリセルは選択トランジスタ、メモリトランジス
タ及びダイオードパターンを有している。選択トランジ
スタ及びメモリトランジスタをそれぞれ縦型ＭＯＳトラ
ンジスタとして形成し、互いに上下に配置する。それら
を共通のソース／ドレイン領域７′を介して互いに接続
する。メモリトランジスタのソース／ドレイン領域２を
供給電圧線と、選択トランジスタのソース／ドレイン領
域５′をビット線と、また選択トランジスタのゲート電
極１９をワード線と接続する。共通のソース／ドレイン
領域7 ′とメモリトランジスタのゲート電極１１との間
にダイオードパターン１１、１２、１４を接続する。
る自己増幅型ダイナミックメモリセル装置並びにその製
造方法を提供する。 【解決手段】 自己増幅型ダイナミックメモリセル装置
の各メモリセルは選択トランジスタ、メモリトランジス
タ及びダイオードパターンを有している。選択トランジ
スタ及びメモリトランジスタをそれぞれ縦型ＭＯＳトラ
ンジスタとして形成し、互いに上下に配置する。それら
を共通のソース／ドレイン領域７′を介して互いに接続
する。メモリトランジスタのソース／ドレイン領域２を
供給電圧線と、選択トランジスタのソース／ドレイン領
域５′をビット線と、また選択トランジスタのゲート電
極１９をワード線と接続する。共通のソース／ドレイン
領域7 ′とメモリトランジスタのゲート電極１１との間
にダイオードパターン１１、１２、１４を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は自己増幅形ダイナミ
ック・メモリセルを有するＤＲＡＭセル装置及びその製
造方法に関する。
ック・メモリセルを有するＤＲＡＭセル装置及びその製
造方法に関する。
【０００２】
【従来の技術】１つのメモリ世代から次のメモリ世代へ
とチップ当たりのメモリ密度が増すにつれてダイナミッ
ク半導体メモリセルの面積は絶えず縮小されてきてい
る。そのため４Ｍビットメモリ世代以降は三次元構造が
必要となっている。６４Ｍビットメモリ世代以降はメモ
リ容量は殆ど低減不可能な値に達し、ほぼ一定の容量を
縮小されたセル面に形成しなければならない。これは著
しい技術上の出費の原因となる。
とチップ当たりのメモリ密度が増すにつれてダイナミッ
ク半導体メモリセルの面積は絶えず縮小されてきてい
る。そのため４Ｍビットメモリ世代以降は三次元構造が
必要となっている。６４Ｍビットメモリ世代以降はメモ
リ容量は殆ど低減不可能な値に達し、ほぼ一定の容量を
縮小されたセル面に形成しなければならない。これは著
しい技術上の出費の原因となる。
【０００３】それに対して信号電荷がメモリコンデンサ
によってではなく、供給電圧源により供給されるメモリ
セルでは、信号電荷の大きさはメモリ容量の大きさによ
って決定されない。このメモリセルの場合メモリコンデ
ンサ内に比較的小さな電荷を貯えることで十分であり、
この電荷によりメモリセルの読出しの際にスイッチング
素子を駆動させ、供給電圧源とビット線との間に導電接
続を形成する。この種のメモリセルは自己増幅形メモリ
セル又はゲインメモリセルと云われる。
によってではなく、供給電圧源により供給されるメモリ
セルでは、信号電荷の大きさはメモリ容量の大きさによ
って決定されない。このメモリセルの場合メモリコンデ
ンサ内に比較的小さな電荷を貯えることで十分であり、
この電荷によりメモリセルの読出しの際にスイッチング
素子を駆動させ、供給電圧源とビット線との間に導電接
続を形成する。この種のメモリセルは自己増幅形メモリ
セル又はゲインメモリセルと云われる。
【０００４】この種の自己増幅形メモリセルは例えばテ
ラウチ（Ｍ．Ｔｅｒａｕｃｈｉ）、ニタヤマ（Ａ．Ｎｉ
ｔａｙａｍａ）、ホリグチ（Ｆ．Ｈｏｒｉｇｕｃｈｉ）
及びマスオカ（Ｆ．Ｍａｓｕｏｋａ）による「極超密度
ＤＲＡＭ用ＳＧＴゲインセル（Ａ ｓｕｒｒｏｕｎｄｉ
ｎｇ ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）ｇａ
ｉｎ ｃｅｌｌ ｆｏｒ ｕｌｔｒａ ｈｉｇｈ ｄｅ
ｎｓｉｔｙ ＤＲＡＭｓ）」ＶＬＳＩ−Ｓｙｍｐ．Ｄｉ
ｇ．Ｔｅｃｈｎ．Ｐａｐ．第２１頁、１９９３年に提案
されている。このメモリセルはシリコン柱体を囲むＭＯ
Ｓトランジスタ及びその下に配設されている接合型電界
効果トランジスタを含んでいる。ＭＯＳトランジスタは
書込みトランジスタとして働き、一方接合型電界効果ト
ランジスタは読出しトランジスタとして働く。このメモ
リセルの場合情報の読出し及び書込みに２つの分離され
たワード線を必要とし、従って各メモリセルに２つのワ
ード線が備えられている。
ラウチ（Ｍ．Ｔｅｒａｕｃｈｉ）、ニタヤマ（Ａ．Ｎｉ
ｔａｙａｍａ）、ホリグチ（Ｆ．Ｈｏｒｉｇｕｃｈｉ）
及びマスオカ（Ｆ．Ｍａｓｕｏｋａ）による「極超密度
ＤＲＡＭ用ＳＧＴゲインセル（Ａ ｓｕｒｒｏｕｎｄｉ
ｎｇ ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）ｇａ
ｉｎ ｃｅｌｌ ｆｏｒ ｕｌｔｒａ ｈｉｇｈ ｄｅ
ｎｓｉｔｙ ＤＲＡＭｓ）」ＶＬＳＩ−Ｓｙｍｐ．Ｄｉ
ｇ．Ｔｅｃｈｎ．Ｐａｐ．第２１頁、１９９３年に提案
されている。このメモリセルはシリコン柱体を囲むＭＯ
Ｓトランジスタ及びその下に配設されている接合型電界
効果トランジスタを含んでいる。ＭＯＳトランジスタは
書込みトランジスタとして働き、一方接合型電界効果ト
ランジスタは読出しトランジスタとして働く。このメモ
リセルの場合情報の読出し及び書込みに２つの分離され
たワード線を必要とし、従って各メモリセルに２つのワ
ード線が備えられている。
【０００５】シュクリ（Ｓ．Ｓｈｕｋｕｒｉ）、クレ
（Ｔ．Ｋｕｒｅ）、コバヤシ（Ｔ．Ｋｏｂａｙａｓｈ
ｉ）、ゴトー（Ｙ．Ｇｏｔｏｈ）及びニシダ（Ｔ．Ｎｉ
ｓｈｉｄａ）による「サブ１Ｖ供給ＤＲＡＭのセミスタ
ティック相補形ゲインセル・テクノロジー（Ａ ｓｅｍ
ｉｓｔａｔｉｃ ｃｏｍｐｌｅｍｅｎｔａｒｙ ｇａｉ
ｎｃｅｌｌ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−
１ Ｖ ｓｕｐｐｌｙ ＤＲＡＭ′ｓ）」ＩＥＥＥ Ｔ
ｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．第４１巻、第９
２６頁、１９９４年にはプレーナ型ＭＯＳトランジスタ
及びそれに相補形のトレンチ内に配設された薄膜トラン
ジスタからなる自己増幅形メモリセルが提案されてい
る。プレーナ型ＭＯＳトランジスタは情報の書込みに、
薄膜トランジスタは情報の読出しに使用される。この薄
膜トランジスタは情報の書込みの際に電荷を打込まれる
浮遊ゲートを含んでいる。２つのＭＯＳトランジスタの
ゲート電極は１つのワード線と接続されている。これら
のゲート電極は異なる極性で駆動され、従ってワード線
の電圧の形成及び接続には回路接続技術上の出費と結び
つくものである。
（Ｔ．Ｋｕｒｅ）、コバヤシ（Ｔ．Ｋｏｂａｙａｓｈ
ｉ）、ゴトー（Ｙ．Ｇｏｔｏｈ）及びニシダ（Ｔ．Ｎｉ
ｓｈｉｄａ）による「サブ１Ｖ供給ＤＲＡＭのセミスタ
ティック相補形ゲインセル・テクノロジー（Ａ ｓｅｍ
ｉｓｔａｔｉｃ ｃｏｍｐｌｅｍｅｎｔａｒｙ ｇａｉ
ｎｃｅｌｌ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−
１ Ｖ ｓｕｐｐｌｙ ＤＲＡＭ′ｓ）」ＩＥＥＥ Ｔ
ｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．第４１巻、第９
２６頁、１９９４年にはプレーナ型ＭＯＳトランジスタ
及びそれに相補形のトレンチ内に配設された薄膜トラン
ジスタからなる自己増幅形メモリセルが提案されてい
る。プレーナ型ＭＯＳトランジスタは情報の書込みに、
薄膜トランジスタは情報の読出しに使用される。この薄
膜トランジスタは情報の書込みの際に電荷を打込まれる
浮遊ゲートを含んでいる。２つのＭＯＳトランジスタの
ゲート電極は１つのワード線と接続されている。これら
のゲート電極は異なる極性で駆動され、従ってワード線
の電圧の形成及び接続には回路接続技術上の出費と結び
つくものである。
【０００６】国際特許出願公開第９２／０１２８７号明
細書から１つの読出しトランジスタと１つのメモリトラ
ンジスタを有する自己増幅形ダイナミックＭＯＳトラン
ジスタメモリセルが公知である。このメモリセルでは電
荷はメモリトランジスタのゲート／ソース容量に貯えら
れる。２つのトランジスタは直列に接続されており、共
通のドレイン／ソース領域を有する。この共通のドレイ
ン／ソースはダイオード構造を介してメモリトランジス
タのゲート電極と接続されている。読出しの際にメモリ
トランジスタは記憶された情報に応じて駆動され、それ
により供給電圧からビット線への電流路は閉鎖される。
この種のセルでは選択トランジスタ及びメモリトランジ
スタは直列に接続され、従って信号の読出しに特別な線
を必要としない。その際読出しトランジスタ及びメモリ
トランジスタはプレーナ型ＭＯＳトランジスタとしても
またそれぞれトレンチの側面に沿って配設されている縦
型ＭＯＳトランジスタとしても形成することができる。
細書から１つの読出しトランジスタと１つのメモリトラ
ンジスタを有する自己増幅形ダイナミックＭＯＳトラン
ジスタメモリセルが公知である。このメモリセルでは電
荷はメモリトランジスタのゲート／ソース容量に貯えら
れる。２つのトランジスタは直列に接続されており、共
通のドレイン／ソース領域を有する。この共通のドレイ
ン／ソースはダイオード構造を介してメモリトランジス
タのゲート電極と接続されている。読出しの際にメモリ
トランジスタは記憶された情報に応じて駆動され、それ
により供給電圧からビット線への電流路は閉鎖される。
この種のセルでは選択トランジスタ及びメモリトランジ
スタは直列に接続され、従って信号の読出しに特別な線
を必要としない。その際読出しトランジスタ及びメモリ
トランジスタはプレーナ型ＭＯＳトランジスタとしても
またそれぞれトレンチの側面に沿って配設されている縦
型ＭＯＳトランジスタとしても形成することができる。
【０００７】
【発明が解決しようとする課題】本発明の課題は、高い
実装密度及び改善された電気的特性で形成可能の自己増
幅形ダイナミック・メモリセルを有するＤＲＡＭセル装
置並びにその製造方法を提供することにある。
実装密度及び改善された電気的特性で形成可能の自己増
幅形ダイナミック・メモリセルを有するＤＲＡＭセル装
置並びにその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この課題は本発明の請求
項１に記載のＤＲＡＭセル装置及び請求項６に記載のそ
の製造方法により解決される。本発明の他の実施態様は
従属請求項に記載されている。本発明によるＤＲＡＭセ
ル装置では実装密度は、自己増幅形メモリセルの選択ト
ランジスタとメモリトランジスタをそれぞれ基板の主面
に垂直なＭＯＳトランジスタとして形成することにより
高められる。その際選択トランジスタとメモリトランジ
スタは上下に配設され、共通のソース／ドレイン領域を
介して互いに接続される。従って公知の装置に比べて２
倍の実装密度を得ることができる。
項１に記載のＤＲＡＭセル装置及び請求項６に記載のそ
の製造方法により解決される。本発明の他の実施態様は
従属請求項に記載されている。本発明によるＤＲＡＭセ
ル装置では実装密度は、自己増幅形メモリセルの選択ト
ランジスタとメモリトランジスタをそれぞれ基板の主面
に垂直なＭＯＳトランジスタとして形成することにより
高められる。その際選択トランジスタとメモリトランジ
スタは上下に配設され、共通のソース／ドレイン領域を
介して互いに接続される。従って公知の装置に比べて２
倍の実装密度を得ることができる。
【０００９】縦型ＭＯＳトランジスタはトレンチの側面
にも、例えば柱体のような隆起した構造の側面にも配設
可能である。
にも、例えば柱体のような隆起した構造の側面にも配設
可能である。
【００１０】メモリトランジスタのソース／ドレイン領
域は供給電圧線と、選択トランジスタのソース／ドレイ
ン領域はビット線と、また選択トランジスタのゲート電
極はワード線と接続されている。メモリトランジスタの
共通のソース／ドレイン領域とゲート電極との間にはダ
イオード構造が挿入されている。
域は供給電圧線と、選択トランジスタのソース／ドレイ
ン領域はビット線と、また選択トランジスタのゲート電
極はワード線と接続されている。メモリトランジスタの
共通のソース／ドレイン領域とゲート電極との間にはダ
イオード構造が挿入されている。
【００１１】基板がその主面に垂直に配置されている柱
体を有すると有利である。メモリセルの選択トランジス
タ及びメモリトランジスタはそれぞれ柱体の１つの側面
に配設されており、その際選択トランジスタとメモリト
ランジスタのゲート電極並びにダイオード構造は柱体を
環状に囲んでいる。ゲート電極が柱体をそれぞれ環状に
囲んでいるので、柱体の環状の表面上にチャネルが延び
ている。柱体と同じ構造微細度で形成されるプレーナ型
ＭＯＳトランジスタに比べて、この実施形態の選択トラ
ンジスタ及びメモリトランジスタは４倍のチャネル幅を
有している。それによりこの実施形態では選択トランジ
スタ及びメモリトランジスタに一層高い実装密度ばかり
でなく一層高い電流負荷能力が達成される。選択トラン
ジスタ及びメモリトランジスタのこの高められた電流負
荷能力によりメモリセルの読出しの際に、メモリトラン
ジスタのソース／ドレイン領域を供給電圧線と接続する
ことから得られる比較的高い信号をビット線から取り出
すことができる。
体を有すると有利である。メモリセルの選択トランジス
タ及びメモリトランジスタはそれぞれ柱体の１つの側面
に配設されており、その際選択トランジスタとメモリト
ランジスタのゲート電極並びにダイオード構造は柱体を
環状に囲んでいる。ゲート電極が柱体をそれぞれ環状に
囲んでいるので、柱体の環状の表面上にチャネルが延び
ている。柱体と同じ構造微細度で形成されるプレーナ型
ＭＯＳトランジスタに比べて、この実施形態の選択トラ
ンジスタ及びメモリトランジスタは４倍のチャネル幅を
有している。それによりこの実施形態では選択トランジ
スタ及びメモリトランジスタに一層高い実装密度ばかり
でなく一層高い電流負荷能力が達成される。選択トラン
ジスタ及びメモリトランジスタのこの高められた電流負
荷能力によりメモリセルの読出しの際に、メモリトラン
ジスタのソース／ドレイン領域を供給電圧線と接続する
ことから得られる比較的高い信号をビット線から取り出
すことができる。
【００１２】供給電圧線が少なくとも部分的に基板内の
柱体の下方に延びていると有利である。その際供給電圧
線は全てのメモリセルに共通の連続したプレートとして
も格子状のプレートとしても、或いは多数の平行に延び
る条片状の線としても形成可能である。
柱体の下方に延びていると有利である。その際供給電圧
線は全てのメモリセルに共通の連続したプレートとして
も格子状のプレートとしても、或いは多数の平行に延び
る条片状の線としても形成可能である。
【００１３】供給電圧線を連続したプレートとして形成
することは簡略化された製造を可能にする利点がある。
することは簡略化された製造を可能にする利点がある。
【００１４】供給電圧線を格子状のプレートとして形成
することは、柱体の材料が基板電位又は柱体に隣接する
ドープされたウェルの電位を印加できるという利点を有
する。このようにしてフローティング・ボディ効果を回
避することができる。
することは、柱体の材料が基板電位又は柱体に隣接する
ドープされたウェルの電位を印加できるという利点を有
する。このようにしてフローティング・ボディ効果を回
避することができる。
【００１５】平行に延びる分離された線の形の供給電圧
線を形成することはメモリセルをこの分離された供給電
圧線を介して評価できる利点を有する。
線を形成することはメモリセルをこの分離された供給電
圧線を介して評価できる利点を有する。
【００１６】ダイオード構造をＮＰダイオード及び／又
はショットキーダイオードとして形成することは本発明
の枠内にある。
はショットキーダイオードとして形成することは本発明
の枠内にある。
【００１７】このダイオード構造をダイレクトトンネル
効果を可能にするために約１〜２ｎｍの厚さの誘電フィ
ルムを有する薄膜デバイスのような薄層ダイオードとし
て形成するもう１つの方法がある。この誘電フィルムは
例えば多結晶シリコンから成る２つの異なってドープさ
れている半導体の層間に設けられる。
効果を可能にするために約１〜２ｎｍの厚さの誘電フィ
ルムを有する薄膜デバイスのような薄層ダイオードとし
て形成するもう１つの方法がある。この誘電フィルムは
例えば多結晶シリコンから成る２つの異なってドープさ
れている半導体の層間に設けられる。
【００１８】隣接する柱体のダイオード構造間に補助的
な導電構造を配置し、これと隣接するダイオード構造の
表面と共に付加容量を形成すると有利である。
な導電構造を配置し、これと隣接するダイオード構造の
表面と共に付加容量を形成すると有利である。
【００１９】メモリセル装置を自己整合された処理工程
により形成すると有利でる。柱体を形成するにはまず第
１と第２のトレンチをエッチングするが、その際第１の
トレンチも第２のトレンチも条片状をしており、互いに
ほぼ並列に延びており、第１のトレンチは第２のトレン
チと交差している。それにより柱体は各テクノロジーで
最小に形成可能の構造値Ｆのエッジ長さ及び最小に形成
可能の構造値Ｆの間隔で形成することがでる。このよう
にしてメモリセル当たりの所要面積は４Ｆ2 にすること
ができる。
により形成すると有利でる。柱体を形成するにはまず第
１と第２のトレンチをエッチングするが、その際第１の
トレンチも第２のトレンチも条片状をしており、互いに
ほぼ並列に延びており、第１のトレンチは第２のトレン
チと交差している。それにより柱体は各テクノロジーで
最小に形成可能の構造値Ｆのエッジ長さ及び最小に形成
可能の構造値Ｆの間隔で形成することがでる。このよう
にしてメモリセル当たりの所要面積は４Ｆ2 にすること
ができる。
【００２０】柱体を形成するためまず第１及び第２の部
分トレンチをエッチングするが、その形状は第１及び第
２のトレンチのに相当するように、その深さは第１及び
第２のトレンチよりも浅くすると有利である。引続きド
ープされた領域を第１及び第２の部分トレンチの底部に
形成する。更にエッチングにより第１及び第２の部分ト
レンチから第１及び第２のトレンチを形成する。その際
ドープ領域の構造化により第１及び第２の部分トレンチ
の底部にそれぞれ共通のソース／ドレイン領域が形成さ
れる。この共通のソース／ドレイン領域は各柱体の側面
に環状に配設されている。ドープ領域はドーパント源、
例えばドープされたガラスからの注入によっても、拡散
によっても形成することができる。
分トレンチをエッチングするが、その形状は第１及び第
２のトレンチのに相当するように、その深さは第１及び
第２のトレンチよりも浅くすると有利である。引続きド
ープされた領域を第１及び第２の部分トレンチの底部に
形成する。更にエッチングにより第１及び第２の部分ト
レンチから第１及び第２のトレンチを形成する。その際
ドープ領域の構造化により第１及び第２の部分トレンチ
の底部にそれぞれ共通のソース／ドレイン領域が形成さ
れる。この共通のソース／ドレイン領域は各柱体の側面
に環状に配設されている。ドープ領域はドーパント源、
例えばドープされたガラスからの注入によっても、拡散
によっても形成することができる。
【００２１】供給電圧線は連続したプレートの形に形成
する場合には柱体の形成前に形成することができる。格
子状のプレートの形に形成する場合はこの供給電圧線は
柱体の形成後に第１及び第２のトレンチの底部にドープ
領域として形成される。
する場合には柱体の形成前に形成することができる。格
子状のプレートの形に形成する場合はこの供給電圧線は
柱体の形成後に第１及び第２のトレンチの底部にドープ
領域として形成される。
【００２２】分離された供給電圧線の形成にまず第１の
トレンチをエッチングし、その底部に供給電圧線を注入
又は拡散により形成することは本発明の枠内にある。そ
の後この供給電圧線に対し横方向に第２のトレンチを開
ける。引続き第１のトレンチ及び第２のトレンチを絶縁
材で満たす。その際絶縁材は共通のソース／ドレイン領
域が配置されている高さにまでほぼ達する。ドーパント
源からの拡散、例えばドープされたガラスからの拡散に
より引続き柱体を環状に囲む共通のソース／ドレイン領
域を形成する。
トレンチをエッチングし、その底部に供給電圧線を注入
又は拡散により形成することは本発明の枠内にある。そ
の後この供給電圧線に対し横方向に第２のトレンチを開
ける。引続き第１のトレンチ及び第２のトレンチを絶縁
材で満たす。その際絶縁材は共通のソース／ドレイン領
域が配置されている高さにまでほぼ達する。ドーパント
源からの拡散、例えばドープされたガラスからの拡散に
より引続き柱体を環状に囲む共通のソース／ドレイン領
域を形成する。
【００２３】メモリトランジスタ及び選択トランジスタ
のゲート電極並びにダイオード構造をスペーサ技術を使
用して相応する層の析出及びこれらの層の異方性エッチ
バックにより形成すると有利である。このようにして構
造は各テクノロジーで最小に形成可能の構造値Ｆよりも
小さい寸法を有することができる。
のゲート電極並びにダイオード構造をスペーサ技術を使
用して相応する層の析出及びこれらの層の異方性エッチ
バックにより形成すると有利である。このようにして構
造は各テクノロジーで最小に形成可能の構造値Ｆよりも
小さい寸法を有することができる。
【００２４】基板が少なくとも主面の範囲に単結晶シリ
コンを有していることは本発明の枠内にある。基板とし
ては特に、支持ウェハ上に絶縁層及びその上に単結晶シ
リコン層を有する基板の一部である単結晶シリコンウェ
ハ又は単結晶シリコン層が適している。更に基板が主面
の範囲にＳｉＣを有していることは本発明の枠内にあ
る。
コンを有していることは本発明の枠内にある。基板とし
ては特に、支持ウェハ上に絶縁層及びその上に単結晶シ
リコン層を有する基板の一部である単結晶シリコンウェ
ハ又は単結晶シリコン層が適している。更に基板が主面
の範囲にＳｉＣを有していることは本発明の枠内にあ
る。
【００２５】ダイオード構造を種々にドープされたシリ
コン層及び／又は金属ケイ化物を使用して形成すると有
利である。
コン層及び／又は金属ケイ化物を使用して形成すると有
利である。
【００２６】
【実施例】本発明を図示の実施例に基づき以下に詳述す
る。なお図面は実寸どおりではない。
る。なお図面は実寸どおりではない。
【００２７】約１０16ｃｍ-3の基本ドーピングを有する
ｐドープされた単結晶シリコンから成る基板１内に約１
０14ｃｍ-2の線量及び約２ｋｅＶのエネルギーでの砒素
の注入により埋め込まれたｎ+ ドープ層２を約１μm の
深さに約０．２μm の厚さで形成する（図１参照）。或
いは基板１としてその表面上にｐドープされたエピタキ
シャル層を形成されるｎ+ ドープされたシリコン基板を
使用することもできる。
ｐドープされた単結晶シリコンから成る基板１内に約１
０14ｃｍ-2の線量及び約２ｋｅＶのエネルギーでの砒素
の注入により埋め込まれたｎ+ ドープ層２を約１μm の
深さに約０．２μm の厚さで形成する（図１参照）。或
いは基板１としてその表面上にｐドープされたエピタキ
シャル層を形成されるｎ+ ドープされたシリコン基板を
使用することもできる。
【００２８】主面４に接して２×１０15ｃｍ-2の線量及
び約２００ｋｅＶのエネルギーでの砒素の注入によりｎ
+ ドープ層５を約０．１μm の厚さに形成する。
び約２００ｋｅＶのエネルギーでの砒素の注入によりｎ
+ ドープ層５を約０．１μm の厚さに形成する。
【００２９】その後基板１の主面４上に例えばＴＥＯＳ
法で層厚約２００ｎｍのＳｉＯ2 層３を析出する。フォ
トリソグラフィ処理工程を使用してＳｉＯ2 層３の構造
化によりハードマスク３′を形成する（図２参照）。
法で層厚約２００ｎｍのＳｉＯ2 層３を析出する。フォ
トリソグラフィ処理工程を使用してＳｉＯ2 層３の構造
化によりハードマスク３′を形成する（図２参照）。
【００３０】このハードマスク３′は格子状に配設され
ており、例えば０．１５μm エッジ長さ及び例えば０．
１５μm の相互間隔を有する正方形の中実素子から成る
（図３参照）。ハードマスク３′の中実素子間にｎ+ ド
ープされた層５の表面は露出されている。ハードマスク
３′の中実素子の格子状の配列により隣接する中実素子
間に条片状のマスクトレンチが延び、その際第２の面に
垂直に主面４に平行に延びる第１のマスクトレンチは図
２の切断面の外側で第２の面に平行に延びる第２のマス
クトレンチと交差する。
ており、例えば０．１５μm エッジ長さ及び例えば０．
１５μm の相互間隔を有する正方形の中実素子から成る
（図３参照）。ハードマスク３′の中実素子間にｎ+ ド
ープされた層５の表面は露出されている。ハードマスク
３′の中実素子の格子状の配列により隣接する中実素子
間に条片状のマスクトレンチが延び、その際第２の面に
垂直に主面４に平行に延びる第１のマスクトレンチは図
２の切断面の外側で第２の面に平行に延びる第２のマス
クトレンチと交差する。
【００３１】ハードマスク３′をエッチングマスクとし
て使用して第１の部分トレンチ６1及び第２の部分トレ
ンチ６2 をエッチングする（図４参照）。このエッチン
グは例えばＨＢｒ、Ｃｌ2 で行われる。エッチングの深
さは例えば１．０μm である。このエッチングの深さは
第１の部分トレンチ６1 及び第２の部分トレンチ６2が
埋込まれたｎ+ ドープ層２の上方のｐドープされた基板
材料１内に達する程度でなければならない。
て使用して第１の部分トレンチ６1及び第２の部分トレ
ンチ６2 をエッチングする（図４参照）。このエッチン
グは例えばＨＢｒ、Ｃｌ2 で行われる。エッチングの深
さは例えば１．０μm である。このエッチングの深さは
第１の部分トレンチ６1 及び第２の部分トレンチ６2が
埋込まれたｎ+ ドープ層２の上方のｐドープされた基板
材料１内に達する程度でなければならない。
【００３２】第１の部分トレンチ６1 及び第２の部分ト
レンチ６2 のエッチングの際にｎ+ドープ層５を構造化
する。その際に後に形成すべき選択トランジスタのソー
ス／ドレイン領域５′が形成される。
レンチ６2 のエッチングの際にｎ+ドープ層５を構造化
する。その際に後に形成すべき選択トランジスタのソー
ス／ドレイン領域５′が形成される。
【００３３】５×１０15ｃｍ-2の線量及び５０ｋｅＶの
エネルギーでの砒素又はリンの注入により及び引続いて
の熱処理により第１の部分トレンチ６1 及び第２の部分
トレンチ６2 の底部にドープ領域７を形成する。第１の
部分トレンチ６1 と第２の部分トレンチ６2 の形状に応
じてドープ領域７は主面４に平行な格子状の断面を有す
る。ドープ領域７の深さはその後の高温処理による拡散
後例えば約０．１μmとなる。その深さはドープ領域７
が埋込まれたｎ+ ドープ層２の表面までは達しない程度
に規定される。
エネルギーでの砒素又はリンの注入により及び引続いて
の熱処理により第１の部分トレンチ６1 及び第２の部分
トレンチ６2 の底部にドープ領域７を形成する。第１の
部分トレンチ６1 と第２の部分トレンチ６2 の形状に応
じてドープ領域７は主面４に平行な格子状の断面を有す
る。ドープ領域７の深さはその後の高温処理による拡散
後例えば約０．１μmとなる。その深さはドープ領域７
が埋込まれたｎ+ ドープ層２の表面までは達しない程度
に規定される。
【００３４】第１の部分トレンチ６1 及び第２の部分ト
レンチ６2 の露出する側壁がドープされるのを回避する
ため、これらの側壁を厚さ２０ｎｍのＳｉＯ2 層の析出
及び異方性エッチバックにより形成される約２０ｎｍの
薄いＳｉＯ2 スペーサでマスキングすると有利である
（図示せず）。
レンチ６2 の露出する側壁がドープされるのを回避する
ため、これらの側壁を厚さ２０ｎｍのＳｉＯ2 層の析出
及び異方性エッチバックにより形成される約２０ｎｍの
薄いＳｉＯ2 スペーサでマスキングすると有利である
（図示せず）。
【００３５】エッチングマスクとしてハードマスク３′
の使用下にＣｌ2 、ＨＢｒによる異方性エッチングで第
１の部分トレンチ６1 及び第２の部分トレンチ６2 から
主面４から埋込まれたｎ+ ドープ層２内にまで達する第
１のトレンチ８及び第２のトレンチ（この断面図には示
さない）を形成する（図５参照）。第１のトレンチ８及
び第２のトレンチの深さは約１．０μm である。その際
第１のトレンチ８とそれに対し横方向に延びている第２
のトレンチとの間にシリコン柱体９が形成される。シリ
コン柱体９を形成する際に格子状のドープ層７が構造化
され、その際シリコン柱体９の側面に環状の共通のソー
ス／ドレイン領域７′が形成される。
の使用下にＣｌ2 、ＨＢｒによる異方性エッチングで第
１の部分トレンチ６1 及び第２の部分トレンチ６2 から
主面４から埋込まれたｎ+ ドープ層２内にまで達する第
１のトレンチ８及び第２のトレンチ（この断面図には示
さない）を形成する（図５参照）。第１のトレンチ８及
び第２のトレンチの深さは約１．０μm である。その際
第１のトレンチ８とそれに対し横方向に延びている第２
のトレンチとの間にシリコン柱体９が形成される。シリ
コン柱体９を形成する際に格子状のドープ層７が構造化
され、その際シリコン柱体９の側面に環状の共通のソー
ス／ドレイン領域７′が形成される。
【００３６】熱酸化により例えば５ｎｍの厚さに第１の
ゲート酸化物１０を形成する（図６参照）。第１のゲー
ト酸化物１０は少なくとも共通のソース／ドレイン領域
７′と埋込まれたｎ+ ドープ層２との間にあるシリコン
柱体９の側面を覆う。
ゲート酸化物１０を形成する（図６参照）。第１のゲー
ト酸化物１０は少なくとも共通のソース／ドレイン領域
７′と埋込まれたｎ+ ドープ層２との間にあるシリコン
柱体９の側面を覆う。
【００３７】例えば３０ｎｍの層厚にイン・サイチュー
法でｎ+ ドープされたポリシリコンから成る第１の導電
層の析出、それに次ぐＣ2 Ｆ6 での異方性エッチバック
により第１のドープされたポリシリコンスペーサ１１を
形成する。この第１のドープされたポリシリコンスペー
サ１１はシリコン柱体９の側面の下側の範囲を覆う。第
１のドープされたポリシリコンスペーサ１１は、シリコ
ン柱体９のｐドープされた基板材を有し埋込まれたｎ+
ドープ層２に面する共通のソース／ドレイン領域７′の
ｐｎ接合部にまで達する。第１のドープされたポリシリ
コンスペーサ１１はそれぞれシリコン柱体９を環状に囲
む。このスペーサは各シリコン柱体９に隣接するソース
／ドレイン領域として埋込まれたｎ+ ドープ層２の部
分、相応するシリコン柱体９内の共通のソース／ドレイ
ン領域７′及びその間に配置されたｐドープされたシリ
コンから形成されるメモリトランジスタのゲート電極を
形成する。
法でｎ+ ドープされたポリシリコンから成る第１の導電
層の析出、それに次ぐＣ2 Ｆ6 での異方性エッチバック
により第１のドープされたポリシリコンスペーサ１１を
形成する。この第１のドープされたポリシリコンスペー
サ１１はシリコン柱体９の側面の下側の範囲を覆う。第
１のドープされたポリシリコンスペーサ１１は、シリコ
ン柱体９のｐドープされた基板材を有し埋込まれたｎ+
ドープ層２に面する共通のソース／ドレイン領域７′の
ｐｎ接合部にまで達する。第１のドープされたポリシリ
コンスペーサ１１はそれぞれシリコン柱体９を環状に囲
む。このスペーサは各シリコン柱体９に隣接するソース
／ドレイン領域として埋込まれたｎ+ ドープ層２の部
分、相応するシリコン柱体９内の共通のソース／ドレイ
ン領域７′及びその間に配置されたｐドープされたシリ
コンから形成されるメモリトランジスタのゲート電極を
形成する。
【００３８】その後第１のドープされたポリシリコンス
ペーサ１１の表面上に例えばＳｉＯ2 、窒化されたＳｉ
Ｏ2 又はＳｉ3 Ｎ4 から成る誘電層を層厚約０．５〜
１．５μmで設ける。見易くするためにこの誘電層は図
示されていない。この誘電層上に例えばイン・サイチュ
ー法でｎ+ ドープされたポリシリコンから成る第２の導
電層を析出し、異方性にエッチバックする。それにより
第２のドープされたポリシリコンスペーサ１２が形成さ
れる（図７参照）。この第２のドープされたポリシリコ
ンスペーサ１２は第１のドープされたポリシリコンスペ
ーサ１１を環状に囲み、誘電層及び第１のドープされた
ポリシリコンスペーサ１１と共に非対称の特性曲線を有
する集積ダイオードを形成する。そのためドーパント濃
度は第１のドープされたポリシリコンスペーサ１１では
約１０20ｃｍ-3に、また第２のドープされたポリシリコ
ンスペーサ１２では約１０17ｃｍ-3に調整される。
ペーサ１１の表面上に例えばＳｉＯ2 、窒化されたＳｉ
Ｏ2 又はＳｉ3 Ｎ4 から成る誘電層を層厚約０．５〜
１．５μmで設ける。見易くするためにこの誘電層は図
示されていない。この誘電層上に例えばイン・サイチュ
ー法でｎ+ ドープされたポリシリコンから成る第２の導
電層を析出し、異方性にエッチバックする。それにより
第２のドープされたポリシリコンスペーサ１２が形成さ
れる（図７参照）。この第２のドープされたポリシリコ
ンスペーサ１２は第１のドープされたポリシリコンスペ
ーサ１１を環状に囲み、誘電層及び第１のドープされた
ポリシリコンスペーサ１１と共に非対称の特性曲線を有
する集積ダイオードを形成する。そのためドーパント濃
度は第１のドープされたポリシリコンスペーサ１１では
約１０20ｃｍ-3に、また第２のドープされたポリシリコ
ンスペーサ１２では約１０17ｃｍ-3に調整される。
【００３９】流動化可能のＳｉＯ2 の析出により第１の
トレンチ８及び第２のトレンチの下側の部分を共通のソ
ース／ドレイン領域７′の高さまで満たす第１の中間酸
化物層１３を形成する。その際第１の中間酸化物層１３
は第２のドープされたポリシリコンスペーサ１２の表面
の一部を覆わないでおく（図８参照）。例えばＨＦによ
る等方性エッチングで第１のゲート酸化物１０の露出部
分を除去する。引続きケイ化可能の金属、例えばチタン
又はタングステンを析出し、ケイ化する。こうして第２
のドープされたポリシリコンスペーサ１２の表面にこの
スペーサ１２を共通のソース／ドレイン領域７′と接続
する金属ケイ化物の導電構造１４が形成される（図９参
照）。第２のドープされたポリシリコンスペーサ１２の
１０17ｃｍ-3のドーピング及び導電構造１４用のケイ化
チタンの使用によりこの導電構造は第２のドープされた
ポリシリコンスペーサと共にショットキーダイオードを
形成する。このダイオードは第１のドープされたポリシ
リコンスペーサ１１及び第２のドープされたポリシリコ
ンスペーサ１２から形成されたダイオードと共にダイオ
ード構造として使用される。或いはまたショットキーダ
イオード又は第１のドープされたポリシリコンスペーサ
１１と第２のドープされたポリシリコンスペーサ１２か
ら形成されたダイオードを単独でも使用することがで
き、その際第２のドープされたポリシリコンスペーサ１
２はｐドープ形である。
トレンチ８及び第２のトレンチの下側の部分を共通のソ
ース／ドレイン領域７′の高さまで満たす第１の中間酸
化物層１３を形成する。その際第１の中間酸化物層１３
は第２のドープされたポリシリコンスペーサ１２の表面
の一部を覆わないでおく（図８参照）。例えばＨＦによ
る等方性エッチングで第１のゲート酸化物１０の露出部
分を除去する。引続きケイ化可能の金属、例えばチタン
又はタングステンを析出し、ケイ化する。こうして第２
のドープされたポリシリコンスペーサ１２の表面にこの
スペーサ１２を共通のソース／ドレイン領域７′と接続
する金属ケイ化物の導電構造１４が形成される（図９参
照）。第２のドープされたポリシリコンスペーサ１２の
１０17ｃｍ-3のドーピング及び導電構造１４用のケイ化
チタンの使用によりこの導電構造は第２のドープされた
ポリシリコンスペーサと共にショットキーダイオードを
形成する。このダイオードは第１のドープされたポリシ
リコンスペーサ１１及び第２のドープされたポリシリコ
ンスペーサ１２から形成されたダイオードと共にダイオ
ード構造として使用される。或いはまたショットキーダ
イオード又は第１のドープされたポリシリコンスペーサ
１１と第２のドープされたポリシリコンスペーサ１２か
ら形成されたダイオードを単独でも使用することがで
き、その際第２のドープされたポリシリコンスペーサ１
２はｐドープ形である。
【００４０】その後導電構造１４を完全に覆う第２の中
間酸化物層１５を流動化可能の酸化物の析出により形成
する（図１０参照）。熱酸化により柱体９の露出側面に
第２のゲート酸化物１６を例えば５ｎｍの層厚に形成す
る。
間酸化物層１５を流動化可能の酸化物の析出により形成
する（図１０参照）。熱酸化により柱体９の露出側面に
第２のゲート酸化物１６を例えば５ｎｍの層厚に形成す
る。
【００４１】その後例えばイン・サイチュー法でドープ
されたｎ+ ドープポリシリコンから成る例えば１００ｎ
ｍの層厚の導電層１７を析出する（図１０参照）。導電
層１７のエッチバック及び構造化により隣接するシリコ
ン柱体９間にワード線セグメント１７′を形成する（図
１１の平面図参照）。ワード線セグメント１７′はこれ
に隣接するシリコン柱体９と共に互いに間隔をおかれて
いる並列する条片状の構造物をそれぞれ形成する。各ワ
ード線セグメント１７′とそのシリコン柱体９とから形
成される隣接する条片状の構造物間に第２の中間酸化物
層１５の表面が露出している。
されたｎ+ ドープポリシリコンから成る例えば１００ｎ
ｍの層厚の導電層１７を析出する（図１０参照）。導電
層１７のエッチバック及び構造化により隣接するシリコ
ン柱体９間にワード線セグメント１７′を形成する（図
１１の平面図参照）。ワード線セグメント１７′はこれ
に隣接するシリコン柱体９と共に互いに間隔をおかれて
いる並列する条片状の構造物をそれぞれ形成する。各ワ
ード線セグメント１７′とそのシリコン柱体９とから形
成される隣接する条片状の構造物間に第２の中間酸化物
層１５の表面が露出している。
【００４２】例えばＨＦでの等方性エッチングにより第
２のゲート酸化物１６の露出部分を除去する。熱酸化に
より露出するシリコン表面に第３のゲート酸化物１８を
例えば５ｎｍの厚さに形成する。引続き例えばイン・サ
イチュー法でｎ+ ドープされたポリシリコンから導電層
を析出し、異方性エッチバックにより構造化する。その
際各シリコン柱体９を環状に囲む第３のドープされたポ
リシリコンスペーサ１９が形成される（図１２参照）。
この第３のドープされたポリシリコンスペーサ１９は共
通のソース／ドレイン領域７′、シリコン柱体９のｐド
ープされたシリコン及びソース／ドレイン領域５′から
形成される読出しトランジスタのゲート電極を形成す
る。第３のドープされたポリシリコンスペーサはワード
線セグメント１７′の表面に配置されている。
２のゲート酸化物１６の露出部分を除去する。熱酸化に
より露出するシリコン表面に第３のゲート酸化物１８を
例えば５ｎｍの厚さに形成する。引続き例えばイン・サ
イチュー法でｎ+ ドープされたポリシリコンから導電層
を析出し、異方性エッチバックにより構造化する。その
際各シリコン柱体９を環状に囲む第３のドープされたポ
リシリコンスペーサ１９が形成される（図１２参照）。
この第３のドープされたポリシリコンスペーサ１９は共
通のソース／ドレイン領域７′、シリコン柱体９のｐド
ープされたシリコン及びソース／ドレイン領域５′から
形成される読出しトランジスタのゲート電極を形成す
る。第３のドープされたポリシリコンスペーサはワード
線セグメント１７′の表面に配置されている。
【００４３】この第３のスペーサとの導電接続は、ＨＦ
の使用下に等方性エッチングによりワード線セグメント
１７′の露出表面上の第３のゲート酸化物１８を除去
し、引続きイン・サイチュー法でｎ+ ドープされたポリ
シリコン層を約３０ｎｍの厚さに析出するようにして形
成される。スペーサのエッチングによりワード線セグメ
ント１７′を第３のポリシリコンスペーサ１９と導電接
続する第４のポリシリコンスペーサ２０を形成する。第
３のドープされたポリシリコンスペーサ１９はワード線
セグメント１７′と共にワード線を形成する。
の使用下に等方性エッチングによりワード線セグメント
１７′の露出表面上の第３のゲート酸化物１８を除去
し、引続きイン・サイチュー法でｎ+ ドープされたポリ
シリコン層を約３０ｎｍの厚さに析出するようにして形
成される。スペーサのエッチングによりワード線セグメ
ント１７′を第３のポリシリコンスペーサ１９と導電接
続する第４のポリシリコンスペーサ２０を形成する。第
３のドープされたポリシリコンスペーサ１９はワード線
セグメント１７′と共にワード線を形成する。
【００４４】このメモリセル装置は更に中間酸化物の析
出、ビット線をソース／ドレイン領域５′に接続するた
めの接触孔のエッチング、ビット線、金属化部及びパッ
シベーション層の形成により完成される（これについて
は個々に記載しない）。
出、ビット線をソース／ドレイン領域５′に接続するた
めの接触孔のエッチング、ビット線、金属化部及びパッ
シベーション層の形成により完成される（これについて
は個々に記載しない）。
【００４５】もう１つの実施例は図１〜５に記載された
ようなプロセスで行われるが、しかしその場合埋込みｎ
+ ドープ層２は形成されない。図５で達成されたプロセ
ス段階の後例えば１０15ｃｍ-2の線量及び例えば３０ｋ
ｅＶのエネルギーの砒素による注入を第１のトレンチ８
及び第２のトレンチの底部に格子状のｎ+ ドープされた
領域２′を形成するために行う（第１の実施例と同じ部
分には同じ符号を付けてある図１３参照）。格子状のｎ
+ ドープ領域２′の隣接するウェブはそれらの間に基板
１のｐドープされたシリコンが配置されるように設定さ
れる。
ようなプロセスで行われるが、しかしその場合埋込みｎ
+ ドープ層２は形成されない。図５で達成されたプロセ
ス段階の後例えば１０15ｃｍ-2の線量及び例えば３０ｋ
ｅＶのエネルギーの砒素による注入を第１のトレンチ８
及び第２のトレンチの底部に格子状のｎ+ ドープされた
領域２′を形成するために行う（第１の実施例と同じ部
分には同じ符号を付けてある図１３参照）。格子状のｎ
+ ドープ領域２′の隣接するウェブはそれらの間に基板
１のｐドープされたシリコンが配置されるように設定さ
れる。
【００４６】引続き図６及び７に記載されているような
プロセスを行う。第２のドープされたポリシリコンスペ
ーサ１２の形成後薄いＳｉＯ2 層を第２のドープされた
ポリシリコンスペーサ１２の表面に形成するための熱酸
化を行う（図示せず）。ＳｉＯ2 層は約５ｎｍの厚さを
有する。引続きイン・サイチュー法でドープされたポリ
シリコンの析出及びポリシリコンのエッジバックによ
り、第１のトレンチ８及び第２のトレンチの底部を満た
し最大で第２のドープされたスペーサ１２の高さまで達
する導電性の充填部を形成する。この導電性の充填部１
３′は第２のポリシリコンスペーサ１２と共に付加容量
を形成し、情報を表す電荷を記憶するための全装置の容
量を高める。導電性の充填部１３′は接触化可能であり
（図示せず）、一定の電位を印加可能である。
プロセスを行う。第２のドープされたポリシリコンスペ
ーサ１２の形成後薄いＳｉＯ2 層を第２のドープされた
ポリシリコンスペーサ１２の表面に形成するための熱酸
化を行う（図示せず）。ＳｉＯ2 層は約５ｎｍの厚さを
有する。引続きイン・サイチュー法でドープされたポリ
シリコンの析出及びポリシリコンのエッジバックによ
り、第１のトレンチ８及び第２のトレンチの底部を満た
し最大で第２のドープされたスペーサ１２の高さまで達
する導電性の充填部を形成する。この導電性の充填部１
３′は第２のポリシリコンスペーサ１２と共に付加容量
を形成し、情報を表す電荷を記憶するための全装置の容
量を高める。導電性の充填部１３′は接触化可能であり
（図示せず）、一定の電位を印加可能である。
【００４７】その後このメモリセル装置は図９〜１２に
示すようにして仕上げられる。
示すようにして仕上げられる。
【図１】埋込みｎ+ ドープ層及びＳｉＯ2 層を有するｐ
ドープされた基板の断面図。
ドープされた基板の断面図。
【図２】ＳｉＯ2 層から成るハードマスク及び柱体を形
成後の基板の断面図。
成後の基板の断面図。
【図３】図２の平面図。
【図４】ドープ領域を形成後の基板の図２の切断面図。
【図５】柱体を完成するために第１及び第２のトレンチ
を形成後の基板の断面図。
を形成後の基板の断面図。
【図６】ゲート誘電体及び第１のドープされたポリシリ
コンスペーサを形成後の基板の断面図。
コンスペーサを形成後の基板の断面図。
【図７】拡散障壁及び第２のドープされたポリシリコン
スペーサを形成後の基板の断面図。
スペーサを形成後の基板の断面図。
【図８】第１の中間酸化物層を形成後の基板の断面図。
【図９】第２のドープされたポリシリコンスペーサの表
面に配置された導電構造を形成後の基板の断面図。
面に配置された導電構造を形成後の基板の断面図。
【図１０】第２の中間酸化物層及び導電層を形成後の基
板の断面図。
板の断面図。
【図１１】ワード線セグメントを形成するため導電層を
バターニングした後の基板の平面図。
バターニングした後の基板の平面図。
【図１２】第３のドープされたポリシリコンスペーサを
形成後の図１０に示された基板の断面図。
形成後の図１０に示された基板の断面図。
【図１３】格子状の供給電圧線を形成後の基板の断面
図。
図。
１ 基板 ２ 埋込みｎ+ ドープ層（メモリトランジスタのソース
／ドレイン領域） ３ ＳｉＯ2 層 ３′ ハードマスク ４ 主面 ５ ｎ+ ドープ層 ５′ 選択トランジスタのソース／ドレイン領域 ６1 第１の部分トレンチ ６2 第２の部分トレンチ ７ ドープ領域 ７′ 共通のソース／ドレイン領域 ８ 第１のトレンチ ９ 柱体 １０ 第１のゲート酸化物 １６ 第２のゲート酸化物 １８ 第３のゲート酸化物 １１ 第１のポリシリコンスペーサ（ダイオード構造） １２ 第２のポリシリコンスペーサ（ダイオード構造） １９ 選択トランジスタのゲート電極（第３のポリシリ
コンスペーサ） ２０ 第４のポリシリコンスペーサ １３ 第１の中間酸化物層 １３′導電性充填部 １４ 導電層（ダイオード構造） １５ 第２の中間酸化物層 １７ 導電層 １７′ ビット線セグメント ２′ トレンチの底部の格子状のｎ+ ドープされた領域
／ドレイン領域） ３ ＳｉＯ2 層 ３′ ハードマスク ４ 主面 ５ ｎ+ ドープ層 ５′ 選択トランジスタのソース／ドレイン領域 ６1 第１の部分トレンチ ６2 第２の部分トレンチ ７ ドープ領域 ７′ 共通のソース／ドレイン領域 ８ 第１のトレンチ ９ 柱体 １０ 第１のゲート酸化物 １６ 第２のゲート酸化物 １８ 第３のゲート酸化物 １１ 第１のポリシリコンスペーサ（ダイオード構造） １２ 第２のポリシリコンスペーサ（ダイオード構造） １９ 選択トランジスタのゲート電極（第３のポリシリ
コンスペーサ） ２０ 第４のポリシリコンスペーサ １３ 第１の中間酸化物層 １３′導電性充填部 １４ 導電層（ダイオード構造） １５ 第２の中間酸化物層 １７ 導電層 １７′ ビット線セグメント ２′ トレンチの底部の格子状のｎ+ ドープされた領域
Claims (13)
- 【請求項１】 基板（１）内に集積された多数の自己増
幅形ダイナミック・メモリセルが設けられており、 各メモリセルが選択トランジスタ、メモリトランジスタ
及びダイオード構造を有しており、 選択トランジスタ及びメモリトランジスタがそれぞれ基
板の主面に関して垂直の縦型ＭＯＳトランジスタとして
形成されており、 選択トランジスタ及びメモリトランジスタが上下に配設
され、共通のソース／ドレイン領域（７′）を介して互
いに接続されており、 メモリトランジスタのソース／ドレイン領域（２）が供
給電圧線と、選択トランジスタのソース／ドレイン領域
（５′）がビット線と、また選択トランジスタのゲート
電極（１９）がワード線（１７′、１９）と接続され、
ダイオード構造（１１、１２、１４）が共通のソース／
ドレイン領域（７′）とメモリトランジスタのゲート電
極（１１）との間に接続されていることを特徴とするＤ
ＲＡＭセル装置。 - 【請求項２】 基板（１）が基板の主面（４）に垂直に
配置されている柱体（９）を有しており、 選択トランジスタとメモリトランジスタがそれぞれ柱体
（９）の側面に配置されており、その際選択トランジス
タ及びメモリトランジスタのゲート電極（１１、１９）
及びダイオード構造（１２、１４）が柱体（９）を環状
に囲んでいることを特徴とする請求項１記載のＤＲＡＭ
セル装置。 - 【請求項３】 供給電圧線（２）が少なくとも部分的に
基板（１）内の柱体（９）の下方に延びており、 ワード線が、隣接する柱体（９）の間に配置されこれら
の柱体（９）を囲む選択トランジスタのゲート電極（１
９）と接続されているセグメント（１７′）を有してお
り、 ダイオード構造（１１、１２、１４）がそれぞれワード
線の下方に配置されていることを特徴とする請求項２記
載のＤＲＡＭセル装置。 - 【請求項４】 ダイオード構造がｎｐダイオード及び／
又はショットキーダイオード及び／又は薄膜ダイオード
を有していることを特徴とする請求項１乃至３の１つに
記載のＤＲＡＭセル装置。 - 【請求項５】 隣接する柱体（９）のダイオード構造
（１１、１２、１４）間に導電構造（１３′）が配設さ
れ、それに隣接するダイオード構造（１２）の表面と共
に付加容量を形成することを特徴とする請求項１乃至４
の１つに記載のＤＲＡＭセル装置。 - 【請求項６】 基板（１）内にそれぞれ選択トランジス
タ、メモリトランジスタ及びダイオード構造を有する多
数の自己増幅形ダイナミック・メモリセルを形成し、 選択トランジスタとメモリトランジスタをそれぞれ基板
（１）の主面（４）に対し縦型ＭＯＳトランジスタとし
て形成し、 選択トランジスタとメモリトランジスタを上下に配置
し、共通のソース／ドレイン領域（７′）を介して互い
に接続し、 メモリトランジスタのソース／ドレイン領域（２）を供
給電圧線と、選択トランジスタのソース／ドレイン領域
（５′）をビット線と、また選択トランジスタのゲート
電極（１９）をワード線（１７′、１９）と接続し、ダ
イオード構造（１１、１２、１４）を共通のソース／ド
レイン領域（７′）とメモリトランジスタのゲート電極
（１１）との間に挿入することを特徴とする自己増幅形
ダイナミック・メモリセルを有するＤＲＡＭセル装置の
製造方法。 - 【請求項７】 基板（１）に基板（１）の主面（４）に
垂直に配置される柱体（９）を設け、 選択トランジスタ及びメモリトランジスタをそれぞれ柱
体（９）の側面に形成し、その際選択トランジスタ及び
メモリトランジスタのゲート電極（１９）及びダイオー
ド構造（１１、１２、１４）が柱体（９）を環状に囲む
ようにすることを特徴とする請求項６記載の方法。 - 【請求項８】 主面（４）内に柱体を形成するために第
１のトレンチ（８）及び第２のトレンチをエッチング
し、その際第１のトレンチ及び第２のトレンチがそれぞ
れ条片状にほぼ互いに平行に延びており、また第１のト
レンチ（８）が第２のトレンチと交差しており、 主面（４）にそれぞれビット線と接続されている選択ト
ランジスタのソース／ドレイン領域（５′）を、柱体
（９）の底部に供給電圧線と接続されているメモリトラ
ンジスタのソース／ドレイン領域（２）を、またその間
の柱体（９）の側面に環状のドープ領域の形の共通のソ
ース／ドレイン領域（７′）を形成することを特徴とす
る請求項７記載の方法。 - 【請求項９】 柱体（９）を形成するためにまず形状が
が第１のトレンチ（８）と第２のトレンチの延び具合に
相当するがそれらの深さは第１のトレンチ（８）及び第
２のトレンチの深さよりも浅い第１と第２の部分トレン
チ（６1 、６2 ）をエッチングし、 第１の部分トレンチ（６1 ）及び第２の部分トレンチ
（６2 ）の底部にドープ領域（７）を形成し、 別のエッチングにより第１の部分トレンチ（６1 ）と第
２の部分トレンチ（６2 ）から第１のトレンチ（８）及
び第２のトレンチを形成し、その際ドープ領域（７）を
第１の部分トレンチ（６1 ）及び第２の部分トレンチ
（６2 ）の底部に構造化することによりそれぞれ共通の
ソース／ドレイン領域（７′）を形成することを特徴と
する請求項８記載の方法。 - 【請求項１０】 柱体（９）を形成した後供給電圧線
（２′）を第１のトレンチ（８）及び第２のトレンチの
底部に格子状のドープ領域として形成することを特徴と
する請求項９記載の方法。 - 【請求項１１】 メモリトランジスタのゲート電極（１
１）及びダイオード構造（１２）を形成するために、ほ
ぼ同形のエッジ被覆を有する第１のドープ層を析出し、
異方性にエッチバックし、その際第１のドープされたス
ペーサ（１１）が形成されるようにし、 ほぼ同形のエッジ被覆を有する第２のドープ層を析出
し、異方性にエッチバックし、その際第２のドープされ
たスペーサ（１２）が形成されるようにし、 部分的に第２のドープされたスペーサ（１２）の表面に
配置されまた共通のソース／ドレイン領域（７′）と接
続されている導電構造（１４）を形成することを特徴と
する請求項７乃至１０の１つに記載の方法。 - 【請求項１２】 隣接する柱体（９）に配設されている
第２のドープされたスペーサ（１２）間に第２のドープ
されたスペーサと付加容量を形成するドープされた充填
部（１３′）を形成することを特徴とする請求項１１記
載の方法。 - 【請求項１３】 基板（１）が少なくともその主面の範
囲に単結晶シリコンを含んでおり、 第１のドープ層及び第２のドープ層がドープされたシリ
コンを含んでおり、 導電構造（１４）が金属ケイ化物を含んでいることを特
徴とする請求項１１又は１２記載の方法。
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