TW508793B - Semiconductor memory device - Google Patents

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TW508793B
TW508793B TW090132806A TW90132806A TW508793B TW 508793 B TW508793 B TW 508793B TW 090132806 A TW090132806 A TW 090132806A TW 90132806 A TW90132806 A TW 90132806A TW 508793 B TW508793 B TW 508793B
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TW090132806A
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Fumio Horiguchi
Takashi Ohsawa
Yoshihisa Iwata
Takashi Yamada
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Toshiba Corp
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Description

508793 A.7 ___B7 五、發明説明（1 ) 發明背景 發明範圍 . 本發明係有關以電晶體之溝道體作為記憶節點，以便動 態地施行資料記憶之半導體記憶體裝置。 相關技藝描述 以往之DRAM (動態隨機存取記憶體）係利用M〇s (金 屬氧化物半導體）電晶體與電容器構成記憶單元。近年 來’由於溝渠電容器構造及堆疊電容器構造的採用，使 传DRAM之微細化向前邁了一大步。假設最小加工尺寸為 F時，目前，單位記憶單元之大小（單元尺寸）已經縮小至 2F X 4F = 8F2之面積。也就是說，最小加工尺寸隨著世代 的演進而變得愈來愈小，一般將單元尺寸設定為α F2時， 係數α也隨著世代的演進而變得愈來愈小，ρ == 0 18 的 現在，其係數值α = 8已經實現。 為了確保今後也能持續保持單元尺寸或晶片尺寸之以往 不變之趨勢，要求在F < 0.18 /zm時，必須滿足α <8，在F < 0· 13 /zm時，必須滿足α<6，隨著微細加工的進步，如 何將單元尺寸形成於小面積已成為重大的課題。因此， 出現了諸如將1電晶體/ 1電容器設定於6 F2或4 F2的大小之 種種提案，但因具有必須將電晶體設成縱塑等技術上的 困難、鄭揍記憶單元間之電氣的干擾會增大的問題、乃 至於加工或成膜等製造技術上之困難存在，要達到實用 化階段，其實並不容易。 -4 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝
L 508793 A7 B7 五、發明説明（2 ) 發明概述 因此，本發明目的之一係在於利用單純電晶體之記憶單 元構造提供可動態地施行資料記憶之半導體記憶體裝置。 本發明之半導體記憶體裝置，其特徵在於其係包含用於構 成記憶單元之多數ΜI S電晶體者，且各Μ I S電晶體包括： 半導體層；源極區域，其係形成於前述半導體層者；汲極 區域，其係形成於前述半導體層而與前述源極區域保持分 離，且前述源極區域與其之間之前述半導體層構成浮動狀 態之溝道體者；第一閘極，其係用於在前述溝道體形成溝 道者；第二閘極，其係利用電容耦合控制前述溝道體之電 位者；及高濃度區域，其係形成於前述溝道體之前述第二 閘極侧，且具有比前述溝道體之雜質濃度更高之雜質濃度 者，前述Μ I S電晶體係可對將前述溝道體設定於第一電位 之第一資料狀態、與將前述溝道體設定於第二電位之第二 資料狀態施行動態記憶者。 本發明之半導體記憶體裝置，其特徵在於其係包含用於構 成記憶單元之多數MIS電晶體者，且各MIS電晶體包括： 半導體層；源極區域，其係形成於前述半導體層者；汲極 區域，其係形成於前述半導體層而與前述源極區域保持分 離，且前述源極區域與其之間之前述半導體層構成浮動狀 態之溝道體者；第一閘極，其係用於在前述溝道體形成溝 道者；前述ΜI S電晶體在溝道電流由前述源極區域流向前 述汲極區域時、與在溝道電流由前述汲極區域流向前述源 極區域時，即使將相同電位施加至前述第一閘極時，亦具 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 508793 A7 B7 五、發明説明（3 ) 有不同特性，且前述Μ I S電晶體利用在汲極接合區附近所 引起之碰撞電離現象或前述第一閘極所感應之汲極漏泄電 流，可對將前述半導體層設定於第一電位之第一資料狀 態、與在前述沒極區域與前述溝道體之間通以順偏壓電流 而將前述半導體層設定於第二電位之第二資料狀態施行動 態記憶者。 本發明之半導體記憶體裝置，其特徵在於其係包含用於構 成記憶單元之多數MIS電晶體者，且各MIS電晶體包括： 半導體層；源極區域，其係形成於前述半導體層者；汲極 區域，其係形成於前述半導體層而與前述源極區域保持分 離，且前述源極區域與其之間之前述半導體層構成浮動狀 態之溝道體者；閘極，其係用於在前述溝道體形成溝道 者；前述Μ I S電晶體係利用負電位施加至閘極所感應之汲 極漏泄電流之流通，可對將前述半導體層設定於第一電位 之第一資料狀態、與在前述汲極區域與前述溝道體之間通 以順偏壓電流而將前述溝道體設定於第二電位之第二資料 狀態施行動態記憶者。 圖式之簡單說明 圖1係表示本發明之基本概念之記憶單元基本構造之剖 面圖。 圖2係表示該記憶單元之等效電路圖。 圖3係表示用該記憶單元構成DRAM之記憶單元陣列時 之配線圖。 圖4 A係表示圖3之A - A ’線剖面圖。 -6- 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐） 508793 A7 B7 五、發明説明（4 ) 圖4 B係表示圖3之B - B ·線剖面圖。 圖5係表示該記憶單元之字線電位與溝道體電位之關係 圖。 圖6係表示該記憶單元之讀出方式之說明用之圖。 圖7係表示該記憶單元之另一讀出方式之說明用之圖。 圖8係表示該DRAM之"Γ資料讀出/更新之動作波形圖。 圖9係表示該DRAM之"0”資料讀出/更新之動作波形圖。 圖1 0係表示該DRAM之” 1 ”資料讀出/" 0 ”資料寫入之動 作波形圖。 圖1 1係表示該DRAM之” 0 ”資料讀出/ ” 1 ”資料寫入之動 作波形圖。 圖1 2係表示該DRAM之另一讀出方式之” Γ’資料讀出/更 新之動作波形圖。 圖1 3係表示該DRAM之另一讀出方式之"0”資料讀出/更 新之動作波形圖。 圖1 4係表示該DRAM之另一讀出方式之’’ 1 ”資料讀出/ ” 0 "資料寫入之動作波形圖。 圖1 5係表示該DRAM之另一讀出方式之”0”資料讀出 / ” 1”資料寫入之動作波形圖。 圖1 6係表示該記憶單元之” 0 ”寫入/讀出之模擬狀態之 溝道體電位變化圖。 圖1 7係表示該記憶單元之"1 ”寫入/讀出之模擬狀態之 溝道體電位變化圖。 圖1 8係表示該模擬狀態之"0 ”、” 1 "資料讀出時之汲極 -7- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 508793 A7 B7 五、發明説明（
電流一閘極電壓特性圖。 圖19A係表示本發明之實施形態一之記憶單元構造之剖 面圖。 圖19B係表示將圖19A所示記憶單元排列成矩陣狀之記 憶單元陣列之等效電路圖。 圖19C係表示將圖19A所示記憶單元排列成矩陣狀之記 憶單元陣列之配線圖。 圖19D係表示圖19C之a-A1線剖面圖。 圖19E係表示圖19C之B-B’線剖面圖。 圖19F係表示實施形態一之記憶單元之變形例之斜視圖。 圖19G係表示圖19F之記憶單元之A-A，線剖面圖。 圖19H.係表示圖i9F之記憶單元之B-B，線剖面圖。 圖191係表示將圖19F所示之記憶單元排列成矩陣狀之記 憶單元陣列之配線圖。 圖19J係表示圖191之八_八，線剖面圖。 圖19K係表示圖ι9Ι之B-B，線剖面圖。 圖19L係表示圖191之C-C，線剖面圖。 圖19M係表示實施形態一之記憶單元之另一變形例之斜 視圖。 圖19N係表示圖19m之B-B’線剖面圖。 圖2 0係表示實施形態二之記憶單元之構造之剖面圖。 圖2 1係表示實施形態三之記憶單元陣列之平面圖。 圖22係表示圖21之A-A’線剖面圖。 圖2 3係表示實施形態四之記憶單元陣列之平面圖。 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
·； 裝 訂
線 508793 A7 B7 五、發明説明（6 ) 圖2 4係表示圖2 3之A-A、線剖面圖。 圖25 A係表示實施形態五之記憶單元構造之剖面圖。 圖25B係表示圖25A所示之記憶單元中將正的電位施加 至汲極區域，將負的電位施加至閘極，將源極區域連接於 接地點時之記憶單元狀態之模式圖。 圖25C係表示圖25A所示之記憶單元中將負的電位施加 至汲極區域，將正的電位施加至閘極，將源極區域連接於 接地點時之記憶單元狀態之模式圖。 圖2 6係表示該實施形態之記憶單元之特性圖。 圖2 7係表示實施形態六之記憶單元之構造之剖面圖。 圖2 8係表示實施形態六之記憶單元之另一構造之剖面 圖。 圖29A係表示將閘極補償構造應用於SGT (周圍閘極型 電晶體）構造之記憶單元時之記憶單元陣列之平面圖（實施 形態6 )。 圖29B係表示圖29A之記憶單元陣列之A-Af線剖面圖。 圖30A係表示將閘極補償構造導入於實施形態三中時之 記憶單元陣列之平面圖（實施形態6 )。 圖30B係表示圖30A之記憶單元陣列之A-A*線剖面圖。 圖30C係表示將閘極補償構造導入於實施形態四中時之 記憶單元陣列之平面圖（實施形態6 )。 圖30D係表示圖30C之記憶單元陣列之A-A\線剖面圖。 圖3 1係表示MISFET (金屬絕緣體半導體場效電晶體）之 GIDL (Gate Induced Drain Leakage ;閘極感應汲極漏泄）電 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 508793 五、發明説明（ A7 B7
流之特性圖（實施形態7 )。 圖3 2係表示使用GIDL電流之"1 ”窝入/讀出 形圖。 之動作之波 圖3 3係表示實施形態8之記憶單元陣列之平面固 圖34A係表示圖3 3之a-A，線剖面圖。 圖34B係表示圖33之B_B，線剖面圖。 圖35A係表示以不同電位同步驅動第一閘極與第二閘極 時之記憶單元之寫入動作之波形圖（實施形態9)、。 一甲1 圖35B係表示以相同電位驅動第一閘極與第二閘極時之 記憶單元之寫入動作之波形圖（實施形態9)。 圖35C係表示用於生成圖35B之窝入動作波形之字線驅 動器與列解碼器之電路構成之一例之圖。 圖35D係表示圖35C所示之字線驅動器之變形例之圖。 圖35E係表示圖35C或圖35D所示之列解碼器與字線驅動 器對1己憶單元陣列配置時之配線圖之一例之單侧配置圖。 圖35F係表示圖35C或圖35D所示之列解碼器與字線驅動 器對記憶單元陣列配置時之配線圖之一例之兩侧配置圖。 圖3 5G係表示圖35 A之寫入動作波形生成用之字線驅動 器與列解碼器之電路構成之一例之圖。 圖35H係表示圖35G所示之字線驅動器之變形例之圖。 圖351係表示圖35G或圖35H所示之列解碼器與字線驅動 器對記憶單元陣列配置時之配線圖之一例之圖（對著第一 字線與第二字線所構成之一對字線左右交互地設置列解碼 器與字線驅動器之情形）。 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 裝 訂
線 508793
圖35】係表示圖35G或圖35H所示之列解碼器與字線驅動 器對記憶單元陣列S己置時之配線圖纟一例之圖(在一侧， 置第-字線用之列解碼器與字線驅動器，在另—侧設置第 一孚線用之列解碼器與字線驅動器之情形）。 圖35K係表示採用圖35J所示之配線圖時之第一字線用 之列解碼器與字線驅動器之電路構成之一例之圖。 圖35L係表示採用圖35 J所示之配線圖時之第二字線用之 列解碼器與字線驅動器之電路構成之一例之圖。 圖35M係表示圖35K所示之字線驅動器之變形例之圖。 發明詳細靜明 以下參造圖式，將有關本發明之實施形態予以說明之 【基本概念】 圖1係表示後述各實施形態所構成之DRAM之單位記憶 單元M C之基本剖面構造，圖2係表示其等效電路。記憶 單元MC係由SOI (矽氧化物絕緣體）構造之Ν溝道MIS電 晶體所構成，即使用在矽基板i 〇上形成矽氧化膜丨丨作為 絕緣膜，並於此矽氧化膜1 1上形成p型矽層i 2之s〇i基 板。在此基板之矽層1 2上經由閘極氧化膜丨6形成閘極 13 ’並被閘極13自我整合而形成η型汲極擴散層14與11型 源極擴散層1 5。 沒極擴散層14與源極擴散層15形成的深度達到底J^之 矽氡化膜1 1之深度。因此，P型矽層1 2所構成之溝遒體只 要利用氧化膜施行溝道寬方向（與圖之紙面成直交之方向） 之分離，即可使底面及溝道寬方向之侧面與其他部分絕緣 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線
=離’而使溝道長方向處於pn接合區被分離之浮動狀 態。 將此記憶單元MC排列成矩陣狀時，閘極13連接於字線 WL，源極15連接於固定電位線（接地電位線），汲極η連 接於位元線B L。 圖3係表示記憶單元陣列之配線圖，圖4 α、圖* β分別 表不圖3义Α-Α’、B_Bf線之剖面圖。ρ型矽層12藉矽氧化膜 2/之埋入而利用模型形成晶格狀，即共用汲極之二個電 晶體之區域被排列在字線WLi方向而利用矽氧化膜22保 持元件的分離，或亦可利用蝕刻矽層12取代埋入矽氧化 膜22來施行橫方向之元件的分離。閘極13連續地形成於 一方向而成為字線WL。源極15連續地形成於字線WL方 向而成為固定電位線（共通源極線）。 電晶體上被層間絕緣膜23所覆蓋，其上形成位元線 BL。位元線BL接觸於二個電晶體所共用之汲極14而被配 置成與字線WL交叉之狀態。又，為了降低源極。之固定 電位線（共通源極線）之配線電阻，亦可在位元線B L之上 或下方形成與字線WL成平行之金屬配線，依照多數位元 線之每一位元線將其連接至固定電位線。 因此，各電晶體之溝道體之矽層丨2之底面及溝道寬方 向之侧面互相被氧化膜所分離，溝道長方向則互相被1)11 接合區所分離而保持浮動狀態。 在此記憶單元陣列之構成中，假設以最小加工尺寸F之 間距形成字線WL及位元線BL，則單位單元面積如圖3之 -12-
508793 A7 B7 五、發明説明（1〇 ) 虛線所示，為2FX2F = 4F2。 此η型Μ I S電晶體所構成之記憶單元M C之動作原理乃 係利用Μ I S電晶體之溝道體（與其他部分絕緣分離之ρ型 矽層1 2 )蓄積多數作為載子之電洞。即利用使電晶體在5 極管區域施行動作而由沒極1 4流通大電流，藉以在沒極 1 4附近產生碰撞電離現象，而將此碰撞電離現象所生成 之多數作為載子之電洞保持於ρ型矽層1 2，將該電洞蓄積 狀態設定為例如資料Μ ”，將順方向偏壓施加於汲極1 4與 ρ型矽層1 2間之ρ η接合區而使ρ型矽層1 2之過剩電洞排出 於汲極侧之狀態設定為資料” 0 ”。 資料” 0 ”、” 1 ”為溝道體之電位差，因此可被記憶作為 電晶體之臨限值電壓差。即由於電洞之蓄積，溝道體電位 較高之資料” 1 "狀態之臨限值電壓Vthl比資料” 0 ”狀態之 臨限值電壓VthO低。為保持將多數作為載子之電洞蓄積於 溝道體之資料” 1”狀態，有必要施加負偏壓電壓至字線。 此資料保持狀態在理論上只要不在線性區域施行讀出動 作，且施行逆資料之寫入動作（消除），該資料保持狀態縱 使施行讀出動作也不會改變。即與利用電容器之電荷蓄積 作用之1電晶體/ 1電容器之DRAM不同，可施行非破壞性 的讀出動作。 資料讀出方式有下列幾種。由於字線電位Vwl與溝道體 電位V B之關係就像圖5所示之資料” 0 ”、” 1 ”之關係一 般，因此，資料讀出之第一種方式係將資料” 0 ”、” 1 f’之 臨限值電壓VthO、Vthl之中間之讀出電位施加至字線 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 508793 A7 B7 五、發明説明（Ή ) W L，利用不使電流流通至資料” 0 ”資料之記憶單元，而 使電流流通至資料” 1 ”之記憶單元來施行資料讀出。具體 而言，例如將位元線B L預充電至特定電位VBL，然後驅 動字線W L，藉以如圖6所示，在” 0 ”資料時，使字線W L 預充電電位VBL無變化，而在” 1 ”資料時，使預充電電位 VBL降低。 第二種讀出方式係使字線W L之電位上昇後，將電流供 給至位元線B L，利用位元線電位因” 0 ”、” 1 ”之導通程度 而異之現象來讀出資料。簡單地說，係將位元線B L預充 電至0 V，如圖7所示，使字線W L之電位上昇，然後供給 位元線B L電流，此時，利用空單元檢測出位元線電位上 昇之差，即可施行資料之辨別。 第三種讀出方式係採用讀出將位元線BL箝定於特定電 位時因” 0 ”” 1 ”而異之位元線電流之差之方式。為讀出 電流差，需要電流Γ一電壓變換電路，但最終還是需將電位 差放大，並輸出讀出輸出訊號。 在本發明中，為了選擇地寫入” 0 ”資料，即為了僅由記 憶單元陣列中選擇之字線W L與位元線B L之電位所選擇之 記憶單元的溝道體放出電洞，字線W L與溝道體間之電容 耦合成為本質的要件。資料” 1 ”時溝道體蓄積電洞之狀態 必須依賴對字線施以充分負方向偏壓，而使記憶單元之閘 極與溝道體間之電容呈現閘極氧化膜電容之狀態（即表面 未形成空乏層（depletion layer )之狀態）加以保持。 寫入動作在"0 ”、” 1 "均以脈衝寫入而最妤能夠減少消 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A7
由選擇之電晶體之溝遒 講遒體，但電洞不致於 耗的電力。寫入，，Ο，，時，電洞電流 體流向汲極，電予電流由汲極流向 植入溝道體。 兹就更具體之動作波形加以說明如下。圖8至圖"係表 示使用以選擇單元有無導致位元線放電來辨別資料之第一 種讀出万式時之讀出/更新及讀出/窝入之動作波形。 圖8及圖9分別4示，Τ資料及”〇，，資料之讀出/更新動作 之情形。時刻tl以前為資料保持狀態（非選擇狀態），此時 負電位被施加至字線WL，在時刻“時，使字線…乙上昇 至正的特定電位，此時，字線電位係設定於，，〇 ”、” i ”資 料之臨限值電壓Vth0。vthl之間，因此，在”丨”資料之情 形，原先被預充電之位元線電位VBL會因放電而變成低電 位’但在0 、料之情形，則保持著位元線電位VBL，故 可藉此辨別” 0 ”、” i，，資料。 而在時刻t2時，使字線貿[電位昇得更高，同時讀出資 料為"1"時，將正電位施加至位元線BL(圖8)，讀出資料 為”0”時，將負電位施加至位元線BL(圖9)，因此，選擇 記憶單元之讀出資料為"丨"時，會因5極管動作產生大的 溝道電流而引起碰撞電離現象，並將過剩之電洞植入保持 於溝道體而再度寫入” i ”資料。” 〇 ”資料之情形時，汲極 接合區呈現順方向偏壓，而再度窝入過剩之電洞未被保持 於溝道體之"0 ”資料。 在時刻t3時，使字線WL呈現負方向偏壓而完成資料之 讀出/更新動作。連接於與已施行"i ”資料之讀出之記憶 -15· 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 508793 A7 B7 五、發明説明（13 單元同一位元線BL之其他非選攞+产错— 硬擇记憶早凡，因其字線WL· 處於負電位，故溝道體也被保持於負電位，而不会引起碰 撞電離現象，連接於與已施行"0"資料之讀出元 同一位元線BL之其他非選擇今情错— ^ " 選擇口己憶早兀，因其字線WL仍然 處於負電位’而不會引起放出電洞現象。 圖1〇及圖η係表示用同—讀出方式分別施行"厂資料及 0 ”資料之謂出/寫入動作之情形 、 W ^ 在圖10及圖11之時刻 tl之讀出動作分別相同於圖8及圖9之情形。讀出後，在 時刻12時，使字線w L之電位昇得承古 开仔更同，對相同之選擇單 元窝入” 0 ·，資料之情形，係將备碎^、门& 係將負電位同時施加至位元線 BL(圖叫，而寫入”，•資料之情形，則將正電位施加至 位兀線BL(圖Η)。因此，被施加"〇|，資料之單元中，汲 極接合區呈現順方向偏壓而放出料體之電洞，被施加 1 ”資料之單元中，汲極附近奋引 町迟曰刊起碰}里電離現象，並將 過剩之電洞植入保持於溝遒體。 圖12至圖15係表示將位元線6乙預充電至，字線選 擇後，將t流供給至位元線B L而利用位元線B L電位上昇 速度辨別資料I第二種讀出方式時之讀出/更新及 入之動作波形。 圖12及圖1 3分別表示” i ”資料及” 〇 ”資料之讀出/更新 動作之清形。使原先保持於負電位之字線^[在時刻U上 昇f正電，位，此時，字線電位如圖7所示，係被設定於比 0 1貪料之臨限值電壓VthO、Vthl之任何一個都高 、 或亦可與第一種讀出方式同樣地，將字線電位設定 -16-
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於，，〇"、”1"資料之臨限值電壓Vth〇、vthl之間。而在時 刻t 2時，將電流供給至位元線，因此在” i "資料之情形， 呑己憶早元呈現較冰度之通電’此時位元線B L電位上昇幅 度較小（圖1 2 )，在” 0 ”資料之情形，記憶單元之電流較小 (或電流不流通），此時，位元線電位會極速上昇，故可藉 此辨別H 0 π、” 1 資料。 而在時刻t3時，讀出資料為，，時，將正電位施加至位 元線BL(圖12)，讀出資料為”〇”時，將負電位施加至位 元線B L (圖1 3 )，因此，選擇記憶單元之讀出資料為，，1，， 時，會有沒極電流流通而引起碰撞電離現象，並將過剩之 電洞植入保持於溝道體而再度窝入” 1 ”資料Q，，資料之 情形時，汲極接合區呈現順方向偏壓，而再度寫入溝道體 無過剩之電洞之” 0 ”資料。 在時刻t4時，使字線WL向負方向偏壓而完成資料之讀 出/更新動作。 圖1 4及圖1 5係表示用同一讀出方式分別施行” i ”資料及 ff 0 ”資料之讀出/寫入動作之情形。在圖1 4及圖1 5之時 刻t 1及t 2之讀出動作分別相同於圖1 2及圖丨3之情形。讀 出後對相同之選擇單元寫入” 〇 ”資料之情形，係將負電 位施加至位元線B L (圖1 4 )，而寫入，，1，，資料之情形，則 將正電位施力口至位元線B L (圖1 5 )。因此，被施加"0 ”資 料之單元中，汲極接合區呈現順方向偏壓而放出溝道體之 過剩電洞，被施加” 1，，資料之單元中，會有大的汲極電流 流通’而在汲極附近會引起碰撞電離現象，並將過剩之電 -17- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)
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線 508793 A7 B7 五、發明説明（15 ) * 洞植入保持於溝道體。 如以上所述，本發明之記憶單元M C係由具有可與其他 元件保持電氣的分離之浮動之溝道體之單純的Μ I S電晶體 所構成，可實現4F 2之單元尺寸。又，浮動之溝道體電位 係利用來自閘極之電容耦合加以控制，其源極也處於固定 電位。即其讀出/寫入只要利用字線W L與位元線B L即 可簡單地加以控制。再者，記憶單元M C基本上係採用非 破壞性讀出方式，無必要依照每一位元線設置讀出放大 器，故讀出放大器之配線比較容易，更由於採用電流讀出 方式，對雜訊的抗性也強，例如也可利用開放位元線方式 讀出資料，而且記憶單元之製造工序也極為簡單。 又，SO I構造係今後考慮提高邏輯LSI (大型積體電路） 性能時相當重要之技術。本發明所構成之DRAM也非常有 希望能夠與此種SOI構造之邏輯LSI搭配使用，原因在於 本發明所構成之DRAM異於使用電容器之以往DRAM，無 須使用異於邏輯L S I之工序，而使製造工序變得更為簡單 之故。 另外，本發明之SOI構造之DRAM與以往將1電晶體/ 1 電容器型DRAM構成SOI構造之情形相比，具有可獲得優 異之記憶保持特性之優點。即採用以往將1電晶體/ 1電容 器型DRAM構成SOI構造時，電洞會蓄積於浮動之溝道體 而使電晶體之臨限值下降，而增加亞臨限值電流，此現象 會使記憶保持特性轉差。相對地，本發明僅由1個電晶體 所構成之記憶單元之情形由於沒有可能減少記憶電荷之電 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝
A7 B7 16 五、發明説明（ :把路僅存在’資料保持特性純粹由ρ η接合區之漏泄電 机加以決定，亞臨限值電流漏泄的問題自然就不存在。 在此 < 前所說明之基本的記憶單元中，被記憶作為溝道 體雷位、笔 、 、又差值之資料” 〇，，、”丨”之臨限值電壓差能夠取多 ^值的問題，對記憶特性相當重要。關於此點，依據施行 2 ^的結果，發現利用來自閘極之電容耦合施行附帶溝道 =私位按制之資料寫入之際，與剛窝入後之” ”” 1，，資 料又^冓遒體電位差相比，在其後之資料保持狀態之"0"、 ”1’’資料之溝道體電位差顯然會變小。茲就其模擬的結果 說明如下： 模擬所使用之元件條件為：閘長Lg = 0.35 /Zm，p型矽層 12厚tSi = 100 nm，受體濃度ΝΑ = 5χι〇17/(^3，源極“及 汲極1 5之施體濃度ND = 5 χ i 〇2Vcm3，閘極氧化膜厚為t〇x =10 nm 〇 圖1 6係表TF窝入” 〇 "資料時與其後之資料保持及資料讀 出動作（分別均為瞬間顯示值）之閘極電位Vg、汲極電位
Vd及溝道體電位VB之情形，圖17同樣係表示寫入，,1”資 料時與其後之資料保持及資料讀出動作（分別均為瞬間顯 示值）之閘極電位Vg、汲極電位¥(1及溝道體電位vb之情 形0 為了瞭解時刻t6至t7之資料讀出動作之資料之臨限 值電壓vtho與，，i"資料之臨限值電壓vthl，劃出該時間之 没極電流Ids與閘極源極間電壓Vgs時，如圖i 8所示。但 溝道寬W與溝道長L之比W/L = 〇.175/m/〇35_，汲極源 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 508793 A7
極間電壓Vds = 0.2 V。 由圖18可知：寫入” 0 "之單元之臨限值電壓VthO與寫入 ”1”之單元之臨限值電壓Vthl之差Λνι;1ι‘Δνίΐι= 〇3'2v。
依據以上之分析結果，成問題的是：在圖16及圖17中，剛 窝入〇後（時刻t 3 )之溝遒體電位νΒ=·〇 77 V，剛窝入”” 後之溝道體電位VB = 0.85V，兩者之差為162V;相對地， 在資料保持狀態（時刻t6)時，寫入"〇"之單元之溝道體電位 VB =： -2.04 V，窝入”1”之單元之溝道體電位vb:」6 v， 其差為0·44，明顯地比剛寫入後之情形為小。 如此，與剛寫入後之情形相比，其後之資料保持狀賤之 溝遒體電位因資料所引起之差異變小的原因有以下兩點： 裴
其一在於由閘極對溝道體之電容耦合量因資料而異。剛 寫入"〇·’後（時刻t3-t4)，汲極為_15 V，剛寫入”丨"後之 汲極為2 V，因此，其後降低閘極電位Vg時，寫入,，i "之 早兀之溝遒容易消失而使閘極溝道體間之電容明顯化，然 後電洞逐漸蓄積於溝道體而使電容變大，另一方面，寫入 0之單7C之溝迢不容易消失，閘極溝遒體間之電容之消 長並不明顯。 如從閘極電位開始下降起即先將汲極電位重置於20omv 時，上述不平衡現象是否可消除？其實不然，此時，在窝 入0之單元中，在形成溝道之狀態下，汲極電位會上昇 而因3極管動作而促使電流流通，而使 τ之動作而下降之溝道體電位再度因n=i= 轉層與P型溝道體之間之電容耦合而上昇，甚不理想。 -20- 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐) 508793 A7
另一原因在於：力堂 彳么、 在寫入後 < 時刻14 -1 5之間，源極或汲 極與溝道體之間之Ώ η垃人、‘ + _ 4足Ρ η接合 < 電容而影響到溝遒體電位， 使其具有向減少” 〇丨丨、”，"、欠企丨、、^ 1貝料 < 訊號量方向移位之作 用。 因此對上逑基本記憶單元附加利用電容耦合控制溝遒 體電位用之閑極（第-門42Γ、 . 1弟一閘極），使其有別於施行溝道形成之 控，用之，極（第_閘極）。為確保第二閘極與溝道體間之 電客’在第：閘極侧之表面不形成溝道反轉層而形成與溝 逍:相同 '導％型〈高濃度區域，以S持蓄積狀態（儲存 狀態）、。而第二閘極例如係以低於第—閘極之電位或相同 之電位與第一閘極同步地 ^ 、 4 7地被;驅動，或者也可將第二閘極固 定於例如施加於源極之基準泰 、 <丞早私位或更低之電位（在^溝遒 之情形為負電位;）。 以下說明具體的實施形態。 【實施形態1】 不尽發明之實施形態-之記憶單元MC對應 於圖Κ構造。其基本構造與圖1相同，與圖i不同之處在 於：與施行溝道控制之第—閘極13個別獨立地，經由閘 柽絕緣膜19將朝向碎層12施行電容輕合之第二間極20埋 =於氧化膜u ;及切層12之第二閘極2q侧之表 有不致於形成溝道反轉層之程度之高濃度〆型層Η。即 石夕層12上形成具有與切層12相同之導電型且比碎層η 之雜質濃度更高之雜質濃度之^型層21。由於有此p +型 層21存在’將正電位施加於第一閘極13與第二閘極則
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508793 A7 B7 五、發明説明（19 行貝料（寫入時’在第一閘極1 3侧之溝道體雖會形成溝 道，但在第二閘極2 0侧之溝遒體則不會形成溝道。 又在本實施形怨之記憶單元M C中，閘極絕緣膜1 9具有 與第一閘極1 3侧之閘極絕緣膜1 6相同之膜厚。 在灵際之$己憶早元陣列之構成中，係將多數個圖1 9 a所 示之記憶單元M C排列成矩陣狀，第一閘極丨3連續地形成 作為第一字線W L 1，第二閘極2 〇則配設成與此並行之第 二字線W L 2。 圖1 9 B係表示將多數此種記憶單元μ C排列成矩陣狀之 s己fe單元陣列之等效電路圖。向一方向排列之多數記憶單 元MC之第一閘極（Gl)13連接於第一字線WL丨，第二閘 極（G2)20連接於第二字線WL2。在與此等字線WL1、 WL2交叉之方向配設有連接記憶單元μ C之汲極之位元線 BL ’全部之兒憶單元MC之源極15連接於固定電位線（接 地電位線VSS)。 圖19C係表示記憶單元陣列之配線圖，圖19D、圖19Ε分 別表示圖19C之Α-Α’、Β-Β，線剖面圖。ρ型矽層i 2藉矽氧 化膜2 2之埋入而利用模型形成晶格狀，即共用汲極丨4之 二個電晶體之區域被排列在字線WL i、WL2之方向而利用 矽氧化膜2 2保持元件的分離，或亦可利用蝕刻矽層丨2取 代埋入碎氧化膜2 2，以施行橫方向之元件的分離。第一 閘極1 3及第二閘極20連續地形成於一方向而成為字線 WL 1及WL2。源極1 5連續地形成於字線WL丨及WL2之方向 而成為固定電位線（共通源極線）。電晶體上被層間絕緣膜 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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線 508793 A7 __ B7 五、發明説明（Ιο ) ^ 17所覆蓋，其上形成位元線（BL)18。位元線18接觸於二 個電晶體所共用之汲極i 4而被配置成與字線WL1及WL2 交叉之狀態。 因此’各電晶體之溝道體之矽層1 2之底面及溝道寬方 向之侧面互相被氧化膜所分離，溝道長方向則互相被pn 接合區所分離而保持浮動狀態。 在此記憶單元陣列之構成中，假設以最小加工尺寸F之 間距形成字線WL1、WL2及位元線BL，則單位單元面積 如圖19C之虛線所示，為2FX2F = 4F2。 在此種構成中，施行與先前用基本記憶單元所述同樣之 動作，此時，使第二字線WL2以低於第一字線WL丨之電位 與第一字線WL1同步地被驅動，如此，利用與第一閘極 1 3共同地驅動第二閘極2 〇，即可寫入臨限值電壓差較大 之”〇”、”資料。即在資料保持狀態下，使第二閘極2〇 處於負電位，而一面保持良好的”丨，，資料之蓄積狀態，一 面在資料寫入時使其電位上昇，即可藉電容耦合使溝遒體 電位上昇，而使資料寫入更為確實。 即在寫入，，〇"資料時，將正電位施加至第一閘極13之 際，在溝道體之第一閘極i 3侧會形成溝道反轉層，但形 成溝道反轉層時，此溝道反轉層會成為阻礙的要因而減^ 第一閘極13對溝道體之電容耦合性，因此即使將正電位 施加至第一閘極1 3，也會導致不能使溝道體電位充 昇。 上 但在本實施形態中，由於也將正電位施加至第二閘極 -23-
508793 A7 B7 五、發明説明（21 ) 20，故可使溝道體電位充分上昇。因為已形成有p +型層 2 1，在溝道.體之第二閘極20侧不會形成溝道反轉層，故 將正電位施加至第二閘極20時，可利用電容耦合使溝道 體電位充分上昇，因此可確實地施行"0 ”資料之寫入。 又，降低非選擇之第一字線WL1之電位時，雖可施行資 料的保持，但此時成對之第二字線WL2之電位也下降，故 利用將講道體電位控制於較低之值之方式而以連接於同一 位元線之其他單元施行” 0 ”資料之寫入時，可確實地防止 在保持” 1 ”資料之非選擇單元上之資料遭受破壞。另外， 或許有人會擔心在連接於” 1 ”窝入位元線之非選擇之” 0 " 資料之單元中，因表面擊穿（surface breakdown)或GIDL (Gate Induced Drain Leakage ;閘極感應汲極漏泄）電流而 引起資料被破壞，但在本實施形態之情形，由於可利用第 二字線降低溝道體電位，故可消除此等疑慮。 再者，在寫入”0”時，如使位元線之電位大幅下降，電 流會由源極流向位元線，但在本實施形態之情形，由於可 利用第二閘極2 0使溝道體電位上昇，故無必要將位元線 電位降得那麼低，因此，例如可使位元線電位保持與源極 之基準電壓相同之程度，以控制由源極流向位元線之電 流。 又在資料讀出時，為防止誤將” 1 ”寫入，有必要使其施 行3極管動作，因此，位元線之電位比” 1 ”寫入時為低， 因而沒極與溝道體間之空乏層（depletion layer)的延伸比 ” 1 ”寫入時為小，從而位元線與溝道體間之電容耦合量會 -24- 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐）
=大此現象在資料寫入時，會使植入溝道體之載子獲得 备I的再分配，而成為溝遒體電位下降的原因。在本實施 形怨中，可利用第二閘極2 0之控制將溝道體之多數載子 蓄積狀態保持於良好。 在上述 < 說明中，係以比第一閘極1 3低之電位驅動第 二閘極20，但因第二閘極2〇侧之溝道體表面形成有？ +型 層2 1，故即使以相同於第一閘極丨3之電位驅動第二閘極 2 0，也不會形成溝遒反轉層，因此可利用大的電容耦合 對溝道體施行電位控制。 又第閘極1 3侧之閘極絕緣膜1 6與第二閘極2 0侧之 閘極絕緣膜19之厚度也可以不相同，可依據所需之電容 耦合之大小分別作最適當之設定。 又’在本實施形態中，係使第一閘極丨3與第二閘極2 〇 朝向矽層之上下面，但也可朝向同一面。具體而言，係將 第一閘極13與第二閘極2〇配設成一體，可藉在溝道區域 之一部分形成防止形成溝道反轉層用之高濃度區域，來施 行與上述實施形態同樣之動作。也可將第一閘極13與第 二閘極2 0分別配置於矽層之同一面。 圖19F係表示將第一閘極13與第二閘極2〇配設成一體之 記憶單元MC之構成之斜視圖，圖19G係表示圖19F之A-A， 線剖面圖，圖19H係表示圖19F之B-B，線剖面圖。 由此等圖中可知：在本例中並不形成第二閘極2 〇而係 利用第一閘極13達成相同於第二閘極2〇之作用。為達成 此作用，在矽層1 2之表面侧一半之區域形成高濃度之p + -25-本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 508793 五 發明説明 土刑曰厂 ]中，碎層12形成作為雜質濃度較低之 P 土區域’ P.型層21形成雜質濃度比其更型區域。 P型層21在其平面角度上，係形成切層12之約一半 《區域’ ^型層2i之深度達到閘極絕緣膜“與氧化膜“ 間之位置，或達到氧化膜u位置也無妨。此p+型層21可 形成任意大小’只要在驅動第一閘極13時，不致於形成 溝道反轉層，且可利用大的電容耦合對溝道體控制電位即 可。 圖191係表示將圖19F所示之記憶單元％€配置成矩陣狀 之記憶單元陣列之配線圖，亦即對應於圖19C之圖，圖 !9J係表示圖191之A-A’線剖面圖，圖19K係表示圖191之B_ 線剖面圖，圖19L係表示圖191之c_Cf線剖面圖。 由此等圖中可知：閘極13連續地形成於一方向而構成 一個字線WL。但在本例中，並無上述第二閘極2 〇存在， 因此並未形成第二字線WL2。位元線1 8接觸於 二個電晶 體所共用之汲極14而被配置呈與字線WL呈交叉狀態。在 沒極1 4與源極1 5間之溝道體之字線w L侧之一部分形成p + 型層2 1。 又，在此記憶單元M C中，如圖19H所示，P +型層2 1係 形成在其Β-Β、線剖面方向接觸於汲極區域1 4與源極區域 15之狀態，但ρ+型層21未必一定要接觸於汲極區域Η與 源極區域1 5。 其例子如圖19Μ及圖19Ν所示。圖19Μ係表示記憶單元 MC之構成之斜視圖且對應於圖19F之圖，圖19Ν係表示圖 -26- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 裝 訂
線 508793 A7 B7 五、發明説明（24 19M之B-B’線剖面圖且對應於圖19H之圖。圖19M之A-A, 線剖面與前述圖19G相同。 如此等圖19M及圖19N所示，p +型層21並未接觸到沒極 區域14與源極區域15，因此可避免此記憶單元|^(：之保 留時間的縮短。更詳細言之，〆型層21和η型沒極區域14 與源極區域15直接接觸時，逆偏壓施加至pil接合區時之 空乏層的延伸會變小，於是電場強度會變大，ρη接合部 分之漏電流會增加’纪憶單元M C可保持資料之時間的保 留時間會變短。 對此，如圖19Μ及圖19Ν所示，將〆型層2 1形成不接觸 於汲極區域1 4與源極區域1 5時，即可避免此事錢之發 生。也就是說，與ρ +型層21接觸於汲極區域14與源極區 域1 5之情形相比，可延長記憶單元μ C的保留時間。 【實施形態2】 圖2 0係表示實施形態二之記憶單元μ C之構造圖。與圖 19Α之實施形態一不同，在本實施形態中，第二閘極2〇並 不形成配線，而係被配設成作為可涵蓋整個單元陣列區域 之共通閘極（背面板）。即第二閘極2 〇係被共通地設在此 1己憶單元陣列内之所有的Μ I S電晶體，採用此種構造時， 不須施行第二閘極2 0與第一閘極1 3之位置的對準，故製 造工序更為簡單。 在此種構成方式下，將第二閘極2 0例如固定於源極電 位或更低之電位，然後施行與先前之基本記憶單元所述之 同樣動作時，也可藉擴大第一閘極13(字線WL)振幅來增 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 508793
、”1"資料之訊號差。即以固定電位使第二閑極2〇 電容耦合於溝道體時，第一閘極13對溝道體之電容耦人 量因—電容分割而變得比基本記憶單元之情形小。但相對二 可藉提高第一閘極1 3之驅動振幅來控制第一閘極i 3對溝 道，之電位，以便對”0"、”丨”資料均可保持無大差異之 狀1、’並可在貝料保持狀態下，擴大"〇，，、” 1 ”資料之臨 限值電壓差。 【實施形態3】 圖2 1係表示實施形態三之記憶單元陣列之配線圖，圖 2 2係表其A-A’線剖面圖。在前面之實施形態中，係使 用SOI基板形成具有浮動之溝道體之電晶體，相對地在本實 施形怨中，則係利用所謂SGT (Surrounding Gate Transistor ，周圍閘極型電晶體）構造，以具有浮動之溝道體之縱型 ΜI S電晶體構成記憶單元。 在石夕基板1 0利用RIE (反應性離子蝕刻）施行縱橫走向之 溝的加工而排列形成ρ型柱狀矽3 〇 ^並以朝向各柱狀矽3 〇 之兩侧面方式形成第一閘極1 3與第二閘極2 〇。第一閘極 1 3與第二閘極2 0在圖2 2之剖面中，係交互地被埋入柱狀 石夕3 0之間。第一閘極1 3係利用殘留侧壁技術分離形成作 為在鄰接之柱狀矽3 0間與鄰接之柱狀矽3 〇保持獨立之閘 極。另一方面，第二閘極2 0則被埋入鄰接之柱狀矽3 0間 而被此等柱狀矽3 0所共用。第一閘極丨3與第二閘極2 〇分 別連續地以模型形成作為第一、第二字線WL1、WL2。 在柱狀矽30上面形成η型汲極擴散層14，在下部形成由 -28- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公愛)
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全部單元所共用之n型源極擴散層15。又，在柱狀带層3〇 之第二閘極20侧之侧面形成p +型層21，藉以構成由 道體呈現浮動之縱型電晶體所構成之單元陣列MC。埋入 閘極13、20之基板形成有層間絕緣膜17 ,其上配設位元 線1 8。 利用本實施形態也可施行前述各實施形態同樣之動作。 依據本實施形態’不必使用SGI基板’因此僅利用記憶單 元即可具有縱型電晶體所構成之浮動的溝遒體，單元陣列 以外之讀出放大器、傳送閘、列/行解碼器等周邊電路 可使用通常之平面型電晶體。因此，不必像使用8〇1基板 之情形那樣地，為了消除溝道體浮游效應對電路產生不安 定性，必須形成用來固定周邊電路電晶體之溝道體電位之 接觸部，故可相對地縮小周邊電路部之面積。 【實施形態4】 圖23及圖24係表示使用與實施形態三同樣之sgT構造 之實施形態之記憶單元陣列之配線及其A_A，線剖面對應於 圖21及圖22之圖。與實施形態三不同之處在於：閘極 13、20 —體地圍在柱狀矽層3 0周圍而被配設成共通字線 W L。在柱狀梦層3 0朝向閘極2 0之侧面與實施形態三同 樣地形成有p+型層2 1。 本實施形態之情形，閘極13、20作為字線WL —體地被 相同電位所驅動，在閘極2 0侧因有ρ +型層2 1，故不會形 成溝道反轉層，因此，字線WL可藉大的電容隸合於溝道 體而控制其電位。形成此p +型層2 1之面並不限於拄狀矽 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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層30之一面，也可形成在其他二面或三面上，也就是 說’ p型層21只要形成在柱狀碎層3〇之一個以上之面即 可。 【實施形態5】 圖25A係表示可改善” 〇 ”資料窝入之可靠性之實施形態 之記憶單元M C對應於圖1構造之剖面圖。本實施形態之 記憶單元構造與圖1不同之處在於閘極丨3對閘極i 4具有補 償作用。即在溝道體侧之源極15上經由閘極絕緣膜16形 成閘極1 3，也就是說，閘極丨3對源極丨5之重疊量為正 值，對此，在汲極1 4上並未形成閘極i 3，也就是說，閑 極13對汲極14之重疊量為負值。 要實現此現象，如圖25A所示，只要將汲極丨4及源極J 5 之離子植入方式採用斜式離子植入方式，即可容易地加以 實現’或者不採用斜式離子植入方式而在僅將侧壁絕緣膜 形成於汲極侧之閘極侧壁之狀態下，施行通常之離子植 入，也可獲得同樣之補償構造，其他與圖1並無不同。 在上述實施形態之記憶單元中，在施行” 0，，之窝入時， 係採將順偏壓施加至汲極區域i 4與溝道體之間而將溝道 體之多數載子放出於汲極區域14之方式。此時，在圖1所 示之通常電晶體構造中之情形，會形成溝道反轉層，此溝 道反轉層會變成閘極1 3與閘極1 3間之隔離層而使溝道反 轉層與溝道體間之電容耦合量增大。其結果，使汲極區域 14由負電位回到0V時，會因溝道反轉層與溝遒體間之電 容耦合而使溝道體電位上昇，以致有可能不能充分施行 -30-
本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 508793 A7 B7 五、發明説明（ "〇 π之寫入，且因溝道反轉層會縮小閘極丨3與溝遒體間之 電容，而變得更容易受到位元線之影響。再者，形成溝道 反轉層時，會產生溝道電流（η溝遒之情形為電子電流）流 通現象，此溝道電流對寫入動作而言，屬於無用之電流， 不僅會導致窝入電力的增大，如果再發生碰撞電離現象， 就會變成，，1 ”窝入模態而降低” 〇，，窝入之可靠性。 對此，如圖25 Α所示，使汲極侧具有補償構造時，在汲 極區域14被施加正電位而使汲極接合區成逆偏壓之通常 之電晶體動作之情形時，如圖25B所示，由汲極區域14擴 張之芝乏層DL會延伸到閘極13正下方，因此，當正電塵 施加至閘極13時，在由汲極區域14擴張之空乏層DL·與源 極區域1 5之間會形成溝遒反轉層c Η，使汲極區域1 4與源 極區域1 5之間呈現有溝遒電流流通之狀態。也就是說， 圖25 Α所示之記憶單元M C係如圖2 6所示，可施行作為 MIS電晶體之正常動作。此圖26係表示施加至汲極區域 14之電壓Vd與流過源極/汲極間之電流1(1之關係圖，而 顯示使施加至閘極1 3之電壓V g變化時之特性。 但沒極區域14被施加負電位時，在電晶體動作上，沒 極、源極之機能完全相反，如圖25C所示，空乏層dl形 成在源極區域1 5侧，溝道反轉層C Η形成在遠離汲極區域 14之處，因此，如圖26所示，汲極區域14與源極區域15 之間幾乎無溝道電流流動。 因此，依據本實施形態，，·〇”寫入時（即如圖25C所示， 將順偏壓施加至汲極區域1 4與溝道體之間時），可抑制沒 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五 、發明説明（29 A7 B7
极區域14與溝道體無用之電容輪合所引起之溝道體電位 之上昇，故可提南寫入之餘裕度。且在，，〇”窝入時可 抑制無用之溝道電流，減少流向位元線B L之窝入電流， 故可降低寫入電力。 以上係就電流幾乎不流向逆方向之情形加以敘述，但如 使溝道電流具有i 〇 %以上之差值之輕微之非對稱性時， 同樣可獲得降低電流等之效果。又，使汲極區域14侧具 有補償作用乃係將源極、汲極逆轉時之溝道電流變成非對 稱性之手段之一，為使源極、汲極逆轉時之溝道電流變成 非對稱性，也可採用其他方法。即只要使MI s電晶體在溝 道電流由源極區域1 5流向汲極區域1 4時、與由汲極區域 1 4流向源極區域1 5時，施加相同電位至閘極j 3時也具有 不同之特性即可。 【實施形態6】 圖2 7及圖2 8係分別表示對圖19A及圖2 0之記憶單元μ C 同樣導入閘極補償構造之實施形態。此實施形態也同樣可 降低π 0 ”寫入時無用之電流。 圖29Α及圖29Β係表示對使用s G Τ構造之記憶單元M C同 樣導入閘極補償構造之實施形態。圖29Α係表示該種記憶 單元M C所構成之記憶單元陣列之配線圖，圖29Β係表示 圖29Α之Α-Α·線剖面圖。如此等圖29Α及圖29Β所示，閘 極13為包圍柱狀矽層30之一體構造，且柱狀矽層3〇上並 未形成Ρ +型層21之高濃度區域。 如圖29Β所示’在柱狀矽層3 〇之溝道體侧之源極1 5周圍 -32- 本紙張尺度適用中國國家標準(CNS) Α4規格(210Χ 297公釐) ^U8/93 A7 --—__— B7 五、發明説明Γ^ΤΤ~ " — 經由閘極絕緣模形成閘極1 3，也就是說，閘極1 3對源極 1 5 I重疊量為正值。相對地，在柱狀矽層3 〇之汲極丨*周 圍並未形成閘極1 3，也就是說，閘極1 3對汲極丨4之重疊 量為負值。 圖3〇A係表示在圖2 1及圖2 2之實施形態三中導入閘極補 4貝構造之€憶單元所構成之記憶單元陣列之配線之平面 圖’圖30B係表示圖3〇a之A_A，線剖面圖。如此等圖3〇a 及圖30B所示’第一閘極i 3係移位形成在源極區域i 5 侧’即在柱狀矽層3 〇之源極丨5侧面經由閘極絕緣模形成 第一閘極1 3，也就是說，第一閘極丨3對源極丨5之重疊量 為正值。相對地，在柱狀矽層3 0之汲極1 4侧面並未形成 第一閘極1 3，也就是說，第一閘極〗3對汲極丨4之重疊量 為負值。其他構成與上逑實施形態三相同，第一閘極丄3 與第二閘極2 0被配設作為個別不同之字線。 圖30C係表示在圖23及圖24之實施形態四中導入閘極補 4貝構k之尤憶單元所構成之記憶單元陣列之配線之平面 圖’圖30D係表示圖30C之A-A，線剖面圖。如此等圖30C 及圖30D所示，第一閘極丨3係移位形成在源極區域i 5 侧’即在柱狀矽層3 0之源極丨5侧面經由閘極絕緣模形成 第一閘極1 3，也就是說，第一閘極丨3對源極i 5之重疊量 為正值。相對地，在柱狀矽層3 〇之汲極i 4侧面並未形成 第一閘極13 ’也就是說，第一閘極對没極14之重疊量 為負值。其他構成與上述實施形態四相同，第一閘極i 3 與第二閘極2 0被配設作為共通字線。 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公«) 508793 A7 B7
利用本實施形態六也同樣可消降”皆 J ^ 〇寫入時無用之電 流。 【實施形態7】 在前面之實施形態中，在寫入”】” ^ ^ 1時，係利用在汲極接 合區附近之碰撞電離現象所產生之甚 〜秦板電流，但也可利用 閘極所感應之汲極漏泄電流，即所細 + 1唧明GIDL電流來取代碰 撞電離現象。圖31表示閘長/間寬=〇175_/1〇心在 Μ鹏T之閘極電壓-聽電流特性。閘長變短時，如圖 所示，在閘極電壓vg為負值之區域施加正的汲極電壓vd 時，會產生大的基板電流，此即所謂GmL電流，利用此 電流可寫入” 1 ”資料。 圖3 2係表示利用G i D L電流之” i ,,寫入/讀出之動作波 形。與利用碰撞電離現象之情形不同，H1"寫入時，使閘 極電壓vg為負值，使汲極電壓Vd為正值，藉此可利用 GIDL電流將電洞植入蓄積於溝遒體。 又，利用GIDL電流之” 1 ”寫入方式當然可適用於圖i所 示之基本記憶單元構造，也可同樣適用於圖19A以下所示 之各實施形態之記憶單元構造之情形。 【實施形態8】 圖3 3、圖34A及圖34B係表示將矽層1 2在絕緣膜1 1上形 成凸型條帶狀之實施形態。圖3 3係表示該種記憶單元所 構成之記憶單元陣列之配線之平面圖，圖3 4 A係表示圖 33之A-A’線剖面圖，圖34B係表示圖33之B-B’線剖面圖。 此時，閘極1 3可說是將上述各實施形態之第一閘極與 -34-本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公董) 508793
第二閘極形成為一體而使其朝向凸型矽層12之上面及兩 侧面。具體而T，此構造係在元件分離絕緣膜2 4埋入時 利用矽層12突出之狀態埋入所獲得。而在矽層12之閘極 13所面對之3面中例如兩侧面上形成〆型層21，以此作為 不形成溝道反轉層用之電容耦合部。又，p +型層21只要 形成於矽層1 2之上面及兩側面所構成之3個面中之丨個面 以上即可。 因此，可施行與前述各實施形態同樣之動作。 【實施形態9】 依據上述各實施形態，可用一個MIS電晶體作為i位元 之記憶單元M C而構成可施行動態記憶之記憶單元陣列， 而如上所述，將第一閘極丨3與第二閘極2 〇個別形成時， 第一字線WL1與第二字線WL2既可用不同之電位同步加以 驅動，也可用相同之電位同步加以驅動。 圖35A及圖35B係表示資料寫入時之字線WL1、WL2及位 元線BL之電壓波形。成對之第一字線WL1與第二字線 WL2同步地被驅動，圖35A係表示在第一閘極13與第二閘 極2 0個別形成時，以低於第一閘極丨3之電位控制第二閘 極2 0，而將多數載子蓄積於溝道體之第二閘極2 〇侧之情 形。另一方面，圖35B係表示以相同電位驅動第一閘極i 3 與第二閘極2 0時，可將多數載子蓄積於溝道體之第二閘 極20侧之情形。此圖35B之電壓波形亦同樣適用於將第一 閘極1 3與第二閘極2 0形成共通閘極之情形。 圖35A之情形，要寫入”丨，，之資料時，將高於基準電位 -35-
裝
線 本紙張尺度適用中國國家標準(CNS) A4規格(2ΐ〇χ297公爱） 508793 A7 B7 五、發明説明（33 ) VSS之正的電位VWL1H施加至被選擇之第一字線WL1，同 時將比其更低之電位VWL2H (在圖例中，為高於基準電位 VSS之正的電位）施加至被選擇之第二字線WL2，將高於 基準電位VSS之正的電位VBLH施加至被選擇之位元線 B L，藉以在被選擇之記憶單元M C中，利用5極管動作產 生碰撞電離現象而將電洞蓄積於溝道體。 要保持資料時，將低於基準電位VSS之負的電位VWL1L 施加至第一字線WL1，將比其更低之電位VWL2L施加至第 二字線WL2，藉以保持過剩電洞蓄積於溝道體之狀態之 ” 1 π之資料。 要寫入” 0 ”之資料時，分別將與要窝入” 1 ”之資料時同 樣之電位VWL1H及VWL2H施加至被選擇之第一字線WL1 與第二字線WL2，將低於基準電位VSS之負的電位VBLL 施加至被選擇之位元線BL，藉以在被選擇之記憶單元 M C中，使汲極接合區成順偏壓，將溝道體之電洞排出於 汲極1 4而寫入溝道體電位較低狀態之0 ”之資料。 圖3 5Β之情形，要寫入” 1 ”之資料時，將高於基準電位 VSS之正的電位VWLH施加至被選擇之第一字線WL1及第 二字線WL2，將高於基準電位VSS之正的電位VBLH施加 至被選擇之位元線B L，藉以在被選擇之記憶單元M C 中，利用5極管動作產生碰撞電離現象而將電洞蓄積於溝 道體。 要保持資料時，將低於基準電位VSS之負的電位VWLL 施加至第一字線WL1及第二字線WL2，藉以保持過剩電洞 -36- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 508793 A7 B7 五、發明説明（34 ) 蓄積於溝道體之狀態之” 1 ”之資料。 要寫入” 0 ”之資料時，將與要寫入” 1 ”之資料時同樣之 電位VWLH施加至被選擇之第一字線WL1與第二字線 WL2，將低於基準電位VSS之負的電位VBLL施加至被選 擇之位元線B L，藉以在被選擇之記憶單元M C中，使汲 極接合區成順偏壓，將溝道體之電洞排出於汲極而寫入溝 道體電位較低狀態之0 ”之資料。 其次，就本實施形態之列解碼器與字線驅動器之具體的 電路構成之一例予以說明之。圖35C係表示列解碼器之一 例與生成圖35Β所示之字線WL1、WL2之電壓波形用之字 線驅動器WDDV1之一例之圖。 如圖35C所示，列解碼器RDEC係由NAND電路C10所構 成，字線驅動器WDDV1係由逆變器電路C11、位階變換電 路C12、位階變換電路C13、輸出缓衝電路C14所構成。列 解碼器RDEC所選擇之字線驅動器WDDV1利用此構成將高 位階之電位變換成比正的電位VCC更高之電位之VWLH 而供給至字線WL1、WL2。 更具體而言，列位址訊號RADD與字線允許訊號WLEN 被輸入至NAND電路C10，所有高位階之位址訊號RADD、 高位階之字線允許訊號WLEN被輸入至對應於被選擇之字 線WL1、WL2之字線驅動器WDDV1，因此，對應於被選擇 之字線WL1、WL2之字線驅動器WDDV1之NAND電路C10 之輸出變成低位階，即變成基準電位VSS。NAND電路 C10之輸出被輸入至逆變器電路C11。 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 508793 A7 B7
此逆變器電路C11將所輸入之訊號反轉後輸出，因此， 在被選擇之.字線驅動器WDDVlt，逆變器電路Cu之輸 出成為南位階，即成為正的電位VCC。此逆變器電路cii 之輸出被輸入至位階變換電路C12與位階變換電路C13。 又，NAND電路C10之輸出也被輸入至位階變換電路c12 與位階變換電路C13。 此位階變換電路C12與位階變換電路C13之輸出被輸入 至輸出緩衝電路C14。利用位階變換電路C12與輸出緩衝 電路C14,將逆變器電路cn之高位階輸出電位之vcc輸 出變換成高於VCC之正電位之VWLH而供給至字線WL1、 WL2。並利用位階變換電路C13與輸出緩衝電路Cl4，將 逆變器電路C11之低位階輸出電位之vss輸出變換成低於 VSS之電位之v\VXL而供給至字線WL1、WL2。 在本實施形態中，位階變換電路（：12係由具有p型M〇s 電晶體PM10、PM11、η型MOS電晶體NM10、NM11所構 成。Ρ型MOS電晶體ΡΜ10、ΡΜ11之源極端子分別連接至 電位VWLH之供給線，其汲極端子分別連接至η型M〇s電 晶體ΝΜ10、ΝΜ11之汲極端子。又，ρ型！vIOS電晶體ΡΜ10 之閘極端子連接至Ρ型M〇S電晶體PM i 1與η型M0S電晶體 ΝΜ11間之節點，ρ型m〇S電晶體ΡΜ11之閘極端子連接至 Ρ型M0S電晶體ΡΜ10與η型MOS電晶體ΝΜ10間之節點。 逆變器電路C11之輸出被輸入至η型MOS電晶體ΝΜ10之 閘極端子，NAND電路C10輸出被輸入至η型MOS電晶體 ΝΜ11之閘極端子，此等^型MOS電晶體ΝΜ10、ΝΜ11之源 -38 -本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 508793 A7 B7 五、發明説明（36 ) 極端子分別被連接至電位VSS之供給線。 另一方面·，位階變換電路C13係由具有P型MOS電晶體 PM12、PM13、η型 MOS 電晶體NM12、NM13 所構成。p 型 MOS電晶體ΡΜ12、ΡΜ13之源極端子分別連接至電位vcc 之供給線’其汲極端子分別連接至n fM〇S電晶體ΝΜ12、 NM13之汲極端子。又，逆變器電路C11之輸出被輸入至p 型MOS電晶體PM12之閘極端子，NAND電路C10輸出被輸 入至p型MOS電晶體PM13之閘極端子。 η型MOS電晶體NM12之閘極端子連接至p型m〇S電晶體 ΡΜ13與η型MOS電晶體ΝΜ13間之節點，！！型M0S電晶體 NM13之閘極端子連接至p型M0S電晶體PMl2與^型M〇s 電晶體NM12間之節點。又，此等η型MOS電晶體NM12、 NM13之源極端子分別被連接至電位vwLL之供給線。 輸出缓衝電路C14係利用將p型MOS電晶體pMl4、 PM15、η型MOS電晶體NM14、NM15串聯連接所構成。 p型MOS電晶體PM14之源極端子被連接至電位VWLH之 供給線’其閘極端子係連接於位階變換電路Ci2之p型 MOS電晶體PM11之閘極端子，p型MOS電晶體PM14之汲 極端子連接至p型MOS電晶體PM15之源極端子，而電位 VSS則被輸入至此p型μ Ο S電晶體Ρ Μ 1 5之閘極端子，因 此，ρ型MOS電晶體ΡΜ15變成經常保持通電狀態之M〇s 電晶體。又，ρ型MOS電晶體PM15之汲極端子連接至n型 MOS電晶體ΝΜ14之汲極端子，由此等之卩型m〇S電晶體 ΡΜ15與η型MOS電晶體ΝΜ14間之節點輸出用於驅動字線 -39- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 508793 A7 B7 五、發明説明（37 WL1、WL2之電壓。 電位VCC被供給至!！型MOS電晶體NM14之閘極端子，因 此，η型MOS電晶體NM14變成經常保持通電狀態之MQS 電9曰體。η型MOS電晶體NM14之源極端子被連接至η型 MOS電晶體ΝΜ15之汲極端子，此η型MOS電晶體ΝΜ15之 閘極端子被連接至位階變換電路C13之η型MOS電晶體 ΝΜ13之閘極端子，又，11型1^03電晶體ΝΜ15之源極端子 被連接至電位VWLL之供給線。 利用以上構成之列解碼器RDEC與字線驅動器WDDV1生 成圖35Β所示之電位vwLH、VWLL而供給至字線WL1、 WL2。又，在圖35C中，雖利用各MOS電晶體施行後閘極 之連接，但此情形並不一定屬於必要。 再者’此字線驅動器WDDV1之輸出緩衝電路C14具有經 常保持通電狀態之MOS電晶體ΡΜ15、ΝΜ14，這是為了防 止電位VWLH與電位VWLL之電位差直接施加至MOS電晶 體PM14、NM15。即利用經常保持通電狀態之m〇S電晶體 PM15、NM14使電位差減少約相當於臨限值降低部分之電 壓，因此如果可直接將此電位差施加至MOS電晶體 PM14、NM15，如圖 35D 所示，M0S 電晶體 pMi5、NM14 也 可予以省略。 圖35E係表示將此等圖35C或圖35D所示之列解碼器 RDEC與字線驅動器WDDV1配置於記憶單元陣列MCA之 配線圖。如圖3 5 E所示，字線驅動器WDDV1之配線間距 與字線WLl、WL2之配線間距一致時，可將列解碼器 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7 五 發明説明（38 RI3EC與字線驅動器WDDV1配置於記憶單元陣列Mca之 單一侧。 相對地，字線驅動器WDDV1之配線面積增大，致使字 線驅動器WDDV1之配線間距不能與字線WL1、WL2之配 線間距一致時，可考慮使用圖35F所示之配線方式，即將 列解碼器RDEC與字線驅動器WDDV1配置在記憶單元陣列 MCA之兩侧，例如利用記憶單元陣列MCA之左侧之列解 碼器RDEC與字線驅動器WDDV1·施行奇數號之字線Wli、 WL2之解碼與驅動，利用記憶單元陣列MCA之右侧之列 解碼器RDEC與字線驅動器WDDV1施行偶數號之字線 WL1、WL2之解碼與驅動。 其次，說明對應於圖35A之列解碼器與字線驅動器之電 路構成。圖35G係表示列解碼器之一例與圖μα所示之字 線WLI、WL2之電壓波形生成用之字線驅動器WDDV2之 一例之圖。 如圖35G所示，列解碼器RDEC係由NAND電路CIO所構 成’字線驅動器WDDV2係由逆變器電路c 11、位階變換電 路C22、位階變換電路C23、輸出緩衝電路C24、位階變換 電路C25、輸出緩衝電路C26所構成。其電壓之高低關係依 據圖 35A之例，為 VWL1H>VWL2H>VSS>VWL1L>VWL2L。 僅就與圖35C不同之處予以說明時，位階變換電路C22 基本上呈現與圖3 5C之位階變換電路C12同樣之構造，具 有p型MOS電晶體PM20、PM21、η型MOS電晶體NM20、 ΝΜ21 °但ρ型MOS電晶體ΡΜ20、ΡΜ21之源極端子被連接 -41 - 本紙張尺度適用中國國家榡準(CNS) Α4規格(210 X 297公釐) 508793 A7 ------- B7 -I-* —— .............. ............... _丨"丨丨丨…丨丨丨_丨 五、發明説明（39 ) 至電位VWL1Η之供給線。 位階變換電路C23基本上也呈現與圖3 5c之位階變換電 路C13同樣之構造，具有ρ型M〇s電晶體ρμ22、ρΜ23、η 型MOS電晶體ΝΜ22、ΝΜ23。但η型MOS電晶體ΝΜ22、 ΝΜ23之源極端子被連接至電位vwLIL之供給線。
輸出緩衝電路C24基本上也呈現與圖3 5c之輸出緩衝電 路c14同樣之構造，具有串聯連接之ρ型M〇s電晶體 PM24、PM25、與 n 型 MOS 電晶體 NM24、NM25。但 p 型 MOS電晶體ΡΜ24之源極端子被連接至電位vwLIH之供給 線，η型MOS電晶體ΝΜ25之源極端子被連接至電位 VWL1L之供給線。 此外，圖35G之字線驅動器WDDV2具有位階變換電路 C25與輸出缓衝電路C26。位階變換電路C25之構成與位階 變換電路C23相同，具有ρ型MOS電晶體ΡΜ26、ΡΜ27、η 型MOS電曰％體ΝΜ26、ΝΜ27。但η型MOS電晶體ΝΜ26、 NM27之源極端子被連接至電位vWL2L之供給線。 輸出缓衝電路C26呈現與輸出緩衝電路C24同樣之構 成’係由ρ型MOS電晶體PM28與η型MOS電晶體NM28二 個MOS電晶體所構成，ρ型M〇s電晶體ρΜ28之源極端子 被連接至電位VWL2H之供給線，η型MOS電晶體ΝΜ28之 源極端子被連接至電位VWL2L之供給線。 不插入經常保持通電狀態之M0S電晶體之原因，係由於 電位VWL2H與電位VWL2L之電位差不那麼大，此由圖 35Α也可獲得了解，因此，縱使此電位差直接施加至ρ型 -42- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)~咖 508793 A7 _ B7 五、發明説明（4〇 ) MOS電晶體PM28、NM28也不會發生問題之故。 由此構成可知，輸出緩衝電路C24之輪出之振幅在電位 VWL1H與電位VWL1L之間變動，藉以驅動第一字線 WL1。另外，輸出缓衝電路C26之輸出之振幅在電位 VWL2H與電位VWL2L之間與輸出缓衝電路C24之輸出同 步地變動，藉以驅動第二字線WL2。又，在圖35G中，雖 利用各MOS電晶體施行後閘極之連接，但此情形並不一 定屬於必要。 又，與圖35D所示之字線驅動器WDDV1同樣地，如圖 35H所示，在字線驅動器WDDV2中，也可省略p型MOS電 晶體PM25與n型MOS電晶體NM24。 圖351係表示將此等圖35G或圖35H所示之列解碼器 RDEC與字線驅動器WDDV2配置於記憶單元陣列MCA之 配線圖。在圖35G及圖35H所示字線驅動器WDDV2中，在 以不同之電位同步地驅動第一字線WL1與第二字線WL2之 關係上，其配線面積會比圖35C及圖35D所示字線驅動器 WDDV1為大，因此，難以使字線驅動器WDD V2之配線間 距與字線WL1、WL2之配線間距一致。故在圖351所示之 配線圖中，將列解碼器RDEC與字線驅動器WDD V2配置於 記憶單元陣列MCA之兩侧，即利用記憶單元陣列MCA之 左侧之列解碼器RDEC與字線驅動器WDDV2施行奇數號之 字線WL1、WL2之解碼與驅動，利用記憶單元陣列MCA之 右侧之列解碼器RDEC與字線驅動器WDDV2施行偶數號之 字線WL1、WL2之解碼與驅動。 -43- 本紙悵尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 508793 A7 _— —_ B7 五、發明説明（41 ) 又如圖35J所示，例如也可將第一字線wli用之字線驅 動器WDDV3·配置在記憶單元陣列MCA之左侧，將第二字 線WL2用之字線驅動器WD3D V4配置在記憶單元陣列M C A 之右侧。利用此種配置，可輕鬆地施行電路配線之設計， 即只要僅將電位VWL1H與電位VWL1L之電位供給線配置 於設有第一字線WL1用之字線驅動器WDD V3之記憶單元 陣列MCA之左侧，僅將電位VWL2H與電位VWL2L之電位 供給線配置於設有第二字線WL2用之字線驅動器WDD V4 之記憶單元陣列MCA之右侧即可。 但在施行此配線時，字線驅動器WDDV3與字線驅動器 WDDV4雙方均個別需要列解碼器RDEC，該字線驅動器 WDDV3之一例如圖35K所示，該字線驅動器WDDV4之一 例如圖35L所示。 如圖35K所示，第一字線WL1用之字線驅動器WDDV3具 有經逆變器電路C11連接至列解碼器RDEC之位階變換電 路C22、直接連接至列解碼器RDEC之位階變換電路C23、 輸出緩衝電路C24，此等構成與上述圖35G之字線驅動器 WDDV2相同。 另一方面，如圖35L所示，第二字線WL2用之字線驅動 器WDDV4係由具有列解碼器rdEC、逆變器電路C11、位 階變換電路C25與輸出緩衝電路C26所構成。位階變換電 路C25與輸出緩衝電路C26之構成與上述圖35G之字線驅 動器WDDV2相同’但因字線驅動器WDDV4設在記憶單元 陣列MCA之右側，所以不能與字線驅動器WDDV3共用列 -44- 本紙張尺度適用中國國家標準(CNS〉A4規格(21〇x 297公釐) 508793 A7 B7 五、發明説明（42 ) 解碼器RDEC，因此獨自設置列解碼器RDEC與逆變器電路 C11。 由於列位址訊號RADD與WLEN同步地被輸入於字線驅 動器WDDV3之列解碼器RDEC與字線驅動器WDDV4之列 解碼器RDEC，結果即可以不同之電壓振幅輸出同步之字 線驅動電位。 又，在圖35K及圖35L中，雖利用各MOS電晶體施行後 閘極之連接，但此情形並不一定屬於必要。另外，在圖 35K所示之字線驅動器WDDV3中，也如圖35M所示，也可 省略p型MOS電晶體PM25與η型MOS電晶體NM24。 -45- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

Claims (1)

  1. 508793 A B c D 々、申請專利範圍 1. 一種半導體記憶體裝置，其特徵在於其係包含用於構成 記憶單元之多數ΜI S電晶體者，且各ΜI S電晶體包括： 半導體層； 源極區域，其係形成於前述半導體層者； 汲極區域，其係形成於前述半導體層而與前述源極區 域保持分離，且前述源極區域與其之間之前述半導體層 構成浮動狀態之溝道體者； 第一閘極，其係用於在前述溝道體形成溝遒者； 第二閘極，其係利用電容耦合控制前述溝道體之電位 者；及 高濃度區域，其係形成於前述溝遒體之前述第二閘極侧 ，且具有比前述溝道體之雜質濃度更高之雜質濃度者， 前述MIS電晶體係可對將前述溝道體設定於第一電位 之第一資料狀態、與將前述溝道體設定於第二電位之第 二資料狀態施行動態記憶者。 2. 如申請專利範園第1項之半導體記憶體裝置，其中前述 第一資料狀態係利用使前述Μ I S電晶體施行5極管動 作，在汲極接合區附近引起碰撞電離現象之方式所寫入 者， 前述第二資料狀態係利用由前述第一閘極之電容耦合 將順方向偏壓施加至被供給特定電位之前述溝道體與前 述汲極區域之間之方式所寫入者。 3. 如申請專利範圍第1項之半導體記憶體裝置，其中前述 第一閘極與第二閘極係分開個別形成者。 -46 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 裝 η 508793 A8 B8 C8 D8 申請專利範圍 4·如申請專利範圍第3項之半導體記憶體裝置，其中前述 MIS電晶體係多數個排列成矩陣狀，排在第一方向之 MI S電晶體之汲極區域連接於位元線，排在第二方向之 MIS電晶體之第一閘極連接於第一字線，前述％^電晶 體之源極區域連接於固定電位，排在前述第二方向之前 述Μ I S電晶體 < 第二閘極連接於第二字線而構成記憶單 元陣列者。 ·； 5·如申請專利範圍第3項之半導體記憶體裝置，其中 MIS電晶體係多數個排列成料狀，排在第一方向 MIS電晶體之汲極區域連接於位元線，排在第二方向 ΜI S私日曰把之第一閘極連接於字線，前述％丨§電晶體 源極區域連接於第一固定電位，前述謂電晶體之第
    閘極刀別連接於第二固定電位作為全部mis電晶體之 通板而構成記憶單元陣列者。 Hi專利_第3項之半導體記憶體裝置，其中前 Sa層係被,.¾緣膜分離而形成於半導體基板上者， 前及述第-閘極連續地配設在前述半導體層上部，仏 為第H 迷第二閘連續地配設在前述 以料與前述第—字線並行之k字線者。 7.::凊專利範圍第3項之半導體記憶體裝置，其中前 ”形成於半導體基板上之柱狀半導體， 則-開極係形成朝向前述柱狀半導體層之 =!:前述第二開極係形成朝向前述柱狀半導體 弟閘極〈相反侧之侧面所形成之前述高濃度 -47- 508793 A8 B8 C8
    域^狀1，前述沒極區域形成於前述柱狀半導體之上面 ，則述源極區域係形成於前述柱狀半導體之下部者。 & =申凊專利範圍第3項之半導體記憶體裝置，其中前述 弟一閘極對前述源極區域之重疊量為正值，對前述汲極 區域之重疊量為負值者。 9·=申請專利範圍第5項之半導體記憶體裝置，其中前述 第一閘極對前述源極區域之重疊量為正值，對前述汲極 區域之重疊量為負值者。 10. ^申凊專利㈣第7項之半導體記憶體裝置，其中前述 第:閘極對前述源極區域之重疊量為正值，對前述汲極 區域之重疊量為負值者。 11. 如申清專利範圍第3項之半導體記憶體裝.置，其中進一 Ιέ驅動私路，其係用於驅動前述第一閘極與前述第 一閘極，且以低於前述第一閘極之電位同步驅動前述第 一閘極者。 12·如申4專利範圍第3項之半導體記憶體裝置，其中進一 步包含驅動電路，其係以相同電位同步驅動前述第一閘 極與前述第二閘極者。 13.=申請專利範圍第i項之半導體記憶體裝置，其中前述 第一閘極與前述第二閘極係構成作為共通形成之共通閘 極者。 14·如2請專利範圍第丨3項之半導體記憶體裝置，其中前 述高濃度區域係形成於前述溝道體之前述共通閘極侧表 面之一部分者。 -48-
    六、申請專利範圍 15·如申請專利範圍第i 4項之半導體記憶體裝置，其中前 述南濃度區域係接觸於前述源極區域與前述汲極區域 16·如申請專利範圍第1 4項之半導體記憶體裝置，其中前 述咼濃度區域係不接觸於前述源極區域與前述汲極區域 中任一方者。 17.如申請專利範圍第i 3項之半導體記億體裝置，其中前 述半導體層係形成於半導體基板上之柱狀半導體層， 前述共通閘極係形成圍在前述柱狀半導體層周圍之狀 態，且在前述柱狀半導體層之一個以上之侧面形成前述 咼濃度區域，在前述柱狀半導體層上面形成前述汲極區 域’在前述柱狀半導體層下部形成前述源極區域者。 18·如申請專利範圍第i 7項之半導體記憶體裝置，其中前 述共通閘極對前述源極區域之重疊量為正值，對前述汲 極區域之重疊量為負值者。 19·如申請專利範圍第i 3項之半導體記憶體裝置，其中前 述半導體層係形成於半導體基板上之凸型半導體層， 前述共通閘極係形成朝向前述凸型半導體層上面及兩 侧面之狀態，在前述凸型半導體層之前述共通閘極所朝 向之一個以上之侧面形成前述高濃度區域，在前述凸型 半導體層挾著前述共通閘極而形成前述汲極區域及前述 源極區域者。 20·如申請專利範圍第！項之半導體記憶體裝置，其中前述 第一資料狀態係利用被施加負電位之前述第一閘極所感 -49- 本紙張尺度咖中國國家標準(CNS) A4規格(2ι〇χ297公爱) yj A8 B8 C8 D8
    、申請專利範圍 應之汲極漏泄電流之方式所寫入者， 1則逑第二資料狀態係利用將順方向偏壓施加至由來自 前j第一閘極之電容耦合獲得特定電位之前述半導體層 與如述汲極區域間之方式所窝入者。 21·—種半導體記憶體裝置’其特徵在於其係包含用於構成 记憶單元之多數MIS電晶體者，且各MIS電晶體包括： 半導體層； 源極區域，其係形成於前述半導體層者，· 、汲極區域，其係形成於前述半導體層而與前述源極區 裝 域保持刀離，且如述源極區域與其之間之前述半導體層 構成浮動狀態之溝道體者； 第一閘極，其係用於在前述溝道體形成溝道者； 則逑ΜI S電晶體在溝遒電流由前述源極區域流向前述 訂 汲極區域時、與在溝遒電流由前述沒極區域流向前述源 極區域時，即使將相同電位施加至前述第一閘極時，亦 具有不同特性，且 則述ΜI S電晶體利用在汲極接合區附近所引起之碰撞 電離現象或前述第一閘極所感應之汲極漏泄電流，可對 將則逑半導體層設定於第一電位之第一資料狀態、與在 則述汲極區域與前述溝道體之間通以順偏壓電流而將前 述半導體層設定於第二電位之第二資料狀態施行動態記 憶者。 22.如申請專利範圍第2 1項之半導體記憶體裝置，其中前 述第一閘極對前述源極區域之重疊量為正值，對前述汲 -50 本紙張尺度適用中國國家解(⑽）A4i：格(細Χ297公釐) ¥、申請專利範圍 極區域之重疊量為負值者。 23·如申請專利範圍第2 2項之半導體記憶體裝置，其中^ 述MIS電晶體在將相同電位施加至前述第一閘極時，^ 前述沒極區域流向前述源極區域之溝道電流也比由前遮 源極區域流向前述汲極區域之溝道電流為多者。 < 24·如申請專利範圍第2丨項之半導體記憶體裝置，其中贫 述MIS電晶體進-步包含第二閘極，其係有別於前逑； 一閘極，且用於藉電容耦合控制前述溝遒體之電位者。 25·如申請專利範圍第24項之半導體記憶體裝置，其中前 述MIS電晶體進—步包含高濃度區域，其係形成於前： 溝道體之前述第二閘極侧之表面，且屬於與前述溝遒體 相同之|電型@具有比前述半|體層更.高之雜質濃^ 者。 26. -種半導體記憶體裝置，其特徵在於其係包含用於構成 記憶單元之多數MIS電晶體者，且各MIS電晶體包括： 半導體層； 源極區域，其係形成於前述半導體層者； 汲極區域，其係形成於前述半導體層而與前述源極區 域保持分離，且前述源極區域與其之間之前述半導體層 構成浮動狀態之溝遒體者； 閘極，其係用於在前述溝道體形成溝道者； 前述MIS電晶體係利用負電位施加至閘極所感應之汲 極漏泄電流之流通，可對將前述半導體層設定於第一電 位之第一資料狀態、與在前述汲極區域與前述溝道體之 508793 8 8 8 8 A BCD 申請專利範圍 間通以順偏壓電流而將前述溝道體設定於第二電位之第 二資料狀態施行動態記憶者。 52- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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