TW465037B - Self-aligned metal caps for interlevel metal connections - Google Patents

Self-aligned metal caps for interlevel metal connections Download PDF

Info

Publication number
TW465037B
TW465037B TW089121664A TW89121664A TW465037B TW 465037 B TW465037 B TW 465037B TW 089121664 A TW089121664 A TW 089121664A TW 89121664 A TW89121664 A TW 89121664A TW 465037 B TW465037 B TW 465037B
Authority
TW
Taiwan
Prior art keywords
metal
cap
gold
dielectric layer
alloy
Prior art date
Application number
TW089121664A
Other languages
English (en)
Inventor
Dirk Tobben
Jeffrey Gambino
Original Assignee
Infineon Technologies Corp
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Corp, Ibm filed Critical Infineon Technologies Corp
Application granted granted Critical
Publication of TW465037B publication Critical patent/TW465037B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

A7 46 50 3 7 ΒΓ 五、發明說明(h 链明背晉 1 .坊領域 本發明是有關於半導體的製造μ a,特別是提供一 金靨帽蓋來改善金屬線間的介面的方法和裝置。 2 .相關抟術的描述_ 連至鋁(A 1 )雙重嵌人層的接點良率時當受到鋁混合物 所限制,例如氧化鋁(A 1 0 X ),其被創造於一導孔的底 部K在藉由一化學懺械拋光(CMP)製程所遺留下的化學 地不穩定的鋁表面之上做為一後來製程步驟的結合。 這些製程步驟典型地包括了絕緣層沈積,在導孔蝕刻 期間的反應式離子蝕刻,光咀去灰,K及化學濕式洗淨 。這些化合物和/或剩下來的在一預金屬沈積濺鍍洗淨 也很難移除,其時常導致良率很糟。另一個嵌人式結構 的問題是在鋁線的上面上並沒有多餘的導體;缺少多餘 的導髖可能使内部連接的可靠性劣化。 後段金屬化结構Μ 了解在積體電路(I C s )的内部連接 可經由減層方法或嵌入方法來了解。在減層方法中,一 毯覆金屬薄膜經由微影成像,Μ及蝕刻使圖案被成形。 金屬薄膜通常是一堆疊,其由一低電阻材料所組成,比 如說夾在阻隔Μ及線性金鼷之間的鋁.比如說鈦,鈦氮 化合物或是其兩者的結合物。所造成位於線間的空間稍 後Μ —介電質來填充。 在嵌入方法的情形下,一介電質是先沈積來做為一毯 覆薄膜。然後溝槽經由微影成像和蝕刻技術來形成。通 本紙張尺度適用尹國國家標準(CNS)A4規格(2]0 X 297公釐) — I------.---U----裝--------訂----------線· ί. < (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 4 6 5 0 .) _B7_ 五、發明說明(2) 常再用一疊不同型式的金鼷來填滿這些溝槽,然後對該 金鼷背拋光直到介電層的表面(C Μ P )。典型上,可使用 過度拋光來確保在線路間不會經由線留的金_而造成短 路。嵌人製程可Κ藉由後來的形成導孔至較低的層Μ及 溝槽來固定一層的內部連接來輕易的伸廣至一雙重嵌人 製程Μ被了解。在金靨沈積和化學機械拋光(CMP)製程 之前,這些導孔,Μ及溝槽已形成於在一同樣的毯覆的 介電薄膜。由於製程步驟的減少,使得雙重嵌人製程典 型地較不貴。此外,由於基本規則的持績縮小,更加容 易蝕刻介電質,比如說,蝕刻矽氧化物就比蝕刻金屬堆 疊容易。 另一個嵌入和減層金屬化法之間的不同在於嵌人法遺 留下有已拋光鋁或鋁銅的表面,在其背後比呔或氮化鈦 更大的反應。少了這種多餘的導體可能降低內部連接的 可靠性。 因為嵌入式的方法是婼束於一化學機槭摁光(CMP)步 :——.--------*-----裝--- (請先閱讀背面之注意事項再填寫本頁) --訂- -線/ 經濟部智慧財產局員工消費合作社印製 。 的漸介定氧蝕影 的靠逐。而的孔些 述可或關份地導這 描且 ,無成當在於 所的程式的或。究 上好製方地離大歸 如良嵌的當隔越可 面成鑲接的U)就也 表形,連面(C也物 的面層部表銅量合 應表入内的像化混 反的嵌的光到變或 當要重擇拋受的物 相重雙選被於地留 一 這個所著由當殘 下與一和隨 -,.的 留要另這的如響成 遺需是 ,烈例影彤 面層它程強 ,同所 後觸論製會小不中 在接無孔質越的程 其個。導品‘孔度製 ,一面细的導程的 驟下介變面。化刻 本紙張尺度適用尹國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 “650 3 7 a? _B7__j_ 五、發明說明(3) 響。這些影響很難控制或用洗淨步驟來消除。 參考第1圖,一介電層12是被印上圔荼,Μ形成導孔 14和溝槽16。導孔14和溝槽都是用一金屬來填充,比如 說鋁。另一個介電層18是被沈積且被印上圖案Κ形成導 孔20。在印上圖案導孔20之時,鋁的部份22氧化。這種 氧化特別難Μ洗淨。當另一種導電材料2 6 ,比如說鋁, 被沈積時,介於材料2 6和一内部連接2 4之間的介面包括 了一氧化物在其之間,其使電阻增加,良率降低,Μ及 減少可靠度。 所Μ,在金屬連接的層與曆之間需要一個更可靠且更 好的可控制的介面。 太發明的摘要 一種用自我調整的金屬帽蓋來連接金屬結構的方法, 根據本發明,其包括提供一金屬結構於一第一介電層中 。該金屬結構和該第一介電層共同分享了 一實質地平面 的表面。一帽蓋金匾係選擇性的被沈積在該金屬結構上 如此Μ使得帽蓋金屬衹沈積於讀金屬结構之上。一第一 介電層形成於該帽蓋金屬上。該第二介電層被打開以形 成一導孔其终結於該帽蓋金屬之中。一導電材料被沈積 於導孔中,以透過該帽蓋金屬提供一至該金闥结構的接 點。 在另一種交替的方法中,該金屬結構可包括鋁或銅, 而且該帽蓋金屬可包括鏡。該接點可包括鋁或嗣。透過 該一導孔來洗淨該帽蓋金屬的步驟也可被包括。該帽蓋 本紙張尺度適用申國國家標準(CNS)A4規格(210 X 297公釐) —-------ΐ---•裝--------訂 ----------線 ί' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 4 6 5 Ο 3 ί Α7 __Β7____ 五、發明說明(4) 金屬可包括一介於約30 0埃U )至5 0 0埃U )之間的厚度。 另一種用自我調整的金屬帽蓋來連接金屬結構的方法 ,根據本發明,包括提供一金屬结構於一第一介電層中 。該金屬結構和該第一介電層共同分享了 一實質地平面 的表面。一耐火金屬是被沈積於該金屬結構和該第一介 電曆上。一合金形成該金屬結構和該耐火金屬之間如此 使得該合金祗形成在該金屬结構上的該實質地平面的表 面。該耐火材料從該第一介電層被移除如此使得該合金 的一部份仍屬於該金屬結構中。一第二介電層形成於該 合金上。該第二介電層是被打開Μ形成一導孔其終结於 該合金之中。一導電材料被沈積該導孔中Μ透過該合金 提供一至該金屬結構的接點。 在另一種交替的方法中,該金屬结構可包括鋁或銅。 該耐火金屬可包括鈦,鎂,鎳,钽,铪和/或鈮。該接 點包括鋁或銅。透過該導孔來洗淨該帽蓋金屬的步驟也 可被包括。該帽蓋金屬可包括一介於妁300埃(S )至約 5 0 0埃(ί )之間的厚度。形成一合金的步驟可包括燒結 的步驟其溫度大於攝氐4 0 5 °C。移除該耐火金屬的步驟 可包括用蝕刻劑來對該耐火金屬蝕刻。移除該耐火金_ 的步驟可包括對該耐火金屬拋光。 本發明的這些和其它目標,特徵Μ及優點會從Μ下例 舉的實例的詳细描逑而變的明顯且要隨著附圖一起來閱 讀。 I忒夕簡Μ說明 本紙張尺度適用中國國家標準(CNS)A4規格(2]0 X 297公釐) ------r ί — ί----裝-------訂---------- _身 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Α7 Β7______ 五、發明說明(5) 將會參考Κ下的圖式來仔细揭露Μ下較佳的實例的描 述。 第1圖是一傳統的接點結構的橫剖面; 第2圖是一具有帽蓋金屬形成於其上的一金屬結構的 横剖面圖,根據本發明。 第3圖是第2圖的結構的橫剖面圖,其顯示出所形成 的一介電層,根據本發明。 第4圖是第3圖的結構的横剖面圖,其顯示出透過介 電層所彤成的導孔旦終結在帽蓋金屬之中,根據本發明。 第5圖是第4圖的結構的横剖面圖,其顯示出在導孔 中所形成的接點且終點在帽蓋金屬之中,根據本發明。 第6圖是一金屬结構的横剖面圖,其顯示出一耐火金 屬層沈積在其上,根據本發明。 第7圖是第6圖的結構的横剖面圖,其顯示出經由燒 結的合金Κ形成一帽蓋金屬,根據本發明。 第8圖是第6圖的結構的橫剖面圖,其顯示出附火金 圏,其係被選擇地移至合金,根據本發明。 第9圖是第8圖的結構的橫剖面圖,其顯示出一形成 接點,其係終結於帽蓋金屬(合金),根據本'發明;且 第]0圖是一形成於介電層中的雙重嵌入结構的橫剖面 圖,根據本發明。 龄住實例的詳細描诚 本發明是關於半導體製造且更特別的是一種方法和裝 置經由提供一金屬帽蓋來改進金屬線之間的介面。經由 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —,----:----——-裝---------訂----------4^._ (請先閲讀背面之注意事項再填寫本頁) A7 46 50 3 7 B7 五、發明說明(6) (請先閱讀背面之注意事項再填寫本頁) 本發明的所藉由沈積一自我調整的耐火金屬帽蓋於一金 屬線上或導電的表面上來提供更好的定義的介面。在該 金屬在一導孔中被蝕刻之前,該金屬帽蓋做為蝕刻的终 止且K化學和濺鍍洙淨的觀點來看在下一個金屬沈積之 前提供更容易的操作。本發明的實例包括選擇地沈稹一 耐火金屬層,譬如於一金屬層上或沈積一毯覆膜, 用一金屬導孔Μ形成合金,一燒结步驟,以及移除非合 金耐火金屬。本發明提出了創造一可信賴的且可重覆的 至一金國層的接點的問題Μ創造一更可控制的介面。 經濟部智慧財產局員工消費合作社印製 琨在請參考圖式的特定詳綑處,其中像參考號碼藉由 遍佈的幾個視圖來識別類似的或相同的元件。且開始至 第2圖,一部份地被製造的半導體裝置1 0 0的横剖面圖 是被顯示出,根據本發明。該裝置100可包括一記憶裝 置,比如說一動態隨機記憶體裝置(D R A Μ ), —在半導體 裝置的任何型式上的處理器,其係利用金腸線和内層接 點。一介電層102是被沈積於一基板104之上或其它層, 根據要被製造的一裝置。介電層可包括任何可被利用在 半導體製程的介電層。在一實例中,介電層102包括砂 二氧化物。一導孔106和溝槽108被蝕刻入介電層102, 導孔1 0 6和溝槽1 0 8可藉由罩幕介電層1 0 2和利用,比如 說,活性離子蝕刻(R I Ε )製程來被蝕刻。交替地,介電 曆012可包括一導孔或一溝槽或其它結構Μ包括一導電 的路徑其為本發明可能的使用。導孔1 0 6和溝槽1 0 8以一 金屬來填充,比如說鋁,銅且它們的合金,Κ形成一導 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐) 經濟部智慧財產局員工消費合作社印製 5 0 37 A7 B7 - 五、發明說明() 電的結構1 1 4。結構1 1 4的頂部表面1 1 2是被平面化的, 比如說藉由化學機械抛光(C Η P ),以提供一平面的表面 。一洗淨步驟可被利用以除去任何負氣化層的表面η 2 (雖然這可能不需要)。 一選擇的沈積製程是被利用來沈積一金屬層πο,比 如説,_於結構114的被抛光的金屬表面上,在一下一 個内層介電層被放上去之前。在一實例中,一選擇的鋁 的沈積是藉由化學氣相沈積法(c V D )所完成。當一金屬 是經由化學氣相法(c V D )而被沈積時,該金屬優先地形 成於金屬表面上而不是在絶縐體上。這種影響一直被 採用以選擇性地沈積_栓塞於導孔中,其傜連接至後來 的金屬層如美國專利號碼5 , 5 8 7,3 3 3所描述淮予至威伯 (Kyborn)以及其它人,藉由參考在此合併,或在一減 層方法中所了解的,在鋁線上的邊牆上覆蓋如美國專利 號碼5 , 1 S 2,7 1 5進行至史利瓦(S 1 i w a )以及人,藉由參 考在此也合併。本發明選擇地沈積金屬層11G,最好是 鋁W,於結構114上。其它金屬和潖合物可被使用,例如 ,氪化鈦,鈦,鉅,氪化鞋,其被選擇地沈積。 在結構1 1 4的化學機械拋光(C Μ P )和金屬層1 1 ϋ沈積之 間,時間可被減至最小以確保表面112在結構η 4上不是 再次被氧化。金屬層1 I Q最好包括一最小的厚度,其大 於蝕刻下一個導孔層至該金屬層11Μ謓看下面)的厚度 。該金屬層110的最大厚度最好被決定,以使下一値的 内層介電〗.2 0 ,如第3圖所示,優先的被沈積如同一毯 -9 - 本紙張尺度適用中國國家標準(C'NS)A4規格(210 X 297公釐) ------^丨丨ΙΊ---裝.------訂------線. (請先閱讀背面之注意事項f%寫本頁) A7 4650 3 7 __B7____ 五、發明說明(δ) 覆層(最好藉由一電漿促進化學氣相沈積(PECVD)其具有 有限的滲填能力。同時,Μ下的微影成像不應承受太多 的拓樸學。因此,最佳的金屬層no的厚度是大約在300 埃U )至約5 0 0埃(又)之間。和典型的鋁嵌入式厚度在 2 0 0 0埃U )至5 0 0 0埃U )之間比較趄來,相對地薄。内 層介電120可也包括矽二氧化物或任何其它合適的介電 層。 參考第4圖,在內層介電120沈積之後,微影成像和 一蝕刻步驟被執行Μ創造一導孔1 2 2。在那有一些過度 蝕Μ確保該導孔全程被鑽至下面的金屬,有利的是,根 據本發明,該導孔蝕刻终結於層1 1 〇之中。層U 〇包括一 材料,其很容易洗淨由於降低金屬的化學反應,比如說 II (ΐί)。一洗淨製程有,比如說,氫氟酸或,四甲基-铵 氫氧化物(tetramethyl-ammonium hydroxide(TMAH))可 被執行以移除自然氧化物形成層,根據本發明。 參考第5圔,一導電材料126被沈積,材料126在一方 法中藉由逐漸縮小的導孔或一再緩流技術Μ印上圖案Μ 同時完成導孔填充和下一層金屬薄膜沈積。材料〗26可 包括鋁或其它適合的金屬。那些在技_中的技巧會了解 用來填充導孔122來形成一接點128的其它材料和技術。 本發明導致在金屬層間的内連接有更好的製程制控和良 率改進。 參考第6圖,一部份製造的半導體裝置2 0 0的槇剖面 圖是被顯示,根據本發明。裝置2 0 0可包括一記憶裝置, -1 0 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) I ------丨丨 — —--裝 - - ----- 訂 - - ------—^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印制衣 B7 _ 五、發明說明(9) 比如說一動態隨機記憶體裝置(DRAM), —在半導體裝置 的任何型式上的處理器,其係利用金屬線和內層接點。 一介電層202被沈積於一基板204上或其它層,根據要被 製造的一裝置。介電層202可包括任何介電材料,其被 利用在半導體製程。在一實例中,介電層202包括矽二 氧化物》金靨結構206被提供在介電層202之中。在沈積 之後,金屬結構2 0 6被平面化,比如說化學機械拋光 (CMP),毯覆式沈積耐火金屬208是被執行Μ覆蓋在结構 206的表面210上。在一實例之中,金臈結構包括鋁,耐 火金屬2 0 8可包括一或更多的钛,钽,鋁,鎂,鈮,Κ 及鍊。其它金屬也可被採用。 參考第7圖,耐火金屬208選擇地形成一合金212於結 構206。合金212在沈積耐火金屬208之時被形成或一額 外退火製程可能被採用Μ提供一混合金屬來形成合金 2 1 2。在一實例中,一鈦層被沈積,比如說漉鍍。其它 耐火金屬也可被採用(比如說鉅,給,鎂,鈮,鎳)。 此外,耐火金薩,例如鈦,iS ,給,鎂,鈮,_被沈 積在,比如說鋁上,一旦在在相對低的溫度下燒結,那 就是大於約4 0 5 1C在一些特定的情況下,很快的和鋁形 成合金。在這熱控制方式下,耐火金屬尚未擴散入絕緣 體比如說介電曆2 0 2 ,其最好是一矽氧化物。該耐火金 屬和它們的合金可被選擇的(乾式或濕式)蝕刻或拋光° 在一實例中,一具有溫度大於4 2 5 °C的燒結製程被執 行。如果為了結構206而鋁被採用,該燒結導致了三鋁 -1 1 - 本紙張尺度適用中國國家標準(CNS)A4規格(2]0 X 297公釐) 丨 -------------裝 -----丨訂-----I,^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 Α7 Β7 五、發明說明(Η) 化钛(y A 1 3 )(或三鋁化鎳(N i A 1 3 ),三鋁化鈮(N b A 1 3 ) *三鋁化鋁(H f A】3 ),三鋁化二鎂(M s 2 A ] 3 ),三鋁化 鉬(T a A】3 )其它相位也可M達成)的形成於該鋁的上部 之上面,雖然鈦(或其它金屬)仍然賁質地不變在介電層 202之上。如果為了結構206而飼被採用,該燒結導致了 三鋼化钛(T i C u 3 )(或五銅化給(H f C u 5 ),銅化二鋁 (A 1 2 C u ),二銅化鎂(M g C u 2 ),玖飼化二锆(Z r 2 C u 9 ) 其它相位也可Μ達成)的形成於該銅的上部之上面,雖 然钛(或其它金屬)仍然實質地不變在介電曆202之上。 這提供自我調整至結構2 0 6。 參考第8圖,耐火金鼷208被移除且留下合金212的部 份。耐火金匾2 0 8最好藉由一以Μ為基礎的蝕刻來被去 除(比如說,如果耐火金屬208是钛而且結構206是鋁, Κ氟為基礎的蝕刻對钛的蝕刻快於三鋁化钛Μ及介電層 202的蝕刻)或藉由一化學機槭拋光(CMP)(其甚至提供更 好的選擇)(Μ氮為基礎的蝕刻會被採用如果飼被使用) 。即然钛薄瞑可能相對的薄,它的移除可能衹需要一短 暫”觸碰"(t 〇 u c h - u ρ )步驟。比如說,最好使用硝酸 (Η N 0 3 )來選擇性的移除鏡。其它金屬,比如說,鎂t 給,或鈮最好藉由機械化學拋光(C Μ P )來移除。合金2 1 2 最佳的厚度是介於約3 0 0埃U )至約5 0 0埃U )之間。 參考第9圖,在內層介電220沈積之後,微影成像以 及一蝕刻步驟被執行Μ創造一導孔2 2 2。在那裏經常要 過度蝕刻Κ確保該導孔最好被鑽一直至該下一層金屬。 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(2〗0 X 297公釐) I ! 1------丨裝------1訂i丨丨II丨丨-*^ (請先閱讀背面之泣意事項再填寫本頁) A7 465037 B7_ 五、發明說明(11) 有利地,根據本發明,該導孔的蝕刻終結於合金2 1 2中 。合金212包括一材料,由於減少化學金屬的再反應, 該材料很容易被洗淨。為了導孔1 2 2 ,導孔2 2 2如Μ上所 述而形成。一洗淨步驟可能被執行以從合金212移除自 然氧化層,根據本發明。 一導電材料226被沈積在導孔222中。材料226在一方 法中經由逐漸變细的導孔或一再媛流技術來同時完成導 孔的填充Κ及下一層金屬薄膜的沈積。材料226可能包 括鋁或其它適合的金屬。那些技藝的技巧會了解用來填 充導孔222 Μ彤成接點224的其它材料和技術。接點導孔 222的介面現由該耐火金屬212所決定,其非常的不活潑 且不平Μ藉由洗淨來侵襲。本發明導致在金屬層間的内 連接有更好的製程控制Μ及良率改進。本發明的另一優 點為它不需要任何的拓撲。 參考第1 0圖,可Μ 了解到本發明許多種變化可被想出 來。材料2 2 β可Μ被沈積於一溝槽以及等孔以形成一雙 重嵌入結構2 3 0如圖所示。其它結構也可以被形成。此 外,第5 _的材料126可能也包括一雙重嵌入結構。 由所述的用來在層間金龎連接的自我調整的金屬帽蓋 的較佳實例(其係用來舉例而不是限制),要注意的是修 改和變化可經由熟悉該技藝的人根據Μ上的說明來達成 。所Μ,可Κ明白在本發明的特別實例中可Μ做許多的 改變,其是在本發明的範圍和精神之中,如同該附加的 申請專利範圍所描述的。因此,已仔细描述本發明和專 -1 3 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) — — — — — —---1-1 — * 裝 ------丨訂 -- ----- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印4,1衣 4 6 50 37 A7 五、發明說明(12) 利法的要求,申請專利範圍和經由專利証書所需要的保 護在附加的申請專利範圍中已被提出。 參考符號說明 經濟部智慧財產局員工消費合作社印制农 12 .... .介電層 14...· .導孔 16.,.. .溝槽 18.... .介電廇 20 .... .導孔 22 , .部份 24 .... .內部連接 26 .... .材料 100... ..裝置 102… ..介電層 104… ..基板 106… ..導孔 108... ..溝槽 110... ,·層 112... ..表面 114... ..結構 120... ..内層介電 122… ..導孔 126... ..材料 128... ..接點 2 0 0… ..裝置 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210^297公釐) (請先閱讀背面之注意事項再填寫本頁) Α7 五、發明說明(13 ) 經濟部智慧財產局員工消費合作杜印製 2 0 2 .. ..介 电 層 2 0 4 ,. …基 板 2 0 6 .. .•结 構 20 8.. ..耐 火 金 屬 212 .. …合 金 2 2 0 .. ..内 層 介 電 2 2 2 .. ..導 孔 224 .. .,接 點 2 2 6 .. •.材 料 2 3 0 .. .雙 重 嵌 入結構 -15- (請先間讀背面之注意事項再填寫本頁) 裝---- 訂----- 本紙張尺度適用中画國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. α AS B8 C8 D8 申請專利範圍 方 的 屬 金 蓋 帽 的 整 調 我 自 的 接 連: 屬為 金驟 間步 層的. 在括 來包 用其 種, 一 法 該- 與 構 結 屬 金 該 , 面 層表 電的 介面 一 平 第地 一 質 於實 構一 結有 屜具 金層 一 電 供介 提一 第 致的 以逑 此上 如成 上形 之且 構上 結之 屬構 金結 該靥 於金 屬該 金在 蓋積 帽沈 一 衹 積屬 沈金 地蓋 擇帽 選該 於 上 之 屬 金 蓋 帽 該 於 ; 層 面電 表介 的二 面第 平 一 地成 質形 實 金 提 蓋 屬 帽 金 該 蓋 於 _ 結 該 終 過 其 透 孔 以 導 , 一 中 成 孔 形 導 以 一 層 於 電 料 介 材 二及電 第以導 該;一 開中積 打之沈 0 括 包 t 樺 結 屬 金 該 中 其 法 方 〇 之 構項 結 1 屬第 金圍 α 該範種 至利一 點專之 接請銅 一 申和 供如鋁 括 包 屬 金 蓋 帽 該 中 其 法 方 之 項 11 第 圍 範 ί 專 請 申 〇 如鏡 (請先閱讀背面之注意事項再填寫本頁) 裝 訂---- 線一 經濟部智慧財產局員工消費合作社印製 第 第 圍 圍 範 範 利 〇 利 專種專 請一請 申之申 如銅如 4 5 和 鋁 括 包 點 接 該 中 其 法 方 之 項 經 括 包 步 1 進 更 中 其 法 方 之 項 了 括 包 蓋 帽 該 。 中 驟其 步 , 的法 屬方 金之 蓋項 帽 1 該第 淨圍 洗範 來利 孔專 導請 該申 由如 6 至 埃 it 連括 來包 30用其 於種 - 介 一法一 方:. 白 屬 金 蓋 帽 的 整 。調 度我 厚 自 勺 勺 -d &P. 間構: 之結為 埃屬驟 00金步 纟接的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印制衣 ASd 6 5 Ο 3 7 g DS六、申請專利範圍 提供一金is結構於一第一介電層中,該金鼷结構和 第一介電層具有一實質地平面的表面; 沈積一耐火金屬於該金屬結構Μ及第一介電層上形 成一合金於該金屬結構和該耐火金屬之間如此Μ致於 合金衹形成在該金属結構的實質地平面的表面上; 從該第一介電層移除該耐火金如此Κ致於該合金的 部份仍然和該金匾結構在一起; 形成一第二介電層於該合金之上; 打開該第二介電層Μ形成一導孔,其終結於該一合 金之中;以及 沈積一導電材料於導孔中,Μ透過該合金形成一至 該金屬結構的接點。 8.如申請專利範圍第7項之方法,其中該金屬結構包括 鋁和銅之一種。 9 .如申請專利範圍第7項之方法,其中該耐火金屬包括 钛,鎂,鎳,鉅,給,Μ及鈮之一種。 1 0 .如申請專利範圍第7項之方法,其中該接點包括鋁 和錮之一種。 1 1 .如申請専利範圍第7項之方法,其中更進一步包括 透過該導孔來洗淨該帽蓋金藤的步驟。 12.如申請專利範圍第7項之方法,其中該帽蓋金屬包 括一介於300埃至500埃之間的厚度。 1 3 .如申請專利範圍第7項之方法,其中形成一合金的 該步驟包括高於4 0 5 °C的燒結的步驟。 -1 7 - (請先閱讀背面之注意事項再填寫本頁) 裝--- 訂--------線、 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 46 50 37 A8 B8 C8 D8 申請專利範圍 金 火 耐 該 除 移 中 其 法 方 之 項 7 第 圍 範 ο 禾 專 請 申 如 4 屬 金 火 耐 該 刻 触 來 劑 *nj 蝕 用 括 包 驟 步 該 的 屬 金 火 JM- 而 該 除 移 中 其 法 方 之 項 7 第 圍 範 利 專 請 ¢ 如 屬 金 火 附 光 拋 括 包 驟 步 該 的 屬 -------i;—^裝—— (請先閲讀背面之注意事項再填寫本頁) -線- 經濟部智慧財產局員工消費合作社印製 8 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
TW089121664A 1999-10-18 2001-02-06 Self-aligned metal caps for interlevel metal connections TW465037B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/420,402 US6261950B1 (en) 1999-10-18 1999-10-18 Self-aligned metal caps for interlevel metal connections

Publications (1)

Publication Number Publication Date
TW465037B true TW465037B (en) 2001-11-21

Family

ID=23666322

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089121664A TW465037B (en) 1999-10-18 2001-02-06 Self-aligned metal caps for interlevel metal connections

Country Status (7)

Country Link
US (1) US6261950B1 (zh)
EP (1) EP1230678B1 (zh)
JP (1) JP2003527743A (zh)
KR (1) KR100468069B1 (zh)
DE (1) DE60036305T2 (zh)
TW (1) TW465037B (zh)
WO (1) WO2001029892A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4190118B2 (ja) * 1999-12-17 2008-12-03 三菱電機株式会社 半導体装置、液晶表示装置および半導体装置の製造方法
US6613671B1 (en) * 2000-03-03 2003-09-02 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
JP2001319928A (ja) 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
US20050026412A1 (en) * 2000-06-16 2005-02-03 Drynan John M. Interconnect line selectively isolated from an underlying contact plug
US6406996B1 (en) * 2000-09-30 2002-06-18 Advanced Micro Devices, Inc. Sub-cap and method of manufacture therefor in integrated circuit capping layers
US9139906B2 (en) 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US7087997B2 (en) * 2001-03-12 2006-08-08 International Business Machines Corporation Copper to aluminum interlayer interconnect using stud and via liner
JP3874268B2 (ja) * 2002-07-24 2007-01-31 Tdk株式会社 パターン化薄膜およびその形成方法
US7727892B2 (en) 2002-09-25 2010-06-01 Intel Corporation Method and apparatus for forming metal-metal oxide etch stop/barrier for integrated circuit interconnects
US7122414B2 (en) 2002-12-03 2006-10-17 Asm International, Inc. Method to fabricate dual metal CMOS devices
US7045406B2 (en) 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
US6955984B2 (en) * 2003-05-16 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment of metal interconnect lines
JP2004349609A (ja) * 2003-05-26 2004-12-09 Renesas Technology Corp 半導体装置およびその製造方法
CN101375388B (zh) * 2006-01-18 2011-08-03 Nxp股份有限公司 金属线之间的自对准沟槽的集成
JP2010506408A (ja) 2006-10-05 2010-02-25 エーエスエム アメリカ インコーポレイテッド 金属シリケート膜のald
WO2010016958A1 (en) * 2008-08-07 2010-02-11 International Business Machines Corporation Interconnect structure with metal cap self-aligned to a surface of an embedded conductive material
DE102008042107A1 (de) * 2008-09-15 2010-03-18 Robert Bosch Gmbh Elektronisches Bauteil sowie Verfahren zu seiner Herstellung
US8557702B2 (en) 2009-02-02 2013-10-15 Asm America, Inc. Plasma-enhanced atomic layers deposition of conductive material over dielectric layers
US10177031B2 (en) 2014-12-23 2019-01-08 International Business Machines Corporation Subtractive etch interconnects
US9431292B1 (en) 2015-04-29 2016-08-30 Globalfoundries Inc. Alternate dual damascene method for forming interconnects
US9722038B2 (en) 2015-09-11 2017-08-01 International Business Machines Corporation Metal cap protection layer for gate and contact metallization
US10727111B2 (en) * 2017-07-18 2020-07-28 Taiwan Semiconductor Manufaturing Co., Ltd. Interconnect structure
US10943953B2 (en) 2017-08-31 2021-03-09 Micron Technology, Inc. Semiconductor devices, hybrid transistors, and related methods
EP3676877A4 (en) 2017-08-31 2021-09-01 Micron Technology, Inc. SEMICONDUCTOR COMPONENTS, TRANSISTORS AND ASSOCIATED METHODS FOR CONTACTING METAL OXIDE SEMICONDUCTOR COMPONENTS
US10985076B2 (en) 2018-08-24 2021-04-20 International Business Machines Corporation Single metallization scheme for gate, source, and drain contact integration
US11171051B1 (en) 2020-05-06 2021-11-09 International Business Machines Corporation Contacts and liners having multi-segmented protective caps

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319222A (ja) * 1989-06-15 1991-01-28 Matsushita Electron Corp 半導体装置の製造方法
JP2921773B2 (ja) * 1991-04-05 1999-07-19 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
US5305519A (en) * 1991-10-24 1994-04-26 Kawasaki Steel Corporation Multilevel interconnect structure and method of manufacturing the same
JPH0629399A (ja) * 1992-07-09 1994-02-04 Toshiba Corp 半導体装置の製造方法
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
JP3219909B2 (ja) * 1993-07-09 2001-10-15 株式会社東芝 半導体装置の製造方法
JPH07135188A (ja) * 1993-11-11 1995-05-23 Toshiba Corp 半導体装置の製造方法
EP1098366A1 (en) * 1994-12-29 2001-05-09 STMicroelectronics, Inc. Semiconductor connection structure and method
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
TW374230B (en) * 1996-03-05 1999-11-11 Tokyo Electron Ltd Method of forming multilevel-interconnection for a semiconductor device
JP3304754B2 (ja) * 1996-04-11 2002-07-22 三菱電機株式会社 集積回路の多段埋め込み配線構造
JP3309717B2 (ja) * 1996-06-26 2002-07-29 三菱電機株式会社 集積回路の配線の製造方法
JPH10135153A (ja) * 1996-10-29 1998-05-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH10144685A (ja) * 1996-11-13 1998-05-29 Sony Corp 半導体装置における配線構造及び配線形成方法

Also Published As

Publication number Publication date
US6261950B1 (en) 2001-07-17
KR100468069B1 (ko) 2005-01-25
DE60036305D1 (de) 2007-10-18
DE60036305T2 (de) 2008-05-15
EP1230678A1 (en) 2002-08-14
KR20020047242A (ko) 2002-06-21
WO2001029892A1 (en) 2001-04-26
EP1230678B1 (en) 2007-09-05
JP2003527743A (ja) 2003-09-16

Similar Documents

Publication Publication Date Title
TW465037B (en) Self-aligned metal caps for interlevel metal connections
TWI316739B (en) Methods of forming dual-damascene metal wiring patterns for integrated circuit devices and wiring patterns formed thereby
JP4266502B2 (ja) 半導体基板の表面上における銅のデュアル・ダマシン構造体の表面を処理する方法
JP2005340808A (ja) 半導体装置のバリア構造
KR20030005111A (ko) 반도체 장치의 제조 방법 및 반도체 장치
TW574346B (en) Composition for metal CMP with low dishing and overpolish insensitivity
TWI242032B (en) CMP slurry for metal and method for manufacturing metal line contact plug of semiconductor device using the same
KR100466310B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
TW508784B (en) Method of manufacturing a semiconductor device and a semiconductor device
TW444256B (en) Process for fabricating semiconductor device having reliable conductive layer and interlayer insulating layer
TW498400B (en) Method to produce a structurized metal-layer
TW404007B (en) The manufacture method of interconnects
JP2005354057A (ja) キャパシタの金属下部電極形成方法及びこのための選択的な金属膜エッチング方法
TW407342B (en) Planarization method of damascene structure
TW432515B (en) Manufacturing method of copper damascene
JP3639223B2 (ja) 埋め込み配線の形成方法
JP2000228373A (ja) 電極の製造方法
JP2001284355A (ja) 半導体装置およびその製造方法
US5930670A (en) Method of forming a tungsten plug of a semiconductor device
TW447043B (en) Method of fabricating semiconductor device
JP4064595B2 (ja) 半導体装置の製造方法
KR100529381B1 (ko) 전면식각 및 연마를 이용한 반도체 소자의 캐패시터하부전극 형성 방법
KR100529380B1 (ko) 산화 및 연마를 이용한 반도체 소자의 캐패시터 하부전극형성 방법
TWI288457B (en) Method for filling dielectric layer between metal lines
TW405239B (en) Copper conductive wiring process

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees