TW465016B - Method for forming a barrier layer for use in a copper interconnect - Google Patents

Method for forming a barrier layer for use in a copper interconnect Download PDF

Info

Publication number
TW465016B
TW465016B TW089102613A TW89102613A TW465016B TW 465016 B TW465016 B TW 465016B TW 089102613 A TW089102613 A TW 089102613A TW 89102613 A TW89102613 A TW 89102613A TW 465016 B TW465016 B TW 465016B
Authority
TW
Taiwan
Prior art keywords
wafer
copper
layer
processing chamber
barrier layer
Prior art date
Application number
TW089102613A
Other languages
English (en)
Inventor
Dean J Denning
Sam S Garcia
Bradley P Smith
Daniel J Loop
Gregory Norman Hamilton
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Application granted granted Critical
Publication of TW465016B publication Critical patent/TW465016B/zh

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B01PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01DSEPARATION
    • B01D46/00Filters or filtering processes specially modified for separating dispersed particles from gases or vapours
    • B01D46/66Regeneration of the filtering material or filter elements inside the filter
    • B01D46/68Regeneration of the filtering material or filter elements inside the filter by means acting on the cake side involving movement with regard to the filter elements
    • B01D46/681Regeneration of the filtering material or filter elements inside the filter by means acting on the cake side involving movement with regard to the filter elements by scrapers, brushes or the like
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B01PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01DSEPARATION
    • B01D46/00Filters or filtering processes specially modified for separating dispersed particles from gases or vapours
    • B01D46/0002Casings; Housings; Frame constructions
    • B01D46/0005Mounting of filtering elements within casings, housings or frames
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B01PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01DSEPARATION
    • B01D46/00Filters or filtering processes specially modified for separating dispersed particles from gases or vapours
    • B01D46/10Particle separators, e.g. dust precipitators, using filter plates, sheets or pads having plane surfaces
    • B01D46/12Particle separators, e.g. dust precipitators, using filter plates, sheets or pads having plane surfaces in multiple arrangements
    • B01D46/121V-type arrangements
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/50Substrate holders
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C23C14/564Means for minimising impurities in the coating chamber such as dust, moisture, residual gases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865Selective removal of parts of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Description

465016 A7 B7 ¾¾部智慧財產局8工消f合作社印製 五、發明說明(1 參考之已申請專利案 本專利已經申請美國專利,其專利申請號碼爲 09/261,879,申請曰期爲1999年2月。 發明領域 本發明是有關於一種半導體製程,尤其是有關於銅互連 的阻障層/晶種沉積製程。 發明背景 在積體電路(1C)工業中,目前已經在將銅發展成是取代 互連中銘的材料。鋼互連比鋁互連更好,因爲銅的製造成 本較低。此外’銅互連的電阻比鋁互連低’所以產生的熱 也較低。而且’銅所降低的電阻可以改善丨c在較高操作頻 率下的操作能力,進而改善其性能。同時與鋁比較起來, 銅也改善了電漂移電阻。 雖然銅有這些優點,然而如果要變成有用的取代品,仍 有許多缺點必須克服。銅的缺點包括會變成離子污染源。 鋼離子很容易擴散穿過製造半導體所使用到的傳统介電材 料。如果沒有適當的阻止,銅會擴散到元件的主動區内, 而影響到元件的可靠度。此外,銅不容易蝕刻。因此咖 形成埋植結構的互連,該結構會更複雜且需要使用化= 械研磨(CMP)製程。另外,銅製程需要使用到新的材學機 及新的製程,如果沒有適當的結合到製造製程中,a枓以 很多的問題發生’而且會很複雜, 及會有 例如,當使用铜互連時♦—般都需要阻 . | θ 旦陪成 在包圍銅的周邊形成,進而保護而不受到相鄰 草滑 ,、王動區 -4- 度_中@ ®家標準(CNS) Α4 規格(210x 297公釐) I I I ----i ---- (請先閱讀背面之注意事項再填寫本頁) 訂:—.-----Λ. 己經濟郃智砝財產局員工消費合作社印製 4 )016 A7 ---____B7___ 五、發明說明(2 ) 的冷染。鋁製程中不需要的阻障層會開發出需要特別說明 的新製程以及結合問題。形成這些阻障層的材料與製程目 則並不十分了解。因此,進一步改良形成阻障層所需的這 些材料與製程,具有大幅加強晶圓良率,元件可靠度以及 裝備更新的潛力。 許多銅製程中阻障層所使用的材料(如高溫金屬)也能負 面的影響到元件的可靠度。這些可靠度問題有一部分是來 自於相對於相鄰薄層的阻障層應力。因此,阻障層應力控 制也有改善整體〖C良率與可靠度的潛力。 此外,目前用沉積出互連中銅的製程與處理室,在厚度 與均一性控制上並不是最佳化。缺少控制是一個問題。如 果沉積銅層的均-性變化夠多’其良率便會受到不良的影 響及/或後績的製程會變得更爲複雜,以便調節來補償非均 一性的沉積層。 另外,缺少銅與銅阻障層材料對處理室元件之間的黏著 力,會在沉積以及晶圓輸送時產生問題。這些材料是潛在 的3染顆粒源。將沉積製程作最佳化以改善這些材料的黏 著力s有改善&率以及降低處理室受$染的優點。 許多銅製程具有步階復蓋率的問題,其中介窗與漕溝側 壁是被銅層所覆蓋的程度,比起較平的表面來說會較差。 此外,如不開口上半部上的沉積層沉積速率太快時,也會 造成銅的空洞問題D拎各& χ . ^會使4在頂邵的該層在完全塡滿該 開口之前被夾止住,並造成在開口内形成空洞的結果。改 善步階覆蓋率並極小化由刊Μ 士土 , 儿上洞的万法,具有加強鋼互連元件 ------------^^---- (請先閱讀背面之注意事項再填寫本頁) 訂;---·-----埃 -5- 6 4 經濟部智慧財產局員工消費合作社印製 5 016 Λ7 ______B7 _五、發明說明(3 ) 之良率與可靠度的潛力。 此外’在如金屬沉積製程時的材料反向爽鍍處理,對銘 來說不是問題,但是因為之前所提及的游移離子,對銅來 說卻是個問題。如果鋁是反向濺鍍到曝露的晶園表面上 時’有現成的化學藥劑與製程可以清除掉。另外,鋁不容 易擴散穿過不同的薄層。相反的,反向濺鍍的銅不容易清 除捧’不管疋化學方法或其它方法。除非是包含在阻障層 内,否則很表易擴散穿過相鄰薄廣,而影響傲良率與可靠 度。因此,會曝露出底下銅層的任何互連製程都必須確 保銅從曝露區移開是在最小程度内D 因此,工業界需要改良金屬化製程,使得銅互連能在大 I且低成本下製造’以改善良率以及可靠度。 圖式的簡單說明 從以下的詳細說明以及相關圖式中,將對本發明的特點 與優點有更清楚的了解,圖式中相同的參考數號代表相同 的邵分,其中: 圖1是依據本發明多處理室積體電路沉積系統的上視圖。 圖2是依據本發明圖i中無線電(RF)預清洗處理室的侧視 圆α 圖3是依據本發明圖】中阻障層沉積處理室的側視圖。 圖4疋依據本發明圖1中銅晶種層沉積處理室的測视圖。 圖)是依據本發明圖4中特定放大失具部分的側視圖。 圖6是依據本發明圖5中夾具的上視圖。 圖7疋使用不適合形狀之夾具時不當影響的側视圖。 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) ——:~~—~~ __-6- 本紙裱&度適用中g ®家標準(CNS)A4規格“ χ 297公 4 6 5 01 6 A7 41濟部智慧財產局員工消費合作社印製 五、發明說明(' 圖8-1 1顯示出使用依據本發明圓1 -6之 連之方法的側視圖。 ‘、.'尸形成銅互 圖1 2是依據本發明形成阻障層與晶種層 方法的流程圖。 互連使用之 圖1 3是忒用技術之鋁預清洗方法以 洗方法的比較表。 尽發明新的銅預凊 二Sr障廣沉積處理室中線圈’把材與晶圓用1 ’本發月阻障層之供電序列的X γ圖。 技術純熟的人士可以了解到,圖式中的單元是用 單且清楚的說明…是按實際大小來繪製。例如,相: 於其它的單元來看,圖式中有些單元的尺寸是被誇大,以 便有助於改善對本發明實施例的了解。 較佳實抱例的詳細説明 一般,圖1 -1 4顯示出形成銅埋植互連結構的改良方法^ 該方法顯示出改良的埋植或雙埋植結構之前金屬沉積製 程,改良的埋植結構内銅阻障層之沉積製程,以及改良的 阻障層上晶種層之沉積製程。 特別的是,在習用阻障層沉積處理室中,電氣偏壓單元 被安置在靠近其它電氣導電單元的地方。在某些情形下, 會运成短路並使得偏壓改變,結果產生不一致的製程。爲 避免在電氣偏壓晶圓基座(支撑處理室)以及其它導電處理 室邵分之間發生這種情況,在基座與其它導電處理室單元 之間安置介電或陶瓷的絕緣環3絕緣環除了保護晶圓避免 電▲與短路之外,還能確保外加偏壓能接到晶圓上,而不 . 「楚 訂一---.-----典 {請先閱讀背面之注意事項再填寫本頁) 本紙張纥度適闬中國國家標準(ClN:S)A-l規格(210 297公釐) 4 6 5 01 6 A7 B7 五、發明說明(5 ) 會接到靠近晶圓的處理室其它導電部分上。進而確保該晶 圓被正確且有效的處理,並得到所需的結果。 當使用鈕(Ta)來形成阻障層時,已經發現到,不是能很 好的黏著到陶瓷絕緣環上。這會造成鈕顆粒從陶瓷絕緣環 中剝落,而落在晶圓上。這些顆粒大幅的影響到積體電路 的良率。爲降低這些顆粒的程度,有一種設計是在陶瓷絶 緣環上’以火燄噴發或電弧噴發的方式喷上一層鋁塗層。 泫鋁塗層會改善钽對絕緣環的黏著性,並大幅降低污染顇 粒的數目。 4i-5r%1J)Fi產局員工消費合作社印製 此外’已經發現到,在銅晶種層沉積製程時用來扣住晶 圓的傳統夾具是不夠的。該失具的上升陰影區是被設計得 比晶圓的表面還高,進而使銅能在該陰影區下大量的沉積 在晶圓上。這會產生銅節及/或在晶圓内造成銅厚度以漸進 方式減少的區域,如同向晶圓邊緣延伸一樣(漸變銅區)s 在後續的電鍍及/或化學機械研磨(CMP)操作中,這些銅節 以及漸變銅區是污染顆粒源,並降低晶粒的良率,因爲很 容易從晶圓表面分裂成細層。此外,如果夹具接觸到晶圓 中用銅濺鍍的區域,濺鍍的銅能黏著到夾具表面以及晶圓 表面’使得漱艘的銅在夾具與晶圓分開時,會被撕裂開或 扯開。爲避免這個問題,已經發展出一種改良夾具,在此 並將說明,能避免上述的負面現象,進而大幅改善良率a 另外,在處理室保養後,將氮化鈕(TaN )塗層加到阻障 沉積處理室的元件上,因爲污染顆粒,能大幅的減少處理 室下降時間。當處理室被塗佈上T aN時,濺鍍在處理室内 -8- 本紙匕尺度適用中囤國家標準(CNS)A4規烙(210 x 297公釐) G^.--'智"时產局貧工消費合作社印" 4
5 016 五、發明說明(6 ) 邵元件上的殘留鈕很容易剝離’並在處 生污染顆粒。這需要増加清洗處理室的頻率以及;= ”閉”:週期性的TaN處理室塗佈/供乾會改二= 减理至單疋的黏著力,並減少污染顆粒,進而m 室關閉時間,且改善半導體裝置晶粒的良率。ό Γ'•理 :用製程中,介窗蚀刻與前金屬沉積製程—般並不是 取佳化’以確保較少移除掉曝露的底下料嘯少移 ::通㊉不疋-個問題’因爲再沉積鋁不容易擴散穿過相 鄰層’而且銘很容易利用後續的化學處理來清除掉。炊 =層是不同的。此時’其優點是發展出蚀刻與前金屬 此積氣程’該製程伴隨著所需的任務,*會清除掉大量的 曝露銅,因爲銅有產生可移動離子污染的可能性。因此, 在此提出新的介窗製程技術’可以降低從反向賤鍍的銅汚 染問題’以及從曝露互連區清除銅的問題,進而改呈良率 以及可靠度。此外,雖然前金屬沉積製程中所清除的銅遂 沒有大幅的降低’但是仍需要對開σ角落進行足夠的預靖 洗以及磨邊或圓角處理,以改善接觸電阻,步階覆蓋率, 並減少後續金屬沉積製程時空洞的形成。 另外,許多用來形成銅阻障層的高溫金屬,其薄膜應力 特性相對於覆蓋以及底下的導電層與介電層,會有大幅肩 的變化。這種應力差距造成很嚴重的可靠度與良率問題。 在此提出-種方法’説明如何沉積出複合的钽阻障層,直 中相對的來説,該層有-部分的抗張強度較強,而另—奇 分較弱,以降低與應力相關的相容性問題^相對於供給四 9- 本泛張Κ t迮甲中S國家標準(CNTS)A4規格(2丨0了 ------------J 裝---------訂·--------今 {請先閱請背面之注意事項再填寫本頁) 4 6 5 01 6 A7 B7 五、發明說明() 障層處理室目標耙的電源,改變供給阻障層處理室線圈的 電源工作週期,來形成抗張強度工程複合層。另外,也使 用該線圏來結合該目標靶,當作是濺鍍到晶圓上的濺鍍材 料源,以形成複合薄膜(比如一種是從線圈而來,而另一種 材料是從目標靶而來),及/或改善晶圓上整體沉積層的均 —生 〇 因此,結合以上的改善情形可以大幅度的改良阻障層以 及晶種層製程,給銅互連使用。上述所結合的改善情形可 以參閱圖1 - 1 4而得到進一步的了解。 圖1是多處理室積體電路沉積系統1。該沉積系統1包括 二個自動控制傳送處理室,將晶圓從一個定點移動到另一 個定點。第一自動處理室是緩衝處理室3,而第二自動處 理室是傳送處理室2。 將晶圓安置在其中一個載入氣閥7内而進入該沉積系統1 中’如圖1所示。當載入氣閥7在適當的溫度,壓力等條件 下穩定後’緩衝處理室3將晶圓從載入氣閥7移到排氣與對 齊處理室5。排氣與對齊處理室5使用半導體晶圓上所形成 的平板或凹槽’對該晶圓做旋轉對齊,供沉積系統1用。 此外’排氣與對齊處理室5對晶圓加熱,或施加能量到晶 圓上’以便在將晶圓安置到不同處理室之前,去除掉晶圓 上的有機污染物,水或其它不需要的物質。完成這種清除 處理來降低沉積系統1中任何處理室被污染的範圍。 在排氣與對齊處理室5處理過後,經由緩衝處理室3,將 晶圓移動無線電頻率(RF)預清洗處理室…内,如圖1所示 -10- 自家辟(5^7Λ4 祕(21Q X 29 1 (請先閲讀背面之注意事項再填寫本頁) 裝--------訂d---------埃
4 6 5 CM 6 經-部智慧財產局員工消费合作社印裂 A7 B7 i、發明說明() (同時參閱2)。利用RF預清洗處理室1〇來對埋植介窗及/或 漕溝開口的角落部分進行圓角處理。另外,預清洗處理室 會清洗半導體晶圓的曝露導電部分,準備形成後續的銅阻 障層以及銅晶種層。 經過預清洗處理室1 0的處理後,將晶圓從傳送處理室9 傳送到傳送室2。傳送室2接著將晶圓安置到阻障層沉積處 理S40内(見圖3)。晶圓是在控制的環境中完成經由傳送 室2到處理室的傳送過程,以降低晶圓傳送時對晶圓的污 木。阻障層沉積處理室4 〇在進行銅沉積處理之前,便在晶 圓上沉積出銅阻障層。該阻障層最好是钽或其它的高溫金 屬,或高溫金屬虱化物。另外,也可以使用其它型式的單 —或複合材料,來形成阻障層。 形成阻障層後,印圓被送到晶種層沉積處理室7 〇 (見圖 4)。在晶種層沉積處理室70中,形成銅晶種層,而在該鋼 晶種層上,可以用電鍍,非電電鍍,沉積,濺鍍及/或其它 方式,鍍上一層銅。形成銅晶種層後,經由傳送處理室 9,將晶圓送入冷卻處理室(未顯示)内,以便在移動到緩衝 處理室3疋前將晶圓冷卻。緩衝處理室3接著將晶圓由傳送 處理室9送到載入氣閥7内,使得晶圓離開沉積系統丨。在 移開晶圓時,處理過的半導體晶圓具有導電性的阻障層以 及覆蓋到曝露表面上的铜晶種層,以準備進行總體鋼沉積 與CMP處理。 多處理室積體電路沉積系統I内特定的處理室以及次要單 元將在圖3 - 7中做詳細説明。在此,利用圖8 _丨丨來進—步 -11 - 本纸張义度適用中國國家標準(CNS)A4規g (210 X 297公釐)' -----^ 裝--------訂r---Ί----竣 (請先閱讀背面之注意事項再填寫本頁) CD 釭濟部智慧財產局員工消费合作社印製 4 5016 A7 _B7____ 五、發明說明(9 ) 説明上述中經過這些處理序列後的沉積系統1對半導體晶 圓的影響。此外,沉積系統1對半導體晶圓所進行的步 躁,如圖1所示,將參閲圖12-14來進一步説明。因此,圖 2 -1 4的説明能讓上述的製程更容易了解。 圖2更清楚的顯示出圖1中R F預清洗處理室1 〇。預清洗 處理室10包括一圓錐體12 ’用來包含rf預清洗處理室1〇 内的R F清洗環境。一般,圓雖體1 2是用珠狀石英做成,以 加強污染顆粒的黏奢力°另外,石英是介電材料,能讓外 加電場(比如從線圈1 6而來的電場)影響到預清洗處理環境 以及對晶圓的處理。因此’石英是最佳的材料,也可使用 其它不會阻止外加電場通道的材料。 圓錐體1 2沿著邊緣與頂部’由外殼1 4封住,並且沿著底 部,由基板1 8封住。單元1 4與1 8 —般都是用鋁或其它能 阻擋無線電波(RF)的類似金屬做成。線圈位於外殼14 與圓錐體1 2之間。線圈1 6是圓柱狀,圍繞石英圓錐體 1 2。線圈1 6是經由線圈電源2 6而由低頻R F電源來供電。 如圖2所示,半導體晶圓2 2是放在晶圓基座2 〇 (晶圓夾扣) 上,在此將進行進一步處理。晶圓基座2〇是經由基座電源 2 4而由咼頻R F電源來供電。利用眞空機械夾具,靜電力或 其它類似結構’將晶圓2 2扣在晶圓基座2 〇上。另外,在有 些系統中’晶圓可以不用扣住。圖2顯示出氣體供應線 2 8,&供氣體到包含石英圓錐體1 2的内部處理室環境3提 供給内部處理室的氣體環境—般是惰性濺鍍氣體,通常包 括氬氣,氮氣或Xe氣。此外,圖2顯示排氣口 3〇,從處理 12- 本纸適用中國國家標準(CNS)/Vi規格(210x 297公爱) --— ------------^裝---------訂;--------竣 (請先閱讀背面之注意事項再填寫本頁) 沒濟«:*智«对產局員工消费合作社印¾ Λ7 Π7 五、發明說明(10 ) 室1 0中移開反應後副產物與未反應的副產物,並保持晶園 處過程中的壓力。一般,處理室1 〇會預先處理並預清洗該 晶圆2 2,將埋植開口做圓角處理,並在沉積出阻障層與晶 種層之前,清洗開口内曝露的導電表面。預清洗製程將參 閲圖9與圖1 2做更詳細的説明。 圖3是圖1中阻障層沉積處理室40更詳細的圖式。圖3中 的阻障層沉積處理室4 0包括用鋁或鋁電弧噴鍍不鏽鋼做成 的外殼4 2。外殼4 2頂部上是頂板4 4。頂板4 4包含或支撑 住旋轉磁性組合體4 6。當阻障層材料從濺鍍目標靶4 8被濺 鍍到晶圓2 2上時,旋轉磁性组合體4 6將原子導入濺鍍目標 靶48。.濺鍍目標靶48是貼在頂板44的底部,最好是钽(Ta) 做成°另外,阻障層目標靶可以由其它材料構成,比如氮 化鈕(TaN ),氮化鈦(TiN ),鎢化鈦(Ti W )活其它類似材 料。濺鍍目標靶4 8通常是由目標靶電源5 0,用直流電(D C ) 來供電,如圖3所示。 外殼4 2的内部周邊支撑住線圈5 2。線圈5 2連接到線圈電 源5 4,以便在進行晶圓處理時,能對線圈做偏壓=晶圓2 2 安置在晶圓基座5 6 (晶圓夾扣)上的處理室4 0内。邛以利用 眞空機械夹具,靜電力或其它類似結構,將晶圓2 2扣在晶 圓基座5 6上。然而,在本實施例中,晶圓並未扣在晶圓基 座5 6上。晶圓基座5 6被基座電源5 8所偏壓=特定的偏壓 條件將參閲圖1 4做詳細説明。 供應到處理室的輸入氣體源6 2,所穿過的開口是在基板 60内,如圖3所示。輸入氣體源口62提供不同的氣體給處 -13- 本-¾1.¾ t芰这冃中®國家標準(CNS)A-}規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝 -訂:---.-----竣 A7 4 6 501 6 五、發明說明(11 理室4 0,比如氮氣,氬氣及/或X e氣,以便更有效的進犷 •渡鍍操作=此外’圖3顯示出排氣口 64,用來清除掉賤$ 操作時所殘留的副產物’並在進行晶圓2 2的濺鍍處理時, 調節處理室内的壓力。 為確保晶圓2 2能被基座電源5 8有效的偏壓,圆3的介電 絕緣環5 3被用來防止晶圓與其它導電處理室單元之間的電 氣接觸。最好是用陶瓷材料做成。然而,已經發現到,從 钽目標靶48所濺鍍而出的钽(Ta),並不能在介電絕緣環53 上黏著的很好,使得钽從介電絕緣環5 3剝落的情形會很頻 繁,增加晶圓2 2的顆粒污染。這種顆粒污染會大幅降低晶 粒的良率=因此,依據本發明的實施例,陶瓷或介電絕緣 環5 3所曝露的頂部表面上,被塗佈上一層電弧喷鍍鋁或火 燄噴鍍鋁。加到陶瓷絕緣環53上的這種結構能改善在進行 麵 > 冗和'時,輕對,¾緣環5 3的黏著力,使得處理室内污染顆 粒的控制比起習用技術的絕綠環,能大幅的獲得改善。 此外,已經發現到,從目標靶4 8所濺鍍而出的钽(T a )也 很容易沉積在處理室4 0内的其它元件上。例如,組可以沉 積在外殼42,夹具55,或處理室4〇内的其它元件上。一 般’钽是無法直接充分的黏著到這些元件上太久。如果濺 鍍的麵沒有黏著的很好,就會剝落下來,增加污染顆粒的 數目’而影響傲良率並增加系統的關機時間。 為避免出現這種問題,已經發現到’在清洗處理室4 0 時,必須在將晶圓重新送回處理室4 〇之前,就要對處理室 4 0進行調節步驟。該調節步驟是經過氣體輸入線6 2,將氮 -14- 本紙張反度適用中因國家標準(CNS)A4規格(210 X 297—公复 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------線 經嘹部智慧財產局員工消費合作社印製 經-部智慧財產局員工消費合作社印製 4 6 5 01 6 A7 --------—B7 _ -to " ' -- 五、發明說明() 氣加到處理室4 0内,在氮済捃^ 礼氣V J兄F ’從目標靶4 8中反應性 的㈣出b例如’在其中施例中,這是在反應性;賤 鍍沉積系統中完成,經由電源5〇,54,及/或58,對目標 把48供給約丨300- 1700瓦(w)電力,對線圈”供給約13〇〇_ noow電力,及/或對基座56供給電力’使得處理室4〇以 及其元件的部分内表面上’能形成氮化钽薄膜的沉積。氮 化奴薄膜是沉積到厚度約0‘25_0.75微米。在調節步驟時, 基座上安置一片金屬板,避免濺鍍材料沉積到加熱器上。 該調節步驟用TaN塗佈在内部處理室元件上,以改善晶圓 製程時妲沉積在處理室元件上的黏著力。在特定數目的晶 圓經過處理室40處理過後,要再次進行將氮化钽(TaN)沉 積到内部處理室元件上的另一處理室保養清洗步驟以及另 —調節操作。在另一實施例中,複合TaN目標靶也可以用 來將氮化钽層沉積到内部處理室元件上,而非在氮氣環境 下’將T a從目標靶上濺鍍出來,形成TaN層。 圖4是圖1中阻障層沉積處理室7〇的詳細圖式a在圖3 中’沉積處理室70包括外殼72,頂板74,旋轉磁性组合 體76 ’銅g標靶78,目標靶電源80,線圈82,線圈電源 8 4 ’晶圓基座8 6,基座電源8 8,底板9 〇,氣體輸入源 9 2,排氣口 9 4,類似於上述的單元。然而,圖4的晶圓支 撑架與夾具結構是不同於圖3的處理室40。圖3的晶圓是不 在處垤室4 0内,圖4的晶圓是利用改良的夾具8 5,被夾到 圖4的晶圓基座8 6内= 在操作中,目標靶電源8 0,8 4 ’ 8 8會供電給系統,而氬 -15- 本m度適用中國國家標準(CNS)A·!規格(210 χ 297公釐) ------------^ 裝--------訂Ί--'-----歧 (請先閱讀背面之注意事項再填寫本頁) 4 6 5 016 Λ7 ___D7 _ 13 五、發明說明() 氣(A r )或其它惰性氣體經過氣體輸入源9 2而加到處理室7 〇 中。造成銅目標把7 8得銅被賤鍍到晶圓2 2上3在此說明的 改善程度並比不上圖4中使用特定改良失具8 5所得到的改 善程度。因此,將藉圖5-7來詳細説明夾具85。 圖4所示的夾具8 5是用來降低晶圓周邊區上的銅被剝離 掉’進而降低污染性顆粒,以及製造丨C時與污染性顆粒有 關的良率問題。圖5是圖4中夾具内部周邊部分的放大側視 圖,並進一步顯示出與晶圓2 2有關的位置以及功能。夾具 8 5的接觸部分1 〇〇是用來扣住晶圓到底下的晶圓基座,或 支撑架(未顯示)。位於夾具内徑上的上升區是指陰影區。 疋k於區域1 〇 2上’在晶圓2 2的周邊邵分上。圖5顯示出央 具8 5的陰影區是位於晶圓2 2表面上的距離1 04上。失具設 計中的很重要的一點是,如圖5中,夹具8 5所接觸到或是 很接近晶圓2 2的點1 〇5。通常,如果點丨〇5沒有正確的配合 夾具其它元件的尺寸大小,則將會遭受濺鍍銅的沉積=這 在取出晶圓時會造成問題。當取出晶圓時,接近點1〇5上 在晶圓與夹具所連續形成的銅很容易從這二面撕開。這會 產生污染顆粒,同時在稍後的處理期間,也是後續從晶圓 上銅層剝離的來源。 #i;fi";智慧財產总員工消f合作社印製 (請先閲讀背面之注意事項再填寫本頁) 參閲圖7中習用技術的夾具99,將更能了解到圖5所得到 的改善=夾具99扣住晶圓22 ,銅或銅晶種層1〇8是從底下 的目標靶上濺鍍上去的3如果陰影部分的高度丨Μ太高, 銅會沿著如路徑116的路徑濺鍍出去,並在陰影部分下區 域的晶圓上形成。這些區域所形成的銅具有漸變厚度(從厚 ' 16 -
本纸張Φ關家鮮(CNS)A4祕㈣公;ifT 4i;sii智產局Η消费合作,社印髮 46 5 01 6 Λ7 —__________B7____ 五、發明說明(14 ) 到薄),最後到陰影部分1 1 5底下最外區的銅節爲止。該陰 影部分是位於朝晶圓2 2的周邊部分。銅節11 〇以及漸變銅 郅分112會造成問題,因爲在後續的銅電鍍操作中,被以 非均勻的方式電鍍上去。此外,對銅節11 〇所進行的銅電 鍍與化學機械研磨(CMP)操作,可能會大幅的且負面的從 晶圓上剝落下來。因此,需要儘可能的降低銅節丨丨〇以及 漸變銅部分112的形成。 另外,圖7中的習用夾具有時會產生不夠寬的陰影部分 Π 5。如果陰影部分Π 5太窄及/或高度]14太高,則一般讓 夾具99接觸到晶圓22的點117,也有可能具有沉積在其上 以及周圍的銅。最後,有足夠的鋼在點Π 7上形成,造成 當分開夾具與晶圓時’點U7上銅層1〇8的撕裂或剥離,使 得良率受到影響。因此,爲了發展出改良且功能性的央 具’用來形成銅或銅晶種層,尺寸115與114必須以超越目 前的技術來小心設計。 圖5也顯示出這種的改良夹具85,使得尺寸1〇4小於圖7 的高度114。更特別是,習用技術的夾具没有低於8 mU之 高度114的陰影部分。晶圓22上的這種”高,,陰影部分至少 部分是上述夾具99的問題來源。在較佳實施例中,尺寸 104是小於5 mil,而在某些情形下,是小於3阳丨。通常在 很多情形下,圖5的尺寸104是2到5祕之間的某個値。很 重要的是,不會讓晶圓接觸到圖5失具的内部周邊1〇7。這 是很重要的’會發生上述相對於圖7中點117的撕裂問題, 除非是這次這種銅的建立與撕裂是發生在點ι〇7上,並與 -17- 張弓中围國家標準(CNS)A4規格(210^297*^^3-----— -------------^ 裝--------訂;---------- (請先閲請背面之注意事項再填寫本頁) 4 c 〇 〇1 6 斗 Λ7 B7 15 五、發明說明() 圖5的點105相反。因此,有很好的理由不會降低尺寸1 〇4 到比隨晶圓表面與沉積阻障層以及晶種層及/或銅層的厚度 而變化之臨界値還低的點。 此外,圖5的尺寸102通常是設定成20 mil或大於20 mil, 以確保對角沉積路徑Η 6 (如圖7所示)不會在點1 05上產生 不利的銅材料。比起尺寸1 04,延長尺寸1 〇2的相對大小, 進一步確保可以避免掉或是降低晶種層周邊部分被撕裂。 摘要的來説’改良央具8 5降低銅漸變區112以及銅節〖丨〇, 如圖7所示’使得周邊的銅剝離與污染顆粒都降低。此 外,新設計的夾具85確保接觸到晶圓的夹具85近鋼表面不 會發生,使得銅在形成銅晶種層時,不會從晶圆22的表面 撕裂開。 在本質上’圖7的問題是因爲由尺寸丨15與丨丨4所定義出 的矩形二度空間形狀所產生。改變圖5所定義矩形區域的 形狀,經由距離102與104,而形成改良的銅晶種層。因 此’不是説明上述經由特定尺寸1〇2與丨〇4所得到的夹具改 良情形,而是以另一種方式來說明,上面的尺寸丨〇2必須 是晶圓表面上陰影部分高度之尺寸1〇4的2 5倍大。保守的 來說,距離102必須至少是4.0倍於距離1〇4。這種幾何關係 確保圖7銅漸變區丨12以及飼節110的形成會降低或避1免 掉’同時確保銅晶種層不會從圖5的點1〇5或周邊點丨〇7上 的晶圓撕開。 圖6是圖4中處理室70所使用到的夾具85之上視圖。大部 分的半導體晶圓22都包含有數字識別區1〇6,通常是在晶 -18- 表 ㈣家鮮 “4 祕 c 297 公 g ) ---- (請先閱讀背面之注意事項再填寫本頁) 裝*--- i — J-----气 465016 A7 B7 五、發明說明(1 ) (請先閱讀背面之注意事項再填寫本頁) 圓表面上,包含雷射刻劃文字。在圖3的處理室4 〇中,這 些數字是利用T a阻障層來進行並覆蓋的。阻障層很薄,但 數字卻很深,使得數字不會被數字形狀内的内阻障層沉積 造成變形,填滿或蚀刻掉。然而,厚度可能超過0 _ 4微米 的銅晶種層,會完全將數字識別區106糢糊掉或破壞掉。 因此,圖4與圖5的夾具85在圖6中做成環形,當失具是在 晶圓上方時,其中有一部分是覆蓋到數字識別區1 〇6 ^因 此,銅晶種層是在數字識別區以外的區域形成,使得這些 識別符號在即使發生銅電鍍後,都還能保存下來。 因此,總結的來説,圖5 - 6顯示出一種改良夾具結構,在 圖4的晶種層沉積處理室7 0内使用,以改善銅互連製程。 圖8 - 1 1以剖示圖顯示出利用上述圖1 _ 6的系統來形成雙 埋植銅互連結構的方法。 經濟部智慧財產局員工消費合作钍印製 圖8顯示在基底上形成的令電區2〇〇。該基底的較佳形式 是矽晶圓。然而’其它基底也可以依據在此所提出的方法 來使用,比如碳化>5夕,鍺ί夕,鍺,砰化鍺,其它1 I I _ V族 化合物’絕緣體上矽(SOI)基底,以及其它類似的基底。在 基底上形成不同的導電層與介電層。這些導電層與介電潛 包括金屬’向溫金屬’妙化物,多晶發,氣化物,氧化 物,及/或其它類似材料,但並無以此爲限。基底上的這些 導電層與介電層形成不同的主動元件,被動元件,以及基 底表面上電氣元件之間的互連區。 圖8的互連202是其中一種互連區。互連2〇2的較佳形式 是用銅材料做成,最好是雙埋植或單埋植結構,具有適當 -19- ^張又度通用令國國家標準(CNS)A4規ii (210 χ 29Γ公- 4 6 5 01 6 Λ7 B7 17 五、發明說明() 的阻障層(不在圖8内特別顯示出)。在互連202上形成蝕刻 阻止層204,比如氮化矽,多量矽的氮化矽,氧氮化$夕, 電漿蝕刻氬化物。及或其它類似的材料或複合物^在蝕刻 阻止層204上形成一層或多層的介電層206。介電層206包 含一個或多個四乙基正矽酸(TEOS),矽酸硼磷玻璃 (BPSG),矽酸磷玻璃(pSG),氟摻雜TE0S,低|^介電質, 氧但化物,及/或其它類似介電材料或複合物。在介電層 206上形成第二蝕刻阻止層以及抗反射塗層(arc ) 208。形 成抗反射塗層208所使用的材料類似於形成蝕刻阻止層2〇4 所使用的材料。在抗反射塗層208上是另一介電層2 1 〇,用 類似上述介電層206所使用的材料與方法來形成並進行處 理。 形成上述的各層204 - 2 10後,利用微影蝕刻方法,配合蝕 刻製程’來形成單一埋植或雙埋植開口,穿過各層2〇4 _ 2 10,如圖8所示。在圖8中,雙埋植開口具有漕溝部分 212a以及介窗部分212b。可以利用"介窗第一/漕溝最後”, "潜溝第一 /介窗最後"或任何的形式,來形成開口 2丨2,產 生圖8所示最後的整體結構3 在形成圖8的結構後’晶圓2 2被安置在系統1的載入氣閥 7内’如圖1所示。將晶圓傳送到rf預清洗處理室1 〇,如 上所述。在R F預清洗處理室]〇内,且在有電場的情形下, 將氬氣或X e氣的惰性氣體離子化,來對晶圓2 2進行蝕刻, 孩電場會將離子化顆粒2〗4導入晶圓表面上,如圖9所示。 離子化顆粒2丨4轟擊各層21〇,2〇6與2〇2的表面,如圖9所 -20- Φ0 國家標準(CN’S)A4 規格〈21〇 * 297 公釐) (請先閱讀背面之注意事項再填寫本頁) '、裝--------訂----.-----成 i.:si郭智慧財產局員工消费合作社印鉍 Λ7 4 6 5 016 B7 18 五、發明說明() 示。然而,離子化顆粒2 14是以一種特別的方式供電,使 得圓角後的角落210a與206a能在不需濺鍍或從曝露表面 202a去除掉部分的曝露銅晶種層202的情形下形成。這種 基於深度的選擇性去除方式是利用線圈電源2 6,將高準位 R F電源功率供電給線圈1 6,並利用基座電源2 4,將低準 位R F電源功率供電給晶圓基座(見圖1 3 )來達成的s不同的 供電電源能確保沿著相對於下部曝露表面部分的上部曝露 表面部分’其離子轟擊會有較高银刻速率(亦即,比起角落 206a ’角落21〇a被大幅度的圓角化,因爲表面21〇是比表 面206 ’在較高蝕刻速率下蝕刻的)。另外,在開口底部的 曝露表面202承受最低程度的離子轟擊,並且還是只有極 少量材料會被去除掉或濺鍍掉的開口部分3此外,從角落 2I0a與206a上被去除掉的材料數量是大於從表面2〇2£1去除 掉的材料。這些角落的圓角化改善了後續沉基阻障層與導 电層的步階覆蓋率’並讓這些薄層在開口内更均一的沉 積’幫助降低開口底部的空洞。 在習用技術中,線圈電源以及晶圓基座電源(晶圓電源) 通常被設定成相同的功率準位,比如2〇〇瓦(見圖1 3的實 例)°使用相同的功率準位,因爲鋁互連中曝露鋁的去除與 賤鍵並不會對積體電路的良率與可靠度造成不良影響。然 而’圖9中被反向濺鍍並從表面2〇2a上去除掉,接著又再 沉積到介電層2 10與206上的銅,會影響到良率,不像習用 技術中的銘。介電層2 10與206上的任何沉積銅很容易擴散 年過介電層2 10與206,有可能污染到裝置,並造成良率降 -21 - 本.mt通用中因國家標準(CNS)Α4規格(210 X 297公发) -----^---I--y 裝--------訂----.-----Λ (請先閱讀背面之注意事項再填寫本頁) ^濟":智財產局員工消費合作社印装 經-部智慧財產局員工消費合作社印裂 46 5 01 6 Λ7 --—----- B7_ 五、發明說明(19 ) 低此外,不容易用處理鋁時所使用的化學處理或蝕刻來 去除掉銅污染物。因此,對裝M的可靠度來説,其優點是 圖9的製程會降低從互連2〇2的表面2〇2a上去除掉銅的速 率 〇 摘要的説,對圖2的處理室1〇所進行的圖9製程,會形成 圓角角洛21〇a與206a ’改善步階覆蓋率並降低後續銅互連 i洞,同時利用降低銅從表面2〇2a上的濺鍍速率,而達到 減少造成良率降低之銅污染的可能性。 在圖9所述的預清洗製程進行完後,晶圓2 2被移出圖^的 f理室10,到圖1的阻障層沉積處理室4〇内3要注意的 是,圖1的阻障層沉積處理室4〇比圖3更爲詳細。圖1 〇顯 不出阻障層220是沉積在之前所述圖9中使用處理室4〇的晶 圓表面上,如圖1與圖3所示。通常,阻障層的厚度約 爲200埃到750埃之間,最好是用鉅(Ta)層。較佳的情形 是,有些部分的介電層2丨〇具有較差的抗張強度,而其它 部分的介電層210具有較高的抗張強度’以便調節複合阻 障層220的應力大小。亦即,在圖丨〇中至少有—部分的介 弘層210具有較南的柷張強度,i至少有一部分的介電層 210具有較差的抗張強度,形成完整的τ&阻障層。這種阻 障層220能降低在1C製造中與應力有關的可靠度問題,一 般是會改善1C的良率。用來形成複合式高抗張強度以及低 抗張強度的阻障層220之特定方法,特別參閱圓12與圖14 來提出説明。 在圖1的處理室40内形成阻障層22〇後,晶圓22從處理室 -22- 本紙:¾ 乂 t述闬中£9 0家標準(CXS)A4規格(210 x 297公发) (請先閱讀背面之注意事項再填寫本頁) ---- *I15J-* n I I- n I n 465016 蜢-部智慧时產局員工消費合作社印- Α7 [i7 on 五、發明說明() 4 0移到處理室7 0。要注意的是,圖4進一步詳細顯示出處 理室70。在圖4中,上述圖5與圖6的改良失具被用來在圖 10的阻障層220上形成改良銅晶種層222。一般,銅晶種層 222是當作銅層,並且其厚度是在1〇〇埃與2〇00埃之間。有 時’特別是接近垂直介窗側壁,該晶種層的厚度會大於側 壁上平面厚度。然而,上述圖9中圓角後的角落2丨0a與 2〇6a能改善步階覆蓋率。此外,比起習用技術所使用的硬 體與製程,在圓10製程中使用圖5與圓6的改良夾具可以大 幅改善良率,尤其是晶圓的周邊。 另外’已經發現到,從處理室線圈以及處理示目標靶所 激鍍的晶種層及/或阻障層會大幅改善其均一性。此外,結 晶顆粒尺寸小於5 〇微米的銅晶種層線圈,會改善銅晶種層 的品質,並且對於電子漂移以及可靠度來説具有優點。一 般在習用技術中’相信線圈的結晶顆粒尺寸對銅晶種層品 質的影響較小。 此外,從線圏以及目標靶的濺鍍材料進一步控制應改善 銅晶種看的均一性。與從線圈上不需發生的殘留濺鍍是不 樣的。遠材料是不用從線圈上賤鍍,因爲這種賤鍵沒有 任何優點而只會限制住線圏的使用壽限。然而在任何的濺 鍍系統中’從處理室上都會有一些微小的濺鍍材料出來, 使得沉積層有一部分是從線圏上移過來的材料5例如,本 發明的貫铯例提供銅晶種層材料中至少5 0/。的材料是從線圈 過來的’而一般在習用技街中,鋼晶種層忖料中只有2 % 的材料是從線圈過來的。此外’線圈以及目標靶都是用銅 -23- 本紙if、义度適闬中國國家標準(CJS:S)A4規格(210 X 297公.餐) <請先閲讀背面之注意事項再填寫本頁) '裝---------訂.----C-----靖 46 5 01 6 Λ7 H7 ^-^-智莛时產局貸工消费合作社印裂 21 五、發明說明() 或銅合金做成,或是不相同的材料,以便在晶圓上形成複 合阻障層。摘要的來説,從線圈上的供電以及藏錢可以提 供額外的優點,進一步控制沉積層的均一性。 圖1 1進一步顯示在沉積出銅填滿材料並形成雙埋植互連 結構後的圖】0雙埋植開口。在圖1 1中,使用無電電錄,電 皱或CVD製程,在晶種層222上以及雙埋植開口内沉積出 銅層224。因此’填滿開口並降低或沒有空洞的銅滑2 2 4會 在晶種層222上形成。通常,銅層224的厚度在5000埃與 I 2微米之間。形成銅層224後,進行化學機械研磨(CMP ) 製奴,去除掉邵分的銅層224,晶種層222以及不在雙埋植 開口内的阻障層。這種研磨製程會產生雙埋植互連結構, 如圖1 0所示》 圖1 2以流程圖顯示出由圖1中系統1安置晶圓的位置,到 圖1中该晶圓被移開的地方的集積化製程。第一步驟400 中,晶圓22是被安置在圖i的載入氣閥7内s在步驟4〇2 中’琢晶圓由載入氣閥7被移到排氣處理室5 3在緩衝室3 内’對EIEI圓加熱’從晶圓表面上去除掉有機物以及水氣, f備給其E處理室進行後續處理用3此外,處理室5在空 間上將該晶園對齊到晶圓凹槽或晶圓平板。 在步驟406中’晶圓由處理室5經由緩衝室3,傳送到處 理至1 0。處理罜丨0對晶圓2 2進行R F預清洗處理。步骤4〇8 中的诗定預清洗處理條件與圖丨3的習用技術預清洗條件進 行比較。該製程以及其影響進一步在圓9的剖示圖中説 月、在圖1 J中,習用技術預清洗製程會將線圈以及晶圓的 (請先閱讀背面之注意事項再填寫本頁) 裝---- 丁,. *\-°· I.-----岣 -24- 46 5 016 Λ7 Π7 22 發明說明() 供電功率設定到大約相同的功率準位。這種供電功率的設 定是基於產量的考量來完成的。當線圈以及晶圓電源都設 定到高功率(比如200瓦)時,該預清洗製程會以高速率去除 掉晶圓所有表面上的材料。因此,基於產量的考量便需要 高功率製程,使得開口内底下大量曝露的鋁也被濺鍍到晶 圓表面上。然而,習用技術製程並不考慮鋁的濺鍍,因爲 賤鍍的鋁會被去除掉,而且鋁不會造成污染問題。 然而’圖1 2中的步驟408是在表面202a上出現曝露銅時 的預清洗製程,如圖9所示。依據本發明的實施例,線圈 功率增加到300瓦,或大於30〇瓦,而晶圓功率降低到ι〇〇 瓦或更低’造成功率梯度3這些功率是保守的數目,而且 只是需要用來保持線圈功率與晶圓功率之間大約2 :丨的功 率比率。這種功率梯度確保從介電層2】〇的曝露表面上材 料的賤鍍或去除,會比從介電層2〇6的曝露表面上材料的 政銀或去除來的更爲激烈,也比從圖9底下開口的曝露銅 表面202a所濺鍍的材料量更多3因此,也會發生圖9中角 落210a與206a的圓角化優點(角落210a比角落206a稍微 圓)’其中這種圓角化會改善步階覆蓋率並降低空洞。除了 提供圓角化外形的優點以外,功率梯度還會極小化從圖9 表面202a上對銅的去除,進而對於銅互連來説,習用技術 鋁製程中不用考慮的問題會被極小化。 從圖1 3回到圖1 2 ’步驟4 10接在步驟408之後=步騍4 10 將圖1 - 2的預清洗處理室〗〇内之晶圓2 2傳送到圖1 3的處理 室40中=在步驟412中,圖3的處理室40沉積出圖1〇中的 -25- i 用中同围孓標準(CNS)A4規格297公釐) ------------^t--------訂·----------^ (請先閱請背面之注专>事項再填寫本頁) 46 5 01 6 Λ7 Π7 23 五、發明說明( 阻障層220。依據圓1 4的處理程库,报 各吗*明地埋杠序,進仃阻障層的沉積製 程。 :圖Μ中,當晶圓被安置到處理室4〇内以及處理室達到 穩定後,將100。瓦(目標把偏壓)的功率加卵3的目標 48。在圖10的阻障滑22〇沉積過程中,持續提供電;原功 率。雖然目標靶電源功率爲1〇〇〇瓦,但是可以使用其它任 何2電源功率設定値,視所需處理結果以及沉積設備型式 而定。在阻障層沉積過程中的起動時間之内,加到目標靶 偏壓的功率是1000瓦,而經由圖3的基座電源$ 8加到晶圓 22(晶圓偏壓)的功率則設定成低功率或零。起動時間過 後,晶圓偏壓從大约零瓦改變到45〇瓦,從互連開口底 4,和阻障層材料反向濺鍍到開口的側壁上,以改善開口 内阻障層的整體覆蓋率。加到晶圓偏壓的波形與圖〗4所示 的可以不相同。此外,可以上升到另一功率準位,而非 450瓦’視所需處理結果以及沉積設備型式而定。有—些 系統在阻障層沉積過程中,無法對晶圓進行偏壓。 圖1 4顯不出,結合較佳的目標靶偏壓功率波形以及晶圓 偽签波形’可以使用三個線圈功率波形6〇〇,6〇2與604的 其中之一=第一線圈功率波形6〇〇顯示,圖3線圈5 2的供電 與目標靶4 8的供電幾乎是在相同時間。因此,功率波形 6〇〇指出該線圈是被加上約1500瓦的功率,而目標乾4 8在 同時一開始是被加上约1〇〇〇瓦的功率。雖然功率波形6〇〇 代表大約1 500瓦的功率,但是如果有需要的話,也可以使 用其它的功率準位,以便應付不同的製程與設備。經過— -26- 本纸張遠用中S國家標準(CNS)A4提格(210 X 297公釐) I I ^ ^--------訂,----*----- ί靖先閱讀背面之注意事項再填寫本頁} 經濟#智毬財產局員工消t合作社印製 6 4 5 016 Λ7 ----------Μ7____ 五、發明說明(24 ) #又特定的時間後’如阗丨4的功率波形6〇〇所示,在停止阻 李層况積氣程之前,線阍功率會被關掉或降低。亦即,圖 I 〇中阻障層220的起始部分,—開始時是在高線圈功率處 理裎序下進行沉積的,而阻障層22〇的另一部分是在低線 圈功率或零功率處理程序下進行沉積的。高線圈功率處理 心序下所沉積的妨阻障層與低線圈功率處理程序下所沉積 的钽阻障層,在應力特性上是不相同的。在線圈功率過程 中,所沉積的钽阻障層具有較低的抗張強度。因此選擇性 的控制阻障層沉積時的線圏功率,使得阻障層的應力能應 付其上屬與下層的相對應應力’進而改善黏著力以及整體 的IC良率。 上述不同阻障層之間應力特性的差距,相信是因爲當遞 増的功率加到線圈上時’氬氣(或其它類似的惰性氣體)對 阻障層的結合速率不同所造成。特別是,當供電給該線圈 時’處理室内的氬氣被離子化到很高的程度,並在阻障層 内大量的沉積下來。當不供電給線圈時,處理室4 〇内(見 圖3 )只有較少的氬氣會被離子化,使得只有較少的氬氣結 合到阻障層上。因此阻障層中不同深度的氬氣差距/梯度是 正比於線圏工作週期曲線(圖1 4功率波形600,602與604的 其中之一)。據信,最後阻障層内氬氣的悌度會改善圖]〇 阻障層220的應力特性= 圖1 4顯示另一可能的線圈功率波形6〇2,使得圖3的線圈 5 2在目標乾電源加上去的一開始時,便被關掉。在沒有加 上線圏功率的起始阻障層沉積期間之後,便起動該線圈電 * 27 - 本紙ft 適网中國國家慄準(CNS)A4規格(210 X 297公发) (請先閱讀背面之注意事項再填寫本頁) 裝.— 4 6 5 01 6 Λ7 Π7 25 五、發明說明() 源,如圖1 4的功率波形602所示。因此,功率波形602基本 上是功率波形600的相反,使得功率波形602所產生的阻障 層,與經由功率波形600所形成的阻障層來做比較,具有 相反的應力分佈。使用功率波形602的處理程序時,沉積 製程的第一階段一開始便沉積出抗張強度更強的叙阻障 層,而沉積製程的第二階段則沉積出抗張強度較低的鈕阻 障層® 圖14還顯示第三種功率波形604,可以用來形成圖1 〇的 阻障層220。功率波形604顯示,加到線圈5 2的脈衝功率 (週期性或非週期性)^當使用圖1 4的脈衝線圈功率波形 時,會持續在晶圓2 2上沉積出具有抗張強度較差以及更強 的钽’成交互變化的阻障層,以便形成圖1 〇的阻障層 220。因此’已經決定出,在沉積處理時,對線圈選擇性 的至少供電以及關電一次,可以調節阻障層的應力,以便 應付複數個不同限制以及條件。此外,雖然圖1 4主要是顯 示出步階覆蓋率波形,但是也可以應用到線圈,目標革巴, 及/或晶圓上的該波形’並無需要是步階功能曲線3例如, i能使用三角(鑛齒)波形’正弦波形,對數功率西線,指 數功率曲線,這些曲線的結合,或任何其它的類比,連 續,或量化的波形’以便產生圖1 0中不同應力特性的钽阻 障層220 3另外,這種製程方法也可以用不同的導電層, 比如金屬’向溫金屬’以及谷易產生與應力有關問題的高 溫金屬氮化物=另外,雖然整個説明書中是使用拉張強度 較差以及較強來説明材料的相對應應力,但是熟知語技術 -28- 本汔择义t遠甲巾家螵準(CNS)A4規格(210^297公釐) (諳先閱讀背面之;i意事項再填寫本頁) 裝---- 46 5 016 Λ7 H7 26 五、發明說明( 領域的人士會了解到,抗張強度較差以及更容易壓縮都可 以交互使/月。 回到囫1 2 ’ 一旦以闽14中以及上述的方式完成步驟412 後’在步驟4 14中將晶圆2 2從處理室4 0傳送到處理室7 0。 圖1顯示出處理室7 0而且在圃4中做更詳細的說明。當晶圓 2 2經由步驟4 14而被傳送到處理室7 〇後,利用步驟4丨6在晶 圓2 2上沉積出圖i 0的銅晶種層222。這種沉積製程使用上 述圖4 - 6中的改良夾具8 5。因此,沉積出銅晶種層,而且 孩半導體裝置會有較佳的良率,因爲在CMP及/或銅電鍍操 作期間’接近晶圓周邊的後續銅層的剝離情形已經被降 低。 在步驟41 8中,當銅晶種層4丨6沉積後,晶圓2 2從處理室 7 0,經由處理1: 2,而被傳送到處理室3,然後回到圖!的 載入氣閥7。此時,載入氣問7對於大氣條件已經穩定,而 晶圓2 2從系統1中被取出:該晶圓再傳送到銅電鍍’非電 氣黾鍍,或CVD處理室(未顯示),進而沉積出銅互連。在 這種金屬製程完成後,利用化學機械研磨(CMp )製程,形 成埋植或雙埋植互連結構,如圖1 1所示s 雖然本發明已經參閱特定的實施例做了説明,進—步的 修改以及改良對於熟知該技術領域的人士來說是會發生 的。因此要了解的是,本、發明包括所有這些不偏離本發明 请神與範園下的修改,如所岈申請專利範園中所述; n· n n - n ^1* ^1- n - n ^ 0« I 1— In .^1 n I (諸先閱讀背面之注意事項再填寫本頁) 產 f 合 ft ,29· 木^t洎闸中Ρ3园家標準(CNS〉A4规络(210x 297

Claims (1)

  1. 46 5 01 6 ΛΗ iW CM _______________ 六、申請專利範圍 1 . 一種在晶圓(200)上形成阻障層(220)的方法,該方法包 將晶圓(200 )安迓在處理玄(4 〇 )内: 對激鍍目標靶(4 8 )供電,經過第一時距的時間: 對線圈(5 2 )供電,經過第二時距的時間,其中該第二 時距是不同於第—時距:以及 在沉積出阻障層(220 )的期間,對濺鍍目標靶(4 8 )以及 線圈(5 2 )的供電功率進行控制。 2 · —種在晶圓(200 )上形成钽阻障層(220 )的方法,該方法 包括: 形成具有第一抗張強度的第一部分钽阻障層(220 ): 形成具有第二抗張強度的第二部分钽阻障層(220 ),其 中該第二抗張強度與該第一抗張強度是不相同:以及 在艇阻障層(220)上形成導電層(222 ),其中導電層 (222)大邵分是包括銅。 3 . —種在至少一晶圓(2〇〇 )上形成阻障層(220 )的方法,該 方法包括: 將處理室(40)的表面,塗佈上一層高溫金屬氬化物: 至少一晶圓(200)上形成阻障層(220),其中阻障層 (220)包括高溫金屬:以及 經過一段時間後,再次將處理室(4 0 )的表面,塗佈上 另一層高溫金屬氮化物: 4 . 一種在晶圓(200)上形成薄層的方法,該方法包括: 將晶圓安置在處理室(7 0 )内,該處理室具有目標 -30- 本好.¾K度適用由a园家樣準(CNS)A4規格cno X 29Γ公釐) (請先閱讀背面之注意事項再填寫本頁) 裝---- 線 Μ濟部智慧財產局3工消费合作社印sn ^6 5 016 Λ8 B8 C8 L>8 六、申請專利範圍 (7 8 )以及線圈(8 2 );以及 從目標靶(78)上去除掉笫一材料,並從線阁(82)上去 除掉第二材料’將第—材料以及第二材料沉精在晶圓 (200)上。 5 .如申請專利範圍第4項之方法,其中該第二材料的結晶 顆粒大小低於約5 0微米。 6. —種在晶圓(200)上形成薄層(220)的方法,該方法包 括: 在介電層内形成開口( 2 1 2 )’其中該開口曝露出底下的 互連(202 )’而且該開口( 2丨2 )具有角落部分,是在介電 層開口交接面的側壁部分之區域内形成,該介電層是垂 直於侧壁部分;以及 對該開口( 2 12 )進行蝕刻,其中加到線圈(2 6 )上的第一 電源功率至少是加到晶圓基座(2 4 )上的第二電源功率的 二倍’而且其中對該開口所進行的蝕刻處理,會將角落 部分(206a,210a)圓角化。 7 .如申請專利範圍第6項之方法,進一步包括: 當該開口( 2 1 2 )的蝕刻處理完後,在該開口( 2 1 2 )内, 形成阻障層(220 );以及 形成含銅層( 222 ) ’覆蓋住阻障層( 220 )。 8 .—種在晶圓(2〇〇 )上形成薄層(222)的方法,該方法包 括: 將具有曝露阻障區(220 )的晶圓(200 )安置在處理室 (7 0 )内;以及 _ - 31 - Κπ尺度適3中國國家標辛()八4規格(21〇χ 公董) (請先問磧背而之注恚事項再填ί>?本玎) -裝· Τ 、-α 4 6 5 01 6 A8 BS C8 ________ D8 _ 、申請專利範圍 將晶圓(200 )扣住’固定到底下支撐架(8 6 )上,其中扣 住晶圓(200)的操作包括使用夾具(8 5 ),該夾其(8 5 )具 有接觸部分(1〇〇 )’該接觸部分(丨〇〇 )接觸到晶圆,而且 接觸到位於晶圓(2〇〇)上方且相鄰到接觸部分的陰影部 分’該陰影部分是位於晶圓(200)表面上距離至少8微米 的地方。 9 .如申请專利範圍第8項之方法,其中該夾具(8 5 )能避免 在晶圓(200 )的數字識別區(丨〇6 )上形成該薄層(222 ) ° t 0. —種在晶圓(200 )上形成薄層(220 )的方法,該方法包 括: 將晶圓(200 )安置在處理室(4 〇 )内的基座(5 6 )上,其 中該處理室(4 0 )包括絕緣環(5 3 ),位於基座(5 6 )的周 邊’且其中該基座(5 6 )是偏壓到第一偏壓電源;以及 將處理室的第二區偏壓到第二偏壓電源,其屮該絕緣 環(5 3 )以電氣方式,將第一偏壓電源與第二偏壓電源隔 絕開’且其中該絕緣環(5 3 )在形成該薄層(220 )時,會 曝露到處理室環境中’並在晶圓(200 )上形成該薄層(220 ) 之前,被塗佈上一層導電材料。 --------------從--^-----^ ^ 一 (請先閱讀背面之注意事項再填寫本f.) 32 夂〆中囡國家標準(CNS ) A4規格(210χ 297公釐)
TW089102613A 1999-03-02 2000-02-16 Method for forming a barrier layer for use in a copper interconnect TW465016B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/261,879 US6451181B1 (en) 1999-03-02 1999-03-02 Method of forming a semiconductor device barrier layer

Publications (1)

Publication Number Publication Date
TW465016B true TW465016B (en) 2001-11-21

Family

ID=22995276

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089102613A TW465016B (en) 1999-03-02 2000-02-16 Method for forming a barrier layer for use in a copper interconnect

Country Status (8)

Country Link
US (2) US6451181B1 (zh)
EP (1) EP1033745B1 (zh)
JP (1) JP4909454B2 (zh)
KR (1) KR100761226B1 (zh)
CN (1) CN1169199C (zh)
AT (1) ATE342580T1 (zh)
DE (1) DE60031191T2 (zh)
TW (1) TW465016B (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045454B1 (en) * 1999-05-11 2006-05-16 Micron Technology, Inc. Chemical mechanical planarization of conductive material
US6458251B1 (en) * 1999-11-16 2002-10-01 Applied Materials, Inc. Pressure modulation method to obtain improved step coverage of seed layer
JP4419237B2 (ja) * 1999-12-22 2010-02-24 東京エレクトロン株式会社 成膜装置及び被処理体の処理方法
JP3676983B2 (ja) * 2000-03-29 2005-07-27 株式会社日立国際電気 半導体製造方法、基板処理方法、及び半導体製造装置
JP4856308B2 (ja) * 2000-12-27 2012-01-18 キヤノンアネルバ株式会社 基板処理装置及び経由チャンバー
JP2002203885A (ja) * 2000-12-27 2002-07-19 Anelva Corp インターバック型基板処理装置
US6566242B1 (en) * 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
KR100413481B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 구리 박막 증착 장비
WO2003008660A1 (en) 2001-07-19 2003-01-30 Trikon Holdings Limited Depositing a tantalum film
US6620727B2 (en) * 2001-08-23 2003-09-16 Texas Instruments Incorporated Aluminum hardmask for dielectric etch
US6908865B2 (en) * 2001-09-28 2005-06-21 Applied Materials, Inc. Method and apparatus for cleaning substrates
US6778258B2 (en) * 2001-10-19 2004-08-17 Asml Holding N.V. Wafer handling system for use in lithography patterning
US6656535B2 (en) * 2001-12-21 2003-12-02 Applied Materials, Inc Method of fabricating a coated process chamber component
KR100440261B1 (ko) * 2001-12-22 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US6989579B2 (en) * 2001-12-26 2006-01-24 Lucent Technologies Inc. Adhering layers to metals with dielectric adhesive layers
JP2003218201A (ja) * 2002-01-24 2003-07-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6664166B1 (en) * 2002-09-13 2003-12-16 Texas Instruments Incorporated Control of nichorme resistor temperature coefficient using RF plasma sputter etch
US20060226003A1 (en) * 2003-01-22 2006-10-12 John Mize Apparatus and methods for ionized deposition of a film or thin layer
US6926390B2 (en) 2003-02-05 2005-08-09 Hewlett-Packard Development Company, L.P. Method of forming mixed-phase compressive tantalum thin films using nitrogen residual gas, thin films and fluid ejection devices including same
US6893116B2 (en) 2003-04-29 2005-05-17 Hewlett-Packard Development Company, L.P. Fluid ejection device with compressive alpha-tantalum layer
US6955835B2 (en) * 2003-04-30 2005-10-18 Hewlett-Packard Development Company, L.P. Method for forming compressive alpha-tantalum on substrates and devices including the same
US7045455B2 (en) * 2003-10-23 2006-05-16 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
DE102004015865B4 (de) * 2004-03-31 2006-05-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reinigen der Oberfläche eines Substrats
CN100345276C (zh) * 2004-05-19 2007-10-24 上海宏力半导体制造有限公司 降低铜双镶嵌工艺线间漏电流的方法
US7091088B1 (en) * 2004-06-03 2006-08-15 Spansion Llc UV-blocking etch stop layer for reducing UV-induced charging of charge storage layer in memory devices in BEOL processing
US20060014378A1 (en) * 2004-07-14 2006-01-19 Sanjeev Aggarwal System and method to form improved seed layer
US9659758B2 (en) 2005-03-22 2017-05-23 Honeywell International Inc. Coils utilized in vapor deposition applications and methods of production
US20060278520A1 (en) * 2005-06-13 2006-12-14 Lee Eal H Use of DC magnetron sputtering systems
US7348672B2 (en) * 2005-07-07 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with improved reliability
DE112007000697B4 (de) * 2006-03-22 2013-11-07 Mitsubishi Electric Corp. Leistungshalbleitervorrichtung
US20080078326A1 (en) * 2006-09-29 2008-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-cleaning tool and semiconductor processing apparatus using the same
US20080092806A1 (en) * 2006-10-19 2008-04-24 Applied Materials, Inc. Removing residues from substrate processing components
US8791018B2 (en) * 2006-12-19 2014-07-29 Spansion Llc Method of depositing copper using physical vapor deposition
US7723012B2 (en) * 2007-06-28 2010-05-25 Eastman Kodak Company Radiation-sensitive compositions and elements with solvent resistant poly(vinyl acetal)s
US8084862B2 (en) * 2007-09-20 2011-12-27 International Business Machines Corporation Interconnect structures with patternable low-k dielectrics and method of fabricating same
US8618663B2 (en) 2007-09-20 2013-12-31 International Business Machines Corporation Patternable dielectric film structure with improved lithography and method of fabricating same
US7709370B2 (en) * 2007-09-20 2010-05-04 International Business Machines Corporation Spin-on antireflective coating for integration of patternable dielectric materials and interconnect structures
JP2009194195A (ja) * 2008-02-15 2009-08-27 Panasonic Corp 半導体装置及びその製造方法
JP5590113B2 (ja) * 2010-03-02 2014-09-17 旭硝子株式会社 Euvリソグラフィ用反射型マスクブランクおよびその製造方法
US10727092B2 (en) * 2012-10-17 2020-07-28 Applied Materials, Inc. Heated substrate support ring
US20160208377A1 (en) * 2014-03-27 2016-07-21 Jx Nippon Mining & Metals Corporation Tantalum sputtering target and method for producing same
CN105990227B (zh) * 2015-02-27 2019-11-08 中芯国际集成电路制造(上海)有限公司 金属连线的制作方法及半导体器件
CN106158732B (zh) * 2015-04-16 2019-02-12 中芯国际集成电路制造(上海)有限公司 金属互连层的金属化工艺
US11183373B2 (en) 2017-10-11 2021-11-23 Honeywell International Inc. Multi-patterned sputter traps and methods of making
CN111421426A (zh) * 2020-04-20 2020-07-17 台州市椒江南屯电子有限公司 一种金属导体电镀装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5832229B2 (ja) 1978-09-22 1983-07-12 日本真空技術株式会社 金属窒化物を被覆した真空容器及び真空機器用部品
JPS59208071A (ja) 1983-05-13 1984-11-26 Hitachi Ltd 成膜方法および装置
JPS63303064A (ja) 1987-05-30 1988-12-09 Matsushita Electric Ind Co Ltd スパッタリング装置
JP2602276B2 (ja) * 1987-06-30 1997-04-23 株式会社日立製作所 スパツタリング方法とその装置
US5175608A (en) 1987-06-30 1992-12-29 Hitachi, Ltd. Method of and apparatus for sputtering, and integrated circuit device
JPH06196437A (ja) * 1992-12-25 1994-07-15 Sumitomo Metal Ind Ltd チタンまたはチタン化合物の薄膜形成装置
US5846332A (en) 1996-07-12 1998-12-08 Applied Materials, Inc. Thermally floating pedestal collar in a chemical vapor deposition chamber
US5707498A (en) * 1996-07-12 1998-01-13 Applied Materials, Inc. Avoiding contamination from induction coil in ionized sputtering
SG54602A1 (en) 1996-11-26 1998-11-16 Applied Materials Inc Coated deposition chamber equipment
JP3624628B2 (ja) 1997-05-20 2005-03-02 東京エレクトロン株式会社 成膜方法及び成膜装置
US6139699A (en) * 1997-05-27 2000-10-31 Applied Materials, Inc. Sputtering methods for depositing stress tunable tantalum and tantalum nitride films
US6080285A (en) * 1998-09-14 2000-06-27 Applied Materials, Inc. Multiple step ionized metal plasma deposition process for conformal step coverage

Also Published As

Publication number Publication date
EP1033745A2 (en) 2000-09-06
EP1033745A3 (en) 2001-12-19
ATE342580T1 (de) 2006-11-15
US6451181B1 (en) 2002-09-17
DE60031191T2 (de) 2007-08-23
KR100761226B1 (ko) 2007-09-28
DE60031191D1 (de) 2006-11-23
JP4909454B2 (ja) 2012-04-04
CN1266279A (zh) 2000-09-13
EP1033745B1 (en) 2006-10-11
CN1169199C (zh) 2004-09-29
US20020092763A1 (en) 2002-07-18
KR20000062671A (ko) 2000-10-25
JP2000323436A (ja) 2000-11-24

Similar Documents

Publication Publication Date Title
TW465016B (en) Method for forming a barrier layer for use in a copper interconnect
US7901545B2 (en) Ionized physical vapor deposition (iPVD) process
US7588667B2 (en) Depositing rhuthenium films using ionized physical vapor deposition (IPVD)
US6695954B2 (en) Plasma vapor deposition with coil sputtering
US7857947B2 (en) Unique passivation technique for a CVD blocker plate to prevent particle formation
TW535254B (en) Barrier layer structure for copper metallization and method of forming the structure
US7700474B2 (en) Barrier deposition using ionized physical vapor deposition (iPVD)
TW546393B (en) PVD-IMP tungsten and tungsten nitride as a liner, barrier and/or seed layer for tungsten, aluminum and copper applications
US20050221000A1 (en) Method of forming a metal layer
US6410383B1 (en) Method of forming conducting diffusion barriers
TW200915402A (en) Method and apparatus for cleaning a substrate surface
TW508369B (en) Method for depositing cobalt and apparatus therefor
WO2004067799A1 (ja) 半導体処理用の載置台装置、成膜装置、及び成膜方法
JP5475229B2 (ja) 基板処理方法
TW201438074A (zh) Cu配線之形成方法
US20090321247A1 (en) IONIZED PHYSICAL VAPOR DEPOSITION (iPVD) PROCESS
TW200834736A (en) Ti film forming method and storage medium
KR20070108952A (ko) 성막 방법
KR101800487B1 (ko) 동(Cu) 배선의 형성 방법 및 기억매체
US6607640B2 (en) Temperature control of a substrate
US20020192948A1 (en) Integrated barrier layer structure for copper contact level metallization
US7642201B2 (en) Sequential tantalum-nitride deposition
JP2004158828A (ja) 成膜方法
US11562925B2 (en) Method of depositing multilayer stack including copper over features of a device structure
TW202249120A (zh) 用於膜緻密化的脈衝電漿處理

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent