KR20000062671A - 구리 상호연결부에서 사용될 장벽층을 형성하는 방법 - Google Patents

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Abstract

개선된 구리 내부 상호연결부 (도 11)를 형성하는 방법은 챔버 (chamber)(10)에서 내부 구조로 RF 사전정화 동작(408)을 실행함으로서 시작된다. RF 사전정화는 아래에 있는 노출된 구리 상호연결부 표면(202a)으로부터 실질적으로 구리 원자를 제거하지 않으면서 공백을 줄이고 단계 커버영역을 개선하도록 구조의 코너 (201a, 206a)를 원형화시킨다. 이어서, 탄탈 장벽 (tantalum barrier)(220)이 증착되고, 여기서 탄탈 장벽의 한 부분은 탄탈 장벽의 또 다른 부분 보다 장력이 더 크다. 장벽층(220)을 형성한 이후에, 구리 시드층 (seed layer)(222)은 장벽층의 상단에 걸쳐 형성된다. 구리층은 웨이퍼 엣지에서 구리의 벗겨진 조각 및 오염을 감소시키는 개선된 클램프 (clamp)(85)로 웨이퍼를 고정하여 형성된다. 구리 전기도금 및 화학기계적인 폴리싱 (chemical mechanical polishing, CMP) 처리는 이어서 구리 상호연결부 구조를 완료하는데 사용된다.

Description

구리 상호연결부에서 사용될 장벽층을 형성하는 방법 {Method for forming a barrier layer for use in a copper interconnect}
본 발명은 일반적으로 반도체 제작에 관한 것으로, 특히 구리 상호연결부를 위한 장벽/시드 증착 처리 (barrier/seed deposition process)에 관한 것이다.
집적 회로(IC) 산업에서는 현재 구리가 상호 연결에서 알루미늄의 대치 물질로 개발되고 있다. 구리 상호연결부는 일반적으로 구리의 제작이 덜 비싸기 때문에 알루미늄 상호연결부를 능가하여 개발된다. 부가하여, 구리 상호연결부는 알루미늄 상호연결부 보다 덜 저항력이 있으므로, 열을 덜 발생시킨다. 또한, 구리의 감소된 레지스턴스 (resistance)는 더 높은 동작 주파수에서 동작되어 IC의 기능을 개선시키므로, 실행도가 개선된다. 부가하여, 구리는 또한 알루미늄과 비교해 개선된 전자이동 레지스턴스를 갖는다.
그러나, 이러한 이점에도 불구하고, 구리는 이것이 생존가능한 대안이 되려면 극복하여야 하는 다수의 불편한 점들을 갖는다. 구리의 한가지 불편한 점은 이동 이온 오염의 소스로 잠재성을 갖는다는 것이다. 구리 이온은 반도체를 제작하는데 사용되는 종래 유전체 물질을 통해 용이하게 확산된다. 적절하게 포함되지 않으면, 구리는 디바이스의 활성 영역으로 확산될 수 있어, 디바이스의 확실성에 영향을 준다. 부가하여, 구리는 쉽게 에칭 (etching)되지 않는다. 그러므로, 상호연결부가 내부 구조로 형성되도록 요구되어, 더 복잡해지고 화학기계적인 폴리싱 (chemical mechanical polishing, CMP) 처리를 사용할 것을 요구한다. 또한, 구리 처리는 적절하게 제작 처리에 집적되지 않는 경우 다양한 문제점 및 복잡성을 제공할 수 있는 새로운 물질 및 새로운 처리를 사용할 것을 요구한다.
예를 들면, 구리 상호연결부를 사용할 때는 전형적으로 장벽층 (barrier layer)이 요구된다. 장벽층은 이를 포함하는 구리 주위에 형성되므로, 구리가 인접한 층 및 활성층을 오염시키는 것을 방지한다. 일반적으로 알루미늄에는 요구되지 않은 이러한 장벽층은 해결되어야 하는 새로운 제작 및 집적 문제점을 생성시킨다. 이 장벽층을 형성하는데 사용되는 물질 및 처리는 현재 잘 이해되지 않았다. 그러므로, 이를 형성하기 위한 물질 및 처리를 더 개선시키는 것은 웨어퍼 (wafer) 산출량, 디바이스 확실성, 및 장비 가동시간을 상당히 개선시킬 잠재력을 갖는다.
구리 처리에서 장벽으로 사용되는 많은 물질 (예를 들면, 내화성 물질)은 또한 디바이스 확실성에 악영향을 줄 수 있다. 이 확실성 문제는 부분적으로 인접한 막에 대한 장벽층의 스트레스 (stress)로부터 주어진다. 그러므로, 장벽 스트레스 제어는 또한 전체적인 IC 산출량 및 확실성을 개선시킬 잠재력을 갖는다.
더욱이, 상호연결부에서 구리를 증착시키는데 현재 사용되는 처리 및 챔버 (chamber)는 두께 및 균일성 제어에 대해 최적화되지 않는다. 제어의 부족이 그 문제이다. 증착된 구리막의 균일성이 충분히 변화되면, 산출량은 악영향을 받을 수 있고, 또한/또는 순차적인 처리는 비균일한 증착막을 보상하도록 조정이 요구되어 더 복잡해질 수 있다.
부가하여, 챔버 성분에 구리 및 구리 장벽 물질의 부착력이 부족하면, 증착 동안 뿐만 아니라 웨이퍼 운송 동안 문제점이 주어질 수 있다. 이들 물질은 잠재적인 입자 소스가 된다. 이들 물질의 부착력을 개선시키도록 증착 처리를 최적화하는 것은 산출량을 증가시키고 처리 챔버에서 특정한 오염을 줄이는데 유리하다.
많은 구리 처리는 경유 및 트렌치 (trench) 측면벽이 평면 보다 더 작은 범위로 구리막에 의해 커버되는 스텝 커버 문제점을 갖는다. 부가하여, 개구 (opening)의 상단 부분에서 증착된 막이 너무 높은 비율로 증착되면, 구리 공백 (voiding) 문제점이 또한 생길 수 있다. 이는 완전히 개구를 채워 결과적으로 개구내에 공백이 형성되기 이전에 상단에서 막이 핀치오프 (pinch off)되게 할 수 있다. 스텝 커버 영역을 개선하고 공백을 최소화하는 처리는 구리 상호연결부를 갖는 디바이스에서 산출량 및 확실성을 증진시킬 잠재력을 갖는다.
또한, 금속 이전의 증착 처리 동안 물질을 백스퍼터링 (back-sputtering)하는 것은 알루미늄에서는 반드시 문제가 되는 것이 아니지만, 구리에서는 상술된 이동 이온 문제점 때문에 관심사가 된다. 알루미늄이 노출된 웨이퍼 표면에 백스퍼터링되면, 이를 제거하기 위해 화학적 처리가 존재한다. 부가하여, 이 알루미늄은 다양한 층을 통해 용이하게 확산되지 않는다. 반대로, 백스퍼터링된 구리는 화학적으로나 다른 방법으로 쉽게 제거되지 않는다. 이는 장벽과 함께 포함되지 않으면, 인접한 막을 통해 확산되고 산출량 및 확실성에 영향을 주기 쉽다. 그러므로, 아래에 있는 구리층을 노출시키는 상호연결 처리는 노출된 영역에서 구리를 최소로 제거하는 것을 보장하도록 설계되어야 한다.
그러므로, 상업적으로 구리 상호연결부가 감소된 비용, 개선된 산출량, 및 확실성으로 다량 제작될 수 있는 개선된 금속화 처리에 대한 필요성이 존재한다.
도 1은 본 명세서에 따라 다중챔버 (multichamber) 집적 회로 증착 시스템을 설명하는 상단 투시도.
도 2는 본 명세서에 따라 도 1에 도시된 무선 주파수 (radio frequency, RF) 사전정화 챔버를 설명하는 단면도.
도 3은 본 명세서에 따라 도 1에 도시된 바와 같이 장벽층 (barrier layer) 증착 챔버를 설명하는 단면도.
도 4는 본 명세서에 따라 도 1에 도시된 바와 같이 구리 시드층 (seed layer) 증착 챔버를 설명하는 단면도.
도 5는 본 명세서에 따라 도 4의 특정 클램프 (clamp)를 보다 상세히 도시하는 도 4의 확대된 클램프 부분을 설명하는 단면도.
도 6은 본 명세서에 따라 도 5의 클램프를 설명하는 상단 투시도.
도 7은 부적절한 기하형의 클램프를 사용한 나쁜 영향을 설명하는 단면도.
도 8 내지 도 11은 본 명세서에 따라 도 1 내지 도 6에서 설명된 시스템을 사용해 구리 상호연결부을 형성하는 방법을 설명하는 단면도.
도 12는 본 명세서에 따라 구리 상호연결부에서 사용될 장벽층 및 시드층을 형성하는 방법을 설명하는 흐름도.
도 13은 본 명세서에 따라 사용되는 새로운 구리 사전정화 기술과 종래 기술의 알루미늄 사전정화 방법을 비교하는 도표.
도 14는 본 명세서에 따라 장벽층이 형성되도록 장벽층 증착 챔버에서 코일, 타켓, 및 웨이퍼에 사용되는 전력 순차를 XY 그래프로 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 챔버 85 : 클램프
220 : 탄탈 장벽 222 : 구리 시드층
종래 기술에 숙련된 자는 도면의 소자가 간략하게 설명되고 반드시 비율을 정하여 그려진 것이 아님을 이해하게 된다. 예를 들면, 도면에서 일부 소자의 차원은 본 발명의 실시예를 잘 이해하도록 돕기 위해 다른 소자에 비교하여 과정될 수 있다.
일반적으로, 여기서 도 1 내지 도 14는 구리 내부 상호연결부 구조를 형성하는 개선된 방법을 설명한다. 일반적으로 상기 방법은 내부 또는 이중 내부 구조의 개선된 금속 이전 증착 처리, 내부 구조내에 있는 구리 장벽 (barrier)의 개선된 증착 처리, 및 장벽층에 걸친 시드층 (seed layer)의 개선된 증착 처리를 설명한다.
특별히, 종래 기술의 장벽 증착 챔버 (chamber)에서는 전기적으로 바이어스된 성분이 일반적으로 다른 전기적 도체 성분에 가깝게 위치한다. 일부 경우에서는 이들이 의도적이지 않게 회로를 단락시키고 인가된 바이어스를 변화시켜, 결과적으로 일관되지 않은 처리를 제공하게 된다. 이것이 전기적으로 바이어스된 웨이퍼 (wafer) 받침대 (지지 멤버)와 다른 도체 챔버 부분 사이에서 일어나는 것을 방지하기 위해, 받침대와 다른 도체 챔버 성분 사이에는 유전체 또는 세라믹 고립형 링 (ring)이 배치된다. 원형과 단락 회로로부터 웨이퍼를 보호하는 것에 부가하여, 고립형 링은 또한 인가된 바이어스가 웨이퍼로 전해지고 웨이퍼 부근에 있는 챔버의 다른 전도성 부분에는 전해지지 않도록 보장하게 돕는다. 그에 의해, 웨이퍼가 효율적이고 정확히 처리되어 일관된 결과를 제공하도록 보장한다.
장벽을 형성하는데 탄탈(Ta)을 사용할 때, 이는 세라믹 고립형 고리에 잘 부착되지 않는 것으로 발견되었다. 결과적으로, 탄탈 입자가 세라믹 고립형 고리에서 떨어져 웨이퍼에 붙게 된다. 이 입자들은 집적 회로 산출량에 상당한 영향을 준다. 입자 레벨을 낮추기 위해, 세라믹 고립형 고리에 걸쳐 알루미늄 코팅을 불꽃 분사 또는 원형 분사하는 설계가 포함되었다. 알루미늄 코팅은 고립형 고리에 대한 탄탈의 부착력을 개선시켜 입자의 수를 상당히 감소시키는 것을 발견되었다.
부가하여, 구리 시드층 증착 동안 웨이퍼를 보호하는데 사용되는 종래 클램프 (clamp)는 종래 기술에서 불충분한 것으로 발견되었다. 클램프의 상승된 새도우 (shadow) 영역은 웨이퍼의 표면 위로 너무 높게 설계되어, 그에 의해 구리는 새도우 영역하에서 충분한 양으로 웨이퍼에 증착될 수 있다. 이는 구리 마디를 만들고 또한/또는 웨이퍼 주변으로 확장됨에 따라 점차적인 형태로 구리의 두께가 감소되는 (점층적인 구리 영역) 웨이퍼상의 영역을 만들게 된다. 이어지는 도금 및/또는 화학기계적인 폴리싱 (chemical mechanical polishing, CMP) 동작 동안, 이 구리 마디와 점층적인 구리 영역은 웨이퍼의 표면으로부터 조각으로 갈라지는 특성 때문에 입자의 소스가 되고 다이 (die) 산출량를 감소시킨다. 부가하여, 클램프가 구리로 스퍼터링 (sputtering)된 영역에서 웨이퍼와 접하도록 허용되면, 스퍼터링된 구리는 클램프 표면과 웨이퍼 표면에 모두 부착될 수 있으므로, 이 스퍼터링된 구리는 클램프 및 웨이퍼가 서로 분리될 때 제거 또는 분리될 수 있다. 이러한 문제점을 방지하기 위해, 개선된 클램프가 개발되어, 여기서 상기의 역현상을 방지함으로서 현저하게 산출량을 개선시키는 것으로 설명된다.
부가하여, 챔버 보수 이후에 장벽 증착 챔버의 성분을 코팅하는데 질화탄탈(TaN)을 적용하는 것은 미립자로 인해 챔버 다운 시간 (chamber down time)을 상당히 줄이는 것으로 발견되었다. 챔버가 TaN으로 코팅되지 않을 때, 챔버의 내부 성분에 스퍼터링된 잔류 탄탈은 용이하게 조각으로 떨어져 챔버와 웨이퍼에 입자를 생성한다. 이로 인하여, 결과적으로 챔버 정화 회수를 증가시킬 필요가 있고, 그에 대응하여 평형 다운 시간을 증가시킨다. 주기적인 TaN 챔버 코팅/연마는 내부 챔버 성분에 대한 탄탈의 부착력을 개선하고 입자를 줄이므로, 챔버 다운 시간을 줄이고 반도체 디바이스 다이 산출량을 개선하는 것으로 발견되었다.
종래 기술의 처리에서, 경유 에칭 및 금속 이전의 증착 처리는 전형적으로 노출된 아래 알루미늄의 감소된 제거를 보장하도록 최적화되지 않았다. 재증착된 알루미늄이 용이하게 인접한 층으로 확산되지 않고 알루미늄은 이어지는 화학적 처리로 제거되기 쉽기 때문에, 감소된 알루미늄 제거는 전형적으로 관심사가 아니었다. 그러나, 구리막은 다르다. 그 경우에는 이동 이온 오염을 만드는 구리의 잠재성 때문에 의도되는 작업을 이루는 동안 상당량의 노출된 구리를 제거하지 않는 에칭 및 금속 이전의 증착 처리를 개발하는 것이 유리하다. 그러므로, 여기서는 노출된 상호연결부 영역에서 구리를 제거하고 백스퍼터링 (back-sputtering)함으로서 기인되는 구리-관련 오염의 문제점을 줄이도록 의도되고, 그에 의해 산출량 및 확실성이 개선되는 새로운 경유 처리 기술이 설명된다. 부가하여, 금속 이전의 증착 처리 동안 제거된 구리량이 상당히 감소되더라도, 개구 (opening)의 코너를 충분히 미리 정화하고 윤곽을 만들거나 원형화하여, 이어지는 금속 증착 처리 동안에 접촉 레지스턴스가 개선되고, 스텝 커버 영역이 개선되고, 또한 공백 형성이 줄어들게 된다.
부가하여, 구리 장벽층을 형성하는데 사용되는 다수의 처리되기 어려운 금속의 막 스트레스 (film stress) 특성은 아래 및 위에 놓이는 도체 및 유전체 층에 대해 상당히 변화될 수 있다. 이 스트레스 차이는 중요한 확실성 및 산출량의 문제점을 일으킬 수 있다. 여기서는 복합적인 탄탈 장벽층의 증착을 지시하는 방법으로, 서로에 대해 층의 한 부분이 보다 큰 장력이 있고 다른 부분은 보다 작은 장력이 있어서 스트레스에 관련된 복잡성이 감소되는 방법이 설명된다. 이러한 장력-설계 복합층은 장벽 챔버의 타켓에 공급된 전력에 대해 장벽 챔버의 코일에 공급된 전력의 충격 계수 (duty cycle)을 변화시킴으로서 형성된다. 부가하여, 복합적인 막 (예를 들면, 코일로부터의 한 물질과 타켓으로부터의 또 다른 물질)을 형성하고 또한/또는 웨이퍼에 걸쳐 증착된 층의 전체적인 균일성을 개선하기 위해, 물질을 웨이퍼에 스퍼터링하는 소스로 타켓과 연관된어 코일이 또한 사용될 수 있다.
그러므로, 상기 개선의 집적은 결과적으로 구리 상호연결부에 사용되는 훨씬 개선된 장벽 및 시드층 처리를 제공하게 된다. 상기의 집적 개선은 도 1 내지 도 14를 참고로 더 이해될 수 있다.
도 1은 다중챔버 집적 회로 증착 시스템(1)을 도시한다. 시스템(1)은 웨이퍼를 한 점에서 또 다른 점으로 이동시키도록 설계된 로봇으로 제어되는 2개의 전달 챔버를 포함한다. 제 1 로봇식 챔버는 버퍼 챔버 (buffer chamber)(3)이고, 제 2 로봇식 챔버는 전달 챔버 (transfer chamber)(2)이다.
웨이퍼는 도 1에 도시된 로드 로크 (load lock)(7) 중 하나로 배치되면서 시스템(1)으로 들어간다. 로드 로크(7)가 적절한 온도, 압력 등으로 안정화된 이후에, 버퍼 챔버(3)는 웨이퍼를 로드 로크(7)에서 기체제거 및 정렬 챔버(5)로 이동시킨다. 기체제거 및 정렬 챔버(5)는 시스템(1)내의 처리를 위해 웨이퍼를 회전하여 정렬하도록 반도체 웨이퍼내에 형성된 플랫 (flat) 또는 노치 (notch)를 사용하게 된다. 부가하여, 기체제거 및 정렬 챔버(5)는 웨이퍼를 다양한 처리 챔버 중 하나로 배치하기 이전에 웨이퍼로부터 유기체 오염물, 습기, 또는 다른 바람직하지 않은 물질을 제거하도록 웨이퍼에 열이나 에너지를 적용한다. 이러한 제거는 이들 물질이 시스템(1)에서 임의의 챔버를 오염시킬 가능성을 줄이도록 행해진다.
챔버(5)에서의 처리 이후에, 웨이퍼는 버퍼 챔버(3)를 통해 도 1에 도시된 무선 주파수 (radio frequency, RF) 사전정화 챔버(10)로 이동된다 (도 2를 또한 참고). RF 사전정화 챔버(10)는 유효하지 않은 내부 경유 및/또는 트렌치 (trench) 개구의 코너 부분을 원형화시키는데 사용된다. 부가하여, 사전정화 챔버는 이어지는 구리 장벽 (barrier) 및 구리 시드층 (seed layer) 형성을 준비하도록 반도체 웨이퍼의 노출된 도체 표면을 정화한다.
챔버(10)를 통해 처리된 이후에, 웨이퍼는 전달 챔버(9)를 통해 전달 챔버(2)로 전달된다. 전달 챔버(2)는 이어서 웨이퍼를 장벽 증착 챔버(40) (도 3을 또한 참고)로 배치한다. 전달 챔버(2)를 통한 처리 챔버 사이의 웨이퍼 전달은 제어되는 조건하의 제어되는 환경에서 행해지고, 그에 의해 웨이퍼 운송 동안의 웨이퍼 오염이 줄어든다. 장벽 증착 챔버(40)는 구리를 웨이퍼상에 증착하기 이전에 구리 장벽층을 반도체 웨이퍼에 증착한다. 장벽은 양호하게 탄탈이나 처리되기 어려운 일부 다른 금속 또는 처리되기 어려운 질화금속이다. 다른 방법으로, 이는 장벽층을 형성하는데 유용한 다른 종류의 단일 또는 복합 물질을 사용해 형성될 수 있다.
장벽층을 형성한 이후에, 웨이퍼는 시드층 증착 챔버(70) (도 4를 또한 참고)에 운송된다. 챔버(70)에서는 구리가 전기도금, 무전기 도금, 증착, 스퍼터링 (sputtering)될 수 있는 구리 시드층이 형성된다. 구리 시드층을 형성한 이후에, 웨이퍼는 이를 버퍼 챔버(3)에 이동하기 이전에 냉각하도록 챔버(9)를 통해 선택적인 냉각 챔버 (도시되지 않은)로 운송된다. 버퍼 챔버(3)는 이어서 웨이퍼를 챔버(9)에서 다시 로드 로크(7)로 전달하고, 그에 의해 웨이퍼가 시스템(1)으로부터 제거된다. 제거되면, 처리된 반도체 웨이퍼는 노출된 표면에 걸쳐 형성된 전도성 장벽층과 구리 시드층을 갖고, 벌크 구리 증착 및 CMP의 준비를 갖추게 된다.
다중챔버 증착 시스템(1) 및 그 서브-성분내의 특정한 챔버들은 도 3 내지 도 7을 참고로 보다 상세히 논의된다. 상기에 논의된 순차를 통해 운송된 반도체 웨이퍼에서 시스템(1)이 갖는 효과는 도 8 내지 도 11에서 더 설명된다. 부가하여, 반도체 웨이퍼에서 도 1의 시스템(1)에 의해 실행되는 단계는 도 12 내지 도 14를 참고로 더 설명되고 논의된다. 그러므로, 도 2 내지 도 14의 논의는 상기에 논의된 처리를 더 잘 이해하도록 허용한다.
도 2는 도 1에 도시된 RF 사전정화 챔버(10)를 보다 상세히 설명한다. 챔버(10)는 RF 사전정화 챔버(10)내에서 RF 사전정화 환경을 포함하는데 사용되는 돔 (dome)(12)을 포함한다. 일반적으로, 돔(12)은 입자 부착력을 증진시키도록 수정 (bead blasted quartz)으로 구성된다. 부가하여, 수정은 외부 전기장 (예를 들면, 코일(16) 논의층으로부터의 전기장)이 사전정화 처리 환경 및 웨이퍼의 처리에 영향을 주도록 허용하는 유전체 물질이다. 그러므로, 수정은 바람직한 물질이지만, 외부 전기장의 통과를 금지하지 않는 다른 물질이 사용될 수도 있다.
돔(12)은 기본 플레이트 (base plate)(18)에 의한 하단과 차폐기(shield) (14)에 의한 측면 및 상단으로 둘러싸인다. 소자 (14, 18)는 일반적으로 알루미늄과 같은 무선 주파수(RF)를 차폐할 수 있는 금속성 물질로 구성된다. 차폐기(14)와 돔(12) 사이에는 코일(16)이 위치한다. 코일(16)은 원추형으로, 수정 돔(12) 주위에 있다. 코일(16)에는 코일 전력 공급(26)을 통해 저주파수 RF 전력이 공급된다.
도 2에 도시된 바와 같이, 반도체 웨이퍼(22)는 실질적으로 이것이 처리되는 웨이퍼 페디스털 (wafer pedestal)(20) (웨이퍼 척 (chuck))에 배치된다. 웨이퍼 페디스털(20)에는 페디스털 전력 공급(24)을 통해 고주파수 RF 전력이 제공된다. 웨이퍼(22)는 진공, 기계적 클램프, 전기 안정력을 사용해 페디스털 (20)로 보장될 수 있다. 다른 방법으로, 일부 시스템에서, 웨이퍼는 고정되지 않게 남겨져 있다. 도 2는 수정 돔(12)에 의해 포함된 내부 챔버 환경에 기체를 공급하는 기체 공급선(28)을 도시한다. 내부 챔버 환경에 공급되는 기체는 일반적으로 비활성 스퍼터링 기체로서, 전형적으로 아르곤, 질소, 또는 크세논을 포함한다. 부가하여, 도 2는 챔버(10)로부터 반응된 또한 반응되지 않은 부산물을 제거하고 웨이퍼 처리 동안 압력을 유지하는 배출 포트(30)를 도시한다. 일반적으로, 챔버(10)는 장벽 및 시드층을 증착하기 이전에 내부 개구의 코너를 원형화시키고 개구내에서 노출된 전도성 표면을 정화시키도록 웨이퍼(22)를 사전처리 및 사전정화한다. 사전정화 처리는 도 9 및 도 12를 참고로 더 상세히 설명된다.
도 3은 도 1에 도시된 장벽 증착 챔버(40)를 보다 상세히 도시한다. 도 3의 장벽 증착 챔버(40)는 알루미늄 또는 알루미늄 원형 분사 스테인레스 스틸로 구성된 차폐기(42)를 포함한다. 차폐기(42)의 상단에는 상단 플레이트 (plate)(44)가 있다. 상단 플레이트(44)는 회전 자기 어셈블리(46)를 포함하거나 지지한다. 회전 자기 어셈블리(46)는 장벽 물질을 타켓(48)으로부터 웨이퍼(22)로 스퍼터링하면서 원자를 스퍼터링 타켓(48) 쪽으로 향하게 한다. 스퍼터링 타켓(48)은 상단 플레이트(44)의 바닥에 고정되고 첨부되고 양호하게 탄탈(Ta)로 구성된다. 다른 방법으로, 장벽층 타켓은 질화탄탈(TaN), 질화티타늄(TiN), 텅스텐티타늄 (TiW) 등과 같은 다른 물질로 구성될 수 있다. 타켓(48)은 전형적으로 도 3에 도시된 다와 같이 타켓 전원(50)으로 직류(DC)가 공급된다.
수납기 (housing)(42)의 내부 주변은 코일(52)을 지지한다. 코일(52)은 코일 전원(54)에 연결되고, 그에 의해 웨이퍼 처리 동안 바이어스된다. 웨이퍼(22)는 챔버(40)에서 웨이퍼 페디스털(56) (웨이퍼 척) 상단에 배치된다. 웨이퍼는 진공, 기계적인 클램프, 전기 안정력 등을 사용해 웨이퍼 페디스털(56)에 안전화될 수 있다. 그러나, 여기서 설명된 실시예에서는 웨이퍼가 웨이퍼 페디스털(56)에 고정되지 않는다. 페디스털(56)은 페디스털 전원(58)에 의해 바이어스된다. 특정한 바이어스 조건은 이어서 도 14를 참고로 상세히 논의된다.
기본 플레이트(60)내에는 도 3에 도시된 바와 같이 그를 통해 입력 기체원(62)이 챔버에 제공되는 개구가 있다. 입력 기체원 포트(62)는 질소, 아르콘, 및/또는 크세논과 같은 다양한 기체가 스퍼터링 동작을 보다 효과적으로 실행하기 위해 처리 챔버(40)에 주입되도록 허용한다. 부가하여, 도 3은 스퍼터링 동작의 잔류 부산물을 제거할 뿐만 아니라 웨이퍼(22)의 스퍼터 처리 동안 챔버내의 전압을 정규화하는데 사용되는 배출 포트(64)를 도시한다.
웨이퍼(22)가 페디스털 전원(58)에 의해 효과적으로 바이어스되는 것을 보장하도록, 도 3에 도시된 유전체 고립형 고리(53)는 웨이퍼 페디스털과 다른 전도성 챔버 성분 사이의 전기적인 접촉을 방지하기 위해 사용된다. 유전체 고립형 고리(53)는 양호하게 세라믹 물질로 구성된다. 그러나, 본래 탄탈 타켓(48)으로부터 스퍼터링된 탄탈(Ta)은 세라믹 고립형 고리(53)에 잘 고착되지 않는 것으로 발견되어, 세라믹 고립형 고리(53)에서 벗겨진 탄탈이 자주 생기고 웨이퍼(22)에 대한 입자 오염을 증가시키게 된다. 이러한 입자 오염은 현저하게 다이 (die) 산출량을 감소시킨다. 그러므로, 본 발명의 한 실시예에 따라, 상단이 노출된 세라믹 또는 유전체 고립형 고리(53)의 표면은 원형 분사 알루미늄 또는 불꽃 분사 알루미늄의 층으로 코팅된다. 세라믹 고립형 고리(53)의 부가 표면은 탄탈 증착 동안 고립형 고리(53)에 대한 탄탈의 부착을 개선하여, 챔버에서의 입자 제어가 종래 기술에서 사용된 고립형 고리 보다 상당히 개선된다.
부가하여, 타켓(48)으로부터 스퍼터링된 탄탈(Ta)은 또한 챔버(40)내의 다른 성분에도 용이하게 부착되는 것으로 발견되었다. 예를 들면, 탄탈은 차폐기(42), 클램프(55), 또는 챔버(40)내의 다른 성분에 증착될 수 있다. 일반적으로, 탄탈은 시간에 걸쳐 이들 성분에 충분하게 직접 부착되지 않는다. 스퍼터링된 탄탈이 이들 성분에 잘 부착되지 않으면, 조각 조각 떨어져 산출량에 악영향을 주는 입자 카운트가 증가되고 시스템 다운시간이 증가된다.
이들 문제점을 방지하기 위해, 챔버(40)를 정화할 때, 웨이퍼를 챔버(40)에 재도입시키기 이전에 조건 설정 단계가 챔버(40)에 실행되어야 하는 것으로 발견되었다. 이 조건 설정 단계는 기체 입력선(62)을 통해 챔버에 질소를 도입하고 질소 대기에서 타켓(48)으로부터 반응적으로 Ta를 스퍼터링하는 것을 포함한다. 한 예로, 한 실시예에서, 이는 질화탄탈막이 챔버 및 그 성분들의 내부 표면 부분에 걸쳐 형성되도록 대략 1300-1700 W의 범위로 타켓(48)에 전력을 공급하고, 대략 1300-1700 W의 범위로 코일(52)에 전력을 공급하고, 또한/또는 전원 (50, 54, 또는/및 58)을 통해 페디스털(56)에 전력을 공급함으로서 반응적인 스퍼터링 증착 시스템에서 이루어진다. 질화탄탈막은 대략 0.25-0.75 미크론 범위의 두께로 증착된다. 조건 설정 단계 동안, 금속 디스크는 스퍼터링된 물질이 히터에 증착되는 것을 방지하도록 페디스털에 걸쳐 배치된다. 이 조건 설정 단계는 중요한 내부 챔버 성분을 TaN으로 코팅하고, 그에 의해 웨이퍼 처리 동안 챔버 성분에 순차적으로 증착되는 탄탈의 부착력이 개선된다. 특정한 수의 웨이퍼가 챔버(40)를 통해 처리된 이후에는 내부 챔버 성분에 걸쳐 질화탄탈(TaN)을 증착하는 또 다른 조건 설정 동작 및 또 다른 챔버 보수 정화 과정이 다시 실행된다. 다른 방법의 실시예에서는 TaN층을 형성하도록 질소 환경으로 타켓에서 Ta를 스퍼터링하는 대신, 내부 챔버 성분에 걸쳐 질화탄탈층을 증착하는데 다른 방법으로 복합적인 TaN 타켓이 사용될 수 있다.
도 4는 도 1에 도시된 장벽 증착 챔버(70)를 보다 상세히 설명한다. 도 3에 유사한 방식으로, 챔버(70)는 상술된 소자와 유사한 차폐기(72), 상단 플레이트 (74), 회전 자기 어셈블리(76), 구리 타켓(78), 타켓 전원(80), 코일(82), 코일 전원(84), 웨이퍼 페디스털(86), 페디스털 전원(88), 하단 플레이트(90), 입력 기체원(92), 및 배출 포트(94)를 구비한다. 그러나, 도 4의 웨이퍼 지지 및 클램핑 구조는 도 3의 챔버(40)에 도시된 것과 다르다. 도 3에서는 웨이퍼가 챔버(40)에 자유롭게 놓여있었지만, 도 4에서는 웨이퍼가 개선된 클램프(85)를 사용해 도 4의 웨이퍼 페디스털(86)에 조여진다.
동작하는 동안, 전원 (80, 84, 88)은 시스템에 전력을 공급하고, 아르곤(Ar)과 같은 비활성 기체가 입구(92)를 통해 챔버(70)에 제공된다. 그 결과로, 구리는 타켓(78)으로부터 웨이퍼(22)에 스퍼터링된다. 여기서 설명된 개선은 처리에서 보다는 도 4에서 사용되는 특정한 개선 클램프(85)에 있다. 그러므로, 클램프(85)의 상세한 논의가 도 5 내지 도 7을 통하여 제공된다.
도 4에 도시된 클램프(85)는 웨이퍼 주변 영역에서 벗어진 구리를 줄이도록 재설계되었고, 그에 의해 IC 제작 동안 특정한 관련 산출량 문제점을 감소시킨다. 도 5는 도 4에 도시된 클램프의 내부 주변 부분을 확대한 단면도를 도시하고, 또한 웨이퍼(22)에 관련된 위치 및 기능을 설명한다. 클램프(85)의 접촉 부분(100)은 웨이퍼를 아래에 놓인 웨이퍼 페디스털 또는 지지 멤버 (도시되지 않은)에 고정하는데 사용된다. 클램프의 내부 지름에 위치하는 상승된 영역은 새도우 (shadow) 부분이라 칭하여진다. 이는 웨이퍼(22)의 주변 위치에서 영역(102) 위에 위치한다. 도 5는 클램프(85)의 새도우 부분이 웨이퍼(22)의 표면 위에서 거리(104)를 두고 위치하는 것을 도시한다. 도 5에 도시된 클램프 설계에서 중요한 점은 클램프(85)가 웨이퍼(22)에 접촉하거나 그 부근에 있는 지점(105)이다. 일반적으로, 포인트(105)가 클램프의 다른 차원에 대해 적절하게 설계되지 않으면, 이는 원하지 않는 스퍼터링 구리의 증착을 행하게 한다. 이는 웨이퍼의 조임을 풀 때 문제가 될 수 있다. 웨이퍼의 조임을 풀 때, 점(105) 가까이에서 웨이퍼와 클램프 모두에 걸쳐 연속적으로 형성된 구리는 이들 표면으로부터 모두 분열되려는 경향을 갖는다. 이는 입자를 만들 수 있고, 또한 추후 처리 동안 웨이퍼로부터 구리막을 계속 벗겨내는 소스가 될 수 있다.
도 5의 설계에서의 개선점은 도 7에 도시된 종래 기술의 클램프(99)에 대해 가장 잘 이해되고 논의될 수 있다. 클램프(99)가 웨이퍼(22)를 고정하는 동안, 구리 또는 구리 시드층(108)은 위에 놓인 타켓으로부터 스퍼터링된다. 새도우 부분의 높이(114)가 너무 높으면, 구리는 경로(116)와 같은 경로를 따라 스퍼터링되고, 새도우 부분 아래 있는 영역의 웨이퍼상에 형성된다. 이들 영역에 형성된 구리는 점층적인 두께 (두꺼운 것에서 얇은 것으로)를 가질 수 있고, 결국 새도우 부분(115) 아래의 가장 외부쪽 영역에 구리 노듈 (nodule)로 종료될 수 있다. 이 새도우 부분은 웨이퍼(22)의 주변 부분 쪽으로 위치가 정해진다. 구리 노듈(110)과 점층적인 구리 부분(112)은 비균일한 방식에서 순차적인 구리 도금 동작으로 도금되는 문제가 있다. 부가하여, 구리 노듈(110) 및 점층적인 구리 부분(112)에 실행되는 구리 도금 및 화학기계적 폴리싱 (chemical mechanical polishing, CMP) 동작은 시간에 걸쳐 웨이퍼로부터 상당히 역으로 벗겨질 잠재성을 갖는다. 그러므로, 종래 기술에서는 가능할 때마다 구리 노듈(10) 및 점층적인 구리 영역(112)의 형성을 감소시킬 필요가 있다.
부가하여, 도 7에서와 같이, 종래 기술의 클램프는 때로 충분히 넓지 않은 새도우 영역(115)을 생성한다. 이 영역(115)이 너무 좁고, 또한/또는 높이(114)가 너무 높으면, 전형적으로 클램프(99)를 웨이퍼(22)에 접촉시키는 점(117)은 또한 이에 걸쳐 구리가 증착될 잠재성을 갖는다. 결국, 충분한 구리가 지점(117)에 형성되므로, 클램프를 웨이퍼에서 분리시킬 때 지점(117)에서 구리층(108)이 벗어지거나 분열되게 된다. 이는 웨이퍼(22)의 엣지로부터 입자를 발생하여 산출량에 양향을 줄 수 있는 잠재성을 갖는다. 그러므로, 개선된 기능적 클램프를 개발하기 위해서는 구리 또는 구리 시드층의 형성에 사용하도록 종래 기술에 현재 존재하는 것을 넘어서 차원 (115, 114)이 주의깊게 설계되어야 한다.
도 5는 차원(104)이 도 7의 최고 차원(114) 보다 작은 개선된 클램프(85)를 도시한다. 특별히, 종래 기술은 8 mm 보다 작은 차원(114)으로 새도우 부분을 갖는 클램프를 만들지 않았다. 웨이퍼(22)로부터 떨어진 이러한 "높은"새도우 부분은 적어도 부분적으로 클램프(99)에 대해 상술된 문제점을 일으킨다. 도 5에서, 클램프(85)의 차원(104)은 8 mm 보다 작게 설계된다. 바람직한 실시예에서, 차원(104)은 5 mm 보다 작고, 일부 경우에서는 3 mm 보다 작게 이루어진다. 일반적으로, 도 5의 차원(104)은 대부분의 경우에서 대략 2 내지 5 mm의 범위내에 있는 값이다. 차원(104)을 감소시키는 것은 새도우 부분 아래에 형성되는 구리의 양을 감소시키고, 그에 따라 새도우 부분 아래에서의 점층적인 구리 및 구리 노듈과의 문제점을 감소시킨다. 웨이퍼가 도 5의 클램프의 내부 주변(107)과 접촉하게 허용하지 않는 것이 중요하다. 그렇지 않으면, 도 7의 지점(117)에 대해 앞서 논의된 분열 문제점이 도 5의 지점(105)과 마주 대하는 지점(107)에서 일어나게 된다. 그러므로, 웨이퍼 형상, 증착된 장벽과 시드 및/또는 구리층의 두께에 의존해 변하는 일부 한계값 보다 더 낮은 지점으로 떨어진 차원(104)을 낮추지 않는 좋은 이유가 된다.
부가하여, 도 5의 차원(102)은 일반적으로 대각선 증착 경로(116) (도 7에 도시된 바와 같은)가 지점(105)에 구리 물질을 불리하게 축적하지 않게 보장하도록 20 mm 이상으로 설정된다. 차원(104)에 대한 상대적인 차원(102)을 이렇게 연장시키는 것은 시드층의 주변 부분이 분열되는 것을 방지하거나 상당히 감소시키는 것을 더 보장한다. 요약하면, 개선된 클램프(85)는 도 7에 도시된 구리 경사(112) 및 구리 노듈(110)을 감소시켜, 주변 구리의 조각 및 입자들이 상당히 감소된다. 부가하여, 새롭게 설계된 클램프(85)는 웨이퍼와 접촉하는 클램프(85)의 표면 가까이에 있는 구리 축적이 일어나지 않도록 보장하고, 그에 의해 구리는 구리 시드층을 형성하는 동안 웨이퍼(22)의 표면에서 불리하게 분열되지 않는다.
기본적으로, 도 7에 도시된 문제점은 차원 (115, 114)에 의해 정의된 직사각형 2차원 형상으로 인한 것이다. 거리 (102, 104)를 통해 도 5에 정의된 직사각형 영역의 형상을 변화시킴으로서, 개선된 구리 시드층 형상이 제공된다. 그러므로, 상술된 특정한 차원 (102, 104)을 통해 클램프 개선을 설명하는 대신에, 다른 방법으로 차원 또는 돌출부가 웨이퍼의 표면 위에서 새도우 부분의 차원 또는 높이의 적어도 2.5배가 되어야 하는 것으로 설명될 수 있다. 본래, 거리(102)는 적어도 거리(104)의 4.0배가 되어야 한다. 이러한 기하학적 관계는 도 7의 점층적인 구리(112) 및 노듈(110)의 형성을 감소 또는 방지하도록 보장하고, 동시에 구리 시드층이 도 5의 접촉점(105) 또는 경계점(107)에서 웨이퍼로부터 분열되지 않도록 보장한다.
도 6은 상단 투시도로부터 도 4의 챔버(70)에서 사용되는 클램프(85)를 설명한다. 대부분의 반도체 웨이퍼(22)는 전형적으로 웨이퍼의 표면에 걸쳐 레이저로 기록된 문자를 포함하는 문자숫자식의 식별 영역(106)을 포함한다. 도 3의 챔버(40)에서, 이들 문자숫자식의 문자는 Ta 장벽층으로 덮혀 처리된다. 장벽층은 너무 얇고 문자숫자식의 문자는 너무 깊게 형성되므로, 비교에 의해, 문자숫자식의 문자는 문자숫자식의 문자 형태내에서 장벽층의 증착에 의해 왜곡되거나 채워지거나, 또는 효과적으로 지워지지 않는다. 그러나, 순차적으로 0.4 미크론 보다 더 큰 두께로 형성되는 구리 시드층은 문자숫자식의 식별 영역(106)을 완전히 흐릿하게 만들거나 상당히 왜곡시킬 수 있다. 그러므로, 도 4 및 도 5에 도시된 클램프(85)는 웨이퍼 위로 클램프의 위치가 정해질 때 문자숫자식의 식별 영역(106)을 덮는 부분을 포함하는 고리 형태로 도 6에서 만들어진다. 그렇게 함으로서, 구리 시드층은 문자숫자식의 식별 영역을 제외한 영역에 형성되고, 그에 의해 이들 식별 심볼은 구리 도금이 일어난 이후에도 보존된다.
그러므로, 집합적으로, 도 5 및 도 6은 구리 상호연결부 처리를 개선하도록 도 4의 시드층 증착 챔버(70)내에서 사용되는 개선된 클램프 구조를 설명한다.
도 8 내지 도 11은 도 1 내지 도 6에 앞서 도시된 시스템을 사용한 이중 내부 구리 상호연결부 구조를 형성하는 방법을 단면도로 설명한다.
도 8은 기판위에 형성된 유전체 영역(200)을 설명한다. 양호한 형태에서, 기판은 실리콘 웨이퍼이다. 그러나, 탄화규소, 규화게르마늄, 게르마늄, 비화갈륨, 다른 III-V 화합물, 절연체상의 실리콘 (silicon on insulator, SOI) 기판, 및 유사한 반도체 물질과 같이, 여기서 지시되는 것에 따라 다른 기판이 사용될 수 있다. 이 기판의 상단에는 다양한 도체 및 유전체 층이 형성된다. 이 층들은 제한되는 것은 아니지만, 금속, 처리되기 어려운 금속, 규화물. 폴리실리콘, 질화물, 산화물 등과 같은 물질을 포함한다. 기판 상단에 있는 이러한 층들은 다양한 능동적 디바이스, 수동적 디바이스, 및 기판 표면상의 전기적 디바이스 사이의 상호연결부 영역을 형성한다.
이와 같은 상호연결부 영역은 도 8에서 상호연결부(202)로 도시된다. 양호한 형태에서, 상호연결부(202)는 구리 물질로 구성되고, 양호하게 적절한 장벽층 (도 8에서는 특별히 도시되지 않은)을 갖는 이중 내부 또는 단일 내부 구조이다. 상호연결부(202) 상단에는 질화규소, 실리콘 강화 질화규소 (silicon-rich silicon), 질산화규소, 플라스마 증대 질화물 (plasma enhanced nitride), 및/또는 유사한 물질이나 합성물과 같은 에칭 중단층(204)이 형성된다. 에칭 중단층(204) 위에는 하나 이상의 유전층(206)이 형성된다. 유전층(206)은 하나 이상의 TEOS (tetraeth ylorthosilicate), BPSG (borophosphosilicate), PSG (phosphosilicate glass), 플루오르 도핑 TEOS, 낮은 k의 유전체, 질산화물, 및/또는 유사한 유전체나 합성물을 포함한다. 층(206) 위에는 제2 에칭 중단 및 반사 방지 코팅 (anti reflective coating, ARC)층(208)이 형성된다. 층(208)을 형성하는데 사용되는 물질은 층(20 4)을 형성하는데 사용되는 물질과 유사하다. 층(208)의 상단에는 유전층(206)에 대해 앞서 논의된 것과 유사한 물질 및 처리로 형성되는 또 다른 유전층(210)이 있다.
층 (204-210)을 형성한 이후에, 사진석판술 처리는 도 8에 도시된 바와 같이, 단일 내부 또는 이중 내부 개구를 형성하도록 에칭 처리와 연관되어 사용된다. 도 8에서, 이중 내부 개구는 트렌치 (trench) 부분(212a) 및 경유 (via) 부분(212b)을 갖는 것으로 도시된다. 개구(212)은 "경유 최선/트렌치 최후 (via first/trench last)", "트렌치 최선/경유 최후 (trench first/via last)", 또는 도 8에 도시된 결과적인 전체 구조를 생성하는 다른 방식으로 형성될 수 있다.
도 8에 도시된 구조를 형성한 이후에, 웨이퍼(22)는 도 1에 도시된 바와 같이, 시스템(1)의 로드 로크(7)로 배치된다. 웨이퍼는 여기서 지시된 바와 같이, RF 사전정화 챔버(10)로 전달된다. RF 사전정화 챔버(10)내에서, 웨이퍼(22)는 도 9에 도시된 바와 같이, 이온화된 입자(214)를 웨이퍼 표면에 전하는 전기장이 존재할 때 아르곤이나 크세논과 같은 비활성 기체를 이온화함으로서 에칭된다. 이온화된 입자(214)는 도 9에 도시된 바와 같이, 층 (210, 206, 202)의 표면에 충돌한다. 그러나, 이온화된 입자(214)는 원형화된 코너 (210a, 206a)가 노출된 표면(202a)으로부터 노출된 구리층(202)의 일부를 실질적으로 스퍼터링 또는 제거하지 않고 형성되는 방식으로 전력이 제공된다. 이러한 선택적인 제거는 깊이를 근거로 코일 전원(26)을 사용해 고레벨의 RF 전력으로 코일(16)에 전력 공급하고 페디스털 전원(24)을 사용해 비교적 낮은 레벨의 RF 전력으로 웨이퍼 페디스털에 전력 공급함으로서 행해진다 (도 13을 또한 참고). 이 전력차는 이온 충격으로부터의 더 높은 에칭 비율이 더 낮은 노출 표면 부분에 대해 더 높은 노출 표면 부분을 따라 일어나도록 보장한다 (예를 들면, 표면(210)이 표면(206) 보다 더 높은 비율로 에칭되기 때문에 코너(210a)는 코너(206a) 보다 더 높은 정도로 원형화된다). 또한, 바닥 개구에 있는 노출 표면(202)에는 최소량의 이온 충격이 가해지므로, 이는 최소량의 물질이 제거되거나 스퍼터링되는 개구 부분이 된다. 또한, 각 코너 (210a, 206a)로부터 제거되는 물질량은 표면(202a)으로부터 제거된 물질량 보다 더 크다. 코너의 원형화는 순차적으로 증착된 장벽 및 전도막의 단계 커버 영역을 개선하고, 이들 막이 개구내에서 보다 균일하게 증착되도록 허용함으로서 개구 바닥에 공백이 생기를 것을 줄이도록 돕는다.
종래 기술에서, 코일 전력 및 웨이퍼 페디스털 전력 (웨이퍼 전력)은 전형적으로 200 W와 같은 레벨로 설정되었다 (예를 들면, 도 13을 참고). 이와 같이 동일한 전력 레벨은 알루미늄 상호연결부에서 노출된 알루미늄의 제거 또는 스퍼터링이 집적 회로 산출량 및 확실성에 불리하지 않으므로 사용되었다. 그러나, 도 9에서 표면(202a)으로부터 역스퍼터링 및 제거되고 유전층 (210, 206)에 걸쳐 재증착된 구리는 종래 기술의 알루미늄과 다르게 산출량에 악영향을 줄 수 있다. 층 (210, 206)에 증착된 구리는 층 (210, 206)에 용이하게 확산되어, 잠재적으로 디바이스 오염 및 산출량 손실을 일으키게 된다. 부가하여, 구리 오염은 알루미늄의 경우에서와 같은 화학적 처리 또는 에칭으로 용이하게 제거될 수 없다. 그러므로, 도 9의 처리가 상호연결부(202)의 표면(202a)으로부터 구리의 제거 비율을 줄이는 것이 디바이스 확실성에 유리하다.
요약하여, 도 2의 챔버(10)에서 실행되는 도 9의 처리는 구리 상호연결부의 순차적인 공백을 줄이고 단계 커버영역을 개선시키는 원형화 코너 (210a, 206a)를 형성하고, 동시에 표면(202a)에서 구리의 스퍼터링 비율을 줄임으로서 산출량을 감소시키는 구리 오염도의 확률을 줄이게 된다.
도 9를 사용해 설명된 사전정화 처리를 실행한 이후에, 웨이퍼(22)는 도 1의 챔버(10)에서 도 1의 장벽 증착 챔버(40)로 이동된다. 도 1의 챔버(40)는 또한 도 3에서 보다 상세히 설명됨을 주목하여야 한다. 도 10은 장벽층(220)이 도 1 및 도 3에 도시된 바와 같이 챔버(40)를 사용해 도 9에서 상술된 웨이퍼의 표면위에 증착되는 것을 설명한다. 전형적으로, 층(220)은 대략 200 Å의 두께와 750 Å의 두께 사이에 형성되고, 양호하게 탄탈(Ta)층이다. 양호한 형태로, 층(210)의 일부는 증가적으로 더 작은 장력층(tensile layer)으로 증착되고, 층(210)의 또 다른 부분은 더 큰 장력층으로 증착되어 복합층(220)의 스트레스 (stress)를 설계한다. 다른 말로 하면, 도 10에서, 완전한 Ta 장벽층을 형성하기 위해 층(220) 중에서 적어도 하나의 더 높은 장력 부분이 형성되고, 층(220) 중에서 적어도 하나의 더 낮은 장력 부분이 형성된다. 이러한 장벽층(220)의 형성은 IC 제작시 스트레스에 관련된 확실성 관심도를 감소시키고, 일반적으로 IC 산출량을 개선시킨다. 복합적으로 더 높은 장력 및 더 낮은 장력의 층(220)을 형성하는데 사용될 수 있는 특정한 방법은 특별히 이어지는 도 12 및 도 14를 참고로 더 설명된다.
도 1의 챔버(40)에서 장벽층(220)을 형성한 이후에, 웨이퍼(22)는 챔버(40)에서 챔버(70)로 이동된다. 챔버(70)는 도 4에서 더 상세히 설명됨을 주목하여야 한다. 도 4에서, 도 5 및 도 6에 도시되고 상기에 논의된 개선 클램프는 도 10의 장벽층(220)에 걸쳐 개선된 구리 시드층(222)을 형성하는데 사용된다. 일반적으로, 층(222)은 구리층으로 형성되고, 일반적으로 100 Å과 2000 Å의 두께 사이에서 형성된다. 때때로, 수직에 가까운 경유 측면벽에서, 시드층의 두께는 측면벽 표면에서 보다 평면 표면에서 더 크다. 그러나, 도 9에서 앞서 기술된 원형화 코너 (210a, 206a)는 이러한 단계 커버영역을 개선시킬 수 있다. 부가하여, 도 10의 처리에서 개선된 도 5 및 도 6을 사용하는 것은 종래 기술에서 사용된 하드웨어 및 처리 보다 특히 웨이퍼의 주변에서 산출량을 많이 개선시킨다.
더욱이, 챔버 코일 및 챔버 타켓 모두에서 시드층 및/또는 장벽층을 스퍼터링하는 것은 균일성을 많이 개선시키는 것으로 발견되었다. 부가하여, 50 미크론 보다 작은 크기의 입자를 갖는 구리 시드층 코일은 구리 시드층의 양을 개선시킬 뿐만 아니라 전자이동 및 확실성에 대해 잠재적으로 이점을 제공하는 것으로 발견되었다. 일반적으로, 종래 기술에서는 코일의 입자 크기가 구리 시드층의 양에 대한 영향을 거의 갖지 않는 것으로 믿어졌다.
부가하여, 구리 시드층의 균일성은 또한 코일 및 타켓으로부터 의도적으로 물질을 스퍼터링함으로서 제어 및 개선된다. 이는 코일로부터 의도하지 않고 일어나는 잔류 스퍼터링과 같지 않다. 이러한 스퍼터링에는 이점이 없고 이러한 스퍼터링은 단지 코일의 수명만을 제한하므로, 기술에서는 물질이 코일로부터 스퍼터링되는 것이 바람직하지 않다. 그러나, 스퍼터링 시스템에서는 항상 챔버 성분으로부터 극소로 하찮게 물질을 일부 스퍼터링한다. 여기서 지시된 처리는 코일로부터 더 큰 스케일로 더 계획적인 스퍼터링 비율을 지시하고, 그에 의해 증착된 층의 상당한 부분이 코일로부터 제거된 물질이다. 예를 들면, 본 발명의 실시예는 구리 시드층에서 전체적인 물질 중 적어도 최소 5%가 코일로부터 유래되도록 제공하는 반면, 전형적으로 종래 기술에서는 구리 시드층에서 물질 중 많아야 1-2%가 코일로부터 유래된다. 부가하여, 코일 및 타켓은 웨이퍼상에 합성층을 형성하기 위해 구리, 구리 합금, 또는 유사하지 않은 물질로 형성될 수 있다. 요약하면, 코일로부터 의도적으로 전력을 공급하고 스퍼터링하는 것은 증착된 층의 균일성을 추가적으로 제어하는 기대되지 않은 이점을 제공하게 된다.
도 11은 또한 구리 충족 물질을 증착하고 이중 내부 상호연결부 구조를 형성한 이후에 도 10의 이중 내부 개구를 설명한다. 도 11에서, 시드층(222)에 걸쳐 이중 내부 개구내에 구리막(224)을 증착하는데는 무전기, 전기도금, 또는 CVD 처리가 사용된다. 그러므로, 실질적으로 개구를 채우고 공백을 감소시키거나 없애는 구리층(224)은 시드층(222) 위에 형성된다. 전형적으로, 구리층(224)의 두께는 5000 Å과 1.2 미크로 사이이다. 층(224)을 형성한 이후에는 이중 내부 개구내에 포함되지 않은 장벽(220), 시드층(222), 및 구리층(224) 일부를 제거하도록 화학기계적 폴리싱(CMP) 처리가 실행된다. 이 폴리싱 처리는 도 10에 도시된 바와 같이 이중 내부 상호연결부 구조를 생성한다.
도 12는 웨이퍼가 도 1의 시스템(1)에 배치될 때부터 웨이퍼가 도 1의 시스템(1)에서 제거될 때까지의 집적된 처리를 흐름도로 도시한다. 처음 단계(400)에서, 웨이퍼(22)는 도 1의 로드 로크(7)에 배치된다. 단계(402)에서, 웨이퍼는 버퍼 챔버(3)를 통해 로드 로크(7)로부터 기체제거 챔버(5)로 전달된다. 챔버(5)에서, 웨이퍼는 다른 챔버에서의 순차적인 처리를 준비하기 위해 웨이퍼의 표면으로부터 유기물 및 습기를 제거하도록 가열된다. 부가하여, 챔버(5)는 공간적으로 웨이퍼를 웨이퍼 노치 (notch) 또는 웨이퍼 플랫 (flat)에 정렬시킨다.
단계(406)에서, 웨이퍼는 버퍼 챔버(3)를 통해 챔버(5)에서 챔버(10)로 전달된다. 챔버(10)는 웨이퍼(22)를 RF 사전정화하는데 사용된다. 단계(408)의 특정한 사전정화 조건은 도 13의 종래 기술의 사전정화 조건과 비교된다. 그 처리 및 효과는 도 9의 단면도에서 또한 설명된다. 도 13에서, 종래 기술의 사전정화 처리는 코일 및 웨이퍼에 대략 똑같은 전력 레벨로 전력을 공급한다. 이러한 전력 설정은 처리량을 이유로 행해졌었다. 코일 및 웨이퍼 전력이 모두 고전력 (예를 들면, 200 W)으로 설정될 때, 사전정화 처리는 높은 비율로 웨이퍼의 모든 표면으로부터 물질을 제거하게 된다. 그러므로, 처리량을 위해서는 고전력 처리가 바람직하였고, 그에 의해 상당한 양의 아래 놓인 노출 알루미늄이 개구내에서 또한 불리하게 웨이퍼의 표면으로 스퍼터링되었다. 그러나, 종래 기술의 처리는 스퍼터링된 알루미늄이 제거될 수 있어 알루미늄이 오염 관심사가 아니었으므로, 알루미늄 스퍼터링과는 관계없다.
그러나, 도 12의 단계(408)는 도 9에 도시된 표면(202a)에서 노출된 구리가 존재할 때의 사전정화 처리이다. 본 발명의 한 실시예에 따라, 이 처리에 대한 코일 전력은 300 W 이상으로 증가되고, 웨이퍼 전력은 100 W 이하로 감소되어 전력 경사도 (power gradient)를 생성한다. 이들 전력은 보수적인 수치로, 단순히 코일 전력에서 웨이퍼 전력으로 대략 2:1 전력비를 유지할 필요가 있다. 이 전력 경사도는 층(210)의 노출된 상단 표면으로부터 물질을 스퍼터링 또는 제거하는 것이 층(206)의 노출된 표면으로부터 물질을 스퍼터링 또는 제거하는 것 보다 더 크도록 보장하고, 이들은 모두 도 9의 개구 바닥에서 노출된 구리 표면(202a)으로부터 스퍼터링된 물질량 보다 더 크다. 그러므로, 도 9의 코너 (210a, 206a)를 유리하게 원형화하는 것이 계속 일어나고 (코너(210a)는 코너(206a) 보다 약간 더 원형화된다), 이러한 원형화는 단계 커버영역을 개선하고 공간을 줄인다. 유리하게 원형화된 프로파일을 제공하는 것에 부가하여, 전력 경사도는 도 9의 표면(202a)으로부터의 구리 제거를 최소화하고, 그에 의해 종래 기술의 알루미늄 처리에서는 관심사가 되지 않았던 오염이 구리 상호연결부에 대해 최소화된다.
도 13에서 도 12로 복귀하여, 단계(410)가 단계(8)에 이어진다. 단계(410)는 도 1 및 도 2의 사전정화 챔버(10)로부터 도 1 및 도 3의 챔버(4)로 웨이퍼(22)를 전달한다. 단계(412)에서, 도 3의 챔버(40)는 도 10에 도시된 장벽층(220)을 증착한다. 장벽막 증착은 도 14에 도시되어 설명된 처리 순차에 따라 실행된다.
도 14에서, 웨이퍼가 챔버(40)내에 배치되고 챔버가 안정화되도록 허용된 이후에, 도 3의 타켓(48)에는 1000 W (타켓 바이어스)의 전력이 인가된다. 전력은 도 10의 장벽층(220)의 증착 동안 연속적으로 인가된다. 비록 타켓 전력이 특정하게 1000 W의 인가 전력을 갖는 것으로 도시되지만, 사용되는 증착 장비의 종류 및 원하는 처리 결과에 의존해 다른 전력 설정이 사용될 수 있다. 장벽 증착 처리 중의 초기 시간 주기 동안, 타켓 바이어스로 인가된 전력과 웨이퍼(22)로 인가된 전력 (웨이퍼 전력)은 도 3의 페디스털 전원(58)을 통해 낮은 값 또는 0 W로 설정된다. 초기 시간 주기 이후에, 웨이퍼 바이어스는 상호연결부 개구의 바닥으로부터의 장벽 물질을 개구의 측면벽으로 백스퍼터링하고 개구내에서 장벽막의 전체적인 커버영역을 개선하도록 대략 0 W에서 450 W로 변화된다. 웨이퍼 바이어스에 인가된 파형의 형상은 도 14에 도시된 것과 다를 수 있다. 더욱이, 이는 사용되는 장비의 종류 및 원하는 처리 결과에 의존해 450 W 이외의 다른 전력 레벨로 변할 수 있다. 일부 시스템은 장벽 증착 처리 동안 전혀 웨이퍼를 바이어스시키지 않을 수 있다.
도 14는 양호한 타켓 바이어스 전력 파형 및 웨이퍼 바이어스 전력 파형과 연관되어 3개의 가능한 코일 전력 파형(600, 602, 604) 중 하나가 사용될 수 있음을 나타낸다. 제 1 코일 전력 파형(600)은 도 3의 코일(52)이 타켓(48)과 대략 똑같은 시간에 전력 공급됨을 나타낸다. 그러므로, 파형(600)은 타켓(48)이 초기에 대략 1000 W로 전력 공급되는 것과 대략 똑같은 시간에 코일이 대략 1500 W로 전력 공급됨을 나타낸다. 비록 대략 1500 W가 파형(600)으로 나타내지지만, 필요한 경우, 다른 전력 레벨이 다양한 처리 및 장비를 수용하도록 사용될 수 있다. 도 14의 파형(600)으로 도시된 바와 같이, 지정된 시간 주기가 지난 이후에, 코일 전력은 장벽 증착 처리가 종료되기 이전에 제거되거나 감소된다. 다른 말로 하면, 도 10에서, 장벽막(220)의 초기 부분은 높은 코일 전력 처리 순차 동안 증착되고, 막(220)의 또 다른 부분은 낮은 또는 0인 코일 전력 처리 순차 동안 증착된다. 코일에 전력이 공급되고 있을 때 초기 시간 주기 동안 형성된 탄탈 장벽의 이러한 부분은 비교적 적은 양의 전력이 코일에 적용될 때 형성된 탄탈 장벽의 이러한 위치와 비교해 다른 스트레스 특성을 갖는다. 코일에 전력이 공급된 시간 동안에는 더 작은 장력의 탄탈 장벽막이 증착된다. 코일 전력이 제거 또는 감소된 시간 동안에는 더 큰 장력의 탄탈 장벽막이 증착된다. 그러므로, 장벽의 증착 동안 코일에 대한 전력을 선택적으로 제어함으로서, 장벽의 스트레스는 위에 놓인 층 및 아래 놓인 층의 각 스트레스를 수용하도록 설계될 수 있고, 그에 의해 부착력 및 전체적인 IC 산출량이 개선된다.
상기에 논의된 다른 장벽 부분의 스트레스 특성 차이는 코일에 적용되는 전력이 증가된 결과로 발생하는 증착된 장벽 부분으로 아르곤 (또는 유사한 비활성 기체)이 포함되는 비율이 다르기 때문이라 믿어진다. 특별히, 코일에 전력이 공급될 때, 챔버내의 아르곤은 더 큰 범위로 이온화되어 장벽막내에서 더 많은 양으로 증착될 수 있다. 코일에 전력이 공급되지 않을 때는 더 적은 아르곤이 챔버(40) (도 3을 참고)에서 이온화되어, 더 적은 아르곤이 장벽막에 포함된다. 그러므로, 막의 깊이를 통한 아르곤의 이러한 차이/경사도는 코일의 충격 싸이클 (duty cycle) 곡선 (도 14의 곡선 (600, 602, 604) 중 하나)에 비례하게 된다. 최종적인 장벽막에서 아르곤의 이러한 경사도는 도 10의 장벽층(220)의 스트레스 특성에서의 개선에 공헌하는 것으로 믿어진다.
도 14는 도 3의 코일(52)이 초기에 off 되고 타켓 전력은 인에이블된 또 다른 가능한 코일 전력 파형(620)을 설명한다. 코일 전력이 공급되지 않는 초기 장벽 증착 주기 이후에, 코일 전력은 도 14의 곡선(602)에 대해 도시된 바와 같이 인에이블된다. 그러므로, 파형(602)은 기본적으로 파형(600)의 역이 되어, 파형(602)은 곡선(600)을 통해 형성된 막과 비교해 반전된 스트레스 프로파일을 갖는 장벽막을 만들게 된다. 파형(602) 처리 순차를 사용할 때, 제 1 위상의 증착 처리 동안에는 더 큰 장력의 탄탈막이 초기에 증착되고, 제 2 위상의 증착 처리 동안에는 더 작은 장력의 탄탈막이 증착된다.
도 14는 도 10의 장벽층(220)을 형성하는데 사용될 수 있는 제 3의 가능한 파형(604)을 설명한다. 파형(604)은 펄스화된 전력 (주기적 또는 비주기적)이 코일(52)에 적용됨을 나타낸다. 도 14에서와 같이 펄스화된 코일 전력 파형을 사용할 때, 번갈아 있는 더 작은 장력 및 더 큰 장력의 탄탈층 또는 그 부분은 증가적으로 웨이퍼(22)에 증착될 수 있어 도 10의 장벽층(220)을 형성한다. 그러므로, 증착 처리 동안 적어도 한번 코일의 전력 공급을 선택적으로 on 및 off하는 것은 다수의 다른 제한이나 조건을 수용하도록 장벽층의 스트레스를 동조시키는데 사용될 수 있다. 부가하여, 비록 도 14는 주로 단계 커버영역 파형을 도시하지만, 코일, 타켓, 및/또는 웨이퍼에서 사용될 수 있는 파형은 시간에 걸쳐 계단함수 곡선이 될 필요가 없다. 예를 들면, 삼각형 (톱니형) 파형, 싸인파 파형, 대수 전력 곡선, 지수 전력 곡선, 그들의 조합, 또는 다른 종류의 아날로그, 연속, 또는 양자화 파형을 사용하여 도 10의 탄탈 (또는 처리되기 어려운 금속을 근거로 한) 장벽층(22)에서 다른 종류의 응집 특성을 만드는 것이 가능하다. 다른 방법으로, 이 처리 방법은 스트레스에 관련된 문제점에 용이한 금속, 굴절 금속, 및 굴절 금속 질화물과 같은 다양한 다른 도체막으로 사용될 수 있다. 부가하여, 더 작은 장력 및 더 큰 장력이 본 명세서를 통해 물질의 상대적인 스트레스를 설명하는데 사용되었지만, 종래 기술에 숙련된 자는 더 작은 장력 및 더 큰 압축력이란 용어가 상호교환가능하게 사용될 수 있음을 이해하게 된다.
다시 도 12를 참고로, 일단 단계(412)가 도 14에 도시되어 상술된 바와 같이 완료되면, 웨이퍼(22)는 단계(414)에서 챔버(40)로부터 챔버(70)로 전달된다. 챔버(70)는 도 1에 도시되고, 또한 도 4에서는 더 상세히 도시된다. 웨이퍼(22)를 단계(414)에서 챔버(70)로 전달한 이후에, 단계(416)는 웨이퍼(22)에 걸쳐 도 10의 구리 시드층(222)을 증착하는데 사용된다. 이 증착 처리는 도 4 내지 도 6에서 논의된 개선 클램프(85)를 사용한다. 그러므로, 구리 시드층이 증착되고, 반도체 디바이스는 CMP 및/또는 구리 도금 동작 동안 웨이퍼 주변에 있는 순차적인 구리층이 벗어지는 것이 감소됨으로 인해 개선된 산출량을 잠재적으로 경험하게 된다.
단계(418)에서, 구리 시드층(416)의 증착 이후에, 웨이퍼(22)는 챔버(70)로부터 챔버(2)를 통해 챔버(3)로, 이어서 도 1의 로드 로크(7)로 전달된다. 이때, 로드 로크(7)는 주변 조건에 안정화되고 웨이퍼(22)는 시스템(1)으로부터 제거된다. 웨이퍼는 이어서 구리 전기도금, 무전기 도금, 또는 CVD 챔버 (도시되지 않은)로 전달되고, 그에 의해 구리 상호연결부 야금술이 증착된다. 이러한 야금술 처리가 완료된 이후에는 도 11에 도시된 바와 같이 내부 또는 이중 내부 상호연결부 구조를 형성하도록 화학기계적 폴리싱(CMP)이 사용된다.
비록 본 발명이 특정한 실시예를 참고로 설명되었지만, 종래 기술에 숙련된 자에게는 또 다른 수정 및 개선이 일어나게 된다. 그러므로, 본 발명은 첨부된 청구항에서 정의된 바와 같은 본 발명의 의도 및 범위에서 벗어나지 않고 이러한 수정을 모두 포함하는 것으로 이해되어야 한다.
본 발명은 일반적으로 반도체 제작에 관한 것으로, 특히 구리 상호연결부를 위한 장벽/시드 증착 처리 (barrier/seed deposition process)에 관한 것이다.
집적 회로(IC) 산업에서는 현재 구리가 상호 연결에서 알루미늄의 대치 물질로 개발되고 있다. 구리 상호연결부는 일반적으로 구리의 제작이 덜 비싸기 때문에 알루미늄 상호연결부를 능가하여 개발된다. 부가하여, 구리 상호연결부는 알루미늄 상호연결부 보다 덜 저항력이 있으므로, 열을 덜 발생시킨다. 또한, 구리의 감소된 레지스턴스 (resistance)는 더 높은 동작 주파수에서 동작되어 IC의 기능을 개선시키므로, 실행도가 개선된다. 부가하여, 구리는 또한 알루미늄과 비교해 개선된 전자이동 레지스턴스를 갖는다.

Claims (10)

  1. 웨이퍼 (wafer)(200)에 장벽층 (barrier layer)(220)을 형성하는 방법에 있어서:
    상기 웨이퍼(200)를 처리(processing) 챔버 (chamber)(40)에 배치하는 단계;
    제 1 시간 주기 동안 스퍼터링 타켓 (sputtering target)(48)에 전력을 공급하는 단계;
    상기 제 1 시간 주기와 다른 제 2 시간 주기 동안 코일 (coil)(52)에 전력을 공급하는 단계; 및
    상기 장벽층(22)의 증착 동안 스퍼터링 타켓(48)과 코일(52) 모두에 대한 전력을 제어하는 단계를 구비하는 방법.
  2. 웨이퍼(200)에 탄탈 (tantalum) 장벽층(220)을 형성하는 방법에 있어서:
    제 1 장력 스트레스 (tensile stress)를 갖는 탄탈 장벽층(220)의 제 1 부분을 형성하는 단계;
    상기 제 1 장력 스트레스와 다른 제 2 장력 스트레스를 갖는 상기 탄탈 장벽층(220)의 제 2 부분을 형성하는 단계; 및
    대부분 구리로 구성된 전도성 물질(222)을 상기 탄탈 장벽층(220)에 걸쳐 형성하는 단계를 구비하는 방법.
  3. 적어도 하나의 웨이퍼(200)에 장벽층(220)을 형성하는 방법에 있어서:
    내화성 금속 질화물막으로 처리 챔버(40)의 표면을 코팅하는 단계;
    내화성 금속으로 구성된 장벽층(220)을 적어도 하나의 웨이퍼(200)에 형성하는 단계; 및
    일정 시간 주기 이후에, 또 다른 내화성 금속 질화물막으로 처리 챔버(40)의 표면들을 재코팅하는 단계를 구비하는 방법.
  4. 웨이퍼(200)에 층을 형성하는 방법에 있어서:
    타켓(78) 및 코일(82)을 갖는 챔버(70)에 상기 웨이퍼를 배치하는 단계; 및
    상기 타켓(78)으로부터 제 1 물질을 제거하고 상기 코일(82)로부터 제 2 물질을 제거하며 상기 제 1 물질 및 상기 제 2 물질을 웨이퍼(200)에 증착하는 단계를 구비하는 방법.
  5. 제 4 항에 있어서,
    상기 제 2 물질의 입자 크기는 대략 50 미크론 (micron) 보다 작은 방법.
  6. 웨이퍼(200)에 층(220)을 형성하는 방법에 있어서:
    개구(212)를 유전체층에 형성하는 단계로서, 상기 개구는 아래 있는 상호연결부 (interconnect)(202)을 노출시키고, 상기 개구의 측면벽 부분들이 실질적으로 상기 측면벽 부분들에 수직인 상기 유전체층의 표면들과 교차하는 영역들에 형성된 코너 부분들을 갖는 상기 형성 단계; 및
    개구(212)을 에칭하는 단계로서, 코일(26)에 인가된 제 1 전력이 웨이퍼 페디스털 (pedestal)(24)에 인가된 제 2 전력 보다 적어도 2배 더 크고, 상기 개구를 에칭하는 것이 상기 코너 부분들(206a, 210a)을 원형화시키는 단계를 구비하는 방법.
  7. 제 6 항에 있어서,
    상기 개구(212)을 에칭한 이후에 장벽층(220)을 상기 개구(212)에 형성하는 단계; 및
    상기 장벽층(220) 위에 놓이는 구리를 포함하는 층(222)을 형성하는 단계를 더 구비하는 방법.
  8. 웨이퍼(200)에 층(222)을 형성하는 방법에 있어서:
    노출된 장벽 영역(220)을 갖는 웨이퍼(200)를 챔버(70)에 배치하는 단계; 및
    상기 웨이퍼(200)를 아래에 있는 지지 멤버 (support member)(86)에 고정시키는 단계로서, 상기 웨이퍼를 고정시키는 단계는 클램프 (clamp)(85)를 사용하는 단계를 포함하고, 상기 클램프(85)는 상기 웨이퍼와 접촉하는 접촉부(100)과 상기 웨이퍼(200) 및 인접한 접촉부 위에 위치하는 새도우 (shadow) 부분을 갖고, 상??기 새도우 부분은 상기 웨이퍼(200)의 표면으로부터 대략 8 mm 보다 작은 거리로 위치하는 단계를 구비하는 방법.
  9. 제 8 항에 있어서,
    상기 클램프(85)는 웨이퍼(200)의 문자숫자식(alphanumeric) 식별 영역(106)에 걸친 층(222)의 형성을 방지하는 방법.
  10. 웨이퍼(200)에 층(222)을 형성하는 방법에 있어서:
    챔버(40)내의 페디스털(56)에 웨이퍼(200)를 배치하는 단계로서, 상기 챔버(40)는 페디스털(56) 주변에 위치하는 고립형 링 (isolation ring)(53)을 포함하고, 샹기 페디스털(56)은 제 1 바이어스 (bias) 전력으로 바이어스되는 단계; 및
    상기 챔버의 제 2 영역을 제 2 바이어스 전력으로 바이어스하는 단계로서,상기 고립형 링(53)이 상기 제 2 바이어스 전력으로부터 상기 제 1 바이어스 전력을 전기적으로 분리하고, 상기 층(220)을 형성하는 동안 챔버 환경에 노출된 상기 고립형 링(53)의 부분들을 상기 웨이퍼(200)에 상기 층(220)을 형성하기 이전에 전도성 물질로 코팅되는 단계를 구비하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100413481B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 구리 박막 증착 장비

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045454B1 (en) * 1999-05-11 2006-05-16 Micron Technology, Inc. Chemical mechanical planarization of conductive material
US6458251B1 (en) * 1999-11-16 2002-10-01 Applied Materials, Inc. Pressure modulation method to obtain improved step coverage of seed layer
JP4419237B2 (ja) * 1999-12-22 2010-02-24 東京エレクトロン株式会社 成膜装置及び被処理体の処理方法
JP3676983B2 (ja) * 2000-03-29 2005-07-27 株式会社日立国際電気 半導体製造方法、基板処理方法、及び半導体製造装置
JP4856308B2 (ja) * 2000-12-27 2012-01-18 キヤノンアネルバ株式会社 基板処理装置及び経由チャンバー
JP2002203885A (ja) * 2000-12-27 2002-07-19 Anelva Corp インターバック型基板処理装置
US6566242B1 (en) * 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
WO2003008660A1 (en) 2001-07-19 2003-01-30 Trikon Holdings Limited Depositing a tantalum film
US6620727B2 (en) * 2001-08-23 2003-09-16 Texas Instruments Incorporated Aluminum hardmask for dielectric etch
US6908865B2 (en) * 2001-09-28 2005-06-21 Applied Materials, Inc. Method and apparatus for cleaning substrates
US6778258B2 (en) * 2001-10-19 2004-08-17 Asml Holding N.V. Wafer handling system for use in lithography patterning
US6656535B2 (en) * 2001-12-21 2003-12-02 Applied Materials, Inc Method of fabricating a coated process chamber component
KR100440261B1 (ko) * 2001-12-22 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US6989579B2 (en) * 2001-12-26 2006-01-24 Lucent Technologies Inc. Adhering layers to metals with dielectric adhesive layers
JP2003218201A (ja) * 2002-01-24 2003-07-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6664166B1 (en) * 2002-09-13 2003-12-16 Texas Instruments Incorporated Control of nichorme resistor temperature coefficient using RF plasma sputter etch
US20060226003A1 (en) * 2003-01-22 2006-10-12 John Mize Apparatus and methods for ionized deposition of a film or thin layer
US6926390B2 (en) 2003-02-05 2005-08-09 Hewlett-Packard Development Company, L.P. Method of forming mixed-phase compressive tantalum thin films using nitrogen residual gas, thin films and fluid ejection devices including same
US6893116B2 (en) 2003-04-29 2005-05-17 Hewlett-Packard Development Company, L.P. Fluid ejection device with compressive alpha-tantalum layer
US6955835B2 (en) * 2003-04-30 2005-10-18 Hewlett-Packard Development Company, L.P. Method for forming compressive alpha-tantalum on substrates and devices including the same
US7045455B2 (en) * 2003-10-23 2006-05-16 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
DE102004015865B4 (de) * 2004-03-31 2006-05-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reinigen der Oberfläche eines Substrats
CN100345276C (zh) * 2004-05-19 2007-10-24 上海宏力半导体制造有限公司 降低铜双镶嵌工艺线间漏电流的方法
US7091088B1 (en) * 2004-06-03 2006-08-15 Spansion Llc UV-blocking etch stop layer for reducing UV-induced charging of charge storage layer in memory devices in BEOL processing
US20060014378A1 (en) * 2004-07-14 2006-01-19 Sanjeev Aggarwal System and method to form improved seed layer
US9659758B2 (en) 2005-03-22 2017-05-23 Honeywell International Inc. Coils utilized in vapor deposition applications and methods of production
US20060278520A1 (en) * 2005-06-13 2006-12-14 Lee Eal H Use of DC magnetron sputtering systems
US7348672B2 (en) * 2005-07-07 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with improved reliability
DE112007000697B4 (de) * 2006-03-22 2013-11-07 Mitsubishi Electric Corp. Leistungshalbleitervorrichtung
US20080078326A1 (en) * 2006-09-29 2008-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-cleaning tool and semiconductor processing apparatus using the same
US20080092806A1 (en) * 2006-10-19 2008-04-24 Applied Materials, Inc. Removing residues from substrate processing components
US8791018B2 (en) * 2006-12-19 2014-07-29 Spansion Llc Method of depositing copper using physical vapor deposition
US7723012B2 (en) * 2007-06-28 2010-05-25 Eastman Kodak Company Radiation-sensitive compositions and elements with solvent resistant poly(vinyl acetal)s
US8084862B2 (en) * 2007-09-20 2011-12-27 International Business Machines Corporation Interconnect structures with patternable low-k dielectrics and method of fabricating same
US8618663B2 (en) 2007-09-20 2013-12-31 International Business Machines Corporation Patternable dielectric film structure with improved lithography and method of fabricating same
US7709370B2 (en) * 2007-09-20 2010-05-04 International Business Machines Corporation Spin-on antireflective coating for integration of patternable dielectric materials and interconnect structures
JP2009194195A (ja) * 2008-02-15 2009-08-27 Panasonic Corp 半導体装置及びその製造方法
JP5590113B2 (ja) * 2010-03-02 2014-09-17 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランクおよびその製造方法
US10727092B2 (en) * 2012-10-17 2020-07-28 Applied Materials, Inc. Heated substrate support ring
US20160208377A1 (en) * 2014-03-27 2016-07-21 Jx Nippon Mining & Metals Corporation Tantalum sputtering target and method for producing same
CN105990227B (zh) * 2015-02-27 2019-11-08 中芯国际集成电路制造(上海)有限公司 金属连线的制作方法及半导体器件
CN106158732B (zh) * 2015-04-16 2019-02-12 中芯国际集成电路制造(上海)有限公司 金属互连层的金属化工艺
US11183373B2 (en) 2017-10-11 2021-11-23 Honeywell International Inc. Multi-patterned sputter traps and methods of making
CN111421426A (zh) * 2020-04-20 2020-07-17 台州市椒江南屯电子有限公司 一种金属导体电镀装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5832229B2 (ja) 1978-09-22 1983-07-12 日本真空技術株式会社 金属窒化物を被覆した真空容器及び真空機器用部品
JPS59208071A (ja) 1983-05-13 1984-11-26 Hitachi Ltd 成膜方法および装置
JPS63303064A (ja) 1987-05-30 1988-12-09 Matsushita Electric Ind Co Ltd スパッタリング装置
JP2602276B2 (ja) * 1987-06-30 1997-04-23 株式会社日立製作所 スパツタリング方法とその装置
US5175608A (en) 1987-06-30 1992-12-29 Hitachi, Ltd. Method of and apparatus for sputtering, and integrated circuit device
JPH06196437A (ja) * 1992-12-25 1994-07-15 Sumitomo Metal Ind Ltd チタンまたはチタン化合物の薄膜形成装置
US5846332A (en) 1996-07-12 1998-12-08 Applied Materials, Inc. Thermally floating pedestal collar in a chemical vapor deposition chamber
US5707498A (en) * 1996-07-12 1998-01-13 Applied Materials, Inc. Avoiding contamination from induction coil in ionized sputtering
SG54602A1 (en) 1996-11-26 1998-11-16 Applied Materials Inc Coated deposition chamber equipment
JP3624628B2 (ja) 1997-05-20 2005-03-02 東京エレクトロン株式会社 成膜方法及び成膜装置
US6139699A (en) * 1997-05-27 2000-10-31 Applied Materials, Inc. Sputtering methods for depositing stress tunable tantalum and tantalum nitride films
US6080285A (en) * 1998-09-14 2000-06-27 Applied Materials, Inc. Multiple step ionized metal plasma deposition process for conformal step coverage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100413481B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 구리 박막 증착 장비

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Publication number Publication date
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