TW448472B - Method for fabricating a semiconductor device - Google Patents

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Dae-Won Ha
Dong-Won Shin
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Samsung Electronics Co Ltd
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Description

經濟部智慧財產局員工消費合作社印製 4484 7 2 4662 PI I- noc /oo: A7 B7 五、發明説明（/ ) 本發明是有關於一種半導體元件及其製造方法，且特 別是有關於一種具有雙重間隙壁之閘極的金氧半導體 (MOS)電晶體的製造方法。 DRAM記憶包元件分爲記憶體區與周邊邏輯電路區。 其記憶體區包括以矩陣（matrix)排列之複數個記億胞，而 其周邊電路區包括操作記憶胞之電路。 根據於元件中所需之功能，分別於記憶體區與周邊電 路區形成具有適當功能特徵之電晶體。例如記憶體區之電 晶體具有低濃度雜質擴散區之單一源極/汲極區，而周邊 電路區之電晶體具有LDD(輕摻雜汲極）結構。記憶胞區之 電晶體具有單一閘極間隙壁，而周邊電路區之電晶體則具 有雙重閘極間隙壁。 第1A至1C圖繪示習知一種MOS電晶體之剖面圖。 第1A圖繪示記憶體區之第一 NMOS電晶體。請參照第1 圖，NMOS電晶體包括一閘極電極12，形成於半導體基底 10上；一厚度爲700至800埃之閘極間隙壁14，位於閘 極電極12之側壁；以及一具有預定深度之低濃度η型雜 質擴散區16a，位於閘極間隙壁14向外之半導體基底中。 第1B至1C圖繪示分別形成於周邊電路區之第二 NMOS電晶體與PMOS電晶體。第二NMOS電晶體包括 --閘極電極12 ; —厚度爲700至800埃之閘極間隙壁1 4， 位於閘極電極12之側壁；一具有預定深度之低濃度η型 雜質擴散區15a，位於閘極間隙壁14下方之半導體基底 中，以及一具有預定深度之高濃度η型雜質擴散區16b， 4 本紙張尺度適用ΐ國國家標準（CNS ) A4規格（210X297公釐） " I—rr-------{------ΐτ------Λ (請先閲讀背面之注意事項再填寫本頁) 4484 7 2 4662 IM V DOi /0(12 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（2) 位於閘極間隙壁i 4向外之半導體基底10中。換句話說， 第二NMOS電晶體具有所謂的LDD(輕摻雜汲極）結構： 請參照第1C圖，PMOS電晶體包括一閘極電極12 ; 一厚度爲700至800埃之閘極間隙壁14，位於閘極電極12 之側壁；·具有預定深度之低濃度η型或p型雜質擴散區 15b，位於閘極間隙壁14下方之半導體基底10中，以及 一具有預定深度之高濃度P型雜質擴散區16c，位於閘極 間隙壁14向外之半導體基底10中。換句話說，PMOS電 晶體具有所謂的LDD(輕摻雜汲極）結構。 N型雜質包括磷（P)、砷(As)或相似的雜質等。雜質砷 的分子量比雜質磷大，容易造成基底受損與漏電流之情 形。另一方面，磷的擴散速率比砷大，容易造成電晶體的 短通道效應。因此，磷通常被用在記憶體區電晶體的形成 以淸除開/關之操作，並改善再補充(refresh)的週期。對於 周邊電路區而言，磷通常被用在具有長通道之電晶體，砷 則通常被用在具有短通道之電晶體，而不考慮其電流之漏 損。 如上所描述，磷離子具有較大的擴散速率，將會增加 短通道效應。爲了磷離子的定址（address)問題與得到最大 的有效通道長度，記憶體區NMOS電晶體以下列方法形 成。當閘極間隙壁形成於閘極側壁後，以閘極與閘極間隙 壁爲罩幕，進行雜質離子的植入步驟，以形成η型雜質擴 散區，藉以得到最大的有效通道長度。在此，需要進行熱 處理，以驅入(drive)!!型雜質於閘極電極兩旁之半導體基 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） 4484 7 2 B7 五、發明説明（夕） 底中。然而，困難的是，如何將η型雜質擴散至所需之深 度的半導體基底中=由於周邊電路區之雜質亦同時擴散出 去，電晶體的有效通道長度也因此變短，而導致元件失效。 尤其，周邊電路區PMOS電晶體之ρ型雜質擴散區係植入 硼（Β)所形成，其具有較大的擴散速率。結果，造成PMOS 因有效通道長度的減少而大受影響。 爲了周邊電路區被減少的有效通道長度之定址問題， 高濃度η型雜質擴散區應改用低濃度η型雜質擴散區，如 第1Β圖所示。藉此1即可避免ρ型擴散區所遭遇之有效 通道長度減少的問題。如同第1C圖所示，高濃度ρ型雜 質擴散區則改用低濃度η型雜質擴散區。然而，形成此種 擴散區結構必需小心的控制閘極間隙壁的厚度與回火的溫 度。高濃度Ρ型雜質之擴散使得LDD結構區中得以維持 高濃度，而難以避免其發生熱電子效應。 根據上述問題，本發明目的就是在提供一種具有改善 的源極/汲極結構之MOS電晶體與其製造方法，不僅可防 止短通道效應與熱電子效應，亦可避免有效通道長度的減 少〇 本發明提供一種具有雙重LDD結構之第一導電型的 第一輕摻雜區域、一第二導電型的第二輕摻雜區域、與一 第二導電型的第三重摻雜區域。本發明之雙重LDD結構 係以閘極爲罩幕，對半導體基底進行低濃度第一導電型雜 質之第一離子植入步驟。於閘極側邊形成第一閘極間隙壁 後1進行低濃度第二導電型雜質之第二離子植入步驟。於 (锖先閲讀背面之注意事項再填寫本頁) 、οτ 經濟部智慧財產局員工消费合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 1 .1)m， A7 B7 經濟部智慧財產局員工消費合作杜印製 五、發明説明（f) 第二離子植入步驟之後，於第一閘極間隙壁上形成第二閘 極間隙壁。接著以雙重閘極間隙壁爲罩幕，進行高濃度第 二導電型雜質之第三離子植入步驟。之後，進行熱處理以 驅入被植入的雜質，藉此，完成了 LDD的結構。 根據本發明之目的，提出一種NMOS電晶體的製造方 法，其包括形成元件隔離區於半導體基底上，半導體基底 具有一周邊電路區與一記憶體區；分別形成第一閘極於記 憶、體區，與一第二和第三閘極於周邊電路區；以第二與第 三閘極爲罩幕，分別對靠近第二與第三閘極之半導體基底 進行低濃度第一離子的植入步驟，以分別形成具有第一導 電型之第一雜質擴散層；分別形成複數個第一間隙壁於閘 極之側壁上；以第一閘極與第一間隙壁爲罩幕，分別對靠 近第一閘極與第一間隙壁之半導體基底進行低濃度第二離 子的植入步驟，以分別形成具有第一導電型之第二雜質擴 散層；以第三閘極與第一間隙壁爲罩幕，分別對靠近第三 與第一間隙壁之半導體基底進行低濃度第三離子的植入步 驟，以分別形成具有第二導電型之第三雜質擴散層；形成 一介電層於半導體基底上；蝕刻周邊電路區之介電層，而 分別形成複數個第二間隙壁於第二與第三閘極之第一間隙 壁上；以第二閘極與第一和第二間隙壁爲罩幕，分別對靠 近第二與第二間隙壁之半導體基底進行高濃度第四離子的 植入步驟，以形成具有第一導電型之第四雜質擴散層；以 及以第二閘極與第一和第二間隙壁爲罩幕，分別對靠近第 三閘極與第二間隙壁之半導體基底進行高濃度第五離子的 7 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ί 2，ίΊ〇：ίΜΐ nuc tM)： A7 B7 經濟部智慧財產局8工消費合作社印製 五、發明説明（》） 植入步驟，以形成具有第二導電型之第五雜質擴散層。 根據本發明之目的，提出另一種NMOS電晶體的製造 方法，其包括形成-閘極電極於半導體基底上；以閘極電 極爲罩幕，進行具有第一導電型低濃度之第一離子的植入 .步驟，以形成第____•雜質擴散層；形成第一間隙壁於閘極之 側壁上；以閘極電極與第一間隙壁爲罩幕，進行具有第二 導電型低濃度之第二離子的植入步驟，以形成第一雜質擴 散層；形成第二間隙壁於閘極之第一間隙壁上；以第二與 第一間隙壁爲罩幕，進行具有第二導電型低濃度之第三離 子的植入步驟，以形成第三雜質擴散層；以及對雜質擴散 區進行回火、擴散，使第一擴散層與第二擴散層重疊。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1A至第1C圖繪示習知一種金氧半導體電晶體之 剖面圖。 第2A至第2C圖繪示一種具有閘極電極之金氧半導 體電晶體之剖面圖，其中半導體基底上僅對周邊電路區進 行低濃度η型雜質植入。 第3Α至第3C圖分別繪示緊接著第2Α至第2C圖之 製程步驟，其中於閘極電極側壁上形成第一閘極間隙壁。 第4Α至第4C圖分別繪示第3Α至第3C圖之製程步 驟，其中低濃度η型雜質植入僅於記憶體區中進行，第4Α 8 (請先閲讀背面之注意事項再填寫本頁) -9 本紙張尺度適用中國國家標準（CNS) A4規格（2!0><297公釐） 4484 7 2 4i.62Pll· Ι)(Κ. Οί)： A7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（6) 圖係利用第…間隙壁與閘極電極爲罩幕。 第5A至第5C圖分別繪示第4A至第4C圖之製程步 驟，其中對周邊電路區進行低濃度P型雜質植入。 第6A至第6C圖分別繪示第5A至第5C圖之製程步 .驟，其中形成介電層作爲第二間隙壁。 第7A至第7C圖分別繪示第6A至第6C圖之製程步 驟，其中僅於周邊電路區進行回蝕刻步驟，以於周邊電路 區之第一間隙壁側壁形成第二間隙壁。 第8A至第8C圖分別繪示第7A至第7C圖之製程步 驟，其中僅於周邊電路區中進行高濃度η型雜質植入。 第9Α至第9C圖分別繪示第8Α至第8C圖之製程步 驟，其中僅於第9C圖進行高濃度ρ型雜質植入，以於周 邊電路區中形成PMOS電晶體。 第10Α至第10C圖分別繪示第9Α至第9C圖之製程 步驟，其中進行矽化以於周邊電路區形成一金屬矽化物 |i^r?r 〇 ! B 第ΠΑ至第llC圖分別繪示第10A至第IOC圖之製 程步驟，其中於記億體中形成一接觸窗。 圖式之標記說明〃 10、100 :半導體基底 I2、I02a ' I02b、I02c :閘極電極 14、106a、106b、106c ' I 12b、I 12c :閘極間隙壁 15a ' 15b、16a、16b : η型雜質擴散區 16c : ρ型雜質擴散區 (請先鬩讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家樣準（CNS ) A4規格（210 X 297公釐） 4484 7 2 4602IM 1.1)()(. .002 A7 B7 五、發明説明（"） 103、107、109、1 1 1、1 13 :光阻圖案 104b、104c、1 10c、1 16c :雜質擴散層 108a、1 14b :源極/汲極區 1 1 2、1 1 2a :介電層 Π 8 :金屬矽化物層 實施例 本發明MOS電晶體的製造方法配合所附之圖式，作 詳細說明。本發明是有關於一種具有雙重LDD結構之 MOS電晶體，特別是關於一種於周邊電路區形成雙重LDD 結構之PMOS電晶體，而於記憶體區形成具有單一 LDD 結構之NMOS電晶體。周邊電路區之雙重LDD結構的 PMOS電晶體能夠抑制短通道效應（short channel effect)與 熱電子效應（hot carrier effect)。 第2A至第11C圖繪示依照本發明一較佳實施例之記 憶體區NMOS電晶體的製造流程剖面圖。第2B至第11B 圖繪示依照本發明一較佳實施例之周邊電路區NM0S電晶 體的製造流程剖面圖。第2C至第1 1C圖繪示依照本發明 一較佳實施例之周邊電路區PMOS電晶體的製造流程剖面 圖。 請參照第2A至第2C圖，於記憶體區（第2圖）與周邊 電路區（第2B與第2C圖）同時形成第一閘極電極102a、第 二閘極電極l〇2b、以及第三閘極電極102c。於半導體基 底100上形成閘極電極l〇2a-102c之前，先形成一元件隔 離層（未顯示）以定義出記憶體區與周邊電路區，接著再於 I 0 本紙張尺度適用中國國家標準（CNS > A4規格（21 〇 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 4484 7 2 IXK 〇〇： A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（s) 半導體基底上形成一閘極氧化層（未顯不）。閘極電極102a_ 102c係利用沈積多晶矽層與圖案化多晶矽層等習知方法所 形成。 由於記憶體區比周邊電路區易受設計準則（design rule) 的影響，所以記憶體區之閘極寬度較周邊電路區之閘極寬 度爲窄（比較第2A圖與第2B、2C圖之閘極寬度）。 接著，以旋塗（spin coating)方法於半導體基底上形成 一第一光阻層，續圖案化以形成所需之形狀；亦即形成一 第一光阻圖案103覆蓋記憶體區，暴露出周邊電路區。之 後，以閘極電極l〇2b與102c爲罩幕，於周邊電路區之半 導體基底1〇〇中植入低濃度η型離子，形成η型之第一雜 質擴散層I 〇4b與104c。此η型離子植入係利用能量50keV 與濃度爲5E12離子/平方公分之砷離子以進行之。 其後，形成第一間隙壁，如第3A至3C圖所示。去 除第一光阻圖案103後，形成第一介電層覆蓋整個半導體 基底。第一介電層之材質例如爲氮化矽。接著，非等向性 蝕刻第一介電層，以於第一、第二與第三閘極電極側壁上 形成第一閘極間隙壁1 〇6a、106b、1 06c，其厚度約爲400 埃。 之後，於記憶體區形成一低濃度η型雜質擴散層。請 參照第4Α至4C圖，以旋塗方法於半導體基底上形成一 第二光阻層，續圖案化以形成所需之形狀；亦即形成一第 二光阻圖案107覆蓋周邊電路區，暴露出記憶體區。之後， 以閘極電極102a與第一間隙壁l〇6a爲罩幕，於記憶體區 本紙張尺度適用中a國家橾牟（CNS ) A4规格（2丨OX297公釐} (請先聞讀背面之注意事項再填寫本頁) 訂 448472 4662PIF1 .DOC/002 第《8 105 587號說明書修正頁 A7 B7 修正曰期 «9/1 1/16 經濟部智慧財產局貝工消费合作社印契 五、發明說明（1) 之半導體基底100中植入低濃度η型離子，形成η型之第 --雜質擴散層〗〇4b與l〇4c。此離子植入係利用能量3〇keV 與濃度爲5E12離子/平方公分之磷離子以進行之。 去除第二光阻圖案之後，形成一第三光阻圖案 109,僅暴露出周邊電路區之第三閘極電極l〇2c，此即PM〇S 電晶體所欲形成之處，如第5A至5C圖所示。此時，第 三光阻圖案覆蓋第一閘極電極l〇2a與第二閘極電極 l〇2c。之後，以第三閘極電極l〇2c與第一間隙壁1〇6c爲 罩幕，於周邊電路區之半導體基底1〇0中植入低濃度p型 離子，而於記憶體區形成P型之第三雜質擴散層110c。此 P型離子包括B，其離子係以能量2〇keV與濃度爲〗E13 離子/平方公分進行之。 請參照第6A至第6C圖，於去除第三光阻圖案109 後，於基底上形成一介電層U2，其材質例如爲氮化砂。 介電簷Π2不僅作爲一阻障曆以防止記憶體區矽化，亦可 作爲周邊電路區之第二閘極間隙壁。 接著，於半導體基底上形成一第四光阻層，續圖案化 以形成所需之形狀；亦即形成一第四光阻圖案11〗覆蓋記 憶體區之介電層Π2,暴露出周邊電路區之介電層U2。 以第四光阻圖案m爲罩幕，非等向性蝕刻介電層U2, 分別於第二與第三閘極電極之第一間隙壁106b與106c 上，形成第二間隙壁l〗2b與112c，其厚度約爲400埃， 如第7A至第7C圖所示。如此，即於周邊電路區形成了 雙重間隙壁之結構。在此値得注意的是，由於第四光阻圖 (請先閱讀背面之注$項再填寫本頁)
^ .----Γ i 1.1 訂· f I I I 線 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公 448^ 448^ A7 B7 72 4662PIF1D<)C_2 玉、發明說明（|ϋ ) 案丨η覆蓋住記憶體區之介電層112,因此記憶體區之介 電層112並未被蝕刻。而記憶體區留下的介電層112係作 爲一阻障層以防止矽化。 去除第四光阻圖案111之後，形成一第五光阻圖案 113，僅暴露出周邊電路區之第二閘極電極l〇2b與其間隙 壁l〇6b、112b，而覆蓋第一與第三閘極電極以及其間隙壁， 如第8A至8C圖所示。之後，以第五光阻圖案1Π、閘極 電極102b、第二與第三間隙壁106b與112b爲罩幕，於半 導體基底100中植入高濃度η型離子，而形成一 η型第五 雜質擴散層114c。此η型離子植入係利用能量20keV與 濃度爲5E15離子/平方公分之砷離子以進行之。 去除第五光阻圖案1Π之後，形成一第六光阻圖案 115，暴露出欲形成PMOS電晶體之區域，亦即暴露出第 三閘極電極l〇2c與間隙壁112c。之後，以第六光阻圖案 115、第三閘極電極102c與間隙壁106c、l〗2c爲罩幕， 植入高濃度P型離子於半導體基底100中，而於記憶體區 形成P型之第五雜質擴散層116c。此p型離子包括 BF^ 其離子係以能量20keV與濃度爲5E15離子/平方公分進行 之。如此，於周邊電路區形成了具有所需結構之PMOS電 晶體，包括具有低濃度之η型雜質之第一雜質擴散層 l〇4c、低濃度之ρ型雜質之第三雜質擴散層ll〇c以及高 濃度之p型雜質之第五雜質擴散層116c。 ' 接著，形成一金屬矽化物層，如第10A至第10C圖 所示。此金屬矽化物層係形成於周邊電路區之源極/汲極 本紙*尺度適用中Η89家標準（CNS)A4规格（210 X 297公« ) if J— . ink---—訂 --- - -----線 (請先W讀背面之注意ί·項再填寫本頁) 經濟部智慧财產局貝工消费合作钍印製 44844ίΤ2 DOC /00： A7 B7 五、發明説明（) (請先閲讀背面之注意事項再填寫本頁) 區以及閘極電極之上，用以降低DRAM元件之電壓耗損， 與增加其操作速度。其例如形成一 Ti、Ta、Co、或Mo之 金屬層於基底上，之後，進行回火步驟，以形成金屬矽化 物層。金屬砂化物層係因砂與金屬發生反應而形成。因此1 如第10B與第10C圖所示，金屬矽化物層118僅形成於暴 露的矽與多晶矽上；亦即於周邊電路區之暴露的半導體基 底與多晶矽閘極之上。在此，値得注意的是，介電層112a 僅覆蓋記憶體區之半導體基底與第一閘極電極。介電層 112a係用以防止記憶體區之矽化，否則，其記憶體區電晶 體之漏電流情形將更爲嚴重。
，1T 經濟部智慧財產局員工消費合作社印製 於矽化之回火過程中，上述之雜質擴散層中之雜質離 子將會擴散，而分別形成摻雜區域。請參照第10A至第10C 圖，於記憶體區形成電晶體；亦即NMOS電晶體（第10A 圖），包括第一閘極電極l〇2a、第一間隙壁106a、以及具 有低濃度η型雜質之源極/汲極區108a(即第二摻雜區 l〇8a)。而於周邊電路區形成電晶體；亦即NMOS電晶體（第 10B圖），包括第二閘極電極102b、第一與第二間隙壁106b 與112b、以及源極/汲極區104b與114b。源極Λ汲極區係 由具有在第一與第二間隙壁l〇6b與U2b下方之低濃度η 型雜質的第一摻雜區l〇4b與具有於第二間隙壁112b側面 向外之高濃度η型雜質的第四摻雜區114b所組成。形成 於周邊電路區之電晶體，亦即PMOS電晶體（第10C圖）， 包括第三閘極電極l〇2c、第一與第二間隙壁106c與112c、 以及源極/汲極區1 〇4c、1 1 0c與116c °第1 0C圖中，源極 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 448472 4(>62Ν |··,[}〇Γ/(Μ)Ζ μ __Β7 五、發明説明（丨：L) /汲極區保由具有在第一間隙壁1〇6c下方之低濃度n型雜 質的第一摻雜區104c、具有在第二間隙壁n2c下方之低 濃度P型雜質的第三摻雜區n〇c與具有於第二間隙壁n2c 側面向外之高濃度p型雜質的第五摻雜區n6b所組成。 周邊電路區之PMOS電晶體中’於後續功能層形成過 程中提供至半導體元件之熱負荷，將使n型第一摻雜區 l〇4c與第二摻雜區丨1〇c重疊，並使η型第一摻雜區1〇4c 轉化成P型。 於金屬砂化物層形成後’選擇性去除未與矽或多晶矽 反應之轉化層。結果’降低了源極/汲極區之片電阻，也 因此增加了操作速度。 請參照第1]A至第11C圖，於半導體基底上形成一 層間介電層U0。之後，形成第七光阻層於層間介電層12〇 上’續圖案化以形成所需之結構。以圖案化之第七光阻層 爲罩幕’非等向性蝕刻所需部分之層間介電層12〇,以形 成一接觸窗，暴露出記憶體區NM〇S電晶體之源極/汲極 區’如第11A圖所示。層間介電層120與介電層ι2〇被選 擇性地軸刻（約五倍的蝕刻速率），而形成自動對準之接觸 窗。 本發明之記憶體區之NMOS電晶體包括閘極電極 '單 一間隙壁與具有低濃度n型摻雜區之源極/汲極區t周邊 電路區之NMOS電晶體包括閘極電極、雙重間隙壁與具有 低濃度η型摻雜區及高濃度η型摻雜區之LDD結構的源 極/汲極區。周邊電路區之PMOS電晶體包括閘極電極、 本紙張尺度通用中國國家標準（CNS ) Μ規格< 21〇χ297公釐） (請先閲讀背面之注意事項再填寫本頁) ,ιτ 線： 經濟部智慧財產局員工消費合作社印製 4484 72 4 6 A? Β7 五、發明説明（ι>) 雙重間隙壁與具有低濃度Ρ型摻雜區、低濃度η型摻雜區 及高濃度Ρ型摻雜區之雙重LDD結構的源極/汲極區。 PMOS電晶體之雙重LDD結構的源極/汲極區能夠避免短 通道效應，亦可降低熱電子效應。而且，第二間隙壁之剩 餘部分的介電層可作爲防止矽化之阻障層與蝕刻終止層， 也因此簡化了製程。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先閲讀背面之注意事項再填寫本頁) ，ΤΓ ά ! 經濟部智慧財產局員工消費合作社印製 I釐 公 7 9 2

Claims (1)

  1. 4484 7 2 4662FIFI .DOC/002 第0105587號專利範園修正本 Α8Β8δ 奉，/月/fes修正/更正/補Jt 修正口期89/1 1/16 經濟部智慧財產局員工消費合作社印制农 六、申請專利範圍 1. 一種半導體元件之製造方法，其包括： 形成一元件隔離區於一半導體基底上，該半導體基底 具有一記憶體區與一周邊電路區； 分別形成一第·-閘極於該記憶體區，與一第二和第三 閛極於該周邊電路區； 以該第二與第三閘極爲罩幕，分別對靠近該第二與該 第三閘極之半導體基底進行低濃度第一離子的植入步驟’ 以分別形成具有第一導電型之一第一雜質擴散層； 於該些閘極之側壁上分別形成第一間隙壁； 以該第一閘極與該第一間隙壁爲罩幕’分別對靠近該 第一閘極與第一間隙壁之半導體基底進行低濃度第二離子 的植入步驟，以分別形成具有第一導電型之一第二雜質擴 散層； 以該第三閘極與該第一間隙壁爲罩幕，分別對靠近該 第三閘極與第.-間隙壁之半導體基底進行低濃度第三離子 的植入步驟，以分別形成具有第二導電型之一第三雜質擴 散層； 形成-介電層於半導體基底上； 蝕刻周邊電路區之介電層，而於該第二與第二閘極之 第-間隙壁上分別形成第二間隙壁； 以該第二閘極與第一和第二間隙壁爲罩幕，分別對靠 近該第二與第二間隙壁之半導體基底進行高濃度第四離子 的植入步驟，以形成具有第一導電型之一第四雜質擴散 17 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4484 72 4662P1F1.DOC/002 第8R丨05587號專利範圍修正本 g 修正期89/11/16 六、申請專利範圍 層；以及 以該第三閘極與第一和第二間隙壁爲罩幕，分別對靠 近該第三閘極與第二間隙壁之半導體基底進行高濃度第五 離子的植入步驟，以形成具有第二導電型之一第五雜質擴 散層。 2. 如申請專利範圍第1項所述之方法’其中該植入 第一離子步驟比該植入第二離子步驟具有較低的離子擴散 性。 3. 如申請專利範圍第1項所述之方法’其中該閘極 之材質爲多晶矽。 4. 如申請專利範圍第1項所述之方法’其中該植入 第一離子步驟係利用能量約5〇keV與濃度約爲5E12離子/ 平方公分之砷離子來進行。 5. 如申請專利範圍第】項所述之方法’其中該植入 第二離子步驟係利用能量約3〇keV與濃度約爲5E12離子/ 平方公分之磷離子來進行。 6. 如申請專利範圍第1項所述之方法’其中該植入 第三離子步驟係利用能量約2〇keV與濃度約爲1E13離子/ 平方公分之B離子來進行。 7. 如申請專利範圍第1項所述之方法，其中該植入 第四離子步驟係利用能量約5〇keV與濃度約爲5E15離子/ 平方公分之砷離子來進行。 8. 如申請專利範圍第丨項所述之方法，其中該植入 第五離子步驟係利用能量約20keV與濃度約爲5E15離子/ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 I 11--- -裝 -----!訂·— — —--If·線 (請先閱讀背面之注意事項再填寫本頁) Α» Β8 C8 D8 修正日期S9M ]/1< 4484 7 2 4662PIF1.DOC/002 第ϋ 8〗ϋ 5 5 87號專利範圍修正本 六、申請專利範圍 平方公分之氟化硼（bf2)離子來進行。 9. 如申請專利範圍第〗項所述之方法，其方法更包 括： 形成一金屬矽化物層於該半導體基底之上表面、該第 二閘極與該周邊電路區之該第三閘極； 形成一層間介電層於該半導體基底上；以及 選擇性蝕刻該記憶體區之部分該層間介電層至作爲蝕 刻終止層之該介電層，以形成靠近該第一閘極之一接觸 窗 。 10. 如申請專利範圍第9項所述之方法，其中該記憶 體區剩下之該介電層係作爲該金屬矽化物層形成步驟中之 防止矽化發生的阻障層。 11. 如申請專利範圍第9項所述之方法，其中於蝕刻 該層間介電層步驟中，該層間介電層具有至少5倍於該介 電層之高蝕刻速率。 12. —種半導體元件MOS電晶體之製造方法，該方法 包括： 形成一閘極電極於一半導體基底上： 以該閘極電極爲罩幕，進行具有一第一導電型低濃度 之第一離子的植入步驟，以形成一第一雜質擴散層； 形成一第一間隙壁於該閘極之側壁上； 以該閘極電極與第一間隙壁爲罩幕，進行具有一第二 ‘導電型低濃度之第二離子的植入步驟，以形成一第一雜質 擴散層； 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I— I I I I --------^ · I ---I I I I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A8B8C8D8 修正臼期89/〗 1/16 4484 7 2 4662PIF1 DOC/002 第88105587號專利範圍修正本 六、申請專利範圍 形成一第二間隙壁於該閘極之該第一間隙壁上； 以該第二與第·-間隙壁爲罩幕’進行具有一第二導電 型低濃度之第三離子的植入步驟，以形成一第三雜質擴散 層；以及 對該些雜質擴散區進行回火、擴散’使該第一擴散層 與該第二擴散層重疊3 13. 如申請專利範圍第12項所述之方法，其中該第一 導電型爲η型。 14. 如申請專利範圍第1 2項所述之方法’其中該植入 第一離子步驟係利用能量約5〇keV與濃度約爲5Ε12離子/ 平方公分之砷離子來進行。 15. 如申請專利範圍第12項所述之方法，其中該植入 第二離子步驟係利用能量約2〇keV與濃度約爲1E13離子/ 平方公分之B離子來進行。 16. 如申請專利範圍第12項所述之方法’其中該値入 第三離子步驟係利用能量約2〇keV與濃度約爲5E15離子/ 平方公分之氟化硼（BF2)離子來進行。 ---I I--I--— I— · —--I —— I 訂· ---------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 20 本紙張尺度適用十國國家標準（CNS)A4規格（210 x 297公釐）
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