JPH11345951A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11345951A JPH11345951A JP11140818A JP14081899A JPH11345951A JP H11345951 A JPH11345951 A JP H11345951A JP 11140818 A JP11140818 A JP 11140818A JP 14081899 A JP14081899 A JP 14081899A JP H11345951 A JPH11345951 A JP H11345951A
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Abstract
(57)【要約】
【課題】 半導体装置の短チャンネル効果とホットキャ
リア効果を防止できるため向上された特性を有する半導
体装置の製造方法を提供する。 【解決手段】 半導体基板上に素子隔離領域を形成する
段階と、第１ゲート電極１０２ａ、第２ゲート電極１０
２ｂ及び第３ゲート電極１０２ｃを形成する段階と、第
２ゲート電極１０２ｂ及び前記第３ゲート電極１０２ｃ
の両側の半導体基板上に低濃度不純物イオンを注入して
第１導電型の第１不純物注入層１０４ｂ，１０４ｃを形
成する段階と、電極の両側壁に第１スペーサ１０６を形
成する段階と、第１導電型の第２不純物注入層１０８ａ
を形成する段階と、第２導電型の第３不純物注入層１１
０ｃを形成する段階と、スペーサ形成用絶縁膜１１２を
形成する段階と、第４不純物注入層１１４ｂを形成する
段階と、第５不純物注入層１１６ｃを形成する段階とを
含むことを特徴とする。
リア効果を防止できるため向上された特性を有する半導
体装置の製造方法を提供する。 【解決手段】 半導体基板上に素子隔離領域を形成する
段階と、第１ゲート電極１０２ａ、第２ゲート電極１０
２ｂ及び第３ゲート電極１０２ｃを形成する段階と、第
２ゲート電極１０２ｂ及び前記第３ゲート電極１０２ｃ
の両側の半導体基板上に低濃度不純物イオンを注入して
第１導電型の第１不純物注入層１０４ｂ，１０４ｃを形
成する段階と、電極の両側壁に第１スペーサ１０６を形
成する段階と、第１導電型の第２不純物注入層１０８ａ
を形成する段階と、第２導電型の第３不純物注入層１１
０ｃを形成する段階と、スペーサ形成用絶縁膜１１２を
形成する段階と、第４不純物注入層１１４ｂを形成する
段階と、第５不純物注入層１１６ｃを形成する段階とを
含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくはＤＲＡＭ装置の
製造方法に関するものである。
方法に関するものであり、より詳しくはＤＲＡＭ装置の
製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ装置は、セルアレー領域と周辺
回路領域に大別されるが、セルアレー領域には複数のメ
モリセルがマトリックス（matrix）形態で形成され、周
辺回路領域にはメモリセルを駆動させるための回路が形
成される。
回路領域に大別されるが、セルアレー領域には複数のメ
モリセルがマトリックス（matrix）形態で形成され、周
辺回路領域にはメモリセルを駆動させるための回路が形
成される。
【０００３】セルアレー領域と周辺回路領域にそれぞれ
形成されるトランジスタはそれぞれその用途が違うため
その用途に合うようにトランジスタの特性が最適化され
る必要がある。従って、セルアレー領域のトランジスタ
は低濃度不純物領域からなる単一ソース／ドレーン領域
のみで構成され、周辺回路領域のトランジスタはＬＤＤ
構造（lightly Doped Drain Structure）を有するソー
ス／ドレーン領域で構成される。セルアレー領域と周辺
回路領域のトランジスタにおいて、セルアレー領域のト
ランジスタは、単一スペーサを含み、周辺回路領域のト
ランジスタは、二重構造を持っていることを特徴とす
る。
形成されるトランジスタはそれぞれその用途が違うため
その用途に合うようにトランジスタの特性が最適化され
る必要がある。従って、セルアレー領域のトランジスタ
は低濃度不純物領域からなる単一ソース／ドレーン領域
のみで構成され、周辺回路領域のトランジスタはＬＤＤ
構造（lightly Doped Drain Structure）を有するソー
ス／ドレーン領域で構成される。セルアレー領域と周辺
回路領域のトランジスタにおいて、セルアレー領域のト
ランジスタは、単一スペーサを含み、周辺回路領域のト
ランジスタは、二重構造を持っていることを特徴とす
る。
【０００４】図１乃至図３は、従来のＤＲＡＭ装置の製
造方法によるＤＲＡＭ装置を示す断面である。まず、図
１乃至図３を参照すると、図１は、セルアレー領域の第
１ＮＭＯＳトランジスタを示す。半導体基板上に形成さ
れたゲート電極１２と、ゲート電極１２の両側壁に形成
された約７００Å−８００Å範囲内の厚さを有するスペ
ーサ１４、そしてスペーサ１４両側の半導体基板１０内
に形成された低濃度ｎ型不純物領域１６ａを含む。
造方法によるＤＲＡＭ装置を示す断面である。まず、図
１乃至図３を参照すると、図１は、セルアレー領域の第
１ＮＭＯＳトランジスタを示す。半導体基板上に形成さ
れたゲート電極１２と、ゲート電極１２の両側壁に形成
された約７００Å−８００Å範囲内の厚さを有するスペ
ーサ１４、そしてスペーサ１４両側の半導体基板１０内
に形成された低濃度ｎ型不純物領域１６ａを含む。
【０００５】図２は、周辺回路領域の第２ＮＭＯＳトラ
ンジスタを示し、図３は、周辺回路領域のＰＭＯＳトラ
ンジスタを示す。第２ＮＭＯＳトランジスタは、半導体
基板１０上に形成されたゲート電極１２、ゲート電極１
２両側壁に約７００Å−８００Å範囲内の厚さを有する
スペーサ１４を含み、ゲート電極１２両側の半導体基板
内に形成された低濃度ｎ型不純物領域１５ａとスペーサ
１４両側の半導体基板１０内に形成された高濃度ｎ型不
純物領域１６ｂを含む。従って、第２ＮＭＯＳはＬＤＤ
構造を有するようになる。
ンジスタを示し、図３は、周辺回路領域のＰＭＯＳトラ
ンジスタを示す。第２ＮＭＯＳトランジスタは、半導体
基板１０上に形成されたゲート電極１２、ゲート電極１
２両側壁に約７００Å−８００Å範囲内の厚さを有する
スペーサ１４を含み、ゲート電極１２両側の半導体基板
内に形成された低濃度ｎ型不純物領域１５ａとスペーサ
１４両側の半導体基板１０内に形成された高濃度ｎ型不
純物領域１６ｂを含む。従って、第２ＮＭＯＳはＬＤＤ
構造を有するようになる。
【０００６】図３を参照すると、ＰＭＯＳは、半導体基
板１０上に形成されたゲート電極１２、ゲート電極１２
両側壁に約７００Å−８００Å範囲内の厚さを有するス
ペーサ１４を含み、ゲート電極１２両側の半導体基板内
に形成された低濃度ｐ型またはｎ型不純物領域１５ｂと
スペーサ１４両側の半導体基板１０内に形成された高濃
度ｐ型不純物領域１６ｃを含む。従って、ＰＭＯＳはＬ
ＤＤ構造を有する。
板１０上に形成されたゲート電極１２、ゲート電極１２
両側壁に約７００Å−８００Å範囲内の厚さを有するス
ペーサ１４を含み、ゲート電極１２両側の半導体基板内
に形成された低濃度ｐ型またはｎ型不純物領域１５ｂと
スペーサ１４両側の半導体基板１０内に形成された高濃
度ｐ型不純物領域１６ｃを含む。従って、ＰＭＯＳはＬ
ＤＤ構造を有する。
【０００７】ｎ型不純物領域を構成するｎ型不純物とし
てはリン(Ｐ)、ヒ素(Ａｓ)等がある。ところがヒ素はリ
ンより相対的に分子量が大きく重いため、イオン注入
時、半導体基板に損傷を与えて漏洩電流を発生させる短
所があって、リンはヒ素に比べて相対的に拡散度が大き
いため、トランジスタの短チャンネル効果（short chan
nel effect）を発生させる短所がある。
てはリン(Ｐ)、ヒ素(Ａｓ)等がある。ところがヒ素はリ
ンより相対的に分子量が大きく重いため、イオン注入
時、半導体基板に損傷を与えて漏洩電流を発生させる短
所があって、リンはヒ素に比べて相対的に拡散度が大き
いため、トランジスタの短チャンネル効果（short chan
nel effect）を発生させる短所がある。
【０００８】従って、確実なオン／オフ(ＯＮ／ＯＦＦ)
機能と長いリフレッシュ時間のため、漏洩電流の減少が
強く要求されるセルアレー領域のトランジスタには、リ
ンが用いられることが一般的であり、周辺回路領域のト
ランジスタでは、長チャンネル（long channel）トラン
ジスタの場合、リンイオンが用いられ、短チャンネル
（short channel）の場合、漏洩電流の損失があっても
トランジスタの基本特性のためヒ素が用いられることが
一般的である。
機能と長いリフレッシュ時間のため、漏洩電流の減少が
強く要求されるセルアレー領域のトランジスタには、リ
ンが用いられることが一般的であり、周辺回路領域のト
ランジスタでは、長チャンネル（long channel）トラン
ジスタの場合、リンイオンが用いられ、短チャンネル
（short channel）の場合、漏洩電流の損失があっても
トランジスタの基本特性のためヒ素が用いられることが
一般的である。
【０００９】前述したように、リンイオンは拡散度が大
きいため短チャンネル効果を増大させる短所があるの
で、セルアレー領域にあるＮＭＯＳトランジスタにおい
て、まずゲート電極両側壁にスペーサが形成された後、
ゲート電極とスペーサがマスクとして用いられるイオン
注入工程でｎ型不純物注入層が形成され、最大の有効チ
ャンネル長さが確保される。ところが、この場合ｎ型不
純物がゲート電極の両側半導体基板内まで拡散できるよ
うに熱処理工程が遂行されるが、所望の位置までｎ型不
純物が拡散されることを制御することが難しく、周辺回
路領域の不純物も同時に拡散されて周辺回路領域にある
トランジスタの有効チャンネル長さが減少される。これ
により、素子失敗（fail）が発生される。
きいため短チャンネル効果を増大させる短所があるの
で、セルアレー領域にあるＮＭＯＳトランジスタにおい
て、まずゲート電極両側壁にスペーサが形成された後、
ゲート電極とスペーサがマスクとして用いられるイオン
注入工程でｎ型不純物注入層が形成され、最大の有効チ
ャンネル長さが確保される。ところが、この場合ｎ型不
純物がゲート電極の両側半導体基板内まで拡散できるよ
うに熱処理工程が遂行されるが、所望の位置までｎ型不
純物が拡散されることを制御することが難しく、周辺回
路領域の不純物も同時に拡散されて周辺回路領域にある
トランジスタの有効チャンネル長さが減少される。これ
により、素子失敗（fail）が発生される。
【００１０】特に、周辺回路領域のＰＭＯＳを構成して
いるｐ型不純物領域は、極めて大きい拡散度を有するホ
ウ素で形成されるため、ＰＭＯＳは、有効チャンネル長
さの減少による影響をさらに大きく受けることになる。
いるｐ型不純物領域は、極めて大きい拡散度を有するホ
ウ素で形成されるため、ＰＭＯＳは、有効チャンネル長
さの減少による影響をさらに大きく受けることになる。
【００１１】前述のように、図３は、周辺回路領域のＰ
ＭＯＳを示す。図３で低濃度ｐ型不純物領域が低濃度ｎ
型不純物領域１６ｃに置き換えられて形成できる。この
ように低濃度ｎ型不純物領域に低濃度ｐ型不純物領域が
置き換えられれば、セルアレー領域の低濃度ｎ型不純物
を拡散させるための熱処理工程時、ＰＭＯＳの有効チャ
ンネル長さを減少させる問題を防止できる。
ＭＯＳを示す。図３で低濃度ｐ型不純物領域が低濃度ｎ
型不純物領域１６ｃに置き換えられて形成できる。この
ように低濃度ｎ型不純物領域に低濃度ｐ型不純物領域が
置き換えられれば、セルアレー領域の低濃度ｎ型不純物
を拡散させるための熱処理工程時、ＰＭＯＳの有効チャ
ンネル長さを減少させる問題を防止できる。
【００１２】しかし、ＰＭＯＳトランジスタの構造を図
３に示されたように形成する場合、後続熱処理工程によ
り高濃度ｐ型不純物が必ず低濃度ｎ型不純物領域とオー
バーラップする必要があるため、スペーサの厚さ及び熱
処理条件をよく調節しなければならない難しさがある。
そして、高濃度のｐ型不純物の拡散により、ＬＤＤ領域
の低濃度ｎ型領域１６ｃの不純物が拡散されるがｐ型不
純物の濃度が約１００倍以上であるため、相変らずＬＤ
Ｄ領域がｐ型高濃度を保持するようになる。従って、ホ
ットキャリア効果を十分に防止できない新しい問題が発
生される。
３に示されたように形成する場合、後続熱処理工程によ
り高濃度ｐ型不純物が必ず低濃度ｎ型不純物領域とオー
バーラップする必要があるため、スペーサの厚さ及び熱
処理条件をよく調節しなければならない難しさがある。
そして、高濃度のｐ型不純物の拡散により、ＬＤＤ領域
の低濃度ｎ型領域１６ｃの不純物が拡散されるがｐ型不
純物の濃度が約１００倍以上であるため、相変らずＬＤ
Ｄ領域がｐ型高濃度を保持するようになる。従って、ホ
ットキャリア効果を十分に防止できない新しい問題が発
生される。
【００１３】
【発明が解決しようとする課題】本発明は、上述の諸般
問題を解決するために提案されたものとして、後続熱処
理工程時トランジスタの不純物イオンを側面拡散するこ
とによって、トランジスタの有効チャンネル長さが減少
されることを防止でき、短チャンネル効果を防止でき、
ホットキャリア効果を防止できるため向上された半導体
装置の製造方法を提供する。
問題を解決するために提案されたものとして、後続熱処
理工程時トランジスタの不純物イオンを側面拡散するこ
とによって、トランジスタの有効チャンネル長さが減少
されることを防止でき、短チャンネル効果を防止でき、
ホットキャリア効果を防止できるため向上された半導体
装置の製造方法を提供する。
【００１４】
【課題を解決するための手段】（構成）上述の目的を達
成するために提案された本発明の特徴によると、半導体
装置の製造方法は、セルアレー領域と周辺回路領域を定
義するため半導体基板上に素子隔離領域を形成する段階
と、セルアレー領域の半導体基板上に第１ゲート電極、
周辺回路領域の半導体基板上に第２ゲート電極及び第３
ゲート電極を形成する段階と、第２ゲート電極及び第３
ゲート電極をマスクとして用い、第２ゲート電極及び第
３ゲート電極の両側の半導体基板上に低濃度不純物イオ
ンを注入して第１導電型の第１不純物注入層を形成する
段階と、第１ゲート電極、第２ゲート電極及び第３ゲー
ト電極の両側壁に第１スペーサを形成する段階と、第１
ゲート電極及び第１スペーサをマスクとして用いて第１
ゲート電極の第１スペーサ両側の半導体基板上に低濃度
不純物イオンを注入して第１導電型の第２不純物注入層
を形成する段階と、第３ゲート電極及びその第１スペー
サをマスクとして用いて第３ゲート電極の第１スペーサ
両側の半導体基板上に低濃度不純物イオンを注入して第
２導電型の第３不純物注入層を形成する段階と、第１、
第２及び第３ゲート電極を含んで半導体基板上にスペー
サ形成用絶縁膜を形成する段階と、周辺回路領域のスペ
ーサ形成用絶縁膜をエッチングして第２ゲート電極及び
第３ゲート電極の両側壁の第１スペーサ上に第２スペー
サを形成する段階と、第２ゲート電極及びその第１及び
第２スペーサをマスクとして用い、第２ゲート電極の第
１及び第２スペーサ両側の半導体基板上に高濃度不純物
イオンを注入して第１導電型の第４不純物注入層を形成
する段階と、第３ゲート電極及びその第１及び第２スペ
ーサをマスクとして用い、第３ゲート電極の第２スペー
サ両側の高濃度ｐ型第５不純物イオンを注入して第２導
電型の第５不純物注入層を形成する段階とを含む。
成するために提案された本発明の特徴によると、半導体
装置の製造方法は、セルアレー領域と周辺回路領域を定
義するため半導体基板上に素子隔離領域を形成する段階
と、セルアレー領域の半導体基板上に第１ゲート電極、
周辺回路領域の半導体基板上に第２ゲート電極及び第３
ゲート電極を形成する段階と、第２ゲート電極及び第３
ゲート電極をマスクとして用い、第２ゲート電極及び第
３ゲート電極の両側の半導体基板上に低濃度不純物イオ
ンを注入して第１導電型の第１不純物注入層を形成する
段階と、第１ゲート電極、第２ゲート電極及び第３ゲー
ト電極の両側壁に第１スペーサを形成する段階と、第１
ゲート電極及び第１スペーサをマスクとして用いて第１
ゲート電極の第１スペーサ両側の半導体基板上に低濃度
不純物イオンを注入して第１導電型の第２不純物注入層
を形成する段階と、第３ゲート電極及びその第１スペー
サをマスクとして用いて第３ゲート電極の第１スペーサ
両側の半導体基板上に低濃度不純物イオンを注入して第
２導電型の第３不純物注入層を形成する段階と、第１、
第２及び第３ゲート電極を含んで半導体基板上にスペー
サ形成用絶縁膜を形成する段階と、周辺回路領域のスペ
ーサ形成用絶縁膜をエッチングして第２ゲート電極及び
第３ゲート電極の両側壁の第１スペーサ上に第２スペー
サを形成する段階と、第２ゲート電極及びその第１及び
第２スペーサをマスクとして用い、第２ゲート電極の第
１及び第２スペーサ両側の半導体基板上に高濃度不純物
イオンを注入して第１導電型の第４不純物注入層を形成
する段階と、第３ゲート電極及びその第１及び第２スペ
ーサをマスクとして用い、第３ゲート電極の第２スペー
サ両側の高濃度ｐ型第５不純物イオンを注入して第２導
電型の第５不純物注入層を形成する段階とを含む。
【００１５】上述の目的を達成するため提案された本発
明の他の特徴によると、半導体装置の製造方法は、半導
体基板上にゲート電極を形成する段階と、ゲート電極を
マスクとして用いてゲート電極両側の半導体基板上に低
濃度第１導電型不純物イオンを注入して第１不純物注入
層を形成する段階と、ゲート電極の両側壁に第１スペー
サを形成する段階と、第１スペーサとゲート電極をマス
クとして用いて第１スペーサ両側の半導体基板上に低濃
度第２導電型不純物イオンを注入して第２不純物注入層
を形成する段階と、第１スペーサ上に第２スペーサを形
成する段階と、第１スペーサ、第２スペーサ及びゲート
電極をマスクとして用い、高濃度第２導電型不純物イオ
ンを注入して第３不純物注入層を形成する段階と、不純
物注入層が拡散するように熱処理し、第１不純物注入層
と第２不純物注入層が拡散して相互オーバーラップされ
るようにする段階とを含む。
明の他の特徴によると、半導体装置の製造方法は、半導
体基板上にゲート電極を形成する段階と、ゲート電極を
マスクとして用いてゲート電極両側の半導体基板上に低
濃度第１導電型不純物イオンを注入して第１不純物注入
層を形成する段階と、ゲート電極の両側壁に第１スペー
サを形成する段階と、第１スペーサとゲート電極をマス
クとして用いて第１スペーサ両側の半導体基板上に低濃
度第２導電型不純物イオンを注入して第２不純物注入層
を形成する段階と、第１スペーサ上に第２スペーサを形
成する段階と、第１スペーサ、第２スペーサ及びゲート
電極をマスクとして用い、高濃度第２導電型不純物イオ
ンを注入して第３不純物注入層を形成する段階と、不純
物注入層が拡散するように熱処理し、第１不純物注入層
と第２不純物注入層が拡散して相互オーバーラップされ
るようにする段階とを含む。
【００１６】図３０を参照すると、本発明の実施例によ
る新規な半導体装置の製造方法は、ゲート電極両側の半
導体基板上に低濃度第１導電型不純物イオンを注入し、
ゲート電極の両側壁に第１スペーサ両側の半導体基板上
に低濃度第２導電型不純物イオンを注入し、ゲート電極
の両側壁に第１及び第２スペーサ両側の半導体基板上に
高濃度第２導電型不純物イオンを注入する。次に注入さ
れたイオンを熱処理を通して拡散させる。このような半
導体装置の製造方法によって、拡散工程中二重ＬＤＤ構
造が形成でき、短チャンネル効果とホットキャリア効果
を防止できる。
る新規な半導体装置の製造方法は、ゲート電極両側の半
導体基板上に低濃度第１導電型不純物イオンを注入し、
ゲート電極の両側壁に第１スペーサ両側の半導体基板上
に低濃度第２導電型不純物イオンを注入し、ゲート電極
の両側壁に第１及び第２スペーサ両側の半導体基板上に
高濃度第２導電型不純物イオンを注入する。次に注入さ
れたイオンを熱処理を通して拡散させる。このような半
導体装置の製造方法によって、拡散工程中二重ＬＤＤ構
造が形成でき、短チャンネル効果とホットキャリア効果
を防止できる。
【００１７】
【発明の実施の形態】図４乃至図３１、図５乃至図３２
及び図６乃至図３３は本発明によるＤＲＡＭ装置の製造
方法を順次に示す図面である。
及び図６乃至図３３は本発明によるＤＲＡＭ装置の製造
方法を順次に示す図面である。
【００１８】まず、図４乃至図６を参照すると、まず半
導体基板１００内にセルアレー領域と周辺回路領域を定
義して素子隔離領域(図示せず）が形成される。半導体
基板１００上に導電膜、例えば、ポリシリコン膜が蒸着
された後、これがパターニングされて図４に示された、
セルアレー領域の第１ＮＭＯＳトランジスタの第１ゲー
ト電極１０２ａ、図５に示された、周辺回路領域第２Ｎ
ＭＯＳトランジスタの第２ゲート電極１０２ｂ及び図６
に示された、周辺回路領域のＰＭＯＳトランジスタの第
３ゲート電極１０２ｃがそれぞれ形成される。
導体基板１００内にセルアレー領域と周辺回路領域を定
義して素子隔離領域(図示せず）が形成される。半導体
基板１００上に導電膜、例えば、ポリシリコン膜が蒸着
された後、これがパターニングされて図４に示された、
セルアレー領域の第１ＮＭＯＳトランジスタの第１ゲー
ト電極１０２ａ、図５に示された、周辺回路領域第２Ｎ
ＭＯＳトランジスタの第２ゲート電極１０２ｂ及び図６
に示された、周辺回路領域のＰＭＯＳトランジスタの第
３ゲート電極１０２ｃがそれぞれ形成される。
【００１９】デザインルールに対してセルアレー領域が
周辺回路領域よりもっと集積的な影響を受けるためセル
アレー領域に形成される第１ＮＭＯＳトランジスタの第
１ゲート電極幅が周辺回路領域に形成されるトランジス
タの第２ゲート電極の幅及び第３ゲート電極の幅より相
対的に小さい。ゲート電極は、ポリシリコン膜で形成さ
れる。
周辺回路領域よりもっと集積的な影響を受けるためセル
アレー領域に形成される第１ＮＭＯＳトランジスタの第
１ゲート電極幅が周辺回路領域に形成されるトランジス
タの第２ゲート電極の幅及び第３ゲート電極の幅より相
対的に小さい。ゲート電極は、ポリシリコン膜で形成さ
れる。
【００２０】ゲート電極１０２ａを含み、半導体基板１
００上にフォトレジスト膜が形成された後、フォトエッ
チング技術でフォトレジスト膜がエッチングされて周辺
回路領域を露出させる第１フォトレジスト膜パターン１
０３が形成される。すなわち、セルアレー領域は第１フ
ォトレジスト膜パターン１０３により遮られるようにな
る。
００上にフォトレジスト膜が形成された後、フォトエッ
チング技術でフォトレジスト膜がエッチングされて周辺
回路領域を露出させる第１フォトレジスト膜パターン１
０３が形成される。すなわち、セルアレー領域は第１フ
ォトレジスト膜パターン１０３により遮られるようにな
る。
【００２１】続いて、第１フォトレジスト膜パターン１
０３と周辺回路領域ゲート電極１０２ｂ，１０２ｃをマ
スクとして用いられて低濃度ｎ型不純物イオン、例え
ば、ヒ素イオンが半導体基板１００上に注入されて低濃
度ｎ型第１不純物注入層１０４ｂ，１０４ｃが形成され
る。この場合、５×１０12ｉｏｎｓ／ｃｍ2のドーズを
有するヒ素が５０ｋｅＶのエネルギーで注入される。
０３と周辺回路領域ゲート電極１０２ｂ，１０２ｃをマ
スクとして用いられて低濃度ｎ型不純物イオン、例え
ば、ヒ素イオンが半導体基板１００上に注入されて低濃
度ｎ型第１不純物注入層１０４ｂ，１０４ｃが形成され
る。この場合、５×１０12ｉｏｎｓ／ｃｍ2のドーズを
有するヒ素が５０ｋｅＶのエネルギーで注入される。
【００２２】図７乃至図９を参照すると、第１フォトレ
ジスト膜パターン１０３が除去された後、ゲート電極１
０２（１０２ａ，１０２ｂ，１０２ｃ）を含んで半導体
基板１００上にスペーサ形成のための絶縁膜が形成され
る。例えば、シリコン窒化膜が形成される。絶縁膜が異
方性エッチングされてセルアレー領域と周辺回路領域の
ゲート１０２（１０２ａ，１０２ｂ，１０２ｃ）の両側
壁にそれぞれ約４００Åの厚さを有する第１スペーサ１
０６（１０６ａ，１０６ｂ，１０６ｃ）が形成される。
ジスト膜パターン１０３が除去された後、ゲート電極１
０２（１０２ａ，１０２ｂ，１０２ｃ）を含んで半導体
基板１００上にスペーサ形成のための絶縁膜が形成され
る。例えば、シリコン窒化膜が形成される。絶縁膜が異
方性エッチングされてセルアレー領域と周辺回路領域の
ゲート１０２（１０２ａ，１０２ｂ，１０２ｃ）の両側
壁にそれぞれ約４００Åの厚さを有する第１スペーサ１
０６（１０６ａ，１０６ｂ，１０６ｃ）が形成される。
【００２３】図１０乃至図１２を参照すると、前述した
ような方法で、セルアレー領域を露出させる第２フォト
レジスト膜パターン１０７が形成される。すなわち、周
辺回路領域は第２フォトレジスト膜パターン１０７で遮
られるようになる。フォトレジスト膜パターン１０７と
第１ゲート電極１０２ａ及び第１スペーサ１０６ａがマ
スクとして用いられて低濃度ｎ型不純物イオン、例え
ば、リンイオンが半導体基板に注入され、セルアレー領
域にあるＮＭＯＳトランジスタの第１スペーサ１０６ａ
両側の半導体基板１００内に低濃度ｎ型第２不純物注入
層１０８ａが形成される。この場合、５×１０12ｉｏｎ
ｓ／ｃｍ2のドーズを有するリンが３０ｋｅＶのエネル
ギーで注入される。この場合第２不純物注入層１０８ａ
のリンイオンは第１不純物注入層１０４（１０４ｂ，１
０４ｃ）のヒ素イオンより相対的に拡散度がさらに大き
い。
ような方法で、セルアレー領域を露出させる第２フォト
レジスト膜パターン１０７が形成される。すなわち、周
辺回路領域は第２フォトレジスト膜パターン１０７で遮
られるようになる。フォトレジスト膜パターン１０７と
第１ゲート電極１０２ａ及び第１スペーサ１０６ａがマ
スクとして用いられて低濃度ｎ型不純物イオン、例え
ば、リンイオンが半導体基板に注入され、セルアレー領
域にあるＮＭＯＳトランジスタの第１スペーサ１０６ａ
両側の半導体基板１００内に低濃度ｎ型第２不純物注入
層１０８ａが形成される。この場合、５×１０12ｉｏｎ
ｓ／ｃｍ2のドーズを有するリンが３０ｋｅＶのエネル
ギーで注入される。この場合第２不純物注入層１０８ａ
のリンイオンは第１不純物注入層１０４（１０４ｂ，１
０４ｃ）のヒ素イオンより相対的に拡散度がさらに大き
い。
【００２４】図１３乃至図１５を参照すると、第２フォ
トレジスト膜パターン１０７が除去された後、周辺回路
領域にＰＭＯＳトランジスタが形成される領域を露出さ
せる第３フォトレジスト膜パターン１０９が形成され
る。すなわち、セルアレー領域と第２ＮＭＯＳ領域は第
３フォトレジスト膜パターン１０９により遮られるよう
になる。
トレジスト膜パターン１０７が除去された後、周辺回路
領域にＰＭＯＳトランジスタが形成される領域を露出さ
せる第３フォトレジスト膜パターン１０９が形成され
る。すなわち、セルアレー領域と第２ＮＭＯＳ領域は第
３フォトレジスト膜パターン１０９により遮られるよう
になる。
【００２５】第３フォトレジスト膜パターン１０９、第
３ゲート電極１０２ｃ及び第１スペーサ１０６ｃがマス
クとして用いられてｐ型不純物イオン、例えば、ホウ素
または三フッ化ホウ素(ＢＦ3)イオンが注入されて低濃
度ｐ型第３不純物注入層１１０ｃが形成される。この場
合、１×１０13ｉｏｎｓ／ｃｍ2のドーズを有するホウ
素または三フッ化ホウ素が２０ｋｅＶのエネルギーで注
入される。
３ゲート電極１０２ｃ及び第１スペーサ１０６ｃがマス
クとして用いられてｐ型不純物イオン、例えば、ホウ素
または三フッ化ホウ素(ＢＦ3)イオンが注入されて低濃
度ｐ型第３不純物注入層１１０ｃが形成される。この場
合、１×１０13ｉｏｎｓ／ｃｍ2のドーズを有するホウ
素または三フッ化ホウ素が２０ｋｅＶのエネルギーで注
入される。
【００２６】次に、図１６乃至図１８を参照すると、第
３フォトレジスト膜パターン１０９が除去された後、ゲ
ート電極１０２（１０２ａ，１０２ｂ，１０２ｃ）を含
んで半導体基板１００上にセルアレー領域のシリサイド
化防止及び第２スペーサ形成用絶縁膜１１２、例えば、
シリコン窒化膜が形成される。
３フォトレジスト膜パターン１０９が除去された後、ゲ
ート電極１０２（１０２ａ，１０２ｂ，１０２ｃ）を含
んで半導体基板１００上にセルアレー領域のシリサイド
化防止及び第２スペーサ形成用絶縁膜１１２、例えば、
シリコン窒化膜が形成される。
【００２７】図１９乃至図２１を参照すると、半導体基
板１００上の周辺回路領域を露出させる第４フォトレジ
スト膜パターン１１１が形成された後、第４フォトレジ
スト膜パターン１１１がマスクとして用いられ、絶縁膜
１１２が異方性エッチングされ、周辺回路領域にあるゲ
ート電極１０２ｂ，１０２ｃの両側の第１スペーサ１０
６ｂ，１０６ｃ上に約４００Åの厚さを有する第２スペ
ーサ１１２ｂ，１１２ｃが形成されて二重スペーサが構
成される。
板１００上の周辺回路領域を露出させる第４フォトレジ
スト膜パターン１１１が形成された後、第４フォトレジ
スト膜パターン１１１がマスクとして用いられ、絶縁膜
１１２が異方性エッチングされ、周辺回路領域にあるゲ
ート電極１０２ｂ，１０２ｃの両側の第１スペーサ１０
６ｂ，１０６ｃ上に約４００Åの厚さを有する第２スペ
ーサ１１２ｂ，１１２ｃが形成されて二重スペーサが構
成される。
【００２８】そして、エッチング工程中、第４フォトレ
ジスト膜パターン１１１により遮られてエッチングされ
ずに残っているセルアレー領域のスペーサ形成用絶縁膜
１１２ａは後続工程でシリサイド防止膜として作用す
る。第４フォトレジスト膜パターン１１１が除去され
る。
ジスト膜パターン１１１により遮られてエッチングされ
ずに残っているセルアレー領域のスペーサ形成用絶縁膜
１１２ａは後続工程でシリサイド防止膜として作用す
る。第４フォトレジスト膜パターン１１１が除去され
る。
【００２９】図２２乃至図２４を参照すると、周辺回路
領域の第２ＮＭＯＳが形成される領域を露出させる第５
フォトレジスト膜パターン１１３が形成される。すなわ
ち、セルアレー領域と周辺回路領域のＰＭＯＳ領域は第
５フォトレジスト膜パターン１１３により遮られる。第
５フォトレジスト膜パターン１１３、ゲート電極１０２
ｂ、第１スペーサ１０６ｂ及び第２スペーサ１１２ｂが
マスクとして用いられて高濃度ｎ型第３不純物イオン、
例えば、ヒ素イオンが半導体基板内に注入されて高濃度
ｎ型第４不純物注入層１１４ｂが形成される。この場
合、５×１０15ｉｏｎｓ／ｃｍ2のドーズを有するヒ素
が２０ｋｅＶのエネルギーで注入される。
領域の第２ＮＭＯＳが形成される領域を露出させる第５
フォトレジスト膜パターン１１３が形成される。すなわ
ち、セルアレー領域と周辺回路領域のＰＭＯＳ領域は第
５フォトレジスト膜パターン１１３により遮られる。第
５フォトレジスト膜パターン１１３、ゲート電極１０２
ｂ、第１スペーサ１０６ｂ及び第２スペーサ１１２ｂが
マスクとして用いられて高濃度ｎ型第３不純物イオン、
例えば、ヒ素イオンが半導体基板内に注入されて高濃度
ｎ型第４不純物注入層１１４ｂが形成される。この場
合、５×１０15ｉｏｎｓ／ｃｍ2のドーズを有するヒ素
が２０ｋｅＶのエネルギーで注入される。
【００３０】図２５乃至図２７を参照すると、第５フォ
トレジスト膜パターン１１３が除去された後、前述した
方法で半導体基板１００上に周辺回路領域のＰＭＯＳト
ランジスタが形成される領域が露出されるよう第６フォ
トレジスト膜パターン１１５が形成される。第６フォト
レジスト膜パターン１１５、第３ゲート電極１０２ｃ、
第１スペーサ１０６ｃ及び第２スペーサ１１２ｃがマス
クとして用いられ、ｐ型不純物イオン、例えば、三フッ
化ホウ素やホウ素がイオン注入されて高濃度ｐ型第５不
純物注入層１１６ｃが形成される。この場合５×１０15
ｉｏｎｓ／ｃｍ 2のドーズを有する三フッ化ホウ素やホ
ウ素が２０ｋｅＶのエネルギーで注入される。
トレジスト膜パターン１１３が除去された後、前述した
方法で半導体基板１００上に周辺回路領域のＰＭＯＳト
ランジスタが形成される領域が露出されるよう第６フォ
トレジスト膜パターン１１５が形成される。第６フォト
レジスト膜パターン１１５、第３ゲート電極１０２ｃ、
第１スペーサ１０６ｃ及び第２スペーサ１１２ｃがマス
クとして用いられ、ｐ型不純物イオン、例えば、三フッ
化ホウ素やホウ素がイオン注入されて高濃度ｐ型第５不
純物注入層１１６ｃが形成される。この場合５×１０15
ｉｏｎｓ／ｃｍ 2のドーズを有する三フッ化ホウ素やホ
ウ素が２０ｋｅＶのエネルギーで注入される。
【００３１】その結果、ＰＭＯＳゲート電極両側の半導
体基板内に低濃度のｎ型第１不純物注入層１０４ｃ、低
濃度のｐ型第３不純物注入層１１０ｃ及び高濃度のｐ型
第５不純物注入層１１６ｃが形成される。そして、第６
フォトレジスト膜パターン１１５が除去される。
体基板内に低濃度のｎ型第１不純物注入層１０４ｃ、低
濃度のｐ型第３不純物注入層１１０ｃ及び高濃度のｐ型
第５不純物注入層１１６ｃが形成される。そして、第６
フォトレジスト膜パターン１１５が除去される。
【００３２】図２８乃至図３０を参照すると、ＤＲＡＭ
装置の消費電力を低め、動作速度を向上させるためのシ
リサイド膜形成工程が進められる。半導体基板全面にＴ
ｉ、Ｔａ、ＣｏまたはＭｏのような転移金属膜（図示せ
ず）が積層される。続いて熱処理工程が遂行され、転移
メタルが周辺回路領域にあるゲート電極１０２の上部、
すなわち、ポリシリコン膜の上部と周辺回路領域に露出
されたシリコン基板１００と反応してシリサイド膜が形
成されるようにする。シリサイド膜形成工程間、セルア
レー領域に形成されているスペーサ形成用絶縁膜１１２
ａはセルアレー領域にシリサイド膜が形成されることを
防止する。これはセルアレー領域にあるトランジスタに
シリサイド化反応を許すようになると漏洩電流が大きく
なる問題が生じるためである。
装置の消費電力を低め、動作速度を向上させるためのシ
リサイド膜形成工程が進められる。半導体基板全面にＴ
ｉ、Ｔａ、ＣｏまたはＭｏのような転移金属膜（図示せ
ず）が積層される。続いて熱処理工程が遂行され、転移
メタルが周辺回路領域にあるゲート電極１０２の上部、
すなわち、ポリシリコン膜の上部と周辺回路領域に露出
されたシリコン基板１００と反応してシリサイド膜が形
成されるようにする。シリサイド膜形成工程間、セルア
レー領域に形成されているスペーサ形成用絶縁膜１１２
ａはセルアレー領域にシリサイド膜が形成されることを
防止する。これはセルアレー領域にあるトランジスタに
シリサイド化反応を許すようになると漏洩電流が大きく
なる問題が生じるためである。
【００３３】このシリサイド膜形成工程における熱によ
り、不純物注入層が拡散してセルアレー領域の第１ゲー
ト電極両側の半導体基板内に低濃度ｎ型第２不純物領域
１０８ａが形成され、周辺回路領域の第２ゲート電極両
側の半導体基板１００内に低濃度ｎ型第１不純物領域１
０４ｂ、第２ゲート電極の第２スペーサ両側の半導体基
板内に高濃度ｎ型第４不純物領域１１４ｂが形成され、
周辺回路領域の第３ゲート電極両側の半導体基板１００
内に低濃度ｎ型第１不純物領域１０４ｃ、第３ゲート電
極の第１スペーサ１０６ｃ両側の半導体基板内に低濃度
ｐ型第３不純物領域１１０ｃが形成され、第３ゲート電
極の第２スペーサ１１２ｃ両側の半導体基板内に高濃度
ｐ型第５不純物領域１１６ｃが形成される。
り、不純物注入層が拡散してセルアレー領域の第１ゲー
ト電極両側の半導体基板内に低濃度ｎ型第２不純物領域
１０８ａが形成され、周辺回路領域の第２ゲート電極両
側の半導体基板１００内に低濃度ｎ型第１不純物領域１
０４ｂ、第２ゲート電極の第２スペーサ両側の半導体基
板内に高濃度ｎ型第４不純物領域１１４ｂが形成され、
周辺回路領域の第３ゲート電極両側の半導体基板１００
内に低濃度ｎ型第１不純物領域１０４ｃ、第３ゲート電
極の第１スペーサ１０６ｃ両側の半導体基板内に低濃度
ｐ型第３不純物領域１１０ｃが形成され、第３ゲート電
極の第２スペーサ１１２ｃ両側の半導体基板内に高濃度
ｐ型第５不純物領域１１６ｃが形成される。
【００３４】後続膜形成時、半導体装置に加えられる熱
により第３ゲート電極両側の低濃度ｎ型第１不純物領域
１０４ｃと低濃度ｐ型第３不純物領域１１０ｃがオーバ
ーラップ（overlap）されてｎ型第１不純物領域１０４
ｃが低濃度のｐ型不純物領域に変わるようになる。シリ
サイド膜形成後、シリサイド防止膜１１２ａ、シリサイ
ド膜１１８及び第２スペーサ１１２ｂがエッチングされ
ない選択的エッチングに、未反応状態で残っている転移
金属膜が除去される。その結果、ソース／ドレーン領域
の面抵抗を低めてＤＲＡＭの動作速度が向上される。
により第３ゲート電極両側の低濃度ｎ型第１不純物領域
１０４ｃと低濃度ｐ型第３不純物領域１１０ｃがオーバ
ーラップ（overlap）されてｎ型第１不純物領域１０４
ｃが低濃度のｐ型不純物領域に変わるようになる。シリ
サイド膜形成後、シリサイド防止膜１１２ａ、シリサイ
ド膜１１８及び第２スペーサ１１２ｂがエッチングされ
ない選択的エッチングに、未反応状態で残っている転移
金属膜が除去される。その結果、ソース／ドレーン領域
の面抵抗を低めてＤＲＡＭの動作速度が向上される。
【００３５】図３１乃至図３３を参照すると、半導体基
板１００上に層間絶縁膜１２０を形成した後、層間絶縁
膜１２０上にセルアレー領域の導電層間の電気的連結の
ためのコンタクトホールを定義し、前述したような方法
で第７フォトレジスト膜パターン(図示せず）が形成さ
れる。第７フォトレジスト膜パターンをマスクとして用
いる異方性エッチング工程でコンタクトホールが形成さ
れる。異方性エッチング工程では、層間絶縁膜のエッチ
ング比がスペーサ形成用絶縁膜１１２ａのエッチング比
に比べて少なくとも５倍は大きいため自己整列型コンタ
クトホールが形成でき、過度なエッチングにより半導体
基板が損傷されることを最大限減少でき、安定した半導
体装置の形成が容易になる。
板１００上に層間絶縁膜１２０を形成した後、層間絶縁
膜１２０上にセルアレー領域の導電層間の電気的連結の
ためのコンタクトホールを定義し、前述したような方法
で第７フォトレジスト膜パターン(図示せず）が形成さ
れる。第７フォトレジスト膜パターンをマスクとして用
いる異方性エッチング工程でコンタクトホールが形成さ
れる。異方性エッチング工程では、層間絶縁膜のエッチ
ング比がスペーサ形成用絶縁膜１１２ａのエッチング比
に比べて少なくとも５倍は大きいため自己整列型コンタ
クトホールが形成でき、過度なエッチングにより半導体
基板が損傷されることを最大限減少でき、安定した半導
体装置の形成が容易になる。
【００３６】セルアレー領域のＮＭＯＳトランジスタは
単一スペーサと低濃度のｎ型不純物領域１０８ａからな
る単一ソース／ドレーン領域で構成されている。反面、
周辺回路領域のトランジスタは二重スペーサで構成され
ている。そして周辺回路領域のＮＭＯＳトランジスタは
低濃度のｎ型不純物領域１０４ｂと高濃度のｎ型不純物
領域１１４ｂからなるＬＤＤ構造のソース／ドレーン領
域で構成される反面周辺回路領域のＰＭＯＳトランジス
タは低濃度のｎ型不純物領域１０４ｃ、低濃度のｐ型不
純物領域１１０ｃ及び高濃度のｐ型不純物領域１１６ｃ
で重なった二重ＬＤＤ構造のソース／ドレーン領域で構
成される。
単一スペーサと低濃度のｎ型不純物領域１０８ａからな
る単一ソース／ドレーン領域で構成されている。反面、
周辺回路領域のトランジスタは二重スペーサで構成され
ている。そして周辺回路領域のＮＭＯＳトランジスタは
低濃度のｎ型不純物領域１０４ｂと高濃度のｎ型不純物
領域１１４ｂからなるＬＤＤ構造のソース／ドレーン領
域で構成される反面周辺回路領域のＰＭＯＳトランジス
タは低濃度のｎ型不純物領域１０４ｃ、低濃度のｐ型不
純物領域１１０ｃ及び高濃度のｐ型不純物領域１１６ｃ
で重なった二重ＬＤＤ構造のソース／ドレーン領域で構
成される。
【００３７】周辺回路領域のＰＭＯＳトランジスタが二
重ＬＤＤ構造で形成されるため短チャンネル効果を防止
でき、ホットキャリア効果を効果的に減少させることが
できる。またセルアレー領域ではシリサイド防止膜であ
りながら、導電層連結のためのエッチング停止層を備え
ることによって工程を単純化して安定した素子具現をで
きる。
重ＬＤＤ構造で形成されるため短チャンネル効果を防止
でき、ホットキャリア効果を効果的に減少させることが
できる。またセルアレー領域ではシリサイド防止膜であ
りながら、導電層連結のためのエッチング停止層を備え
ることによって工程を単純化して安定した素子具現をで
きる。
【００３８】図面及び詳細な説明で本発明の望ましい実
施例が記述され、特定用語が用いられたが、これは前記
特許請求の範囲に開示されている発明の範囲を制限しよ
うとする目的とするものではなく、技術的な概念として
用いられたものである。従って、本発明は常時実施例に
限らず当業者の水準でその変形及び改良が可能である。
特に素子の特性によってセルアレー部には自己整列型コ
ンタクトホールを構成することにエッチング停止層とし
て用いられる反面、周辺回路の場合は、シリサイドが形
成されない二重構造の半導体装置の構造を具現したり、
周辺回路のみシリサイド構造を有する反面セルアレー部
はエッチング停止層の用途で用いない場合もある。
施例が記述され、特定用語が用いられたが、これは前記
特許請求の範囲に開示されている発明の範囲を制限しよ
うとする目的とするものではなく、技術的な概念として
用いられたものである。従って、本発明は常時実施例に
限らず当業者の水準でその変形及び改良が可能である。
特に素子の特性によってセルアレー部には自己整列型コ
ンタクトホールを構成することにエッチング停止層とし
て用いられる反面、周辺回路の場合は、シリサイドが形
成されない二重構造の半導体装置の構造を具現したり、
周辺回路のみシリサイド構造を有する反面セルアレー部
はエッチング停止層の用途で用いない場合もある。
【００３９】
【発明の効果】本発明による半導体装置の製造方法では
周辺回路領域のＰＭＯＳトランジスタのソース／ドレー
ン領域を低濃度のｎ型不純物領域、低濃度のｐ型不純物
領域及び高濃度のｐ型不純物領域で重なった二重ＬＤＤ
構造で形成する。従って、拡散度がｐ型不純物より低い
低濃度のｎ型不純物領域がチャンネルに隣接して存在す
るためセルアレー領域のｎ型不純物領域がゲートのへり
部分まで拡散できるようにする後続熱処理工程時ＰＭＯ
Ｓトランジスタの不純物領域の側面拡散による有効チャ
ンネル長さが減少する問題を防止でき、また、ｎ型不純
物領域が図３に示されている従来のＬＤＤ構造のｎ型不
純物領域に比べて薄いため低濃度のｐ型不純物領域がｎ
型不純物領域と容易にオーバーラップできる。そして、
高濃度のｐ型不純物領域と低濃度のｎ型不純物領域が直
接接触せずに低濃度のｐ型不純物の拡散により低濃度ｎ
型不純物領域がオーバーラップされてホットキャリア効
果が生じることを防止できる効果がある。
周辺回路領域のＰＭＯＳトランジスタのソース／ドレー
ン領域を低濃度のｎ型不純物領域、低濃度のｐ型不純物
領域及び高濃度のｐ型不純物領域で重なった二重ＬＤＤ
構造で形成する。従って、拡散度がｐ型不純物より低い
低濃度のｎ型不純物領域がチャンネルに隣接して存在す
るためセルアレー領域のｎ型不純物領域がゲートのへり
部分まで拡散できるようにする後続熱処理工程時ＰＭＯ
Ｓトランジスタの不純物領域の側面拡散による有効チャ
ンネル長さが減少する問題を防止でき、また、ｎ型不純
物領域が図３に示されている従来のＬＤＤ構造のｎ型不
純物領域に比べて薄いため低濃度のｐ型不純物領域がｎ
型不純物領域と容易にオーバーラップできる。そして、
高濃度のｐ型不純物領域と低濃度のｎ型不純物領域が直
接接触せずに低濃度のｐ型不純物の拡散により低濃度ｎ
型不純物領域がオーバーラップされてホットキャリア効
果が生じることを防止できる効果がある。
【図１】 従来のＤＲＡＭ装置の製造方法によるＤＲＡ
Ｍ装置を示す断面図である。
Ｍ装置を示す断面図である。
【図２】 従来のＤＲＡＭ装置の製造方法によるＤＲＡ
Ｍ装置を示す断面図である。
Ｍ装置を示す断面図である。
【図３】 従来のＤＲＡＭ装置の製造方法によるＤＲＡ
Ｍ装置を示す断面図である。
Ｍ装置を示す断面図である。
【図４】 本発明であるＤＲＡＭ装置の製造方法によっ
て周辺回路領域に低濃度ｎ型不純物注入層が形成された
ＤＲＡＭ装置を示す断面図である。
て周辺回路領域に低濃度ｎ型不純物注入層が形成された
ＤＲＡＭ装置を示す断面図である。
【図５】 本発明であるＤＲＡＭ装置の製造方法によっ
て周辺回路領域に低濃度ｎ型不純物注入層が形成された
ＤＲＡＭ装置を示す断面図である。
て周辺回路領域に低濃度ｎ型不純物注入層が形成された
ＤＲＡＭ装置を示す断面図である。
【図６】 本発明であるＤＲＡＭ装置の製造方法によっ
て周辺回路領域に低濃度ｎ型不純物注入層が形成された
ＤＲＡＭ装置を示す断面図である。
て周辺回路領域に低濃度ｎ型不純物注入層が形成された
ＤＲＡＭ装置を示す断面図である。
【図７】 本発明であるＤＲＡＭ装置の製造方法によっ
て第１スペーサが形成されたＤＲＡＭ装置を示す断面図
である。
て第１スペーサが形成されたＤＲＡＭ装置を示す断面図
である。
【図８】 本発明であるＤＲＡＭ装置の製造方法によっ
て第１スペーサが形成されたＤＲＡＭ装置を示す断面図
である。
て第１スペーサが形成されたＤＲＡＭ装置を示す断面図
である。
【図９】 本発明であるＤＲＡＭ装置の製造方法によっ
て第１スペーサが形成されたＤＲＡＭ装置を示す断面図
である。
て第１スペーサが形成されたＤＲＡＭ装置を示す断面図
である。
【図１０】 本発明であるＤＲＡＭ装置の製造方法によ
ってセルアレー領域に低濃度ｎ型不純物注入層が形成さ
れたＤＲＡＭ装置を示す断面図である。
ってセルアレー領域に低濃度ｎ型不純物注入層が形成さ
れたＤＲＡＭ装置を示す断面図である。
【図１１】 本発明であるＤＲＡＭ装置の製造方法によ
ってセルアレー領域に低濃度ｎ型不純物注入層が形成さ
れたＤＲＡＭ装置を示す断面図である。
ってセルアレー領域に低濃度ｎ型不純物注入層が形成さ
れたＤＲＡＭ装置を示す断面図である。
【図１２】 本発明であるＤＲＡＭ装置の製造方法によ
ってセルアレー領域に低濃度ｎ型不純物注入層が形成さ
れたＤＲＡＭ装置を示す断面図である。
ってセルアレー領域に低濃度ｎ型不純物注入層が形成さ
れたＤＲＡＭ装置を示す断面図である。
【図１３】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に低濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に低濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図１４】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に低濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に低濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図１５】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に低濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に低濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図１６】 本発明であるＤＲＡＭ装置の製造方法によ
って第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装
置を示す断面図である。
って第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装
置を示す断面図である。
【図１７】 本発明であるＤＲＡＭ装置の製造方法によ
って第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装
置を示す断面図である。
って第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装
置を示す断面図である。
【図１８】 本発明であるＤＲＡＭ装置の製造方法によ
って第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装
置を示す断面図である。
って第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装
置を示す断面図である。
【図１９】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に第２スペーサが形成されたＤＲＡＭ
装置を示す断面図である。
って周辺回路領域に第２スペーサが形成されたＤＲＡＭ
装置を示す断面図である。
【図２０】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に第２スペーサが形成されたＤＲＡＭ
装置を示す断面図である。
って周辺回路領域に第２スペーサが形成されたＤＲＡＭ
装置を示す断面図である。
【図２１】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に第２スペーサが形成されたＤＲＡＭ
装置を示す断面図である。
って周辺回路領域に第２スペーサが形成されたＤＲＡＭ
装置を示す断面図である。
【図２２】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に高濃度ｎ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に高濃度ｎ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図２３】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に高濃度ｎ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に高濃度ｎ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図２４】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に高濃度ｎ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に高濃度ｎ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図２５】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に高濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に高濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図２６】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に高濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に高濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図２７】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域に高濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
って周辺回路領域に高濃度ｐ型不純物注入層が形成され
たＤＲＡＭ装置を示す断面図である。
【図２８】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域にシリサイド膜が形成され、注入層が
ある程度拡散されたＤＲＡＭ装置を示す断面図である。
って周辺回路領域にシリサイド膜が形成され、注入層が
ある程度拡散されたＤＲＡＭ装置を示す断面図である。
【図２９】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域にシリサイド膜が形成され、注入層が
ある程度拡散されたＤＲＡＭ装置を示す断面図である。
って周辺回路領域にシリサイド膜が形成され、注入層が
ある程度拡散されたＤＲＡＭ装置を示す断面図である。
【図３０】 本発明であるＤＲＡＭ装置の製造方法によ
って周辺回路領域にシリサイド膜が形成され、注入層が
ある程度拡散されたＤＲＡＭ装置を示す断面図である。
って周辺回路領域にシリサイド膜が形成され、注入層が
ある程度拡散されたＤＲＡＭ装置を示す断面図である。
【図３１】 本発明であるＤＲＡＭ装置の製造方法によ
ってセルアレー領域にコンタクトホールが形成されたＤ
ＲＡＭ装置を示す断面図である。
ってセルアレー領域にコンタクトホールが形成されたＤ
ＲＡＭ装置を示す断面図である。
【図３２】 本発明であるＤＲＡＭ装置の製造方法によ
ってセルアレー領域にコンタクトホールが形成されたＤ
ＲＡＭ装置を示す断面図である。
ってセルアレー領域にコンタクトホールが形成されたＤ
ＲＡＭ装置を示す断面図である。
【図３３】 本発明であるＤＲＡＭ装置の製造方法によ
ってセルアレー領域にコンタクトホールが形成されたＤ
ＲＡＭ装置を示す断面図である。
ってセルアレー領域にコンタクトホールが形成されたＤ
ＲＡＭ装置を示す断面図である。
１００ 半導体基板 １０２ ゲート電極 １０４ｂ，１０４ｃ 低濃度ｎ型第１不純物注入層 １０８ａ 低濃度ｎ型第２不純物注入層 １０６ 第１スペーサ １１２ｂ，１１２ｃ 第２スペーサ １１０ｃ 低濃度ｐ型第３不純物注入層 １１２、１２０ 絶縁膜 １１４ｂ 高濃度ｎ型第４不純物注入層 １１６ｃ 高濃度ｐ型第５不純物注入層 １１８ シリサイド膜
Claims (16)
- 【請求項１】 セルアレー領域と周辺回路領域を定義す
るため半導体基板上に素子隔離領域を形成する段階と、 前記セルアレー領域の半導体基板上に第１ゲート電極、
周辺回路領域の半導体基板上に第２ゲート電極及び第３
ゲート電極を形成する段階と、 前記第２ゲート電極及び前記第３ゲート電極をマスクと
して用いし、前記第２ゲート電極及び前記第３ゲート電
極の両側の半導体基板上に低濃度不純物イオンを注入し
て第１導電型の第１不純物注入層を形成する段階と、 前記第１ゲート電極、第２ゲート電極及び第３ゲート電
極の両側壁に第１スペーサを形成する段階と、 前記第１ゲート電極及び第１スペーサをマスクとして用
いて前記第１ゲート電極の第１スペーサ両側の半導体基
板上に低濃度不純物イオンを注入して第１導電型の第２
不純物注入層を形成する段階と、 前記第３ゲート電極及び第３ゲート電極の第１スペーサ
をマスクとして用いて前記第３ゲート電極の第１スペー
サ両側の半導体基板上に低濃度不純物イオンを注入して
第２導電型の第３不純物注入層を形成する段階と、 前記第１、第２及び第３ゲート電極を含んで前記半導体
基板上にスペーサ形成用絶縁膜を形成する段階と、 前記周辺回路領域の前記スペーサ形成用絶縁膜をエッチ
ングして前記第２ゲート電極及び第３ゲート電極の両側
壁の第１スペーサ上に第２スペーサを形成する段階と、 前記第２ゲート電極及びその第１及び第２スペーサをマ
スクとして用い、前記第２ゲート電極の第１及び第２ス
ペーサ両側の半導体基板上に高濃度不純物イオンを注入
して第１導電型の第４不純物注入層を形成する段階と、 前記第３ゲート電極及び第３ゲート電極の第１及び第２
スペーサをマスクとして用い、前記第３ゲート電極の第
２スペーサ両側の高濃度第２導電型第５不純物イオンを
注入して第２導電型の第５不純物注入層を形成する段階
とを含む半導体装置の製造方法。 - 【請求項２】 前記第１不純物注入層イオンの拡散度は
前記第２不純物注入層イオンの拡散層より相対的に小さ
いことを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 前記ゲート電極はポリシリコンで形成さ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項４】 前記第１不純物注入層の形成段階は、約
５×１０12ｉｏｎｓ／ｃｍ2のドーズを有するヒ素を用
いて約５０ｋｅＶのエネルギーで遂行されることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記第２不純物注入層の形成段階は、約
５×１０12ｉｏｎｓ／ｃｍ2のドーズを有するリンを用
いて約３０ｋｅＶのエネルギーで遂行されることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記第３不純物注入層の形成段階は、約
１×１０13ｉｏｎｓ／ｃｍ2のドーズを有する三フッ化
ホウ素及びホウ素中選択された一つのイオンを用いて約
２０ｋｅＶのエネルギーで遂行されることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項７】 前記第４不純物注入層の形成段階は、約
５×１０15ｉｏｎｓ／ｃｍ2のドーズを有するヒ素を用
いて約５０ｋｅＶのエネルギーで遂行されることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項８】 前記第５不純物注入層の形成段階は、約
５×１０15ｉｏｎｓ／ｃｍ2のドーズを有する三フッ化
ホウ素及びホウ素イオン中選択された一イオンを用いて
約２０ｋｅＶのエネルギーで遂行されることを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項９】 後続シリサイド膜形成工程で、前記セル
アレー領域に残されたスペーサ形成用絶縁膜はセルアレ
ー領域におけるシリサイド化を防止する障壁膜作用をす
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項１０】 前記第５不純物注入層形成後、周辺回
路領域の半導体基板、第２及び第３ゲート電極上にシリ
サイド膜を形成する段階と、 半導体基板上に層間絶縁膜を形成する段階と、 前記セルアレー領域の第１ゲート電極の一側にある半導
体基板の一部が露出される時まで前記層間絶縁膜の一部
をエッチングしてコンタクトホールを形成し、前記スペ
ーサ形成用絶縁膜がエッチング停止層として作用する段
階を付加的に含むことを特徴とする請求項１に記載の半
導体装置製造方法。 - 【請求項１１】 前記層間絶縁膜のエッチング比は、ス
ペーサ形成用絶縁膜のエッチング比より５倍大きいこと
を特徴とする請求項１０に記載の半導体装置製造方法。 - 【請求項１２】 半導体基板上にゲート電極を形成する
段階と、 前記ゲート電極をマスクとして用いて前記ゲート電極両
側の半導体基板上に低濃度第１導電型不純物イオンを注
入して第１不純物注入層を形成する段階と、 前記ゲート電極の両側壁に第１スペーサを形成する段階
と、 前記第１スペーサとゲート電極をマスクとして用いて前
記第１スペーサ両側の半導体基板上に低濃度第２導電型
不純物イオンを注入して第２不純物注入層を形成する段
階と、 前記第１スペーサ上に第２スペーサを形成する段階と、 前記第１スペーサ、第２スペーサ及びゲート電極をマス
クとして用い、高濃度第２導電型不純物イオンを注入し
て第３不純物注入層を形成する段階と、 前記不純物注入層が拡散するように熱処理するが、前記
第１不純物注入層と第２不純物注入層が相互オーバーラ
ップされるようにする段階とを含むＭＯＳトランジスタ
製造方法。 - 【請求項１３】 前記第１導電型はｎ型であることを特
徴とする請求項１２に記載のＭＯＳトランジスタ製造方
法。 - 【請求項１４】 前記第１不純物注入層の形成段階は、
約５×１０12ｉｏｎｓ／ｃｍ2のドーズを有するヒ素を
用いて約５０ｋｅＶのエネルギーで遂行されることを特
徴とする請求項１２に記載の半導体装置の製造方法。 - 【請求項１５】 前記第２不純物注入層の形成段階は、
約１×１０13ｉｏｎｓ／ｃｍ2のドーズを有する三フッ
化ホウ素及びホウ素中選択された一つのイオンを用いて
約２０ｋｅＶのエネルギーで遂行されることを特徴とす
る請求項１２に記載の半導体装置の製造方法。 - 【請求項１６】 前記第３不純物注入層の形成段階は、
約５×１０15ｉｏｎｓ／ｃｍ2のドーズを有する三フッ
化ホウ素及びホウ素中選択された一イオンを用いて約２
０ｋｅＶのエネルギーで遂行されることを特徴とする請
求項１２に記載の半導体装置の製造方法。
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