TW442957B - Feram cell with internal oxygen source and method of oxygen release - Google Patents

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Charles Thomas Black
Cyril Kyabura Jr
Alfred Grill
Deborah Ann Newmeyer
Wilbur David Pricer
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Description

4429 5 7 A7 經濟部智慧財產局貞工消f合作社印製 五、發明說明( 發明領域: 本發明關於鐵電(FE)電容及其製造方法。更明確地 說,本發明關係於—種整合鐵電/CMOS結構,其包含少 一鐵電材料,一對電極與該鐵電材料之兩面接觸,其中該 等電極於沉積或後續處理時並不分解,以及一氧源層與皇 V電桎接觸,該氧源層係為一金屬氧化物,其於沉積及 /或後磧處理時’至少部份分解3 發明背景: 於鐵電(FE)材料之最新進步已經引發了其用於記憶 體裝置應用之新關注β鐵電材料之主要優點之一是它們可 以提供非揮發記憶體。另一優點是鐵電材料具有很高介電 常數(約20或更大需要便宜非揮發性記憶體之應用量係 快速膨脹》非揮發性記憶體之更便宜整合之突破將加速此 趨勢。 鐵電材料面對幾項整合上之未解決之挑戰β特別是, 鐵電材料典型需要於材料分解後,作氧回火,以作為一儲 存媒體操作。此回火步驟係較佳於電容之頂電極後及 BEOL(生產線後段)膜定位前被執行》該回火不但作用以改 良電極/鐵電界面之品質’同時也修復鐵電材料之損壞,該 知壞可能係由高能量處理步驟所產生’例如用於了員電極及 /或鐵電圈案化之非等向蝕刻。可接受之裝置特性可能於 BEOL處理後’進一步需要其他氣回火,以去除於例如介 電質沉積或形成氣體回火之步驟間,曝露至氫所創造於鐵 第2ΤΓ 本紙張尺度適用中8围家楳準(CNS>A4規格(210 * 297公着) !!1! ^^ ! c請先a讀背面之注意事項再填寫本頁) 訂· _ -線‘ 1 4 429 5 7
五、發明說明() 電材料中之氣空缺。 <請先閱讀背面之注意事項再填寫本頁} 氧不能渗透各BE0L膜限制了回火作用向晶園製程末 端 < 能力。另外,氧回火典型上係不能相容於容易氧化之 BEOL材料,例如銅,及不能相容於有機低k介電質,其 係與氧反應,形成揮發物^這些因素代表一問題,因為回 火大f地改良了鐵電材料之儲存特性β 因此’有需要開發一方法,其係可用於整合鐵電 /CMOS結構之中,該結構改良了儲存特性。此一方法於 BEOL廣於定位時’將取消或免除於處理中,後續階段之 高溫氡回火。所開發之任一方法應完成此目標,而不管於 吸取氡之困難,以在不對任一 層造成氧化損壞之情 形下,滲透穿過各種BEOL膜層。 發明目的及;: 本發明之一目的係提供一整合鐵電/CMOS結構,其具 有改良儲存特性。 經濟部智慧財產局員工消费合作杜印製 本發明之另一目的係提供一整合鐵電/CMOS結構,其 中足夠氧係出現於該整合結構中,以消除或避免於後續處 理階段需要高溫氧回火》 本發明之另一目的係提供一種製造一整合鐵電 /CMOS結構之方法,其中足夠氡係出現於其中,使得於至 少氧之部份被釋出時,整合結構之儲存特性被改良。 本發明之另一目的係提供一種製造一整合鐵電 /CMOS結構之簡單方法,其能與CMOS技術及BEOL技術
第3T 本紙張尺度適用中囑困家櫟準(CNS>A4现格(210 X 297公着) 4429 5 7 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明() 一起使用。 對於鐵電電容及含高e(e g 20)介電材料之非鐵電電 容器*本發明之這些·及其他目的及優點可以藉由利用於整 合結構中之氧源層加以完成。此氧源層典型是一金屬氧化 物’其將至少於鐵電/高e材料沉積及/或後續裝置處理中 分解’以釋放氧進入整合结構中,以改良裝置之儲存特 性。氧源層之分解及/或氧釋故溫度,Td較佳係足夠低, 以允許大量氧被釋放’而不會對整合結構中之諸層造成損 害(即Td較佳$700°C)’同時足夠高以確保於be〇L製造 中,完全氧釋放不會發生(即Td較佳茗350-40CTC)。前述 後續裝置處理可以另外包含一後BEOL回火,其係特別用 以由氧源層中釋放想要量之氧。 於本發明之一方面中,提供有一鐵電電容器,其包 含: 一導電電極層; 一鐵電層,安置於導電層上; 一導電相對電極層,形成於該鐵電層上;及 至少部份分解氧源層靠近於諸導電電極層之—。 以上鐵電電容器可以包含一或多數其他之導電電極 層。這些额外電極層可以定位於本發明之電容器之導電電 極層之上或下》—或多數不透氧介電上層可以形成於本發 明之儲存電容器之最上層上。本發明之鐵電電容器之導電 電極可以個別地作出圈案或不作圖案》 上述鐵電電容器形成本發明之整合鐵電/CMOS結構
W4T 本紙張尺度適用+圓曲家棵準(CNS>A4規格(210 X 297公釐) -11---If--I---裝 i I (請先閱讀背面之注意事項再填寫本頁) -5J_ .線
雉濟邨智慧財產居員工消费合作社印製 4429 5 7 Α7 ------------- Β7 五、發明說明() 之部份°明確地說’本發明之整合FE/cm〇S結構包含: 一 CMOS結構,具有至少一電晶體區域; 一鐵電電容器’形成於該CMOS結構上,該鐵電電容 器包含一導電電極層,一鐵電層安置於該導電電極層上, 一導電相對電極層形成於該鐵電層上,及一至少部份分解 氧源層,靠近導電電極層之_ ;及 形成於該鐵電電容器上之接線位準。 於本發明之另一方面中,提供_用以製造整合鐵電電 容器/CMOS結構之方法。依據此方面,該方法包含步驟: (a) 形成至少一互補金屬氧化物半導體(CM〇s)裝置於 一半導體晶圓上: (b) 形成一鐵電電容器於該CMOS裝置上,該鐵電電 容器包含至少一氧源層,靠近導電電極層,該氧源層係能 於低於70(TC溫度時,至少部份分解; (c) 以低於450 °C之溫度,形成接線層在鐵電電容器 上:及 (d) 可選用地回火該結構,於一高於300。(:以上之溫 度,使得至少部份分解氧源層’以釋放氧至鐵電電容器 中〇 雖然本發明之諸方面已經加以只以鐵電電容器加以 說明’但應了解的是本發明之範困包含相同發明概念及元 件之應用至包含高ε值之介電材枓之非鐵電電容器上。 第5貰 本紙張尺度適《中黷國家棵準(CNSXA4现格<210 * 297公« ) ----------:---r 裝--- (諳先閱讀背面之注意事項再填寫本I> 訂. 線 ,4429 5 7 A7 B7 五、發明說明( 圖式簡箪說明: 第1 (a)-(c)圈為本發明之一實施例所用之各處理步驟,用 以製造整合FE電容器/ CM0S結搆。 第2(a)-(f)圖為本發明之另一鐵電電容器之剖面圖,其中 氧源層被描繪於該結構之不同部份。 (請先閲讀背面之沒意事項再填寫本頁) 幻· 經濟部智慧财產局貝工消f合作社印製 阐 號 對照說明: 10 半導體基材 12 擴散區域 14 電晶體區域 16 導電層 18 介電質層 20 電極層 22 鐵電層 24 導電相對 電極層 26 導電層 28 導電層 30 介電材料 32 導電層 资 明 詳細說明: 本發明將參考本發明附圈加 以詳細說 明。應注 意 的 是 j 於附圖中,相像參考 數係用於描述圖式 中相像或 相 當 元 件 ύ 現參考第l(a)-(c)® ,其例 示本發明· 之方法之 實 施 例 於此實施例中,氧源 層係示於導電相對 層之頂部 〇 雖 然 例 示係用於此特定實施 例,但本發明之方 法將如後 所 述 可 以 想出各種變化。 第1(a)圈例示本發明 之啟始結構,其包 含 CMOS 結 構 之 1 部份,其可以除了所 例TF為本技藝者所 知之外, 另 包 第6貰 A7 :、4429 5 7 ____________B7 _ 五、發明說明() 含其他元件"月確地說,示於第1(a)阐之結構包含一半導 體基材1〇,其具有不同擴散區域12,即形成於該表面之 位元線之擴散部份。於丰導體基材之上方,顯示有一電晶 體區域…其係與擴散區域接觸。示於第1⑷圖中之結構 更包含導電層16,其係形成於介電層u之中。 示於第1⑷圖中之㈣包含傳統材料,其係由熟習於 此技藝者所知,並使用本技藝中已知技術加以製造。例 如,半導體基材1〇係包含但並不限定於矽,鍺,SiGe , GeAs ’ InAs , InP,及所有其他ΙΠ/ν族半導體化合物及有 機半導體。半導體基材可以被摻雜或未摻雜。擴散區域可 以包含ρ或η型摻雜物。 電晶體區域14係包含一傳統閘極堆叠,其包含一層 閘絕緣禮,例如SiCh形成於半導體基材之表面上,及— 層多晶矽或其他閘導體形成於閘絕緣體上。一自行對準金 屬硬化物層可以形成於多晶矽或閘導體之上。電晶體區域 I 4可以包含側壁絕緣區域,及其他為熟習本技藝者所知之 其他傳統元件》為了簡單起見,電晶體之各元件未示於圈 中,但卻傾向於包含於電晶體區域14之中》 導電層16包含為本技藝所知之導電材料,例如金屬, 導電氮化物,導電女屬氮化矽,導電矽化物’導電氧化物 及其混合或其多層結構6例示導電材料包含:銅,鎢,鋁, 多晶矽,ΤΊΝ,Ta,Ta,Ti及WSix。導電層W可以包含 若干金屬線及導孔,其可以由相同或不同導電材料作成。 為簡單起見,本發明之圖式係示出兩導孔及一金屬線。 第7Τ 本纸張尺度適用中國國家標準(CNS)A4现格(210 X 297公* ) --------------裝--- (請先閲讀背面之注意事項再填寫本頁) 上0· -線· 經濟邨智慧財產局負工消费合作社印製 經濟部智慧財產局員工消费合作社印製 …4429 5 7 a7 —-------§Z________ 五、發明說明() 介電層18係由本技藝中所知之無機或有機介電材料 作成,其包含但並不限定於:Si〇2,叫〜,Sic〇H,罐石, 罐石狀碳(即非晶碳)’聚對二甲苯聚合物,聚亞酿胺,含 珍聚合物及其他適當介電材料。介電層18可以包含如於 第1(a)圖所不之相同材料,或不同介電材料可以被使用。 當不同介電材料被使用時,一未示於圖式中之阻障潛可以 形成於每-後續介電層之間。選用阻障層係由傳統材料構 成,諸材料包含但並不限定於:SiCh,Ah〇3, Ti〇3 ’ Sl3N4, Si〇xNy 及 Ta2〇5 β 如上所迷,示於第l(a)圖之結構係使用傳統為熟習於 本技藝者所知之處理步驟加以製造,彡包含:半導體裝置 製造及生產線後段(則L)處理,例#,示於第叫圖之 CMOS裝置可以被藉由形成電晶想於半導禮基材之表面而 製成,即生長一閉絕緣體,沉積—閉極導電於問絕緣體 上,隨後對這些層作出圖案,以提供電晶禮區域。擴散區 可以然後使用傳統離子佈植及回火加以形成, 不於第1(a)圈中之CMOS結構之導體層16然後典型 藉由·'儿積第一介電層於半導禮表面上,於介電層開一導 孔,將導孔填以一導電材料’使用例如化學機械研磨或研 磨之傳統平坦化技術’將該結構平坦化,及然後由沉積一 第二介電層形成一金屬線,於第二介電層中開一溝渠,將 該溝渠填以一導電材料及平坦化, 依據本發明,一鐵電電容器係形成於示於第1(a)圖之 CMOS結構上》本發明之此步想係示於第i(b)圈中。鐵電 第8ΤΓ 本紙張尺度適用+ Η國家樨準(CNS>A4規•格(210 * 297公釐> (請先閱讀背面之注意事項再填寫本頁} >裝 訂. 線 A7 ΛΑ2957 ______B7 五、發明說明() 電容器可以作出圖案,或不作出圖案,或包含一作出圖案 及不作出圖案層之混合。 明確地說,一導電電極層20係首先形成於CMOS結 構表面上,使得其係與CMOS結構之導電層作電氣接觸。 導電電極層20係為本發明之鐵電電容器之底電極5 可以用於本發明之導電電極層20的適當導電電極材 料包含但並不限定於:贵金屬,例如Pt,Pd,Ir,Rh ’ Os, Au ’ Ag及Ru ;贵金屬氧化物,例如pt〇x,IrOx ’ PdOx, RhOx ’ Os〇x,AuOx,AgOx及RuOx ;導電氧化物例如 SrRu03,LaSrCo03及Yba2Cu307 ;其混合及其多層。貴金 屬及/或氧化物可以為結晶或於非晶形式。電容器之導電電 極層可以沒有圖案,或使用傳統微影術及RIE作出圖案。 電極層20可以更包含一或多數層之導電阻障材料,其係 由金屬氮化物(例如TiN,TaN,WN,TaAIN,TiAIN),金 屬氮化矽(例如TaSiN,TiSiN),金屬氧化物及金屬氧氮化 物構成之群组中選出。 經濟部智慧財產局貝工消费合作社印製 於包含平坦化以形成導電電極層20後,該結構可以 選擇以受到一適當表面處理步。可以選用於本發明之適 當表面處理包含:以電漿去灰氧化,熱氧化,表面化學處 理及應用一薄金屬氧化物層’藉由化學溶液沉積(CSD), 化學氣相ί冗積(CVD)或物理氣相沉積(PVD)。 依據本發明,一鐵電層22係形成於導電電接層2〇之 表面上*雖然層22係於此被述為鐵電性,但可以了解的 是’層22可以包含非鐵電高20)介電材料,而不
第9T ,'、7 A7 —5 1---§z_______ 五、發明說明() 離本發明之範園。鐵電層22可以作出圖案或不作出圖案 當作出圖案時,鐵電膜可以被一介電層所包圍,以確保平 坦結構。一適當回火可以於形成鐵電層22後執行,以完 成想要之鐵電特性。典型地,此一回火係執行於約6〇〇 t 或以上之溫度。 由本發明所使用之鐵電層或非鐵電高ε層係為一介 電材料,其具有20或以上之介電常數。這包含—結晶, 多結晶或非結晶高介電常數材料。可以被使用為層2 2之 較佳鐵電材料包含但並不限定於:鈣鈦礦型氧化物,含黃 綠石結構之化合物’例如CdaNbaO7,磷酸二氩卸,铷’ 绝或砷之磷酸物及其他鐵電材料。這些鐵電材料及多層材 料之組合同時也被考量於其中。高ε材料可以用於本發明 之中,作為高介電常數之鐵電層。高介電材料可以展現一 自發電極化(NVRAM)輿否(DRAM)。 前述鐵電材料,最好本發明之鐵電材層22可以由一 好鈥確型氧化物作成。於此所用之”鈣鈦礦型氧化物,,係表 示一材料,其包含至少一酸性氧化物’其含有由週期表元 素(CAS 版)之 IVB 族(Ti’Zr,或 Hf),VB 族(V,Nb 或 Ta), VIB 族(Cr,Mo ’ 或 W),VIIB 族(Μη 或 Re),niA 族(八卜 Ga或In)或IB族(Cu, Ag或Au)中選出之至少一金屬,及 至少另一陽離子’其具有由約1至3之正形式電荷。此鈣 鈦礦型氧化物典型具有基本公式:AB〇3,其中A為上述 陽離子之一,B為上述形成酸性氡化物之金屬之_ β 適當鈣飲礦型氧化物包含但並不限定於:鈦酸鹽為主 第 101Γ 本紙張尺度適用中國困家標芈<CNS)A4说格(210 * 297公* ) --------— 裝--- (請先閲讀背面之注意事項再填寫本頁)
Js· 線· 經濟部智慧財產局員工消费合作社印製 4429 5 7
五、發明說明( 鐵電材料,錳酸鹽為主材料,銅酸鹽為主材料,鎢青銅型 起酸鹽,組酸鹽,或鈦酸鹽,及鉍層钽酸鹽,鈮酸鹽或鈦 酸鹽。這些鈣鈦礦型氧化物,較佳係使用鏍鉍鈕酸鹽,想 紐級酸鹽,鉍鈦酸鹽,鳃鉍钽鈮酸鹽,鉛锆鈦酸鹽,鉛網 結妖酸鹽及由摻入掺雜物作為鐵電材料所修改之前述材 料之組成。 一導電相對電極層24然後形成在鐵電層22之表面 上*形成於本發明之儲存電容之頂電極之相對電極廣可以 由與導電電極層20相同或不同導電材料作成。相對電極 層可以作出圖案或不作出圖案。 示於第1(b)圖中之最後一層是一氧源層26,其係能於 低於700t時至少部份分解,以釋放足夠氧至結構中,以 改良鐵電電容器之儲存特性。較佳地,該氧源層包含一導 電金屬氧化物’其具有公式MOx,其中Μ係由貴金屬, 例如Pd,Pt ’ Ir ’ Rh,Ru及Os ’非贵金屬,及其混合或 這些金屬之合金構成之群組中選出。氧源層更是M〇x氣化 物’或與一或多數元素添加物之滬合或多層組合,該添加 物係由贵金屬’非贵金屬,氮 > 半導體,例如Si,Ge,C 及B之群组中選出。混合物於成份中可以是均勻或於成份 中分等級。 於ΜΟχ中之X值範圍係由約〇.〇3至約3。具有低X 值之ΜΟχ材料將典型具有Μ型結構,其係由間咪式氧加 入所扭曲:具有高X值之ΜΟχ材料典型具有金屬氧化物似 晶格結構及Μ-0結合。氧源層可以是結晶或非結晶,或結 第11貰 本紙張尺度適用中 β家樣率(cns>a4规格(210 x 297公着) <請先閱讀背面之注意事項再填寫本頁) 裝- ' 經濟部暫慧財產局員工消费合作社印製 5 9 2 d Λ Α7Β7 明說 明發 、五 經濟部智慧財產局員工消费合作杜印製 晶相及非結晶相之混合。結晶氡源層吁以包含:Pd0 ’ Pt〇2,PtO,Pt304,及Ir〇2。包含金屬ΜΟχ混合物之氧源 層包含:混以Pt之pt〇x。 包含具有不同分解特性之兩個或多個成份之貴金屬 合金氧化物(或贵金屬氧化物之ί昆合)係特別較優氧源層’ 因為它們的分解特性可以藉由改變成分氣化物之相對比 例加以調整。此等氧源層之例子包含:IryPtzOx或 PdyPtzOx ’其中一具有高分解溫度之相當穩定貴金屬氡化 物(Ir〇2或PdO)係組合以一具有一低分解溫度之相當不穩 贵金屬氧化物(PtOx)以提供具有中間分解溫度之材料。 氧源層可以作出圖案或不作出圖案,較佳地為導電 性’以完成至頂電極之電氣連接。然而,—絕緣氧化物也 可以作為氧源,若接觸孔係被提供於其中的話。 應注意的是,於第1(b)围中,層20,22,κ V , ’ 24 及 26 代 表本發明之鐵電電容器之一可能架構。其他可能架構係示 於第2(a)-(f)圖中。於這些圖中,參考數2 24 及 26 均如上所定義。參考數28代表一選用導畲 免^極廣》其可 以出現於本發明之中,其可以包含任一電 ' 及前面所列之 阻障材料。共通於這些圖式的是氧源材科 于、形成於ii 'fL j- 發明之鐵電電容器之電極層之一。第2(f)淘示 、近本 平面)鐵電電容器,其可以使用本發明之 一維(非 〉去加以飛# 選用側壁間隔可以出現於示於第2(f)明中土 Α 风° 20及26上。 < 结構之圈案層 作成本發明之鐵電電容器之各層係 使用為熟習於本 (請先閲讀背面之注意ί項再填寫本頁) ei·-- 線 第 12ΊΤ 本紙張尺度適用中Β國家標準(CNS)A4统格(210 κ 297公釐) A7B7 XI/ 五、發明說明( (諳先W讀背面之注意事項蒋填寫本頁) 技藝者所知之沉積處理加以形成。例如,層 2 Ο,2 4,2 6 及選用層28可以藉由化學氣相沉積(cvd),電衆加強 CVD’電子束蒸鍍,熱蒸鍍’熱氧化,濺鍍,反應濺鍍, 電鍍及其他沉積技術之單獨或組合加以形成。於每一層沉 積後’結構可以選用地使用傳統技術,例如化學機械研磨 法加以平坦化 > 囷案化可以使用傳統微影術及反應離子蝕 刻加以執行。 鐵電材料層22同時使用為本技藝中所知之傳統沉積 技術加以形成,這些技術包含但並不限定於:化學溶液沉 積(CSD)’溶择’金屬有機分解’旋塗,进鍵,反應錢鍵, 金屬有機化學氣相沉積’物理氣相沉積,電漿加強化學氣 相沉積,脈衝雷射沉積,化學氣相沉積,蒸鍍及其他沉積 枝術。一高溫回火可以於此時執行,以取得想要之鐵電特 性。 經濟部智慧財產局員工消賢合作社印製 於形成示於第1(b)圖之結構後,/其可以包含對於— 步驟或多數步郫,對所有電容器層作出圖案,各種接線位 準可以形成於結構之頂端。本發确之此步驟包含選用對作 圖案步骠’其係示於第1(C)圖.當作出囷案執行於囷案電 容器中’即層20’ 22,24,26及選用28,可以被一選用 介電層(未示出)所包圍’以保護鐵電之氧物種擴散出,及 氩物種擴散進入"選用介電包圍層典型為—氧化物,氣化 物,或氧氮化物’例如 Si02,SiNx,SiOxMy , Ti02 , Ta205 或 Al2〇3 接線位準係首先藉由形成介電材料30於基材上,然 第 137Γ 本紙張尺度適用_國圏家標準(CNS)A4親格(21〇 X 297公) 經濟部智慧財產局貝工消費合作社印製 Α7 Β7 五、發明說明() 後使用BEOL處理技術’來形成導電層32於其中加以形 成,該BEOL處理技術較佳操作於低於氧源層分解溫度以 下,例如於40(TC或低於400°C以下。介電廣可以由與 層18相同或不同之介電材料構成。同樣地’導電層32可 以由與導電層16相同或不同之材料作成。 氧源層之至少部份分解可以與處理中之其他步騾一 起發生,例如鐵電/高e材料沉積,頂部電極沉積,選用密 封沉積,及BEOL處理。氧源層之至少部份分解可以於裝 置操作時發生(以很低速率發生)或於後BEOL回火時發 生,明確指出由氧源層释放想要量之氧進入鐵電電容器 中,以改良其儲存特性。後BEOL回火可以進行於大致惰 性氣體環境中,例如’真空,氦,氬,及気氣中,其可以 被選用以混合一氣化氣禮,例如0 2,蒸汽,〇 3 , n 2 〇戈 Ηζ〇2。可以用於本發明之較佳回火溫度係由约3 5(rc至約 700°C,最好是350°C至約50(TC。典型地,回火係被執行 於約1分至約4小時之時間段,最好是約1分至約i 〇分 鐘》回火步驟可以使用單一上升循環加以執行,< 者多數 上升及吸收循環也可以被使用β 雖然本發明已知以其較佳實掩例加以特別顯示及說 明’但可以為熟習此技藝者所了解的,於形式及細節上之 前述及其他改變可以在不脫離本發明之精神及範園下加 以完成。 本紙張尺度適用中ffl困家標準(CNS)A4现格(210 X 297公* ) c請先閲讀背面之注意事項再填寫本頁) 訂. -線.

Claims (1)

  1. 經-郜智慧时產局員工消費合作社印製 ,a A29 5 7 [- ί)Η 六、申請專利範圍 1. 一種鐵電電容器,至少包含:一導電層;一鐵電層安置 於該導電電極層上;一導電相對層形成於該鐵電層上, 及一至少部份分解氧源層,接近電極層之一。 2. 如申請專利範圍第1項所述之鐵電電容器,其中上述之 導電電極層及導電相對層係由相同或不同導電材料構 成|諸材料係由贵金屬,貴金屬氧化物,導電氧化物及 混合物及其多層所構成之群組中選出。 3. 如申請專利範圍第1項所述之鐵電電容器*其中上述之 鐵電層為鈣鈥礦型氧化物,一化合物,其含黃綠石結 構*磷酸二氫鉀,铷,铯或坤之磷酸物及其混合或多層 組合。 4. 如申請專利範圍第3項所述之鐵電電容器,其中上述之 鈣鈦礦型氧化物具有公式ΑΒ〇3,其中Β為含由週期表 元素之IVB,VB,VIB,VIIB,ΙΙΙΑ或ΙΒ族所選出之金 屬的至少一酸性氧化物,及Α為具有正形式電荷由I至 3之其他陽離子。 5. 如申請專利範圍第4項所述之鐵電電容器,其中上述之 鈣鈦礦型氧化物為鈦酸鹽為主鐵電材料,錳酸鹽為主材 料,銅酸鹽為主材料,鎢音銅型鈮酸鹽,钽酸鹽,或鈦 酸鹽,及鉍層钽酸鹽,鈮酸鹽或鈦酸鹽。 第15頁 本紙張尺度適用中國a家標準(CNS)A4規格(21CU 297公S )一: (請先閱1*背&之1意事項再填寫本頁) I --------訂---I 線 六、申請專利範圍 6. 如申請專利範圍第5項所述之鐵電電容器,其中上述之 鈣鈦礦型氧化物為鳃鉍钽酸鹽,锶鉍鈮酸鹽,鉍鈦酸 鹽,總叙is級酸鹽,錯结鈥酸鹽,錯網錯欽酸鹽及由摻 入掺雜物所修改之組成物。 7. 如申請專利範圍第1項所述之鐵電電容器,其中上述之 氧源層係一具有公式M0X之金屬氧化物,其中Μ為貴 金屬,一非貴金屬或其混合及合金,及X係由0.03至3。 8 ·如申請專利範圍第1項所述之鐵電電容器,更包含其他 導電層接近該電極,相對電極,或氧源層,其中該另一 導電層係為一選擇自包含贵金屬,貴金屬氧化物,導電 氧化物,金屬氮化物,金屬氮化矽,金屬氧化物,金屬 氣氮化物及其混合或多層之群組的一材料。 ----------<----- (讀先閱讀背面之注意事項再填寫本頁) 或 1 含 包 更 器 容 。 電上 電層 鐵上 之最 述之 所器 項容 1 電 第在 圍成 範形 利層 專電 請介 申數 如多 -線_ 經浯部智慧財產局員工消費合作社印製 請電 申電 如導 源 .½氧 專 極 案 圖 出 作 鐵被 之未 述或 所案 項囷 1出 第作 圍被 範係 層 器 容 電 電 之 述 上 中 其 專 請 中 第 圍 範 屠 圖 出 作 被 之 述 上 中 其 器 容。 電案 嗶圖 鈾出 之作 述被 所未 項或 1案 7Γ 6 本紙張又度適用申囷S家標準(CNS)A4規格(_;ί10 * 297公.$ ) Λ42957 Λ8 Ρ;6 ί)8
    申請專利範圍 12.如申請專利範圍第1項所述之鐵電電容器,其中 至少部份分解氧源層及該電極層係被作出阖案, 上述 讀作 之 圖案氧源層係在作出圖案之電極層下,及該鑣 产出〜觅層传:ϋ 安置以接觸作出圓案電極層之頂及側表面, •'破 W 出 sa + 氧源層之表面。 岡案 13-如申請專利範園第1項所述之鐵電電容器,其中 結構為一平面或非平坦。 迷之 4_如申請專利範圍第1項所述之鐵電電容器,其中 鐵電層係被具有介電常數20或以上之高e村料上 換 述之 層所替 {請先閱if背面之注帝?事項再填寫本頁} 經濟邨智慧財產局員工消費合作杜印製 15. —種整合鐵電/CMOS結構,至少包含: 一 CMOS結構,具有至少一電晶體: 一鐵電電容器,形成在該CMOS結構上,該鐵電電 容器包含一導電電極層,一鐵電層安置於該導電電極層 上’一導電相對電極層’形成在該鐵電層上,及—至少 部份分解氧源層,接近電極房之一;及 至少一接線位準’形成於該鐵電電容上。 16. 如申請專利範圍第15項所述之整合鐵電/CMOS結構, 其中上述之CMOS結構更包含至少一接線準位,形成於 半導體基材上。 第17T 泰紙張尺度適用中國國家樣準(CNS)A4規格(210 * 297公 . ;-線. 經-郎智慧財產局員工消費合作社印製 ,442957 £ Hh ______六、申請專利範圍 1 7.如申請專利範圍第1 6項所述之整合鐵電/CMO S結構’ 其中上述之半導體基材為一選擇自由Si’Ge’SiGe’ GaAs,InAs,InP,其他III/V化合物及有機半導體所組 成之群組之一半導體材料= 1 8.如申請專利範園第1 5項所述之整合鐵電/CMOS結構, 其中上述之導電電極層及導電相對電極層係由相同或 不同導電材料作成,該導電材料係由貴金屬,貴金屬氧 化物,導電氧化物及其混合物及其多層所組成之群组中 選出。 19. 如申請專利範圍第15項所述之整合鐵電/CMOS結構, 、其中上述之鐵電層為鈣鈦礦型氧化物,一化合物,其含 黃綠石結構’磷酸二氫鉀,铷,铯或砷之磷酸物及其混 合或多層組合》 20. 如申請專利範圍第19項所述之整合鐵電/CMOS結構, 其中上述之鈣鈦礦型氧化物具有公式AB〇3,其中B為 至少一酸性氧化物,其包含由週期表元素之IVB,VB, VIB,VIIB ’ IIIA或IB族所選出之金屬及A為具有正形 式電荷由1至3之其他陽離子= 21. 如申請專利範圍第20項所述之整合鐵電/CMOS結槐1 其中上述之鈣鈦礦型氧化物為鈦酸鹽為主鐵電材料,錳 第18頁 本紙張尺度適用*國因家樣準(CNS)A4規格(210 * 297公笼) (請先閱讀背面之泫t事項再填寫本頁> r - 」-線. 、/U29 5 7 £ i>s 六、申請导利範圍 酸鹽為主材料,銅酸鹽為主材料,鎢青銅型鈮酸鹽,赵 酸鹽,或鈦酸鹽,及鉍層钽酸鹽’鈮酸鹽或鈦酸鹽。 22.如申清專利範圍第2 1項所述之整合鐵電/cM〇s結構’ 其中上述之鈣鈦礦型氧化物為錁鉍鈕酸里,锶鉍鈮酸 鹽,紐欽酸鹽,翅紐域酸蔑,錯結欽酸藥,錯鋼結欽 酸鹽及由摻入摻雜物所修改之紐成物。 2 3 .如申請專利範圍第1 5項所成士 _ 弗喟所遮疋整合鐵電/CMOS結構, 其中上述之氧源展係-具有公式Μ〇χ之金屬氧化物,其 中Μ為贵金屬非贵金屬或其;昆合及合金,及“系由 0.03 至 3。 24. 如申請專利範圍第15項所述之整合鐵電/cm〇s結構, 更包含其他導電層接近該電極’相對電極,或氧源得, 其中該另-導電層係為一選擇自包含貴金屬,貴金屬氧 化物’導電氧化物’金屬氣化物,金屬氮化珍,金屬氣 化物,金屬職化物及其混合或多層之群組的一材料。 經濟部智慧財產局員工消費合作社印裂 ----------^----- (請先閱讀背面之注意事項再填寫本頁> 、·線· 25. 如申請專利範圍丨15項所述之整合鐵電/cm〇s结構, 其中上述之導電電極層係被作出圖案或未被作出圖 案。 26. 如申請牟利範園第15項所述之整合鐵電/cm〇s結構, 第 19ΊΤ 本紙張瓦度適用中困國家標準(CNS)A4規格【210x297公爱) .ΛΑ2957 • · 1 Λ 厂 " " ___ _ ___ " 厂、曱請專利範圍 其中上述之氧源層係被作出圖案或未被作出圖案。 27. 如申請專利範圍第15項所述之整合鐵電/CMOS結構’ 其中上述之至少部价分解氧源層及該電極層係被作出 圏案,該作出圖案氧源層係在作出圖案之電極層下,及 該鐵電層係被安置以接觸作出圖案電極層之頂及側表 面’及作出圖案氧源層之表面。 28. 如申請專利範圍第1 5項所述之整合鐵電/CMOS結構’ 其中上述之接線準位包含至少一導電層及至少一介電 層。 29.如申請專利範圍第15項所述之整合鐵電/Cm〇S結構, 其中上述之鐵電電容器為一平面或非平面。 30·如申請專利範圍第15項所述之整合鐵電/CMOS結構’ 其中上述之鐵電層係被具有介電常數20或以上之高ε 材料層所替換。 經-部智慧財產局具工消費合作社印製 ----------【----------訂. (請先閱謂背面之注意事項再填寫本頁> 31.—種製造一整合鐵電/CMOS結構之方法,至少包含步 驟: (a) 形成至少一互補金屬氧化物半導體(CMOS)裝置 於一半導鱧晶圓上; (b) 形成一鐵電電容器於該CMOS裝置上,該鐵電電 第20T 本紙張尺度適用* S國家標丰(CNS)A.丨规格·(210 * 297公爱) 、4 429 5 7 λ, a L'S !_—__ i)h 1 11 - I , I A A曱請專利範圍 谷器包含至少—鐵電層及一氧源層,靠近導電電極層, :二氧原層係能於低於7〇〇C溫度時,至少部份分解; (請先閱讀背面之注意事項再填罵,4頁) (c) 以低於450。(:之溫度’形成接線準位在鐵電電容 器上;及 (d) 回火該結構,於300t至700°C間之一溫度,以至 少部份分解氧源層,以釋放氧進入鐵電電容器中。 32·如申請專利範圍第3 1項所述之方法,其中上述之CMOS 裝置包含一電晶體區域及一半導體基板。 3 3 ·如申請專利範圍第3 2項所述之方法,其中上述之半導 雜基板係一由包圍 Si,Ge,SiGe,GaAs,InAs InP, 其他Ill/v化合物及有機半導鱧組成之群組中選出之一 半導趙材料- 經濟郢智慧財產局員工消費合作社印製 34. 如申請專利範圍第3ι項所述之方法,其中上述之導電 電極層及導電相對電極層係由相同或不同導電材料作 成,該導電材料係由贵金屬,貴金屬氧化物,導電氧化 物及其混合物及其多層所组成之群組中選出。 35. 如申請專利範圍第31項所述之方法,其中上述之鐵電 材料為鈣鈦礦型氧化物,一化合物,其含黃綠石結構, 磷酸二氩鉀,铷,铯或砷之磷酸物及其混合或多層組 合。 第21貰 本紙張尺度適用中®國家樣準(CNS)A4規恪mo X 297公« ) AA29 5 7 I 六、曱請專利範圍 3 6 .如申請專利範圍第3 5項所述之方法,其中上述之鈣鈦 礦型氧化物具有公式AB〇3,其中B為至少一酸性氧化 物,其包含由週期表元素之IVB,VB,VIB,VIIB,ΙΠΑ 或IB族所選出之金屬及A為具有正形式電荷由I至3 之其他陽離子。 3 7 .如申請專利範圍第3 6項所述之方法,其中上述之鈣鈦 礦塑氧化物為鈦酸鹽為主鐵電材料,錳酸鹽為主材料, 銅酸鹽為主材料,鎢青銅型鈮酸鹽,妲酸鹽,或鈦酸鹽, 及鉍層鈕酸鹽,鈮酸鹽或鈦酸鹽》 38.如申請專利範圍第3 7項所述之方法,其中上述之鈣鈦 礦型氧化物為鳃鉍鈕酸鹽,锶鉍鈮酸鹽,鉍鈦酸鹽,锶 鉍鈕鈮酸鹽,鉛锆鈦酸鹽,鉛鑭锆鈦酸鹽及由摻入摻雜 物所修改之組成物。 3 9 如申請專利範圍第3 1項所述之方法,其中上述之氧源 經-部智'"財產局員工消費合作社印" -----------.—r— (清先閱讀背面之;i意事項再填寫本頁) ,線. 層係一具有公式M0X之金屬氧化物,其中Μ為貴金屬, 一非贵金屬或其混合及合金,及X係由0.0 3至3。 4 0.如申請專利範圍第3 1項所述之方法,其中上述之導電 電極層係被作出圖案或未被作出圖案。 4 1 .如申請專利範圍第3 1項所述之方法,其中上述之氧源 第 22ΤΓ 本紙張义度適用也0國家揉準規格(210 * 297公S ) 經-部智慧时產局員工消費合作社印製 .ΛΑ2967 I .J i)h 六、曱請專利範圍 層係被作出圖案或未被作出圖案。 4 2 .如申請專利範圍第3 I項所述之方法,其中上述之回火 步驟係執行於約由35(TC至700°C之一溫度,由1分鐘 至4小時之時間長。 43. 如申請專利範圍第42項所述之方法,其中上述之回火 步驟係執行於約由3 5 0°C至500°C之一溫度,由1分鐘 至1 0分鐘之時間長。 44. 如申請專利範圍第3 1項所述之方法,其中上述之回火 步驟係執行於一惰性氣氛中,其可以選用以混合一氧化 氣體》 45. 如申請專利範圍第31項所述之方法,其中上述之鐵電 電容器為一平面或非平面。 4 6.如申請專利範圍第3 1項所述之方法,其中上述之回火 步驟係以允許氧源層於鐵電沉積,頂部電極沉積,選用 密封沉積,BEOL處理及裝置操作之群組選出之步驟 時,分解加以替換。 4 7 .如申請專利範圍第3 1項所述之方法,其中上述之鐵電 電容器之鐵電層係以具有介電常數20或以上之高£材 第23T (請先閱-背面之泌意事項再填寫本頁) 訂: -線- 本纸張尺度適用* ® 0家標準(CNS)A4規格(210 X 297公笼) ' ^ AA295T 1 六、申請專利範圍 料層所替換 --------—— ^4 — (請先閱讀背面之注意事項再填寫本頁) 訂: 卜線- 經-部智慧財產局員工消費合作社印製 本紙張尺度適用中囤國家標挲(CNS)A-l規格(210 * 297公釐)
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495878B1 (en) * 1999-08-02 2002-12-17 Symetrix Corporation Interlayer oxide containing thin films for high dielectric constant application
US6333202B1 (en) * 1999-08-26 2001-12-25 International Business Machines Corporation Flip FERAM cell and method to form same
JP3661850B2 (ja) * 2001-04-25 2005-06-22 富士通株式会社 半導体装置およびその製造方法
JP2002324893A (ja) * 2001-04-25 2002-11-08 Sharp Corp 半導体記憶装置及びその製造方法
KR100377180B1 (ko) * 2001-05-03 2003-03-26 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조 방법
KR100390844B1 (ko) * 2001-06-30 2003-07-12 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 및 그 형성방법
JP4428500B2 (ja) * 2001-07-13 2010-03-10 富士通マイクロエレクトロニクス株式会社 容量素子及びその製造方法
DE60140757D1 (de) * 2001-12-28 2010-01-21 St Microelectronics Srl Kondensator für integrierte Halbleiterbauelemente
US20030183915A1 (en) * 2002-04-02 2003-10-02 Motorola, Inc. Encapsulated organic semiconductor device and method
US7044196B2 (en) * 2003-01-31 2006-05-16 Cooligy,Inc Decoupled spring-loaded mounting apparatus and method of manufacturing thereof
CN100463182C (zh) * 2004-10-19 2009-02-18 精工爱普生株式会社 铁电体存储器及其制造方法
JP4178414B2 (ja) * 2004-12-27 2008-11-12 セイコーエプソン株式会社 強誘電体膜、強誘電体キャパシタおよび強誘電体メモリ
US8445913B2 (en) 2007-10-30 2013-05-21 Spansion Llc Metal-insulator-metal (MIM) device and method of formation thereof
JP4549401B2 (ja) * 2008-03-11 2010-09-22 富士通株式会社 抵抗記憶素子の製造方法
JP5347381B2 (ja) * 2008-08-28 2013-11-20 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5493326B2 (ja) * 2008-10-01 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
DE102010003784A1 (de) * 2010-04-09 2011-10-13 Robert Bosch Gmbh Verfahren zur Herstellung einer Solarzelle
CN102219507B (zh) * 2010-04-14 2014-12-03 三菱综合材料株式会社 铁电薄膜形成用组合物、铁电薄膜的形成方法及铁电薄膜
EP2434531B1 (en) * 2010-09-28 2019-12-04 IMEC vzw Method for manufacturing of a metal-insulator-metal capacitor
JP5293983B1 (ja) * 2011-11-09 2013-09-18 独立行政法人科学技術振興機構 固体電子装置
US9222678B2 (en) 2013-02-25 2015-12-29 General Electric Company Reducing pre-heat time in an oven
WO2015141625A1 (ja) * 2014-03-17 2015-09-24 株式会社 東芝 不揮発性記憶装置
CN107949916B (zh) * 2015-08-26 2021-07-16 三菱电机株式会社 半导体元件
UA115716C2 (uk) * 2016-04-18 2017-12-11 Генрік Генрікович Шумінський Генератор електроенергії
US11581298B2 (en) 2019-05-24 2023-02-14 Taiwan Semiconductor Manufacturing Company Limited Zero mask high density capacitor
US10861862B1 (en) * 2019-06-24 2020-12-08 Wuxi Petabyte Technologies Co, Ltd. Ferroelectric memory devices
CN112864319B (zh) * 2021-01-07 2022-07-22 长鑫存储技术有限公司 电容结构的制备方法、电容结构及存储器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
DE69433244T2 (de) 1993-08-05 2004-07-29 Matsushita Electric Industrial Co., Ltd., Kadoma Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante
JPH0855967A (ja) * 1994-07-29 1996-02-27 Texas Instr Inc <Ti> 強誘電体薄膜キャパシタの製造方法
KR0174594B1 (ko) * 1994-11-26 1999-04-01 이재복 실리콘 웨이퍼상에 백금 박막을 형성하는 방법, 그 방법에 의하여 제조된 실리콘 기판 및 그 기판을 이용한 반도체 소자
JP3363301B2 (ja) 1995-03-08 2003-01-08 シャープ株式会社 強誘電体薄膜被覆基板及びその製造方法及び強誘電体薄膜被覆基板によって構成された不揮発性メモリ
KR100322695B1 (ko) 1995-03-20 2002-05-13 윤종용 강유전성캐패시터의제조방법
CN1054702C (zh) 1995-06-26 2000-07-19 现代电子产业株式会社 制造半导体器件电容器的方法
US5716875A (en) 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device
KR970076816A (ko) 1996-05-06 1997-12-12 김광호 누설 전류를 이용한 다진법 강유전체 랜덤 액세서 메모리
JP3396131B2 (ja) * 1996-06-28 2003-04-14 三菱電機株式会社 半導体装置およびその製造方法
JP2838196B2 (ja) 1996-08-20 1998-12-16 東京工業大学長 単一トランジスタ型強誘電体メモリへのデータ書込み方法
DE19639515B4 (de) 1996-09-26 2006-10-12 Rosenberger Hochfrequenztechnik Gmbh & Co. Anordnung zum Kalibrieren eines Netzwerkanalysators für die On-Wafer-Messung an integrierten Mikrowellenschaltungen
US5932907A (en) * 1996-12-24 1999-08-03 International Business Machines Corporation Method, materials, and structures for noble metal electrode contacts to silicon
US5784310A (en) 1997-03-03 1998-07-21 Symetrix Corporation Low imprint ferroelectric material for long retention memory and method of making the same
US6498097B1 (en) 1997-05-06 2002-12-24 Tong Yang Cement Corporation Apparatus and method of forming preferred orientation-controlled platinum film using oxygen
US6462931B1 (en) * 1997-10-23 2002-10-08 Texas Instruments Incorporated High-dielectric constant capacitor and memory
KR100436058B1 (ko) * 1997-12-27 2004-12-17 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
US6316801B1 (en) * 1998-03-04 2001-11-13 Nec Corporation Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
US6165802A (en) * 1998-04-17 2000-12-26 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using oxygen to inhibit and repair hydrogen degradation
US6322849B2 (en) * 1998-11-13 2001-11-27 Symetrix Corporation Recovery of electronic properties in hydrogen-damaged ferroelectrics by low-temperature annealing in an inert gas

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