KR20010020907A - 내부 산소 소스를 가진 ｆｅｒａｍ 셀 및 산소 배출 방법 - Google Patents
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Abstract
적어도 하나의 강유전체 재료와, 강유전체 재료의 반대편 표면과 접촉하며, 피착 또는 어닐링에서 분해되지 않는 한 쌍의 전극과, 그리고 한 쌍의 전극 중 적어도 하나의 전극과 접촉하며, 피착 및/또는 후속 프로세싱 중에 적어도 부분적으로 분해되는 금속 산화물인 산소 소스 층(oxygen source layer)을 포함하는 집적 강유전체 캐패시터/CMOS 구조와 그 제조방법을 제공한다.
Description
본 발명은 강유전체(FE) 캐패시터와 그 제조방법에 관한 것으로서, 특히 적어도 하나의 강유전체 재료와, 강유전체 재료의 반대편 표면과 접촉하며, 피착 또는 후속 프로세싱에서 분해되지 않는 한 쌍의 전극과, 그리고 한 쌍의 전극 중 적어도 하나의 전극과 접촉하며, 피착 및/또는 후속 프로세싱 중에 적어도 부분적으로 분해되는 금속 산화물을 포함하는 산소 소스 층(oxygen source layer)을 포함하는 집적 강유전체 캐패시터/CMOS 구조와 그 제조방법에 관한 것이다.
강유전체 재료에서의 최근의 발전은 메모리 디바이스용에서 새로운 관심사로 떠올랐다. 강유전체 재료의 근본적인 장점 중 한 가지는 비휘발성 메모리를 제공할 수 있다는 점이다. 또 다른 점은 강유전체 재료가 상기 용도에 관련된 매우 높은 유전상수(20 또는 그 이상)를 갖는다는 점이다. 저렴한 비휘발성 메모리를 요구하는 적용분야는 급속히 팽창하고 있다. 비휘발성 메모리의 저렴한 집적을 가능하게 해주는 기술의 약진은 이와 같은 경향을 가속화시켜줄 것이다.
강유전체 재료는 아직까지 풀리지 않은 여러 가지 집적에 관한 이의를 제기하고 있다. 특히 강유전체 재료는 전형적으로 저장 매개물로서 작용하기 위해 피착 후에 산소 어닐링을 요구한다. 이 어닐링 단계는 캐패시터의 상부 전극을 적소에 형성한 후 또 라인의 백 엔드(back end of the line : BEOL) 막을 적소에 형성하기 전에 실행하는 것이 바람직하다. 어닐링은 전극/강유전체 계면의 품질을 향상시키는 작용을 할 뿐 아니라 상부 전극 및/또는 강유전체 패터닝(patterning)을 위한 비등방성 에칭과 같은 어떠한 고에너지 프로세싱 단계에서 발생할 수 있는 강유전체 재료의 손상을 보수해준다.
허용 가능한 디바이스 특성을 얻기 위해서는 BEOL 프로세싱 후에 별도의 산소 어닐링 처리하여 유전체 피착과 화성 가스 어닐링과 같은 단계에서 수소 노출 후에 강유전체 재료에 발생하는 산소 공격자점을 제거할 필요가 있다.
수많은 BEOL 막에 산소를 침투시키지 못하면, 웨이퍼 제조 프로세스의 종료를 향한 어닐링의 효과는 제한 받게된다. 부가적으로, 산소 어닐링은 쉽게 산화되는 구리와, 산소와 반응하여 휘발성을 이루는 유기성 낮은 k 유전체와 같은 BEOL 재료에는 전형적으로 사용하지 못한다. 어닐링은 강유전체 재료의 저장 특성을 대단히 향상시키기 때문에 이러한 요인은 문제점으로 된다.
따라서 저장 특성이 향상된 집적 강유전체/CMOS 구조를 제조하는데 사용할 수 있는 방법을 개발할 필요성이 있는 것이다. 이러한 방법은 BEOL 층이 적소에 있을 때 프로세싱의 후단계에서 고온 산소 어닐링을 위한 요건을 제거하거나 완화해야 한다. 개발된 어떠한 방법도 BEOL 층에 손상을 주는 산화 없이 각종 BEOL 막 층을 통해 산소를 침투시키는데 난점이 있더라도 상기한 목표는 달성해야 한다.
본 발명의 목적은 향상된 저장 특성을 갖는 집적 강유전체/CMOS 구조를 제공하는 것이다.
본 발명의 다른 목적은 충분한 산소가 집적 구조에 존재하여 프로세싱의 후단계에서 고온 산소 어닐링을 위한 요건을 제거하거나 완화할 수 있는 집적 강유전체/CMOS 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 충분한 산소가 집적 구조에 존재하여 상기 산소의 적어도 부분적인 방출 시에 집적 구조의 저장 특성을 향상시킬 수 있는 집적 강유전체/CMOS 구조의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 CMOS 기술 뿐 아니라 BEOL 기술로 사용할 수 있는 집적 강유전체/CMOS 구조를 제조하는 간단한 방법을 제공하는 것이다.
상기 및 기타 목적과 장점은 본 발명에 따라 산소 소스 층(oxygen source layer)을 집적 구조에 활용함으로써 강유전체 캐패시터와 고-엡실론(high-epsilon, ε≥20) 비강유전체 캐패시터 양자에서 구할 수 있다. 산소 소스 층은 강유전체/고-엡실론 재료의 피착 및/또는 후속 디바이스 프로세싱 중에 적어도 부분적으로 분해되어 산소를 집적 구조 내에 방출함으로써 결과적으로 디바이스 저장 특성을 향상시키게 되는 전형적인 금속 산화물이다. 산소 소스 층의 분해 및/또는 산소방출 온도, Td는 집적 구조에서 층에 손상 없이 실질적인 산소방출을 허용하도록 바람직하게 낮으면서도(즉 Td 700℃ 이하), BEOL 제조 중에 완전한 산소방출이 발생하지 않도록 여전히 높은 온도(즉 Td 350℃ 내지 400℃)로 유지한다. 전술한 후속 디바이스 프로세싱은 원하는 산소량을 산소 소스 층으로부터 방출하기 위하여 특히 실시되는 포스트 BEOL 어닐링을 별도로 포함할 수도 있다.
본 발명의 한 태양에 따라서, 강유전체 캐패시터는 ①전도성 전극 층과, ②상기 전도성 전극 층 상에 배치된 강유전체 층과, ③상기 강유전체 층 상에 형성된 전도성 대향 전극(counterelectrode) 층과, 그리고 ④상기 전도성 전극 층 중 하나에 근접하여 적어도 부분적으로 분해되는 산소 소스 층을 포함한다.
상기 강유전체 캐패시터는 또한 하나 또는 그 이상의 부가적인 전도성 전극 층을 포함할 수도 있다. 이러한 부가적인 전극 층은 본 발명의 캐패시터의 전도성 전극 층의 상 또는 하에 배치될 수 있다. 하나 또는 그 이상의 산소 불침투성 유전 상부층이 본 발명의 저장 캐패시터의 최상층 상에 형성될 수 있다. 본 발명의 강유전체 캐패시터의 전도성 전극은 독립적으로 패터닝(patterning)되거나 패터닝되지 않을 수 있다.
상기 강유전체 캐패시터는 본 발명의 집적 강유전체/CMOS 구조의 일부를 이룬다. 특히 본 발명의 집적 강유전체/CMOS 구조는 ①적어도 하나의 트랜지스터 영역을 갖는 CMOS 구조와, ②전도성 전극 층과, 상기 전도성 전극 층 상에 배치된 강유전체 층과, 상기 강유전체 층 상에 형성된 전도성 대향 전극 층과, 그리고 상기 전도성 전극 층 중 하나에 근접하여 적어도 부분적으로 분해되는 산소 소스 층을 포함하며, 상기 CMOS 구조 상에 형성된 강유전체 캐패시터와, 그리고 ③상기 강유전체 캐패시터 상에 형성된 배선 레벨을 포함한다.
본 발명의 다른 태양에 따라서, 집적 강유전체 캐패시터/CMOS 구조를 제조하는 방법이 제공된다. 상기 제조방법은 ①적어도 하나의 상보 금속 산화물 반도체(CMOS) 디바이스를 반도체 웨이퍼 상에 형성하는 단계와, ②강유전체 캐패시터를 상기 CMOS 디바이스 상에 형성하는 단계-상기에서 강유전체 캐패시터는 전도성 전극 층에 근접한 적어도 하나의 산소 소스 층을 포함하며, 산소 소스 층은 700℃ 이하의 온도에서 적어도 부분적으로 분해된다-와, ③배선 레벨을 상기 강유전체 캐패시터 상에 450℃ 이하의 온도에서 형성하는 단계와, 그리고 ④구조를 300℃ 이상의 온도에서 임의로 어닐링하여 산소 소스 층을 적어도 부분적으로 분해하여 산소를 강유전체 캐패시터 내로 방출하는 단계를 포함한다.
이상 본 발명의 태양을 강유전체 캐패시터만을 대상으로 설명했지만, 본 발명의 범주는 고-엡실론 유전 재료를 함유한 비강유전체 캐패시터에 대한 발명적 태양과 구성소자를 포함하는 것으로 해석해야 할 것이다.
도 1a-1c는 집적 강유전체 캐패시터/CMOS 구조를 제조하기 위한 본 발명의 한 실시예에 사용된 각종 프로세싱 단계에서의 구조의 단면도,
도 2a-2f는 산소 소스 층이 구조의 다른 부분에 형성된 본 발명의 강유전체 캐패시터의 다른 실시예의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
12 : 확산영역
14 : 트랜지스터 영역
16 : 전도성 층
18 : 유전체 층
20 : 전도성 전극 층
22 : 강유전체 층
24 : 전도성 대향 전극 층
26 : 산소 소스 층
28 : 임의의 전도성 전극 층
30 : 유전체 층
32 : 전도성 층
이하 본 발명을 첨부도면을 참조로 하여 상세히 설명한다. 첨부도면에서 동일소자에는 동일부호를 붙였다.
도 1a-1c는 본 발명에 따른 방법의 한 실시예를 도시한 것이다. 이 실시예에서 산소 소스 층(oxygen source layer)은 전도성 대향 전극(counterelectrode) 층의 상부에 도시되어 있다. 본 발명은 상기한 특정 실시예를 도시하고 있지만, 후술하는 바와 같은 변형예를 또한 포함한다.
도 1a는 본 발명의 초기 구조를 도시한 것으로서, 당업자에 잘 알려진 것 외에도 부가적인 소자를 포함할 수 있는 CMOS 구조의 일부를 포함하고 있다. 도 1a에 도시된 구조는 특히 확산 영역(12), 즉 그 표면에 형성된 비트 선(bitline)의 확산부를 갖는 반도체 기판(10)을 포함한다. 반도체 기판의 상부에는 확산 영역과 접촉하는 트랜지스터 영역(14)이 형성되어 있다. 도 1a의 구조는 또한 유전체 층(18)에 형성된 전도성 층(16)을 포함한다.
도 1a의 구조는 당업자에 잘 알려진 통상의 재료로 구성하며, 또 당업자에 잘 알려진 기법을 이용하여 제조한다. 예로서, 기판(10)은 Si, Ge, SiGe, GaAs, InAs, InP, 그 밖의 모든 Ⅲ/Ⅴ족 반도체 화합물 및 유기 반도체를 포함하는 어떠한 반도체 재료로 구성하지만, 이에 제한되지는 않는다. 반도체 기판은 도핑형 또는 비도핑형일 수 있다. 확산 영역은 p형 또는 n형 도펀트를 포함할 수 있다.
트랜지스터 영역(14)은 반도체 기판의 표면에 형성된 SiO2와 같은 게이트 절연체 층과, 게이트 절연체 층에 형성된 폴리실리콘 층 또는 기타 게이트 전도체를 포함하는 통상의 게이트 적층으로 이루어진다. 샐리사이드 층은 폴리실리콘 또는 게이트 전도체 상에 형성할 수 있다. 트랜지스터 영역(14)은 또한 측벽 절연 영역 뿐 아니라 당업자에 잘 알려진 기타 통상의 구성부품을 포함한다. 트랜지스터의 각종 소자는 간단성을 기하기 위해 도면에 도시하지는 않았지만, 그래도 트랜지스터 영역(14)에 포함시키고자 의도한 것이다.
전도성 층(16)은 금속, 전도성 산화물, 전도성 금속 실리콘 질화물, 전도성 실리사이드, 전도성 산화물 및 그 혼합물 또는 다층과 같은 통상의 전도성 재료를 포함한다. 전형적인 전도성 재료에는 Cu, W, Al, 폴리실리콘, TiN, Ta, TaN, Ti 및 WSix가 있다. 전도성 층(16)은 동일한 또는 상이한 전도성 재료로 구성될 수 있는 다수의 금속 라인 또는 비아(via)를 포함한다. 본 발명의 도면에는 간단성을 기하기 위해 두 개의 비아와 하나의 금속 라인만을 도시했다.
유전체 층(18)은 당업자에 알려진 어떤 무기 또는 유기 유전체 재료로 구성하는데, 이들 재료의 예로는 SiO2, Si3N4, SiCOH, 다이아몬드, 다이아몬드형 탄소(비정질 탄소), 파라린(paralyene) 폴리머, 폴리이미드, 실리콘 함유 폴리머 및 기타 적합한 유전체 재료가 있지만, 이에 제한되지는 않는다. 유전체 층(18)은 도 1a에 도시된 바와 동일한 재료로 구성하거나, 또는 다른 유전체 재료를 사용할 수 있다. 다른 유전체 재료를 사용하는 경우에는 베리어(barrier) 층(비도시)을 각각의 연속 유전체 층 사이에 형성할 수 있다. 임의의 베리어 층은 통상의 재료, 즉 SiO2, Al2O3, TiO2, Si3N4, SiOxNy 및 Ta2O5로 구성하는데, 이에 제한되지는 않는다.
상기한 바와 같이, 도 1a에 도시된 구조는 반도체 디바이스 제조와, 라인의 백 엔드(back end of the line : BEOL) 프로세싱을 포함하는 당업자에 잘 알려진 통상의 프로세싱 단계를 이용하여 제조한다. 예로서, 도 1a에 도시된 CMOS 디바이스는 반도체 기판의 표면에 트랜지스터 영역을 형성함으로써, 즉 게이트 절연체를 상장시키고, 게이트 절연체 상에 게이트 전도체를 피착한 다음, 상기 층들을 패터닝(patterning)하여 트랜지스터 영역을 형성함으로써 제조한다. 다음에 확산 영역을 통상의 이온 주입과 어닐링을 이용하여 형성할 수 있다.
다음에 도 1a에 도시된 CMOS 구조의 전도성 층(16)을 반도체 구조의 표면에 제 1 유전체 층을 피착하는 단계와, 유전체 층에 비아를 개방시키는 단계와, 비아를 전도성 재료로 충진하는 단계와, 화학 기계적 폴리싱 또는 그라인딩과 같은 통상의 평면화 기법을 이용하여 구조를 평면화하는 단계 다음에, 제 2 유전체 층을 피착하고, 제 2 유전체 층에 트렌치(trench)를 개방시키고, 트렌치를 전도성 재료로 충진하고 평면화하여 금속 라인을 형성하는 단계를 거쳐 형성한다.
도 1a에 도시된 CMOS 구조에 강유전체 캐패시터를 본 발명에 따라서 형성한다. 본 발명의 이 단계는 도 1b에 도시되어 있다. 강유전체 캐패시터는 패터닝되거나, 패터닝되지 않거나, 또는 패터닝 및 비패터닝 층의 혼합체를 포함할 수 있다.
전도성 전극 층(20)을 특히 CMOS 구조의 표면에 먼저 형성하여 CMOS 구조의 전도성 층과 전기 접촉시킨다. 전도성 전극 층(20)은 본 발명의 강유전체 캐패시터의 저부 전극이다.
전도성 전극 층(20)으로서 본 발명에 사용할 수 있는 적합한 전도성 전극 재료에는 Pt, Pd, Ir, Rh, Os, Au, Ag 및 Ru와 같은 귀금속과, PtOx, IrOx, PdOx, RhOx, OsOx, AuOx, AgOx 및 RuOx와 같은 금속 산화물과, SrRuO3, LaSrCoO3 및 YBa2Cu3O7과 같은 전도성 산화물과, 그리고 이들의 혼합물 및 다층이 있지만, 이에 제한되지는 않는다. 귀금속 및/또는 산화물은 결정질 또는 비정질 형태이다. 캐패시터의 전도성 전극 층은 패터닝되지 않거나, 또는 통상의 리소그래피 및 RIE를 사용하여 패터닝될 수 있다. 전극 층(20)은 또한 금속 질화물(예로서 TiN, TaN, WN, TaAlN, TiAlN), 금속 실리콘 질화물(예로서 TaSiN, TiSiN), 금속 산화물 및 금속 산소질화물로부터 선택한 전도성 베리어 재료 층을 하나 또는 그 이상 포함할 수 있다.
평면화를 포함한 전도성 전극 층(20)의 형성 후에, 구조는 적절한 표면처리 단계를 임의로 받을 수 있다. 본 발명에 임의로 적용될 수 있는 적합한 표면처리법에는 플라즈마 에칭에 의한 산화, 열 산화, 표면 화학처리 및 화학용액 피착(CSD), 화학증착(CVD) 또는 물리증착(PVD)에 의한 얇은 금속 산화물 층의 적용을 포함한다.
강유전체 층(22)은 본 발명에 따라서 전도성 전극 층(20)의 표면에 형성한다. 층(22)은 강유전체로서 향후 설명하겠지만, 층(22)은 본 발명이 의도하는 범주 내에서는 비강유전성 고-엡실론(high-epsilon, ε≥20) 유전 재료를 포함할 수도 있다. 강유전체 층(22)은 패터닝되거나 패터닝되지 않을 수 있다. 패터닝 시에는 강유전체 막은 플래너(planar) 구조를 보증하기 위하여 유전체 층으로 둘러쌀 수 있다. 강유전체 층(22)을 형성한 후에는 적합한 어닐링을 실행하여 원하는 강유전 특성을 얻는다. 전형적인 어닐링은 약 600℃ 또는 그 이상의 온도에서 실행한다.
본 발명에 사용되는 강유전체 층 또는 비강유전성 고-엡실론 층은 20 또는 그 이상의 유전상수를 갖는 유전 재료이다. 여기에는 결정질, 다결정질 또는 비정질 고유전상수 재료가 포함된다. 층(22)으로서 사용된 바람직한 강유전 재료에는 페로브스카이트형(provskite-type) 산화물, Cd2Nb2O7과 같은 파이로클로로(pyrochloro) 구조를 포함한 화합물, 디하이드로겐 인산칼륨, 인산루비듐, 세슘 또는 비소 및 기타 강유전 재료가 있지만, 이에 제한되지는 않는다. 이와 같은 강유전 재료의 조합 또는 다층도 고려된다. 고-엡실론 재료도 또한 고유전상수의 강유전체 층으로서 본 발명에 사용될 수 있다. 고유전 재료는 자발적인 전기 분극을 나타낼 수도 있고(NVRAM에 대해서), 나타내지 않을 수도 있다(DRAM에 대해서).
전술한 강유전 재료 중에서, 본 발명의 강유전체 층(22)을 페로브스카이트형 산화물로 구성하는 것이 매우 바람직하다. 본 명세서에서 사용하는 페로브스카이트형 산화물이라 함은 원소 주기율표(CAS 버션)에서 IVB족(Ti, Zr 또는 Hf), VB족(V, Nb 또는 Ta), VIB족(Cr, Mo 또는 W), VIIB족(Mn 또는 Re), IIIA족(Al, Ga 또는 In) 또는 IB족(Cu, Ag 또는 Au)으로부터의 적어도 하나의 금속을 포함하는 적어도 하나의 산성 산화물과, 약 1 내지 약 3개의 양전하(positive formal)를 갖는 적어도 하나의 부가적인 양이온을 포함하는 재료를 나타낸다. 이러한 페로브스카이트형 산화물은 전형적으로 ABO3의 기본 화학식을 갖는데, A는 상기한 양이온 중 하나이고, B는 산성 산화물을 이루는 상기한 금속 중의 하나이다.
적합한 페로브스카이트형 산화물에는 티탄산염계 강유전체와, 망간산염계 재료와, 구리산염계 재료와, 텅스텐-청동계 니오븀산염, 탄탈산염 또는 티탄산염과, 그리고 비스무스 층상 탄탈산염, 니오븀산염 또는 티탄산염이 있지만, 이에 제한되지는 않는다. 이러한 페로브스카이트형 산화물 중에서 바람직한 것은 스트론튬 비스무스 탄탈산염, 스트론튬 비스무스 니오븀산염, 비스무스 티탄산염, 스트론튬 비스무스 탄탈산염 니오븀산염, 납 지르콘산염 티탄산염, 납 란탄 지르콘산염 티탄산염 및 강유전 재료로서 도펀트의 합체에 의해 변화된 상기 재료의 조성물이다.
다음에 전도성 대향 전극 층(24)을 강유전체 층(22)의 표면에 형성한다. 본 발명의 저장 캐패시터의 상부 전극을 이루는 대향 전극 층은 전도성 전극 층(20)과 같거나 다른 전도성 재료로 형성할 수 있다. 대향 전극 층은 또한 패터닝되거나 패터닝되지 않을 수 있다.
도 1b에 도시된 최종 층은 충분한 산소를 구조 내로 방출하여 강유전체 캐패시터의 저장 특성을 향상시킬 수 있도록 700℃ 이하에서 적어도 부분적으로 분해될 수 있는 산소 소스 층(26)이다. 산소 소스 층은 화학식 MOx를 갖는 전도성 산화물로 이루어지는 것이 바람직한데, M은 Pd, Pt, Ir, Rh, Ru 및 Os와 같은 귀금속과 비귀금속 및 이들의 혼합물이나 합금으로 구성되는 그룹에서 선택한다. 산소 소스 층은 또한 MOx 산화물 단독, 또는 귀금속, 비귀금속, 질소, Si, Ge, C 및 B와 같은 반도체를 포함하는 그룹에서 선택한 첨가제의 하나 또는 그 이상과의 혼합물 또는 다층으로 조합될 수 있다.
혼합물은 조성이 균일하거나 등급화할 수 있다. MOx에서 x 값은 약 0.03 내지 약 3이다. 낮은 x 값을 갖는 MOx 재료는 전형적으로 침입형 산소와의 혼합에 의해 변형된 M형 구조를 가지고, 높은 x 값을 갖는 MOx 재료는 전형적으로 금속-산화물형 격자구조와 M-O 결합을 갖는다. 산소 소스 층은 결정질이나 비정질, 또는 결정질 및 비정질 상의 혼합물이다. 결정질 산소 소스 층에는 PdO, PtO2, PtO, Pt3O4 및 IrO2가 있다. 금속-MOx 혼합물로 이루어지는 산소 소스 층은 Pt와 혼합된 PtOx를 포함한다.
다른 분해 특성을 갖는 두 가지 또는 그 이상의 성분 산화물을 포함하는 귀금속 합금 산화물(또는 귀금속 산화물의 혼합물)은 분해 특성을 성분 산화물의 상대비율을 변경함으로써 조정할 수 있기 때문에 특히 바람직한 산소 소스 층이다. 이러한 산소 소스 층에는 IryPtzOx 또는 PdyPtzOx를 예로 들 수 있는데, 높은 분해온도를 갖는 비교적 안정한 귀금속 산화물(IrO2 또는 PdO)이 낮은 분해온도를 갖는 비교적 불안정한 귀금속 산화물(PtOx)과 결합되어 재료에 중간 분해온도를 제공하게 된다.
산소 소스 층은 패터닝되거나 패터닝되지 않을 수 있으며, 또 바람직하게 전도성을 지녀 상부 전극으로의 전기접속을 용이하게 해준다. 그러나 접점 홀이 제공되어 있는 경우에는 절연 산화물을 산소 소스 대신에 사용할 수 있다.
도 1b에서 층(20,22,24,26)은 본 발명의 강유전체 캐패시터의 한 가지 가능한 구성을 대표하는 것이다. 다른 가능한 구성은 도 2a-2f에 도시되어 있다. 도 2에서 도면부호 20,22,24,26은 상기와 동일하다. 도면부호 28은 본 발명에서 존재할 수 있는 임의의 전도성 전극 층으로서, 이것은 전술한 전극 및 베리어 재료 중 어느 것으로 이루어진다. 각각의 도면에서의 공통점은 산소 소스 재료가 본 발명의 강유전체 캐패시터의 전극 층 중 하나에 근접하여 형성되어 있는 점이다. 도 2f는 본 발명의 방법에 의해 또한 형성할 수 있는 3 차원(비평면, non-planar) 강유전체 캐패시터를 도시한 것이다. 임의의 측벽 스페이서를 도 2f에 도시된 구조의 패터닝된 층(20,26) 상에 형성할 수 있다.
본 발명의 강유전체 캐패시터를 이루는 각종 층은 당업자에 잘 알려진 통상의 피착 프로세스를 사용하여 형성한다. 예로서, 층(20,24,26,28)을 화학증착(CVD), 플라즈마 보조 CVD, 전자빔 증착, 열 증착, 열 산화, 스퍼터링, 반응성 스퍼터링, 도금 및 기타 피착 기법을 단독 또는 조합하여 사용함으로써 형성할 수 있다. 각각의 층을 피착한 후에, 구조를 화학 기계적 폴리싱과 같은 통상의 기법을 사용하여 임의로 평면화할 수 있다. 또한 통상의 리소그래피와 반응성 이온 에칭을 사용하여 패터닝할 수 있다.
강유전 재료 층(22)도 또한 당업자에 잘 알려진 통상의 피착 기법을 사용하여 형성할 수 있는데, 피착 기법의 예로는 화학용해 피착(CSD), 졸 겔, 금속-유기 분해, 스핀 코팅, 스퍼터링, 반응성 스퍼터링, 금속-유기 화학증착, 물리증착, 프라즈마 보조 화학증착, 펄스형 레이저 피착, 화학증착, 증발 등이 있는데, 그러나 이에 제한되지는 않는다. 필요에 따라서는 고온 어닐링을 이 시점에서 실행하여 원하는 강유전 특성을 얻을 수 있다.
하나의 단계 또는 복수개의 단계에서 모든 캐패시터 층의 패터닝을 포함할 수 있는 도 1b에 도시된 구조를 형성한 후에, 각종 배선 레벨을 구조의 상부에 형성한다. 임의의 패터닝 단계를 포함하는 본 발명의 이 단계는 도 1c에 도시되어 있다. 패터닝을 실행하게 되면, 패터닝된 캐패시터, 즉 층(20,22,24,26,28)은 임의의 유전체 층(비도시)으로 캡슐 밀봉하여 강유전체를 산소류가 확산되어 빠져나가는 것과 수소류가 확산되어 들어오는 것을 방지한다. 임의의 유전체 캡슐 층은 전형적으로 SiO2, SiNx, SiOxNy, TiO2, Ta2O5 또는 Al2O3와 같은 산화물, 질화물 또는 산소질화물이다.
배선 레벨은 먼저 유전 재료(30)를 구조 상에 형성한 다음, 산소 소스 층의 분해온도 이하, 예로서 400℃ 또는 그 이하에서 바람직하게 운전되는 BEOL 프로세싱 기법을 이용하여 전도성 층(32)을 형성한다. 유전체 층(30)은 층(18)과 같거나 다른 유전 재료로 구성하고, 마찬가지로 전도성 층(32)은 전도성 층(16)과 같거나 다른 재료로 구성한다.
산소 소스 층의 적어도 부분적인 분해는 강유전성/고-엡실론 재료 피착, 상부 전극 피착, 임의의 캡슐 밀봉 피착 및 BEOL 프로세싱과 같은 다른 프로세싱 단계와 동시에 발생할 수 있다. 산소 소스 층의 적어도 부분적인 분해는 또한 디바이스 작동(매우 느린 속도로) 중에 일어날 수 있거나, 또는 강유전체 캐패시터의 저장 특성을 향상시키기 위하여 원하는 양의 산소를 산소 소스 층으로부터 강유전체 캐패시터로 방출하기 위한 포스트-BEOL 어닐링 중에 일어날 수 있다. 포스트-BEOL 어닐링은 실질적으로 불활성 가스 분위기, 예로서 진공, He, Ar 및 N2와 O2, 증기, O3, N2O 또는 H2O2와 같은 산화성 가스를 임의로 혼합하여 실행한다. 본 발명에서 채택할 수 있는 바람직한 어닐링 온도는 약 350℃ 내지 약 700℃, 더욱 바람직하게는 약 350℃ 내지 약 500℃이다. 어닐링 지속시간은 전형적으로 약 1분 내지 약 4시간, 바람직하게는 약 1분 내지 약 10분이다. 어닐링 단계는 단일 램프 사이클(ramp cycle)로 실행할 수 있지만, 복수의 램프 및 소우크(soak) 사이클로 실행할 수도 있다.
이상 본 발명을 바람직한 실시예를 참조로 하여 도시하고 설명했지만, 본 발명의 정신과 범주 내에서는 변경이 가능함을 당업자는 이해할 수 있을 것이다.
본 발명에 따라서 충분한 산소가 집적 구조에 존재하여 프로세싱의 후단계에서 고온 산소 어닐링을 위한 요건을 제거하거나 완화하여 용이하게 향상된 저장 특성을 부여함으로써 서두에서 언급한 종래기술의 문제점을 극복할 수 있다.
Claims (24)
- 전도성 전극 층,상기 전도성 전극 층 상에 배치된 강유전체 층,상기 강유전체 층 상에 형성된 전도성 대향 전극(counterelectrode) 층, 및상기 전도성 전극 층 중 하나에 근접하고 적어도 부분적으로 분해되는 산소 소스 층(oxygen source layer)을 포함하는 강유전체 캐패시터.
- 제1항에 있어서,상기 전도성 전극 층과 상기 전도성 대향 전극은 귀금속, 귀금속 산화물, 전도성 산화물, 및 이들의 혼합물 및 다층으로 구성되는 그룹에서 선택된 동일하거나 다른 전도성 재료로 구성된 강유전체 캐패시터.
- 제1항에 있어서,상기 강유전체 층은 페로브스카이트형(perovskite-type) 산화물, 파이로클로르(pyrochlore) 구조를 포함한 화합물, 디하이드로겐 인산칼륨, 루비듐, 세슘 또는 비소의 인산염 및 이들의 혼합물 및 다층인 강유전체 캐패시터.
- 제3항에 있어서,상기 페로브스카이트형 산화물은 화학식 ABO3를 가지며, 상기에서 B는 원소 주기율표의 IVB, VB, VIB, VIIB, IIIA 또는 IB족으로부터의 금속을 함유한 적어도 하나의 산성 산화물이며, A는 약 1 내지 약 3개의 양전하(positive formal charge)를 갖는 부가적인 양이온인 강유전체 캐패시터.
- 제4항에 있어서,상기 페로브스카이트형 산화물은 티탄산염계 강유전체, 망간산염계 재료, 구리산염계 재료, 또는 텅스텐-청동 니오븀산염, 탄탈산염 또는 티탄산염, 또는 비스무스 층상 탄탈산염, 니오븀산염 또는 티탄산염인 강유전체 캐패시터.
- 제5항에 있어서,상기 페로브스카이트형 산화물은 스트론튬 비스무스 탄탈산염, 스트론튬 비스무스 니오븀산염, 비스무스 티탄산염, 스트론튬 비스무스 탄탈산염 니오븀산염, 납 지르콘산염 티탄산염, 납 란탄 지르콘산염 또는 도펀트 재료에 의해 변화된 이들의 조성물인 강유전체 캐패시터.
- 제1항에 있어서,상기 산소 소스 층은 화학식 MOx를 갖는 금속 산화물이며, 여기서 M은 귀금속, 비귀금속 또는 이들의 혼합물 또는 합금이고, x는 약 0.03 내지 3인 강유전체 캐패시터.
- 제1항에 있어서,상기 전극, 대향 전극 또는 산소 소스 층에 근접한 부가적인 전도성 층을 더 포함하고, 상기 부가적인 전도성 층은 귀금속, 귀금속 산화물, 전도성 산화물, 금속 질화물, 금속 실리콘 질화물, 금속 산화물, 금속 산소질화물 및 이들의 혼합물 또는 다층으로 구성되는 그룹에서 선택한 재료인 강유전체 캐패시터.
- 제1항에 있어서,상기 캐패시터의 최상층 상에 형성된 하나 이상의 유전체 층을 더 포함하는 강유전체 캐패시터.
- 제1항에 있어서,상기 전도성 전극 층은 패터닝(patterning)되거나 패터닝되지 않은 강유전체 캐패시터.
- 제1항에 있어서,상기 산소 소스 층은 패터닝되거나 패터닝되지 않은 강유전체 캐패시터.
- 제1항에 있어서,상기 적어도 부분적으로 분해되는 산소 소스 층과 상기 전극 층은 패터닝되고, 상기 패터닝된 산소 소스 층은 상기 패터닝된 전극 층 아래에 위치하고, 상기 강유전체 층은 상기 패터닝된 전극 층의 상면과 측면 및 상기 패터닝된 산소 소스 층의 측면에 접촉하도록 배치되어 있는 강유전체 캐패시터.
- 제1항에 있어서,상기 구조는 평면 또는 비평면인(planar or non-planar)인 강유전체 캐패시터.
- 제1항에 있어서,상기 강유전체 층은 20 이상의 유전상수를 갖는 고유전율 재료 층으로 대체되는 강유전체 캐패시터.
- 적어도 하나의 트랜지스터를 갖는 CMOS 구조,전도성 전극 층, 상기 전도성 전극 층 상에 배치된 강유전체 층, 상기 강유전체 층 상에 형성된 전도성 대향 전극 층, 및 상기 전도성 전극 층 중 하나에 근접하고 적어도 부분적으로 분해되는 산소 소스 층을 포함하며, 상기 CMOS 구조 상에 형성된 강유전체 캐패시터, 및상기 강유전체 캐패시터 상에 형성된 적어도 하나의 배선 레벨을 포함하는 집적 강유전체/CMOS 구조.
- 제15항에 있어서,상기 CMOS 구조는 반도체 기판 상에 형성된 적어도 하나의 배선 레벨을 더 포함하는 집적 강유전체/CMOS 구조.
- 제16항에 있어서,상기 반도체 기판은 Si, Ge, SiGe, GaAs, InAs, InP, 기타 III/V족 화합물 및 유기 반도체로 구성되는 그룹에서 선택한 반도체 재료인 집적 강유전체/CMOS 구조.
- 제15항에 있어서,상기 배선 레벨은 적어도 하나의 전도성 층과 적어도 하나의 유전체 층을 포함하는 집적 강유전체/CMOS 구조.
- 집적 강유전체/CMOS 구조를 제조하는 방법에 있어서,적어도 하나의 상보 금속 산화물 반도체(CMOS) 디바이스를 반도체 웨이퍼 상에 형성하는 단계,강유전체 캐패시터를 상기 CMOS 디바이스 상에 형성하는 단계-상기 강유전체 캐패시터는 강유전체 층과, 전도성 전극 층에 근접한 적어도 하나의 산소 소스 층을 포함하며, 산소 소스 층은 700℃ 이하의 온도에서 적어도 부분적으로 분해될 수 있음-와,450℃ 이하의 온도에서 배선 레벨을 상기 강유전체 캐패시터 상에 형성하는 단계, 및상기 구조를 300℃ 내지 700℃의 온도에서 어닐링하여 상기 산소 소스 층을 적어도 부분적으로 분해하여 산소를 상기 강유전체 캐패시터 내로 방출시키는 단계를 포함하는 집적 강유전체/CMOS 구조의 제조방법.
- 제19항에 있어서,상기 CMOS 디바이스는 트랜지스터 영역과 반도체 기판을 포함하는 집적 강유전체/CMOS 구조의 제조방법.
- 제19항에 있어서,상기 어닐링 단계는 약 1분 내지 약 4시간 동안 약 350℃ 내지 약 700℃의 온도에서 실시하는 집적 강유전체/CMOS 구조의 제조방법.
- 제21항에 있어서,상기 어닐링 단계는 약 1분 내지 약 10분 동안 약 350℃ 내지 약 500℃의 온도에서 실행하는 집적 강유전체/CMOS 구조의 제조방법.
- 제19항에 있어서,상기 어닐링 단계는 산화성 가스와 임의로 혼합될 수 있는 불활성 가스 분위기에서 실시하는 집적 강유전체/CMOS 구조의 제조방법.
- 제19항에 있어서,상기 어닐링 단계는 강유전체 피착, 상부 전극 피착, 임의적인 캡슐 밀봉(encapsulant) 피착, BEOL(back end of the line) 프로세스 및 디바이스 작동으로 이루어지는 그룹에서 선택한 단계 중에 상기 산소 소스 층의 분해를 가능하게 하는 단계에 의해 대체되는 집적 강유전체/CMOS 구조의 제조방법.
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