TW406350B - Method for manufacturing the shallow trench isolation area - Google Patents

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TW406350B TW087120246A TW87120246A TW406350B TW 406350 B TW406350 B TW 406350B TW 087120246 A TW087120246 A TW 087120246A TW 87120246 A TW87120246 A TW 87120246A TW 406350 B TW406350 B TW 406350B
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Description

3988twf.doc/006 406350 g 經濟部中央標準局貝工消費合作社印製 五、發明説明（丨） 本發明是有關於一種積體電路的製造方法’且特別是 有關於一種淺溝渠隔離（Shallow Trench Isolation，STI)區 之製造方法。 元件隔離區係用以防止載子（Carrier)通過基底而在 相鄰的元件間移動之用。典型的元件隔離區係形成於稠密 的半導體電路中相鄰的場效電晶體（Field Effect Transistor，FET)之間，藉以減少由場效電晶體產生的漏 電流（Leakage)現象。習知形成元件隔離區的方法係採用 局部區域氧化技術（LOCOS)。然而，採用局部區域氧化 的方式具有應力產生的問題與場隔離結構周圍鳥嘴區 (Bird’s Beak)的形成等缺點。其中，特別是鳥嘴區的形 成，使得在小型的元件上，以LOCOS方式所形成之場隔離 結構並不能做有效地隔離，所以在高密度（High Density) 元件中，必須以較易於調整大小的淺溝渠隔離（Shallow Trench Isolation，STI)方式所形成之元件隔離結構來取代。 淺溝渠隔離法是一種利用非等向性蝕刻方法在半導 體基底中形成溝渠，然後在溝渠中塡入氧化物，以形成元 件之隔離區的技術。由於淺溝渠隔離法所形成之場隔離區 具有可調整大小（Scaleable)的優點，並且可避免傳統區 域氧化法隔離技術中鳥嘴侵蝕（Bird's Beak Encroachment) 的缺點’因此，對於次微米（Sub-Micron)的互補式金氧半 導體（CMOS)製程而言，是一種較爲理想與的隔離技術。 第1A圖至第1D圖是習知一種半導體元件的製造流程 剖面圖。請參照第1A圖，首先，以熱氧化（Thermal 3 本紙張尺度適用中圏國家標準（CNS) Α4ϋ 21〇><-297公^了 (請先閲讀背面之注意事項再填寫本頁) -裝.
、ST Μ 3988tvvf.doc/006 A 7406350 b7 經濟部中央標準局貝工消费合作社印装 五、發明説明（1) Oxidation)法在矽基底100上形成一層墊氧化層（Pad 0;dde) 102。接著，在墊氧化層102上形成一層氮化矽罩 幕層104。 然後，請參照第1B圖，在氮化矽罩幕層104表面上形 成一層光阻層，並依序餓刻氮化砂罩幕層104、墊氧化層 102與砂基底100，以使氮化砂罩幕層104與墊氧化層102 轉爲如圖所示之氮化矽罩幕層104a與墊氧化層102a，並在 矽基底100中形成溝渠108，其後，再將光阻層去除。 接著，請參照第1C圖，以高溫熱氧化法，在溝渠108 所暴露出的砂基底100表面，形成襯氧化層（Liner Layer) 110。然後，在溝渠108中塡入氧化矽塡充物質，並利用化 學機械硏磨法去除多餘的氧化矽塡充物質，再依序以熱磷 酸溶液去除氮化矽罩幕層104a，氫氟酸（HF)溶液浸蝕以 去除墊氧化層102a，而在基底100中形成隔離區112。 在上述方法中，在以氫氟酸溶液去除墊氧化層l〇2a的 濕式蝕刻製程中，易因塡入溝渠108的氧化物塡充物質之 結構較墊氧化層102a爲鬆散，以至於蝕刻氧化矽塡充物質 的速率較高於墊氧化層102a者。再加上以氫氟酸溶液浸蝕 的方式係屬於等向性蝕刻，以至於位於溝渠108之頂端邊 角處（Top Corner) 114的隔離區112會產生凹陷115的現 象，使溝渠108之頂端邊角處114裸露出來。 請參照第1D圖，由於溝渠108之頂端邊角處114非常 尖銳，而此尖銳的頂端邊角處114 一旦裸露出來，在後續 進行形成閘極氧化層116的熱製程時，由於頂端邊角處114 4 (請先閱讀背面之注意事項再填寫本頁) t 、** r 本紙張尺度逍用中國國家標準（CNS )八4現格（210Χ2?7公釐） 經濟部中夾梂準局員工消費合作社印製 3988twi'.doc/006 406350 at B7 五、發明説明（$>) 氧化的速率非常低，以至於所形成之閘極氧化層116的摩 度較薄於其他之處所形成之閘極氧化層116者。而厚度不 均的閘極氧化層116將使元件產生次臨限電壓（Sub_ Threshold Voltage)，而導致頸結效應（Kink Effect)。 因此本發明的目的就晕在提供一種淺溝渠隔離區之製 造方法，可以使溝渠之頂端邊角處所形成之閘極氧化層的 厚度與其他之處所形成之閛極氧化層的厚度一致，以避免 元件發生頸結效應。 依照本發明之上述目的與其他目的，提出一種淺溝肇 隔離區之製造方法，此方法係在基底上形成墊氧化層、章 幕層與頂蓋層之後，將頂蓋層與罩幕層圖案化，並在圖案 化之頂蓋層與罩幕層之側壁以外的基底中植入可以使基底 氧化速率高於基底的物種，以形成摻雜區。接著在圖案化 之頂蓋層與罩幕層之側壁形成間隙壁，再以圖案化之頂蓋 層與間隙壁爲罩幕，去除部份基底，以在基底中形成溝渠。 當溝渠形成之後，摻雜區將環繞於溝渠之頂端的邊角處。 其後，進行熱氧化製程，以使摻雜區與溝渠所裸露的基底 表面氧化，而形成一層氧化層。由於摻雜區氧化的速率較 高於不具有摻雜之溝渠所裸露的基底表面、且摻雜區之摻 雜的濃度由靠近基底表面至遠離基底表面成梯度遞減’因 此，在熱氧化製程之後，在溝渠之頂端邊角處周緣所形成 之氧化層的厚度將高於溝渠所裸露的基底表面’且在愈靠 近基底表面之摻雜區所形成之氧化層之厚度愈厚。當去除 頂蓋層 '間隙壁、部份的墊氧化層以及摻雜區與基底表面 5 、訂------" 〈靖先閲讀背面之注$項再填考本頁} 張尺度適用中國國家梯準（CNS ) A4規格(_210X297公 398Stvvf.doc/006 406350 A7 B7 經濟部中央標準局貝工消费合作社印裝 五、發明説明（f) 所形成的氧化層之後，溝渠之頂端邊角處將因而圓弧化。 其後，再去除頂蓋層、間隙壁以及已氧化之摻雜區與氧化 的基底表面，並在已圓弧化的溝渠中形成塡充物質，再去 除罩幕層與墊氧化層。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1A圖至第1D圖是習知一種半導體元件的製造流程 剖面圖；以及 第2A圖至第2F圖是依照本發明一較佳實施例之淺溝 渠隔離區製造流程的剖面圖。 標記之簡單說明： 100，200 :基底 102，102a，202，202a，202b :墊氧化層 104，104a，204，204a :罩幕層 108，218 :溝渠 110，222 :襯氧化層 112，228 :隔離區 114 :頂端邊角處 115 :凹陷 116 :閘極氧化層 206 :頂蓋層 208 :開口 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（.CNS ) A4規格（210X297公釐） 39S8twf.doc/006 _406350 π 五、發明説明（S ) 210 :側壁 212 :摻雜區 213 :基底200之表面 214 :離子佈植 216 :間隙壁 218a :圓弧化之溝渠 220a ·圓弧化之頂端邊角 226，226a :塡充物質 230 :主動區 實施例 第2A圖至第2F圖，其繪示依照本發明一較佳實施例 之淺溝渠隔離區之製造流程剖面圖。 首先，請參照第2A圖，在所提供的基底2Q〇上形成一 層墊氧化層202，以在製程中保護基底2〇〇的表面。基底 200之材質例如p型砂，墊氧化層202的形成方法例如爲熱 氧化法。接著’在基底200上形成一層罩幕層204以覆蓋 墊氧化層202 ’此罩幕層204與基底200具有不同之触刻 率’其材質例如爲氮化矽，形成的方法例如爲低壓化學氣 相沉積法。然後，在罩幕層204上再形成一層頂蓋層206。 此頂蓋層206與基底200具有不同之蝕刻率，其材質例如 是以化學氣相沈積法所形成之氧化矽，所形成之較佳厚度 約爲200A〜500A左右。 然後，請參照第2B圖，定義頂蓋層206與罩幕層204， 以使之轉爲具有開口 208的頂蓋層2063與罩幕層204a。典 7 ____ 本紙張又度適用中國國家標準（CNS ) A4規格（2丨OX297公釐） ----------^------tr—-----^ (請先閣讀背面之注意事項再填寫本頁) 3988twf.doc/006 A7_ 406a5fl_!Z--- 五、發明说明（6) 型的方法可以在頂蓋層206的表面上形成一層圖案化的光 阻層，經乾式蝕刻製程依序鈾刻頂蓋層206與罩幕層204 之後，再將光阻層去除。其後，在頂蓋層206a與罩幕層204a 之側壁210以外的基底200中形成摻雜區212。摻雜區212 係具有可使基底200易於氧化之摻雜物種者，較佳之摻雜 包括η型之物種，例如是砷或磷，且其濃度自基底200之 表面213至遠離該基底200之表面213成梯度遞減。較佳 的方法，可以以頂蓋層206爲植入罩幕，進行離子佈植 214，以將所需之摻雜植入於基底200中，而在頂蓋層206a 與罩幕層204a之側壁210以外的基底200中形成摻雜區 212。較佳的離子佈植製程係以約爲20KeV~120KeV能量， 將劑量約爲lxlOMion/cm2〜l><10l5ion/cm2左右的η型之物 種，例如是砷或磷植入於基底200之中，以形成摻雜區 212。 之後，請參照第2C圖，在頂蓋層206a與罩幕層204a 之側壁210形成間隙壁216,此間隙壁216係與基底200具 有不同之蝕刻率者，較佳之材質例如爲氧化矽，其形成的 方法可先在基底200上全面性形成一層厚度約爲 200A〜1000A左右的氧化矽層，再經回蝕刻以形成之。然 後，以頂蓋層206a與間隙壁216爲蝕刻罩幕，進行蝕刻製 程，以去除開口 208所裸露的墊氧化層202，使墊氧化層 202轉爲202a，並在基底200中形成溝渠218。典型的蝕刻 製程可以採用非等向性蝕刻的方式，較佳的，係以反應性 離子蝕刻製程（RIE)以執行之。 8 I 裝 II 訂 I 線 (請先閱讀背面之注$項再填寫本頁) 本紙張尺度適用中國国家標準（CNS ) A4規格（210X297公釐） 3988twf.doc/006 A7___406350_B7___ 五、發明説明（1 ) 在上述方法中，係先在基底200中、欲形成溝渠218 其頂端邊角處220的周緣形成摻雜區212,當溝渠218後， 所留下之摻雜區212a將環繞於溝渠218之頂端邊角處220 的周緣。 其後’ i靑梦照第2D圖’進行熱氧化製程，以使慘雜區 212a與部份溝渠218所裸露之基底200氧化，而形成一層 氧化矽層222。由於摻雜區212a的氧化速率較高於溝渠218 其他之處，即不具有摻雜之溝渠 218所裸露的基底200表 面、且摻雜區212a由基底200之表面213至遠離基底200 表面213其摻雜濃度成梯度遞減，因此，溝渠218之頂端 邊角處220所形成之氧化層222的厚度遠高於溝渠218其 他之處者，且自遠離基底200表面213至靠近基底200表 面213其摻雜區212a所形成之氧化層222之厚度逐漸增 加’因而使得溝渠218之頂端邊角處220圓弧化，而使溝 渠218轉爲具有圓弧狀之頂端邊角220a的溝渠218a。較佳 之熱氧化製程係在約爲800t>95(TC左右的爐管中進行，以 使摻雜區212a完全氧化。 接著，請參照第2E圖，去除頂蓋層206a、間隙壁216、 間隙壁216所覆蓋之墊氧化層202a以及氧化矽層222，以 使墊氧化層202a轉爲墊氧化層202b，並裸露出具有圓弧狀 之頂端邊角22〇a的溝渠218a。當頂蓋層206a與間隙壁216 之材質均爲氧化矽時，較佳的去除方式可以以氫氟酸溶液 浸蝕以同時去除之。 其後，請繼續參照第2E圖’在溝渠218a所裸露出之 9 本紙張尺度通用中國囤家標準（CNS ) A4规格（210X297公嫠） 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 398Stvvf.doc/006 __-——^___ 五、發明説明（t) .基底200的表面，形成襯氧化層224，且此襯氧化層224 會延伸至與墊氧化層202a相接觸。典型形成襯氧化層222 的方法係以高溫熱氧化的方式。由於溝渠218a之頂端邊角 處220a已被圓弧化，且而圓弧化的頂端邊角處220a進行 熱氧化製程時’其所形成之襯化層224的厚度與頂端邊角 處220a以外之溝渠218a表面所形成之襯氧化層224的厚度 相當。接著’再於基底200上形成一層塡充物質226，其厚 度足以覆蓋形成於基底200之中的溝渠218a。而塡充物質 226之材質包括氧化矽，形成的方法例如是以四乙氧基矽 院（TEOS )爲反應氣體，利用常壓化學氣相沉積法 (APCVD)先形成氧化矽，然後，再於高溫下，比如在約 爲1000°C的溫度下，加熱約10~3〇分鐘’以使氧化矽密實 化（Densification)，而形成TEOS氧化矽材質之塡充物質 226。. 接著，請參照第2F圖，以罩幕層204a爲終止層，去 除部份的塡充物質226，以形成一平坦的表面，其方法例 如是以罩幕層204a作爲硏磨終止層，利用化學機械硏磨 法’去除罩幕層204a上多餘的塡充物質226，以裸露出罩 幕層204a的表面，留下溝渠218a之中的塡充物質226a與 襯氧化層224。然後再依序去除罩幕層204a與墊氧化層 202b，以使留在溝渠218&之中的塡充物質22如與襯氧化層 224形成隔離區228。典型的方法係以濕式蝕刻法，例如以 熱磷酸溶液去除氮化矽材質之罩幕層204a，裸露出墊氧化 層202a。其後，再利用等向性蝕刻法，例如氫氟酸溶液浸 10 本紙張纽適用中國固）从胁（210X297公策） ---- ----------裝------訂--„-----線 (請先閲讀背面之注項再填寫本頁) 3988twf.doc/006 .Λ A7 ______—. 406350 Β7 五、發明説明（7) 倉虫之濕式鈾刻法’以去除墊氧化層2〇2a ’而在基底200中 形成隔離區228。 (請先W讀背面之注^>項再填寫本頁) 由於溝渠218a之頂端邊角處220a已被圓弧化，而圓弧 化的頂端邊角處220a若進行熱氧化製程，其所形成之氧化 層的厚度與基底200之主動區230進行熱氧化製程所形成 之厚度相虽。因此’在去除墊氧化層2〇2a的餓刻製程中或 後續的淸洗過程中，即使溝渠218a之頂端邊角處22〇a被 裸露出來’在後續形成閘極氧化層的熱氧化製程中，亦可 以在基底200上形成厚度均一的閘極氧化層，而不會產生 習知方法中’因裸露出溝渠其尖銳的頂端邊角處所造成的 閘極氧化層厚度不均等問題。 因此’綜合以上所述，本發明具有以下特徵： 1·在溝渠之頂端邊角處周緣形成摻雜區，可以使氧化 的速率增加，而使溝渠之頂端邊角處因氧化而圓弧化。 2. 本發明可用以形成頂端具有圓弧狀的溝渠或開口。 3. 本發明可以避免頸結效應的發生。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國囤家梯準（CNS ) A4洗格（210X297公釐）

Claims (1)

  1. 3988twt'.doc/006 g® -娜綱---- 六、申請專利範圍 1. 一種淺溝渠隔離區之製造方法，包括下列步驟： 提供一基底； 在該基底上形成一墊氧化層； 在該墊氧化層上形成一罩幕層； 在該罩幕層上形成一頂蓋層； 將該頂蓋層與該罩幕層圖案化； 在圖案化之該頂蓋層與該罩幕層其側壁以外的該基底 中形成一摻雜區； 在圖案化之該頂蓋層與該罩幕層之側壁形成一間隙 壁； 以圖案化之該頂蓋層與該間隙壁爲罩幕，去除部份該 墊氧化層與部份該基底，以在該基底中形成一溝渠； 進行熱氧化製程，以使該摻雜區與部份該溝渠所裸露 之該基底氧化，而形成一氧化層，該氧化層自遠離該基底 之表面至靠近該基底之表面其厚度逐漸遞增； 去除該頂蓋層、該間隙壁、部份該墊氧化層與該氧化 層，以裸露出該溝渠之該基底表面；_ 在該溝渠所裸露的該基底表面形成一襯氧化層； 在該溝渠上形成一塡充物質；以及 去除該罩幕層與該墊氧化層。 2. 如申請專利範圍第1項所述之淺溝渠隔離區之製 造方法，其中，該頂蓋層之材質包括與該基底具有不同的 蝕刻率者。 3. 如申請專利範圍第1項所述之淺溝渠隔離區之製 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） A8 39S8t\vf.doc/006_406350 §8_ 六、申請專利範圍 造方法，其中，該摻雜區係具有使該基底之氧化速率加速 之物種。 4. 如申請專利範圍第3項所述之淺溝渠隔離區之製 造方法，其中，該物種包括η型摻雜者。 5. 如申請專利範圍第4項所述之淺溝渠隔離區之製 造方法，其中，該η型摻雜包括砷。 6. 如申請專利範圍第4項所述之淺溝渠隔離區之製 造方法，其中，該η型摻雜包括隣。 7. 如申請專利範圍第3項所述之之淺溝渠隔離區之 製造方法，其中，該物種之濃度自該基底之表面至遠離該 基底之表面成梯度遞減。 ,8.如申請專利範圍第1項所述之淺溝渠隔離區之製 造方法，其中，該間隙壁之材質包括與該基底具有不同的 蝕刻率者。 9. 如申請專利範圍第1項所述之淺溝渠隔離區之製 造方法，其中，進行熱氧化製程之步驟的溫度約爲800°C 〜950 C左右。_ 10. 如申請專利範圍第1項所述之淺溝渠隔離區之製 造方法，其中，去除該頂蓋層、該間隙壁、部份該墊氧化 層與該氧化層的方法包括使用氫氟酸以浸蝕去除之。 11. 一種頂端爲圓弧狀之溝渠的製造方法，包括下列步 驟： 提供一基底； 在該基底上形成一墊氧化層； (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） 3988t\vf.doc/006 %% Co—-4Q6tS&B—— - 六、申請專利範圍 在該墊氧化層上形成一罩幕層； 在該罩幕層上形成一頂蓋層； 將該頂蓋層與該罩幕層圖案化； 在圖案化之該頂蓋層與該罩幕層其側壁以外的該基底 中形成一摻雜區； 在圖案化之該頂蓋層與該罩幕層之側壁形成一間隙 壁； 以圖案化之該頂蓋層與該間隙壁爲罩幕，去除部份該 墊氧化層與部份該基底，以在該基底中形成一溝渠； 進行熱氧化製程，以使該摻雜區與部份該溝渠所裸露 之該基底氧化，而形成一氧化層，該氧化層自遠離該基底 之表面至靠近該基底之表面其厚度逐漸遞增，使該溝渠之 頂端邊角處因該氧化層的形成而圓弧化；以及 去除該頂蓋層、該間隙壁、部份該墊氧化層與該氧化 層。 12. 如申請專利範圍第11項所述之頂端爲圓弧狀之溝 渠的製造方法，其中，該頂蓋層之材質包括與該基底具有 不同的蝕刻率者。 13. 如申請專利範圍第11項所述之頂端爲圓弧狀之溝 渠的製造方法，其中，該摻雜區係具有使該基底之氧化速 率加速之物種。 14. 如申請專利範圍第13項所述之頂端爲圓弧狀之溝 渠的製造方法，其中，該物種包括η型摻雜者。 15. 如申請專利範圍第14項所述之頂端爲圓弧狀之溝 14 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210Χ297公釐） 3988tvvf.doc/006 406350 A8 B8 C8 D8 六、申請專利範圍 渠的製造方法，其中，該η型摻雜包括砷。 16. 如申請專利範圍第14項所述之頂端爲圓弧狀之溝 渠的製造方法，其中，該η型摻雜包括磷。 17. 如申請專利範圍第13項所述之頂端爲圓弧狀之溝 渠的製造方法，其中，該物種之濃度自該基底之表面至遠 離該基底之表面成梯度遞減。 18. 如申請專利範圍第11項所述之頂端爲圓弧狀之溝 渠的製造方法，其中，該間隙壁之材質之材質包括與該基 底具有不同的蝕刻率者。 19. 如申請專利範圍第11項所述之頂端爲圓弧狀之溝 渠的製造方法，其中，進行熱氧化製程之步驟的溫度約爲 800°C〜95(TC 左右。 20. 如申請專利範圍第11項所述之頂端爲圓弧狀之溝 渠的製造方法，其中，去除該頂蓋層、該間隙壁、部份該 墊氧化層與該氧化層的方法包括使用氫氟酸以浸蝕去除 之。 15 ---------^------訂--”----^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280107B1 (ko) * 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
KR100372103B1 (ko) * 1998-06-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의소자분리방법
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6143624A (en) * 1998-10-14 2000-11-07 Advanced Micro Devices, Inc. Shallow trench isolation formation with spacer-assisted ion implantation
TW525260B (en) * 1999-08-02 2003-03-21 Taiwan Semiconductor Mfg Shallow trench isolation pull-back process
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6174786B1 (en) * 1999-11-23 2001-01-16 Lucent Technologies, Inc. Shallow trench isolation method providing rounded top trench corners
KR20010059185A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 소자분리막 형성방법
US6437417B1 (en) * 2000-08-16 2002-08-20 Micron Technology, Inc. Method for making shallow trenches for isolation
JP2002076287A (ja) * 2000-08-28 2002-03-15 Nec Kansai Ltd 半導体装置およびその製造方法
JP4989817B2 (ja) * 2000-12-21 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6780730B2 (en) * 2002-01-31 2004-08-24 Infineon Technologies Ag Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation
US6670279B1 (en) 2002-02-05 2003-12-30 Taiwan Semiconductor Manufacturing Company Method of forming shallow trench isolation with rounded corners and divot-free by using in-situ formed spacers
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US20040065937A1 (en) * 2002-10-07 2004-04-08 Chia-Shun Hsiao Floating gate memory structures and fabrication methods
KR100480897B1 (ko) * 2002-12-09 2005-04-07 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법
US7119403B2 (en) * 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
JP3765314B2 (ja) * 2004-03-31 2006-04-12 セイコーエプソン株式会社 マスク、マスクの製造方法、電気光学装置の製造方法および電子機器
US7238564B2 (en) * 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
US20080057612A1 (en) * 2006-09-01 2008-03-06 Doan Hung Q Method for adding an implant at the shallow trench isolation corner in a semiconductor substrate
JP2008166526A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置の製造方法
KR100831260B1 (ko) * 2006-12-29 2008-05-22 동부일렉트로닉스 주식회사 트렌치 소자 격리막에서 모서리 라운딩부를 형성하는 방법
US7952834B2 (en) * 2008-02-22 2011-05-31 Seagate Technology Llc Flex circuit assembly with thermal energy dissipation
KR20100025291A (ko) 2008-08-27 2010-03-09 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조방법
US8669777B2 (en) 2010-10-27 2014-03-11 Seagate Technology Llc Assessing connection joint coverage between a device and a printed circuit board
CN102468135B (zh) * 2010-11-18 2013-12-25 北大方正集团有限公司 一种芯片平坦化工艺方法
CN106257672B (zh) * 2015-06-18 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体器件制作方法、半导体器件及电子装置
US10085338B2 (en) 2015-09-24 2018-09-25 Seagate Technology Llc Printed circuit board with flux reservoir

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
JP3022714B2 (ja) * 1993-10-29 2000-03-21 日本電気株式会社 半導体装置およびその製造方法
US5780353A (en) * 1996-03-28 1998-07-14 Advanced Micro Devices, Inc. Method of doping trench sidewalls before trench etching
KR100230817B1 (ko) * 1997-03-24 1999-11-15 김영환 반도체 소자의 셜로우 트렌치 아이솔레이션 방법

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