TW389943B - Fabrication method of semiconductor device equipped with silicide layer - Google Patents

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Yoshihisa Matsubara
Shinichi Watanuki
Yoshiaki Yamada
Takashi Ishigami
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Nippon Electric Co
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Description

五、發明說明（1) 發明之背景 發明之領域 本發明是關於一種半導體裝置之製造方法，特別是關 於製造一具有一如矽化鈦般之金屬矽化物層的半導體裝 置，其中最好引用所謂的自行對準矽化物製程（SAL ICIDE) 技術。 習知技術之描述 在最近幾年中，半導體裝置越來越微小化並且其整合 積集度之程度也越來越高。在此情況下，許多依設計規則 而窄度約只有0.15到0.25 的電子裝置如記憶體或邏輯 裝置都被合併在一半導體晶片中。在這些高集積化的裝置 中，通常都使用金屬氧化半導體場效電晶體（MOSFETs)。 為了因應微小化的進展以及集積化增加的趨勢，其有 強烈的必要來降低用於MOSFETs的閘極長度及源極/汲極區 之寬度。然而，降低閘極長度及源極/没極區之寬度相對 的也增加了它們的電阻，因此延宕了裝置的操作速度。 因此’在微小化及集積化的電子裝置中，現在普遍的 在閘極及源極/没極之介面區附加的形成發化物層來降低 其電阻。MOSFETs的梦化層通常是以所謂的SALICIDE技術 來形成。 這類型之習用製造方法的第一個例子是顯示於圖丨人到 1E ° 不用說，有許多的MOSFETs形成及集積在一半導體基 板上。然而，為了使其簡單明瞭，在此將只解釋一個
五、發明說明（2) MOSFETs及其圖示。 首先，如圖1A所顯示，一個隔離氧化層11〇2選擇性的 以一個矽之局部氧化（LOCOS)過程在一個單晶矽（si)基板 1101之表面區域形成’以此確定M 0SFET所形成於上之一個 裝置區域1101Α的界線。一個雜質被選擇性的以離子植入 到基板1101以便形成通道阻絕區，並因此提高了絕緣擊穿 電壓。一個二氧化矽膜（Si 〇2 )1103在裝置區1101Α上基板 1101之整個暴露表面上以熱氧化處理而形成。 然後，一個具有約150nm厚度之多晶矽膜（並無顯示） 藉由一個化學氣相沈積（CVD)處理而沈積在si 〇2膜11〇3上 並覆蓋整個基板1101。而由此形成的多晶矽膜接著用如填 (P) —般的雜質加以摻雜以便降低其電阻。被降低電阻之 多晶碎膜接著被加上一特定之平面形狀，因此就在裝置區 1101A的Si02膜1103上形成一閘極1104。 一Si 〇2膜（並未顯示）藉由一CVD處理沈積在整個基板 1101上來覆蓋多晶矽閘極1104，Si 02膜1103，及以Si 02膜 所形成之隔離氧化層1102。接著，因此沈積的Si 02膜，該 S i 〇2膜1 1 0 3，及隔離氧化層1 1 〇 2以非等向性蝕刻處理來加 以蝕刻，因此就在閘極1 1 〇 4之每側的基板1 1 〇 1表面上形成 一對的侧壁間隔部1 1 〇 5。此一對側壁間隔部1 1 〇 5是以s i 02 製成。在此蝕刻製程過程中，基板1101之表面在和一對源 極/汲極區相應對之位置的覆蓋被移開。而剩餘之8丨〇2膜 11 0 3則做為一閘極氧化膜。而閘極1 1 〇 4則位於在因此形成 的閘極氧化膜1 0 3上。
五、發明說明（3) 如此，如砷（As)或硼（B)之雜質選擇性的藉由一離子 植入法植入到基板1101之裝置區1101A中《接著基板11 〇1 歷經溫度約為8 0 0 °到1 〇 〇 〇 °c之熱處理。因此，一對源極/ 汲極1106即在裝置區1101A的閘極1104每側形成。所因此 形成的源極/汲極1 1 0 6是自動對準到閘極1 1 〇 4，側壁間隔 部1105。此步驟之狀態是顯示於圖1A。 接著此步驟，一厚度約為50nm的鈦（Ti)膜1107藉由一 濺渡處理而沈積在整個基板1101上，如圖1B所顯示。接 著’鈦膜1107所形成於上之已沈積的基板iioi藉使用一燈 爐回火裝置在一氮氣（N2)環境中以溫度600 °C到650 °C的氣 壓溫度來進行3 0到6 0秒的第一次熱處理。 因此’'如圖1C所顯示，矽化反應在接近鈦膜1107和單 晶矽源極/汲極1 1 0 6以及多晶矽閘極1 1 〇 4之介面附近發 生，並以此形成矽化鈦（TiSi2)層1109，其X約等於2。此 石夕化鈦層1109是在具有約為60 /ζ Ω ·ίΜη的頗高之電阻率的 C-49相裡。在此矽化反應的同時，在環境中的氮原子擴散 進入到Ti膜1107，從而將鈦膜1107藉由氮化反應改變為 1^)^膜1107’ ，其中X是等於或大於1(例如，χ21)。 接著，使用氨氣（NH3)與過氧化氫（H202 )之混合水溶液 為一蝕刻劑，以濕式蝕刻製程將整個未反應的T i xN膜 1 1 0 7 ’移除。結果，N i S i 2層1 1 0 9就分別留置在源極/汲極 1106的表面區及閘極1104的表面區，如囷1D所顯示。 具有1^8丨2層1109之基板1101在充滿氮（N2)氣之氣壓中 在溫度約為8 5 0 °C的情況下以燈爐回火裝置進行6 0秒的第
玉、發明說明（4) 二次熱處理製程。因此，具有c_49相之|^5込層11〇9變成 具有C54-相的TiSi2層U11 ，且其具有較低的電阻率，約 為20 βΩ ，如圖1E所顯示。 為何上述形成具有C_49相之!^312層11〇9的第一熱處 理製程是在Nz環境中執行的原因將在下文中探討。 更詳細而言，在上述之鈦與矽之矽化反應中矽是充 當一擴散物質。因此，Si原子由於在此矽化反應過程中的 擴散’其不僅被引進到閘極11 〇 4及源極/汲極丨1 〇 6，也被 引進到隔離氧化層1102。若擴散到隔離氧化層11〇2的si和 Ti起反應’就在隔離氧化層1102上形成一 TiSi2層，因此 減損了隔離氧化層1102的電隔離之執行。非意欲之TiSi2 層形成於隔離氧化層1102之上的現象是稱為"遇度成長"。 為了避免此"過度成長"的現象，所以第一熱處理製程才在 N2環境中執行使Ti和N起反應，因此形成1^3^膜1107’ 。 由於TixN的反應溫度較TiSi2為低，在隔離氧化層1 1 02 上之Ti膜1107在矽化反應過程中被TixNi生成反應所耗 盡。這表示在隔離氧化層1102上之Ti膜並未和Si相互反應 且因此就避免TiSi2形成在隔離氧化層1102上。因此就可 以在源極/汲極1106及閘極1104上形成C-49相1^8丨2膜11〇9 且如所需的自行對準到閘極1 1 0 4，一對側壁間隔部11 〇 5 ’ 及隔離氧化層1102。 本類型之習用製造方法的第二個例子’其中避免了" 過度成長"現象的發生，是顯示在圖2A到2F。此例子是顯 示在和公開於1997年7月的日本公開號碼9-186194號及
五、發明說明（5) 9-186195號相應對的日本特願平第卜3039028號。 首先，如圖2A所顯示，和第一個例子中顯示於囷1A到 1E相同的方法，隔離氧化層在一個單晶矽基板11〇1之 表面區域形成，以此確定MOSFET所形成於上之一個裝置區 域1101A的界線。多晶矽閘極11〇4經由Si 02膜11 03形成在 基板1101之表面上。一對侧壁之間隔部1105是形成在基板 1101表面閘極1104之每一側。一對源極/汲極1106形成在 裝置區域1101A中表面閘極1104之每一側。在此階段之狀 況是顯示於圖2A。 接著，厚度約為2 Onm之Ti膜1 107藉由一濺鍍製程沈積 在整個基板1101上，如圖2B所示。然後，厚度約為50 nm乏 TixN膜1108藉由一濺鍍製程沈積在整個Ti膜1107上，如圖 2C所顯示。 根據此步驟，Ti膜1107和^^膜1108所沈積於上之基 板1101藉使用燈爐回火裝置在Ar環境中以溫度700 °C來進 行30秒的第一次熱處理。因此，如圖2D所顯示，矽化反應 在接近鈦膜1107和一對源極/汲極區11〇6以及閘極11〇4之 介面附近發生’並以此形成矽化鈦（1丨5丨2)層11〇9。這些 在C-49相的TiSi2層1109具有一個頗高的電阻率。 在矽化反應的同時，存在覆蓋於TixN膜1108之上的氮 原子擴散到Ti膜1107，因氮化反應而將Ti膜11〇7轉變為 TixN 膜1 1 〇7，。 接著’使用一個氨氣（NH3)與過氧化氫（H2〇2)之水溶液 為一姓刻劑，以濕式蝕刻製程將整個未反應的T i N膜
第10頁 五、發明說明（6) 1107’移除。結果，NiSi2層1109就分 11 06的表面區及閘極11 04的表面區，如圓2Ε^顯極/波極 此外C-49相TiSi2層丨1〇9所形成於之上的基顯ϋ -個充滿Ar氣：f壓中在溫度約為8〇〇$ 一： C-49相之§xiSi2層1109變成具有C54 具^ 其具有較低的電阻率，如圖2F所顯示。的Sl2層1111，且 顯示於圖1A到1E的習用製造方法可以 準形成C54相ΤΑ2層11U。然而，但有一個問
TiSiz層mi的形成在其厚度降低到約30 nm或更低就不 是所意欲的。 _ 申舌之·^1^1107必須依據半導體越來越進展的微小 化而變為更4。然而，在第一次熱處理過程中發生在以膜 1107之氮化反應及矽化反應有彼此競爭的傾向。特別是， 當砷（As)摻雜到源極/汲極11 〇6及閘極η 〇4後，在同時碎 化反應之速率也降低了，而氮化反應之速率則升高。結 果，TiSi2層1109之厚度變成非常的小。在特殊的情形 中’Ti膜1107只有產生氮化反應且結果並未形成Tisi2 層。 並且，由於在第一熱處理中TiSi2層1109是在N2環境中 形成，需探討的所實施到7^5丨2層1109之相變的效果將在 下文t探討。 圖3顯示Ti膜11〇7從C-49相變為C-54相的相變溫度變 化與Ti膜1107厚度之關係。如圓3所顯示，當^膜丨丨”之
第11頁 五、發明說明（7) 厚度約為30 nm或更小時，相變溫度突然上升，此乃因為存 在在Ti膜1107之N濃度因氮化反應而增加。因此，在第二 熱處理中用於降低TiSi2層1109 C -49相之溫度需設定在更 高的溫度。第二熱處理中的高溫度嚴重的影響源極/汲極 1106並造成半導體裝置（如MOSFET)執行之減損。並且，此 高溫也降低了TiSi2之堆聚反應之溫度邊際。 反之，如圖2A到2F習用製造方法中的第二個例子有效 的在抑制N的擴散時啟動矽化反應。因此，上述之第一例 子的問題就解決了。 更詳細而言，如上述的第二個例子中，第一次熱處理 是在Ar環境中執行。因此，從TixN膜1108(而非環境中）的 N原子擴散到Ti膜1 107，如此就使得在TixN膜1 1 08中的N濃 度降低。並且’擴散進入Ti膜1107的N原子之擴散深度就 變得比當如囷1A到1E中第一熱處理是在心環境中執行的較 淺。申言之，N原子之擴散行為被有效的抑制了。 由於對進入到Ti膜1107之N原子的擴散之抑制，Ti的 氮化反應被抑制在Ti膜1107的和源極/没極11〇6相連接的 較低側。如此’即使當Ti膜11 07之厚度降低到約30nm或更 小’所需的矽化反應仍將出現在Ti膜丨1〇7之較低側，如此 形成所意欲之1^5“層1109的小厚度。 然而，以如圖2A到2F之習用製造方法的第二個例子’ 仍因為1^1^膜11〇8沈積在1^膜11〇7上而有下列的問題。 更詳細而言，由於第一次熱處理是在ΤίχΝ膜丨1〇8形成 之後才執行，了丨^膜1108在此熱處理製程中有被熔結的傾
第12頁 五、發明說明（8) 向。結果，1'1;^膜11〇8似乎有一個高應力及高密度。在如 此的情況下，雖然Ti膜1107藉使用NH3Ah2〇2混合之水溶 劑以漁式姓刻移除，熔結的Τ“Ν膜丨1〇8很難以相同的蝕刻 製程來移除。 為了因應此姓刻上之困難，以^膜丨丨“可以過度蝕刻 而以上述之源式蝕刻來加以整個移除，或者其可以在濕式 蚀刻製程後再整個施以另一乾式蚀刻製程。然而，在此兩 種情況下’就引起了在下面的TiSi2層1109在附加之過度 蚀刻或在乾式蚀刻製程中被蝕刻了的傾向，此是由於在 T i S i2及T iXN之間的蝕刻選擇性較低之緣故。 如此’結果所得之具有c_54相之1^以2層1111的薄膜 電阻傾向於大幅的波動，並且在同時，降低1<13“層1111 層之電阻的目的就變得很難達到。 並且’若Ti膜是形成在被絕緣材料所包圍之“區 一個TiSi2層因發化反應而形成於^膜及Si區域之間的介 :=。士此情形下’因此形成的TiSi2層依照矽化反應 ^進展而有從其原本層下陷到Si區域之傾向。此下 疋因存在於Si區域之Si原子擴散到Ti膜所引起。由於此 “梦化反應期間的下陷行為，^膜本身就產生了 一ΤΐχΝ膜是形成在Ti膜上，一個塑性變形就會發生 i展中而此71』膜的變形會根據川“層之下陷現象的 %展而增加。 若Si區域具有一個細長的形狀並具有很小的寬度如
IHHII MHH 第13頁 五、發明說明（9) 5 // m或更小（例如，一條狀的形狀），則以周圍之絕緣材料 所支持的Si區域之跨距（span)是很短的。依此，Si區域就 很難被塑性變形。 位於細長形狀之Si區域之上的TixN膜造成Si區域比較 不會因之應力值而塑性變形。因此，矽化反應之速 率就變得比當Si區域並非為細長形狀的情形時低。這表示 和矽化反應相競爭之氮化反應變為較強勢。結果，就有困 難形成所意欲之TiSi2層或是根本無法形成TiSi2層。 如上所解釋，雖然顯示於圖2A到2F中的第2個例子之 方法可以因應簡單的以呂“層之變薄，但卻無法運用在薄 及細長之S i區域的碎化。 發明之概述 因此，本發明的目的之一即為提供一種半導體裝置之 製造方法，使其可能形成一薄及細長的耐火金屬矽化物 層，並且防止過度成長的情形。 本發明之另一目的是提供一半導體裝置之製造方法， 其形成具有單一相同厚度之耐火金屬矽化物層，即使此耐 火金屬石夕化物層是薄且細長的。 本發明另一個目的是提供一半導體裝置之製造方法， 其可防止具有薄及細長的耐火金屬矽化物層之半導體之執 行及特定的減損。 上述之目的及其他未詳細指明的目的，熟悉本技藝者 在下文的敘述中對這些目的更加明白。 根據本案第一實施樣態之半導體裝置之製造方法，包
第14頁 五、發明說明（10) 含下列的步驟（a )到（C ): 於步驟（a)中，在一矽區形成第一耐火金屬膜； 於步驟（b)中，在該第一耐火金屬膜上形成第二耐火 金屬膜。該第二耐火金屬膜包含和該第一耐火金屬膜相同 的一耐火金屬及氮。該第二耐火金屬膜之一應力被控制為 一特定值或比此值更低。 於步驟（c)中，在一不含氮氣之環境中，熱處理該第 一耐火金屬膜及該第二耐火金屬膜，由於該第一耐火金屬 膜和該矽區所產生的矽化反應而在該矽區及該第一耐火金 屬膜之介面形成一個耐火金屬矽化物層。 其中該第二耐火金屬膜之該應力值是設定為使該第二 耐火金屬膜在步驟（c)中之該矽化反應時並無實質的影響 該耐火金屬矽化物層之塑性變形。 •根據本案第一實施樣態之半導體裝置之製造方法，當 在步驟（a)中在一矽區形成第一耐火金屬膜之後，包含和 該第一耐火金屬膜相同的一耐火金屬及氮的該第二耐火金 屬膜在步驟（b)中形成於該第一耐火金屬膜之上。接著， 在一不含氮氣之環境中，熱處理該第一耐火金屬膜及該第 二耐火金屬膜，由於該第一耐火金屬膜和該矽區所產生的 矽化反應而在該矽區及該第一耐火金屬膜之介面形成一耐 火金屬矽化物層。 第二耐火金屬膜之一應力被控制為一特定值或比此值 更低，且該第二耐火金屬膜之該應力值是設定為使該第二 耐火金屬膜在步驟（c)中之該矽化反應時並無實質的影響
第15頁 五、發明說明（11) 該耐火金屬矽化物層之塑性變形。 因此，由於第二对火金屬膜之一應力如上述般的控制 著，第二耐火金屬膜對該耐火金屬矽化物層在矽化反應時 之塑性變形並無實質的影響。這表示矽化反應速率由於第 二耐火金屬膜的存在而無法或很難降低。 因此，一薄且細長的耐火金屬矽化物層就可以形成在 矽區域之上，即使此矽化物層之厚度只約為3 Ο ηιη或更小並 且其寬度是約為0.5 yin或更小。 並且，無需再以其他的蝕刻製程來移除第二耐火金屬 膜，而在同時，矽化反應速率並未降低或很難降低。因 此，即使此耐火金屬矽化物層是薄且細長的。此矽化物層 即具有一個單一相同的厚度。 再者，由於在步驟（c)中熱處理該第一耐火金屬膜及 該第二耐火金屬膜，是在一個不含氮氣之環境t進行，用 於引起耐火金屬矽化物層之相轉變的相轉變溫度即使當耐 火金屬矽化物層之厚度小到約為3 Onm或更小時仍不會上 升。 因此，就可防止半導體之執行及特性因相轉變之熱處 理而有所減損。 除此之外，在含有氮氣之第二耐火金屬膜在步驟（b) 中形成於第一耐火金屬膜上之後，在步驟（c)中，在一個 不含氮氣之環境中熱處理該第一耐火金屬膜及該第二耐火 金屬膜而在該矽區及該第一耐火金屬膜之介面形成一個耐 火金屬碎化物層.。如此，II原子從第二对火金屬膜（而非
第16頁 五、發明說明（12) 環境）擴散進入到第一耐火金屬膜裡’因此在步驟（C)氮化 第一耐火金屬膜。因此，乃避免了在位於矽區域外側的絕 緣材料上之耐火金屬矽化物層之過度成長現象。 在根據本發明第一實施樣態之方法的一個較佳實施 例，第二耐火金屬膜之特定的應力值為3xi〇9dyne/cm2。 使用此值可以確定得到本發明之優點。 在根據本發明專利申請範圍第一實施樣態之方法的另 一個較佳實施例，於步驟（c)中’由於在該第二耐火金屬 膜所包含的該氮氣擴散到該第一耐火金屬膜中，而使得該 第一耐火金屬膜轉變為一個第三耐火金屬膜。且該第三耐 ( 火金屬膜包含一個和該第一对火金屬膜相同的耐火金屬及 氮。在此實施例中，即可有效的得到本發明之優點。 在此情況下’最好也加入下列的步驟（d)和（e)。 在步驟（d)中選擇性的移除該第一耐火金屬膜及該未 反應的第三耐中火金屬膜以便暴露該耐火金屬矽化 '該 耐火金屬矽化層具有一個第一相。 在步驟（e )中， 來得到一個第二相 熱處理該耐火金屬矽化層以便以相變 隹根據本發明第 八一 施，，其中形成該第二财火金屬膜之步55)八是力一一 個包含和該第一耐火金屬膜相同的耐火金屬及挎 以功率密度2. 5W/cm2的一個反應性濺鍍製程來扞。 除了以2.5W/cm2或更低的滅錢功率密疳 : 製程可以少 Z. A . λ* 度’&應性·減鍵 製程1从在一冑包含和該第一冑纟金屬助同的耐火金屬
五、發明說明（13) 及氮的環境中且以8 mTorr或更高的壓力來執行°或在該矽 區的溫度是控制在400 t或更高的溫度之情形下來執行。 在根據本發明第一實施施樣態之方法的再另一較佳實 施例，其中在步驟（c)中熱處理該第一及第二对火金屬膜 之不含氮氣的環境是一個非活性環境或是真空環境。其中 該第一耐火金屬膜最好是一個鈦膜而該第二耐火金屬膜最 好是一個氮化鈦膜，因為在此情況下才可最有效的得到本 發明之優點。 一個根據本案第二實施施樣態之半導體裝置之製造方 法，其包含步驟（a)到（g): 於步驟（a)中，選擇性的在一個矽基板表面上形成一 個隔離絕緣體，以此界定一個裝置區域。 於步驟（b)中，在該裝置區域中的該基板之表面上形 成一個閘絕緣體。 於步驟（c)中，在該閘絕緣體上形成一個閘極。 於步驟（d)中，在該基板的表面上該閘極的每一侧形 成一個絕緣側壁間隔部。該側壁間隔部和相應對之該閘極 的侧表面相連接； 於步驟（e)中，藉由引進一個雜質到該基板之裝置區 域來在該基板上該閘極的每一側形成源極/汲極區。 於步驟（f)中’形成一個第一耐火金屬膜和該隔離絕 緣體、該絕緣側壁間隔部、及該源極/汲極相連接； 於步驟（g)中’在該第一耐火金屬膜上形成一個第二 财火金屬膜。該第二财火金屬膜包含一個和該第一财火金
第18頁 五、發明說明（14) 屬膜相同的耐火金屬及氮。該第二耐火金屬膜之一個應力 被控制為一特定值或比此值更低。 於步驟（h)中，在一個不含氮氣之環境中，熱處理該 第一耐火金屬膜及該第二耐火金屬膜，因此在該第一耐火 金屬膜及該源極/汲極區之介面形成一個耐火金屬矽化物 層； 其中該第二耐火金屬膜之該應力值是設定為使該第二 耐火金屬膜在步驟（c)中之該矽化反應時並無實質的影響 該耐火金屬矽化物層之塑性變形。 根據本案第二實施施樣態之方法，其和使用本案第二 實施施樣態之方法具有相同的優點；其乃因為本案第二實 施施樣態之方法和將第一實施施樣態之方法應用到一個 MOSFET之製造是相應對的〇 在根據本發明第二實施施樣態之方法的一個較佳實施 例，該第二耐火金屬膜之該應力值是設定為3X1 〇19 dy ne / cm2 0 於根據本發明第二實施施樣態之方法的另一個較佳實 施例，該第一耐火金屬膜由於在步驟（h)中，在該第二耐 火金屬膜所包含的該氮氣擴散到該第一耐火金屬膜中而使 得該第一耐火金屬膜轉變為一個第三耐火金屬膜。並且該 第三耐火金屬膜包含一個和該第一耐火金屬’膜相同的耐火 金屬以及氮。在此實施例中，即可有效的得到本發明之優 點。 在此情況下，最好也加入下列的步驟（i)和（j)。
第19頁 五、發明說明（15) 在步驟（i)中，選擇性的移除該第一耐火金屬膜及該 未反應的第三耐火金屬膜以便暴露該耐火金屬矽化層。該 对火金屬碎化層具有一個第一相。 在步驟（j )中熱處理該耐火金屬矽化層以便以相變來 得到一個第二相。 在根據本發明第二實施施樣態之方法的另一個較佳實 施例，其中形成該第二耐火金屬膜之步驟（g)是藉由在一 個包含和該第一耐火金屬膜相同的耐火金屬及氮的環境中 以功率密度2. 5W/cm2或更低的一個反應性濺鍍製程來執 行。 除了以2. 5W/cm2或更低的濺鍍功率密度，反應性濺鍍 製程可在一個包含和該第一耐火金屬膜相同的耐火金屬及 氮的環境中以8m Tor r或更高的壓力來執行。或是將在該矽 區的溫度控制在400 °C或更高的溫度來執行反應性濺鍍製 程。 在根據本發明第二實施施樣態之方法的再另一較佳實 施例，其中在步驟（h)中熱處理該第一及第二耐火金屬膜 之不含氮氣的環境是一個非活性環境或是真空的環境。 此外，該第一耐火金屬膜最好是一鈦膜而該第二耐火 金屬膜最好是一氮化鈦膜，以此才可最有效的發揮本發明 之優點。 囷示之簡單說明 為了使本發明可付諸實施，將在下文中參照圖示加以 敎述。
第20頁 五、發明說明（16) 圖1A到1E各別為顯示習用半導體裝置之製造方法第一 例之處理步驟的示意部分橫剖面圖。 圖2A到2F各別為顯示習用半導體裝置之製造方法第二 例之處理步驟的示意部分橫剖面囷。 圖3為顯示矽化鈦膜之間相變溫度及其厚度之關係 圖。 圖4A到4F各別為顯示本發明第一實施例的半導體裝置 之製造方法處理步驟的示意部分橫剖面圖。 圖5為顯示根據第一實施例之製造方法中氮化鈦膜之 壓縮應力與濺渡功率或濺渡功率密度之關係圖。 圖6為一顯示根據第一實施例之製造方法中蝕刻速率 與濺渡功率或濺渡功率密度之關係圖。 圖7為一顯示根據第一實施例之製造方法中矽化鈦層 之薄膜電阻與濺渡功率或濺渡功率密度之關係圖。 囷8A到8C各別為顯示本發明第二實施例的半導體裝置 之製造方法處理步驟的示意部分橫剖面圖。 圖9為一顯示根據第二實施例之製造方法中氮化鈦膜 之壓縮應力與濺渡功率或濺渡功率密度之關係圖。 圖1 Ο A到1 0 C各別為顯示本發明第三實施例的半導體裝 置之製造方法處理步驟的示意部分橫剖面圖。 圖11為一顯示根據第三實施例之製造方法中氮化鈦膜 之壓縮應力與基板溫度之關係圊。 符號說明 101~基板
第21頁 五、發明說明（17) 101A〜裝置區域 1 0 2〜隔離氧化層 103~Si02 膜 1 0 4 ~閘極 1 0 5 ~側壁之間隔部 1 0 6〜源極/汲極 107~Ti 膜 107,〜TixN 膜 108 〜TixN 膜 1 0 8 a〜氮化鈦膜 109~TiSi2 層 lll~TiSiJ 1101~基板 1 1 0 2 ~隔離氧化層 1103~Si02 膜 1 1 0 4 ~閘極 1 1 0 5〜侧壁之間隔部 1 1 06〜源極/汲極 1107~Ti m 1 107，〜TixN 膜 1 1 08 〜TixN 膜 1 1 09 〜TiSi2 層 較佳實施例之詳細說明 本發明之較佳實施例將參照附圖在下文中詳細說明。
第22頁 五、發明說明（18) (第一實施例） 圈4A到4F根據本發明之第一實施例具有一 M〇SFET之半 導體裝置的製造方法。 在此方法中’首先，如圓4 A所顯示，一以Si〇2製成之 隔離氧化層102選擇性的以一L〇c〇S過程在一 P類型單晶矽 基板101之表面區域形成，以此確定M〇SFET所形成於上的 一裝置區域101A的界線◊一雜質被選擇性的以離子植入到 基板101以便形成通道阻絕區’因此提高了絕緣擊穿電 壓。 除了此p類型基板1〇1外’也可使用一具有p類型之η類 型單晶矽基板。 { 在裝置區101Α中之基板1〇1之整個暴露表面上，以熱 氧化處理方式形成厚度約8 nm之一 Si 02膜103。 然後，一個具有約1 0 0 n m厚度之梦之多晶艘（例如，多 晶矽）膜（並無顯示）藉由一個CVD處理而沈積在Si〇2膜1〇3 上覆蓋整個基板101。而由此形成的多晶石夕接著用如难（P) 之雜質加以摻雜以便降低其電阻。具有降低電阻之多晶碎 膜接著被加上一特定之平面形狀，因此就在裝置區101A的 Si02膜1〇3上形成一閘極104。 一具有約lOOnra厚貪之二氧化碎媒（並未顯示）沈積在 整基板101上來覆蓋多晶矽閘極丨〇4、Si〇2膜103、及藉由 一 CVD處理以二氧化矽膜所形成之隔離氧化層102。接著， 二氧化矽膜因此沈積’該Si 〇2膜，及隔離氧化層1〇2以 非等向性蝕刻處理來加以蝕刻，因此就在閘極1 0 4之每側
第23頁 五、發明說明（19) 的基板1 0 1表面上形成一對的側壁之間隔部1 〇 5。此一對侧 壁之間隔部105是以二氧化砂製成，並和與相應對之閘極 1 0 4的側表面相連接。 在此非等向性蚀刻處理過程中，基板1〇1之表面在和 一對源極/汲極區相應對之位置的覆蓋被移開。而剩餘之 Si 〇2膜103則做為一閘極氧化膜。而閘極1〇4則位於在因此 形成的閘極氧化膜103上。 如此’一個如砷（As)之η類型雜質選擇性的以藉由一 離子植入法植入到基板101之裝置區101Α中。η類型雜質之 劑量可以是’例如，設定在1 X 1 〇15atoms/cm2。接著基板 1 0 1歷經溫度約為9 0 0 °C之熱處理。因此，一對源極/汲極 106即在閘極1〇4每側之裝置區101A形成。所因此形成的源 極/汲極1 0 6是自動對準到閘極1 0 4，側壁之間隔部1 〇 5，及 隔離氧化層102。此步驟之狀態是顯示於圖4A。 接著在形成一源極/汲極區106的步驟，厚度約為20 nm 的鈦（Ti)膜107藉由一回應性濺渡處理而沈積在整個基板 101上’如圖4B所顯示。此濺渡處理是以使用一鈦靶及一 氬氣環境來執行。
在鈦膜107上，厚度約為20nm的氮化鈦（TixN)膜108a 藉由一回應性濺渡處理而沈積在整個基板1〇1上，如圖4C 所顯示’此是當Χ^1。此濺渡處理是在下列的條件下執 行。 (i)靶：一個直徑為30cm的鈦靶 (i i )環境：Ar與1之混合
第24頁 五、發明說明（20) (iii) Ar與N2之流動速率：相等 (iv) 氣壓：3mTorr (v )基板溫度：約2 0 0 °C (vi)濺渡功率：〇. 5到1. 5kw 濺渡功率最好是設定在最低值〇.5kw，其原因可從圖5 中看出。 圖5顯示第一實施例中以^膜108a之壓縮應力與濺渡 功率或濺渡功率密度之間的關聯。如圖5所顯示，了丨”膜 108a之壓縮應力因降低濺渡功率或濺渡功率密度而降低。 這表示降低濺渡功率或濺渡功率密度不只之濺 渡速率連其壓縮應力也隨之降低。以^膜^以之壓縮應力（ 是單一的由在4. 5kw〇6. 3W/cm2)時為8. 5 X 1〇19dyne/cm2 到 在0. 5kw( = 0. 7W/cm2)時改變為〇. 5 X 10Hdyne/cm2。而其壓 縮應力在 1.5 kw ( = 2.1W/cm2)時為 3 〇 χ1〇19(1γη6/ειη2。 接著，鈦及Τι膜1107還有1'丨}^膜1〇83所形成於上之沈 積的基板101藉使用燈爐回火裝置在_Ar環境中以溫度7〇〇 °C來f行30秒的第一次熱處理。因此，如圖4D所顯示，石夕 :/η膜^7和單晶發源極/沒極106以及多晶梦 1之S //I並以此形成妙化鈇（Τ1^)層 具有約為6〇 "·-π的頗高之電 阻的C-49相裡。 拉：ί :熱2 膜1‘的壓縮應力轉變成 :ΐ:::之縮應力在第-熱處理後隨 著滅渡力率之降低而減人。％鈦之發化反應乃為—艘積減
五、發明說明（21) 少反應’因此’TixN膜108a的拉伸應力越高，矽化反應降 ，的速率就越低。如此，較佳的狀態是將濺渡功率密度設 定為允許的低值’所以所引起的以^膜^^的拉伸應力可 以變得較低。
在此碎化反應的同時，覆於71，膜1〇83之上的原子N 擴散進入到Ti膜107 ’從而將Ti膜1〇7藉由氮化反應改變為 丁_13^膜1〇7’ 。由於TixN膜107’的存在，下丨以2層109並未在 隔離氧化層102上生長’這表示此可以防止過度成長的發 生。 因此，使用一氨氣（nh3)與過氧化氫（h2〇2)之混合水溶 液為一蚀刻劑，以濕式蝕刻製程將整個ΤίχΝ膜1〇83及未反（ 應的Τι ΧΝ膜107’移除。結果，以呂“層109就分別留置在源 極/沒極106的表面區及閘極1〇4的表面區，如圈4Ε所顯 示 〇 圖6顯示在濕式蝕刻製程中ΤίχΝ膜1〇83之蝕刻速率與 減鑛功率密度之關係。如囷所顯示，當濺鍍功率為21^*或 滅链功率密度是2.8W/cm2或更高時，]'丨5^膜1083之蝕刻速 率並未出現很大的改變。然而，當濺鍍功率為15^或濺 鍵功率密度是2. lW/cm2或更低時，ΤίχΝ膜1083之蝕刻速率 増加了大約兩倍。這表示當用於的濺鍍製程的 減鍍功率密度為2. lW/cm2或更低時，TixN膜108&之蝕刻速 率會突然的增加《所以一個臨界值似乎在2 lw/cm2及 2. 8W/cm2之間。本發明者則發現此臨界值是在2. 5ff/cm2。 為何以^膜l〇8a具有一個高蚀刻速率的原因將在下文 mm iHi 第26頁 五、發明說明（22) 中探討。 由於其低濺鍍功率密度，從鈦靶所濺鍍出的Ti粒子之 動力能量也變低，如此降低了 丁込^^膜108a的結合能。此結 合能的減少導致一低密度及許多的孔洞，並且因此，T ixN 膜108a具有一個低應力及高蝕刻速率。 ^，膜108a之應力的降低和其厚度的減小是等效的， 此有助於iii Si2層109在石夕化反應時的下陷（sinking)，並 防止梦化反應速率的降低。 根據第一實施例之方法，其濺鍍功率為〇 . 5 kw，等於 濺鍍功率密度〇.7W/cm2。因此，丁丨^膜108a的蝕刻速率約 高為40埃/cm2，其大約為濺鍍功率密度為2. lW/cm2時之蝕 刻速率的兩倍。因此，就有效得到了本發明的優點。 在濕式蝕刻製程後，及丨8“層109所形成於之基板101 在一個充滿Ar氣之氣壓中在溫度約為800 °C的情況下以燈 回火裝置進行10秒的第二次熱處理製程。因此，具有C-49 相之。8込層109變成具有C-54相的TiSi24111 ，且其具有 較低的電阻率，約為20/ζΩ ·ειη，如圖4F所顯示。 圊7顯示具有C54 -相之1^3丨2層111的電層電阻與濺渡 功率或濺渡功率密度之關係圖。由圊7可看出，當TixN膜 108a的濺鍍製程是在濺鍍功率密度為2. lW/cm2或更低時下 所執行時，其丁丨?^膜1088的蝕刻速率是很高的，而1丨3丨2層 1 1 1的電層電阻是非常低的。 如上所解釋，根據本發明第一實施例之半導體裝置的 製造方法，在Ti膜107形成於基板101後，丁丨^膜108a形成
第27頁 五、發明說明（23) 在Ti膜107上。接著，Ti膜107及TixI^l〇8a在Ar環境中經 過熱處理，因此就在源極/汲極1〇6的表面區及閘極1〇4的 表面區中因Ti膜107的矽化反應而形成“以2層1〇9。 1^)^膜1083應力值之設定是使1'“1^膜1〇8&在矽化反應 中對NiSi2層109的塑性變形並無影響。 結果’由於1^』膜1〇83之低應力，在矽化反應中NiSi2 層109的塑性變形對第二耐熱金屬膜並無影響。這表示由 於丁丨^膜108a之存在’發化反應之速率無法或很難降低。 如此，即使Ri S“層109具有很小約為3〇nm或更薄的厚 度以及一很窄約為0.5#m或更窄的寬度，他們仍可以形成 於源極/汲極106及閘極1〇4之上。 並且’並不需要特別蝕刻製程來移除15“層109，在 同時，矽化反應之速率並未降低或很難降低。因此，即使 NiSiz層109很薄及細長的，他們仍有一樣的厚度。 此外，由於Ti膜107及TixN膜108a的第一熱處理製程 是在Ar環境中進行’用於引起NiSi2層1〇9之相轉變的相轉 變溫度並不會升高，即使氾8丨2層109之厚度小到約3〇111„或 更小。 因此，半導體裝置之執行及特徵就不會因相轉變之熱 處理而減損。 除此之外，在1^3膜1083形成於Ti膜107之上後，Ti 膜107及TixN膜108a在Ar環境中經過熱處理，因此形成 NiS“層109。結果，氮原子從TixN膜1〇8&(而非從環境）擴 散進入Ti膜107，因此在這製程中氮化Ti膜107。因此就可
第28頁 五、發明說明（24) 以防止，^iSi2層109在隔離氧化層1〇2上過度成長的發 生。 丨· (第二實施例） 圖8 A到8 C顯示根據本發明 之半導體裝置的製造方法。 根據第二實施例所用之方 的製程步驟，除了在此實施例 是被控制的’而非如第一實施 率密度。因此，製程步驟中和 的解釋即加以省略，只在圖8 A 來表示。
第二實施例中具有一 M0SFET 法包括根據第一實施例所用 中用於TixN膜1 08a濺鍍壓力 例中的1^1^膜1〇83的濺鍍功 第一實施例步驟相同之部分 及8C中使用相同的標號元件 首先，和第一實施例相同，隔離氧化層，以〇2膜 103及閘極104，侧壁之間隔部丨05，及源極/汲極1〇6形成 在之中、之上、及覆蓋於基板1〇1。然後，具有厚度約為 20nm的Τι膜107藉由和第一實施例相同之反應性濺鍍製程 而沈積在整個基板101。此步驟之狀態是顯示於圖8Α。 接著’如囷8Β顯示’一厚度約為2〇11„1的1^3^膜1〇81)藉 由一反應性濺鍍製程而沈積在^膜1〇7上且覆蓋整個基板 1 0 1 ’但是是在下列的條件下進行。
(i )靶：一個直徑為30cm的Ti靶 (ii)Ar及N2之流動速率：相等 (i i i )環境：Ar及心的混合 (iv)環境壓力：3mTorr 到 12mTorr (v )基板之溫度：約2 〇 〇 °C
第29頁
五、發明說明（25) (vi)滅鍵功率：4.5kw 濺鍍壓力之改變是藉由改變Ar及I之流動速率的總人 且其中使各個之Ar及1之流動速率相等。 〜口 較佳的情況是使濺鍍壓力約等於1 2mTorr，其原因可 由圖9來說明。 ' '' 口 圖9顯示在第二實施例中^^^膜l〇8b的壓縮應力及滅 鍍壓力之關係。如圖9所顯示，TixN膜108b的壓縮應力隨 著濺鍍壓力之上升而下降。^，膜l〇8b的壓縮應力單一的
由在 3mTorr 時為 8.0 父1〇19(171^/(；1112到在121111'〇1*1'時改變為 0. 5 xl019dyne/cm2。而其壓縮應力在8mTorr時為3. 〇 X 1019dyne/cm2 〇 1^3膜108b具有一低壓縮應力之原因將在下文中探 討。 由於高濺鍍壓力使得濺鍍電壓變為低，此造成 鍍粒子動力能量之降低。此和第一實施例中濺鍍功率或_ 鍍功率密度之降低是一樣的。因此，TixN膜1081)即具1 低應力及高蝕刻速率。 接著，1^膜1〇7及1'丨}^膜1〇8&所沈積於之上的基板1〇1 在Ar環境中以和第一實施例中相同的方法經過第一次熱處 理製程，因此形成具有049相的>}以丨2層1〇9，如圏“所'顯 示0 ' \ 整個14，膜1081)及未反應的TixN膜1〇7’以和第—實施 例中相同的濕式蝕刻來移除，因此將N i S i2層1 0 9分別留f 於源極/汲極106及閘極104之間的介面區。
第30頁 五、發明說明（26)q 最後’NaSiz層109所形成於之上的基板1〇1在^環境 中以和第一實施例相同的方法經過第二次熱處理製程。因 此，具有C-49相之“以2層109轉變為具有C54_ 111。 2 非常明顯的是根據第二實施例的方法 例相同的優點。 此外，本實施例具有其他之優點是在於其可以使濺 裝置最有效率的執行，且所需的濺鍍 例的方法為短（例如，其濺鍍速率較高）。枚很據#贯施 長的Si來Ϊί第：實施例的方法’其需要約3分鐘或更 長? 2 =來，長一厚度為 功率密度約為O.TW/cf。反之，根據第二a其中之踐鍍 =其只需要20秒或更短的時間來長成—樣厚度的η』膜 (第三實施例） 圖10A到10C顯示根據本發明第三實施 MOSFET之半導體襞置的製造方法。 丫具有一 根據第二實施例所用之方法包括根據— 的相同製程步驟，除了在此實施例中基板1〇1之π 控制的，而非如第一實施例中的TixN膜1〇83濺鍍:力率^ 度。因此，製程步驟中和第一實施例步驟相同之部^的 ::加以省略，只在圖丨以及㈠…吏用相同的標號元件： 首先，和第一實施例相同，隔離氧化層1〇2，Si〇膜
五、發明說明（27) 103及閘極1〇4，側壁之間隔部1〇5，及源極/汲極1〇6形成 在之中、之上、及覆蓋於基板1〇1。然後，具有厚度約為 2 〇nm的Τι膜1〇7藉由一和第—實施例相同之反應性濺鍍製 程而沈積在整個基板101。此步驟之狀態是顯示於圖1〇Α。 接著，如圖10Β顯示，一厚度約為2〇nm的 藉由一反應性濺鍍製程而沈積在^膜^?上且覆蓋整個基 板1 0 1 ’但是是在下列的條件下進行。 (i)靶：一個直徑為30cm的Ti靶 (i i )環境：Ar及N2的混合 (i i i ) Ar及N2之流動速率：相等 (i v)環境壓力：3mTorr (v )基板之溫度：約5 0 °C到4 5 0 °C (vi)減鍵功率：4.5kw 較佳的情況是使基板1 0 1之溫度約等於4 0 0。(：，其原因 可由圊1 1來說明。 圖11顯示在第三實施例中以^膜108c之壓縮應力與基 板101之溫度的關係。如圖11所顯示，了込付膜108c之壓縮 應力隨著基板101之溫度的升高而降低。1^3膜108c之壓 縮應力單一的由在50°(：時為11.0\1019(17託/^112到在4 5 0 它時改變為0.5xl019dyne/cm2。而其壓縮應力在400 °C時 為3.0 xl〇19dyne/cm2 〇 ^，膜108c具有一低壓縮應力之原因將在下文中探 討〇 由於基板101之高溫度，如此降低了 丁丨^膜108c的結
第32頁 五、發明說明（28) 合能。此結合能的減少導致一低密度及許多的孔洞，並且 因此，丁丨^膜108c具有一低應力及高蝕刻速率。 接著，Ti膜107及1'丨5^膜108〇所沈積於之上的基板ι〇1 在Ar環境中以和第一實施例中相同的方法經過第一次熱處 理製程，因此形成具有C-49相的以8“層1〇9，如圖10B所 顯示。 整個1丨』膜108(；及未反應的TixN膜107’以和第一實施 例中相同的濕式蝕刻來移除，因此將N i S i 2層1 0 9分別留置 於源極/汲極106及閘極104之間的介面區。 最後，NiSi2層109所形成於之上的基板101在Ar環境 中以和第一實施例相同的方法經過第二次熱處理製程。因 （ 此，具有C-49相之NiSi2層109轉變為具有C54-相之1^5“層 111» 非常明顯的是根據第三實施例的方法乃具有和第一實 施例相同的優點。 此外，本實施例具有第二實施例1之優點，其可以使 一濺鍍裝置最有效率的執行，且所需的濺鍍期間較根據第 一實施例的方法為短（例如，其濺鍍速率較高）。 雖然從第一實施例到第三實施例中都使用T i為其耐火 金屬，但本發明並不侷限在Ti。在本發明也可以使用其他 的耐火金屬如鎢（W)或鈷（Co)應是不言而明。 、 雖然在本發明是以耐火金屬矽化物層111用於— M0SFET，但本發明並不侷限在此。本發明也可以應用 雙極電晶體。 ’
I麵丨I晒I 第33頁 五、發明說明（29) 雖然本發明已參照較佳實施例來說明，但熟悉本技藝 者在不離開本發明之精神下，當可對其做各種修改。 第34頁

Claims (1)

  1. 六、申請專利範圍 1. 一種半導體裝置之製造方法，包含如下步驟： (a) 在一矽區上形成第一耐火金屬膜； (b) 在該第一耐火金屬膜上形成第二耐火金屬膜； 該第二耐火金屬膜包含和該第一耐火金屬膜相同的耐 火金屬及氮； 該第二耐火金屬膜之應力被控制為一特定值或比此值 更低；且 (c) 在一未含氮氣之環境中，對該第一耐火金屬膜及 該第二耐火金屬膜施以熱處理，由於該第一耐火金屬膜和 該矽區所產生的矽化反應，而在該矽區及該第一耐火金屬 膜之介面形成一耐火金屬矽化物層； 其中該第二耐火金屬膜之該應力值，是設定為使該第 二耐火金屬膜在步驟（c)中之該矽化反應時並無實質的影 響該耐火金屬矽化物層之塑性變形。 2. 如申請專利範圍第1項之半導體裝置之製造方法， 其中該第二耐火金屬膜之該應力值是設定為3 X1019 dy ne / cm2 〇 3. 如申請專利範圍第1項之半導體裝置之製造方法， 於步驟（c)中，由於在該第二耐火金屬膜所包含的該氮氣 擴散到該第一耐火金屬膜中，而使得該第一耐火金屬膜轉 變為一個第三耐火金屬膜； 並且其中該第三耐火金屬膜，包含和該第一耐火金屬 膜相同的耐火金屬以及氮。 4. 如申請專利範圍第3項之半導體裝置之製造方法，
    第35頁 六、申請專利範圍 更包含如下步驟： (d) 選擇性的移除該第一耐火金屬膜及該未反應的第 三耐火金屬膜，以便暴露該耐火金屬矽化層； 該耐火金屬矽化層具有一第一相；並且 (e) 對該耐火金屬矽化層施以熱處理，俾藉由相變而 得到一第二相。 5. 如申請專利範圍第1項之半導體裝置之製造方法， 其中形成該第二耐火金屬膜之步驟（b)係藉由在包含和該 第一耐火金屬膜相同的耐火金屬及氮的環境中，以 2. 5W/cm2或更低功率密度的反應性濺鍍製程執行之。 6. 如申請專利範圍第1項之半導體裝置之製造方法， 其中形成該第二耐火金屬膜之步驟（b)係藉由在包含和該 第一耐火金屬膜相同的耐火金屬及氮的環境中，以8mTorr 或更高的壓力的反應性濺鍍製程來執行之。 7. 如申請專利範圍第1項之半導體裝置之製造方法， 其中形成該第二耐火金屬膜之步驟（b)，是藉由在包含和 該第一耐火金屬膜相同的耐火金屬及氮的環境中，且在該 矽區的溫度是控制在40 0 °C或更高的溫度的反應性濺鍍製 程來執行之。 8. 如申請專利範圍第1項之半導體裝置之製造方法， 其中在步驟（c)中，用以熱處理該第一及第二耐火金屬膜 之不含氮氣的環境，是一個非活性環境或是真空環境。 9. 如申請專利範圍第1項之半導體裝置之製造方法， 其中該第一耐火金屬膜是一鈦膜。
    第36頁 六、申請專利範圍 10. 如申請專利範圍第1項之半導體裝置之製造方 法，其中該第一耐火金屬膜，是一鈦膜，而該第二耐火金 屬膜是一氣化鈦膜。 11. 一種半導體裝置之製造方法，其包含如下步驟： (a) 選擇性的在一矽基板表面上形成一隔離絕緣體， 以此界定一裝置區域； (b) 在該裝置區域中的該基板之表面上形成一閘絕緣 bmL 渡， (C )在該閘絕緣體上形成一閘極； (d )在該基板的表面上，該閘極的每一侧，形成一絕 緣侧壁間隔部； 該侧壁間隔部，和相應對之該閘極的側表面相連接； (e) 藉由引進一雜質到該基板之裝置區域，以在該基 板上該閘極的每一側形成源極/汲極區； (f) 形成一第一耐火金屬膜，和該隔離絕緣體、該絕 緣侧壁間隔部、及該源極/汲極相連接； (g) 在該第一耐火金屬膜上形成一第二耐火金屬膜； 該第二耐火金屬膜包含和該第一耐火金屬膜相同的一 耐火金屬及氮； 該第二耐火金屬膜之一應力，被控制為一特定值或比 此值更低；且 (h) 在一不含氮氣之環境中，熱處理該第一耐火金屬 膜及該第二耐火金屬膜，因此在該第一耐火金屬膜及該源 極/汲極區之介面形成一耐火金屬矽化物層； HI IHI 第37頁 六、申請專利範圍 其中該第二耐火金屬膜之該應力值，是設定為使該第 二耐火金屬膜在步驟（C)中之該矽化反應時，並無實質的 影響該耐火金屬矽化物層之塑性變形。 12. 如申請專利範圍第11項之半導體裝置之製造方 法，其中該第二耐火金屬膜之該應力值，是設定為3X1 019 dyne/cm2 。 13. 如申請專利範圍第11項之半’導體裝置之製造方 法，於步驟（h)中，由於在該第二耐火金屬膜所包含的該 氮氣擴散到該第一耐火金屬膜中，而使得該第一耐火金屬 膜轉變為一個第三耐火金屬膜； 並且其中該第三耐火金屬膜，包含和該第一耐火金屬 膜相同的耐火金屬以及氮。 14. 如申請專利範圍第11項之半導體裝置之製造方 法，更包含如下步驟： (i) 選擇性的移除該第一耐火金屬膜及該未反應的第 三耐火金屬膜，以便暴露該耐火金屬矽化層； 該耐火金屬矽化層具有一第一相；並且 (j) 對該耐火金屬矽化層施以熱處理，俾藉由相變而 得到一第二相。 15. 如申請專利範圍第11項之半導體裝置之製造方 法，其中形成該第二耐火金屬膜之步驟（g)係藉由在包含 和該第一耐火金屬膜相同的耐火金屬及氮的環境中，以2. 5W/cm2或更低功率密度的反應性濺鍍製程執行之。 16. 如申請專利範圍第11項之半導體裝置之製造方
    第38頁 六、申請專利範圍 法，其中形成該第二耐火金屬膜之步驟（g)係藉由在包含 和該第一耐火金屬膜相同的耐火金屬及氮的環境中，以 8mTorr或更高的壓力的反應性濺鍍製程來執行之。 17. 如申請專利範圍第11項之半導體裝置之製造方 法，其中形成該第二耐火金屬膜之步驟（g)，是藉由在包 含和該第一耐火金屬膜相同的耐火金屬及氮的環境中，且 在該矽區的溫度是控制在400 °C或更高的溫度的反應性濺 鍍製程來執行之。 18. 如申請專利範圍第11項之半導體裝置之製造方 法，其中在步驟（h)中，用以熱處理該第一及第二耐火金 屬膜之不含氮氣的環境，是一個非活性環境或是真空環 境。 19. 如申請專利範圍第11項之半導體裝置之製造方 法，其中該第一耐火金屬膜是一鈦膜。 20. 如申請專利範圍第11項之半導體裝置之製造方 法，其中該第一耐火金屬膜，是一鈦膜，而該第二耐火金 屬膜是一氮化鈦膜。
    第39頁
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