KR19990036981A - 실리사이드층을 갖춘 반도체장치의 제조방법 - Google Patents

실리사이드층을 갖춘 반도체장치의 제조방법 Download PDF

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Abstract

과성장 현상을 방지하는 한편 얇고 신장된 고융점 금속 실리사이드층을 형성하는 것을 가능하게 하는 반도체장치의 제조방법이 제공된다. 이 방법은 단계 (a) 내지 (c)를 포함한다. 단계 (a)에서, 제 1 고융점 금속막은 실리콘 영역에 형성된다. 단계 (b)에서, 제 2 고융점 금속막은 제 1 고융점 금속막에 형성된다. 제 2 고융점 금속막은 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함한다. 제 2 고융점 금속막의 응력은 특정값 이하로 제어된다. 단계 (c)에서, 제 1 고융점 금속막과 제 2 고융점 금속막은 질소를 배제한 분위기에서 열처리되어, 제 1 고융점 금속막과 실리콘영역과의 실리사이드화 반응에 기인하여 실리콘 영역과 제 1 고융점 금속막 사이의 계면에서 고융점 금속 실리사이드층을 형성한다. 제 2 고융점 금속막의 응력값은, 제 2 고융점 금속막이 단계 (c)에서 실리사이드화 반응중에 일어나는 고융점 금속 실리사이드층의 소성 변형에 실질적으로 아무런 영향을 주지 않도록 설정된다.

Description

실리사이드층을 갖춘 반도체장치의 제조방법
본 발명은 반도체장치의 제조방법, 특히 티탄 실리사이드와 같은 금속 실리사이드층을 갖춘 반도체장치의 제조방법에 관한 것으로, 이른바 자기 정합 실리사이드 (SALICIDE) 기술을 이용하는 것이 바람직하다.
최근에, 반도체장치는 점점 소형화되고 있고 그 집적규모는 점점 더 높아지고 있다. 이런 상황하에서, 0.15 내지 0.25㎛의 설계규칙하에 제조된 메모리 또는 논리장치와 같은 많은 전자장치는 하나의 반도체 칩에 집적되고 있다. 이런 고집적장치에서는, 금속 산화막 반도체 전계효과 트랜지스터 (MOSFET)가 일반적으로 사용된다.
소형화의 진행과 집적도의 증가경향에 대처하기 위해, MOSFET에 대한 게이트 전극의 길이와 소스/드레인 영역의 폭을 줄일 필요성이 매우 컸다. 그러나, 게이트 전극의 길이와 소스/드레인 영역의 폭을 줄이면 전기저항이 커져, 장치의 동작속도를 지연시킨다.
그에 따라, 이렇게 소형화되고 집적된 전자장치에서는, 실리사이드층이 게이트 전극의 표면영역과 소스/드레인 영역에 추가로 형성되어 전기저항을 낮추는 것이 유행하였다. MOSFET에 대한 실리사이드층은 이른바 "SALICIDE" 기술을 이용하여 통상 형성된다.
이런 종류의 종래 제조방법의 제 1 예가 도 1a 내지 1e 에 도시되어 있다.
많은 MOSFET가 반도체 기판에 형성되고 집적된다는 것은 말할 필요가 없다. 그러나, 간단하게 하기 위해 이 MOSFET 중에 하나만이 이 명세서와 첨부도면에서 설명된다.
먼저, 도 1a 에 도시된대로, 소자분리 산화막 (1102)은 LOCOS (local oxidation of silicon) 공정에 의해 단결정 실리콘 (Si) 기판 (1101)의 표면에 선택적으로 형성되어, MOSFET가 형성되는 장치영역 (1101A)을 한정한다. 불순물은 기판 (1101)에 선택적으로 이온주입되어 채널스톱영역을 형성하여, 절연파괴전압을 상승시킨다. 이산화규소 (SiO2)막 (1103)은 열산화공정에 의해 이 장치영역 (1101A) 내의 기판 (1101)의 노출된 전 표면에 형성된다.
그리고나서, 약 150㎚ 두께의 폴리실리콘막 (도시되지 않음)은 CVD 공정에 의해 전 기판 (1101) 위의 SiO2막 (1103)에 증착된다. 이렇게 형성된 폴리실리콘막은 인 (P)과 같은 불순물로 도프되어 전기저항을 더 낮춘다. 그리고나서 낮춰진 전기저항을 갖는 폴리실리콘막은 특정 설계형태로 패터닝되어, 장치영역 (1101A) 내의 SiO2막 (1103)의 게이트 전극 (1104)을 형성시킨다.
SiO2막 (도시되지 않음)은 CVD 공정에 의해 전 기판 (1101)에 증착되어 폴리실리콘 게이트 전극 (1104), SiO2막 (1103), 그리고 SiO2로 만들어진 소자분리 산화막 (1102)을 덮는다. 그리고나서 이렇게 증착된 SiO2막, SiO2막 (1103), 그리고 소자분리 산화막 (1102)은 이방성 에칭공정에 의해 에칭되어, 게이트 전극 (1104)의 각 측면에서 한 쌍의 측벽 스페이서 (1105)를 형성시킨다. 측벽 스페이서 (1105)는 SiO2로 만들어진다. 에칭공정중에, 기판 (1101)의 표면은 소스/드레인 영역를 위한 위치에서 벗겨진다. 나머지 SiO2막 (1103)은 게이트 산화막으로 기능한다. 게이트 전극 (1104)은 이렇게 형성된 게이트 산화막 (1103)에 위치한다.
이어서, 비소 (As)나 붕소 (B)와 같은 불순물은 이온주입공정에 의해 기판 (1101)의 장치영역 (1101A)에 선택적으로 주입된다. 그리고나서 기판 (1101)은 800 내지 1000℃의 온도에서 열처리를 받아, 장치영역 (1101A)내 게이트 전극 (1104)의 각 측면에서 한 쌍의 소스/드레인 영역 (1106)을 형성시킨다. 소스/드레인 쌍 (1106)은 게이트 전극 (1104)과 측벽 스페이서 쌍(1105)에 자기 정합적으로 형성된다. 이 단계의 상태는 도 1a 에 도시된다.
이 단계 다음에, 약 50㎚ 두께의 티탄 (Ti)막 (1107)이 도 1b 에 도시된대로, 스퍼터링 공정에 의해 전 기판 (1101)에 증착된다. 그리고나서 Ti막 (1107)이 증착된 기판 (1101)은, 램프 어닐링 장비를 이용하여 600 내지 650℃의 온도로 30 내지 60초동안 대기압하의 질소 (N2) 분위기에서 제 1 열처리 공정을 받는다.
따라서, 도 1c 에 도시된대로, 실리사이드화 반응은 단결정 실리콘 소스/드레인 영역 (1106) 및 폴리실리콘 게이트 전극 (1104)과 Ti막 (1107)과의 계면 근처에서 일어나서, 티탄 실리사이드 (TiSi2)층을 형성하는데, 여기서 x는 대략 2이다. TiSi2층 (1109)은 약 60μΩ·㎝의 비교적 높은 전기저항율을 갖는 C-49 상(phase)으로 존재한다. 이 실리사이드화 반응과 동시에, Ti막 (1107)은, 이 분위기에 포함된 질소원자가 Ti막 (1107)으로 확산한 것에 기인하여 질화 티탄 (TixN) 막 (1107')을 형성하도록 질화되고, 이때 x는 1 이상이다 (즉, x≥1).
이어서, 에칭제로서 암모니아 (NH3) 수용액과 과산화수소 (H2O2)의 혼합물을 이용하여, 반응되지 않은 TixN 막 (1107')은 습식 에칭공정에 의해 제거된다. 이 결과, 도 1d 에 도시된대로, TiSi2층 (1109)은 소스/드레인쌍 영역 (1106)의 표면과 게이트 전극 (1104)에 각각 남겨진다.
더욱이, TiSi2층 (1109)을 갖는 기판 (1101)은, 램프 어닐링 장비를 이용하여 약 850℃의 온도로 약 60초 동안 대기압하의 질소 (N2) 분위기에서 제 2 열처리 공정을 받는다. 따라서, C-49 상을 갖는 TiSi2층 (1109)은 도 1e 에 도시된대로, 약 20μΩ·㎝의 비교적 낮은 전기저항율을 갖는 C-54 상을 갖는 TiSi2층으로 변형된다.
C-49 상을 갖는 TiSx막 (1109)을 형성하기 위하여 상기 제 1 열처리공정이 N2분위기에서 실시되는 이유는 다음과 같다.
구체적으로, Si와 Ti의 상기 실리사이드화 반응에서, Si는 확산종으로 기능한다. 따라서, Si원자는 실리사이드화 반응공정중의 확산 때문에 게이트 전극 (1104)과 소스/드레인 영역 (1106)뿐 아니라 소자분리 산화막 (1102)으로 도입된다. 만약 소자분리 산화막 (1102)으로 확산된 Si원자가 Ti와 반응하면, TiSi2층은 소자분리 산화막 (1102)에 형성되어, 소자분리 산화막 (1102)의 전기적 소자분리 (isolation) 성능을 저하시킨다. 원치 않은 TiSi2층이 소자분리 산화막 (1102)에 형성되는 현상을 "과성장"이라 명명해 왔다. "과성장" 현상을 방지하기 위해, 제 1 열처리공정은 Ti가 N과 반응을 일으키도록 N2분위기에서 실시되어, TixN 막 (1107')을 형성시킨다.
TixN의 반응온도는 TiSi2의 것보다 더 낮으므로, 소자분리 산화막 (1102)의 전 Ti막 (1107)은 실리사이드화 반응중에 TixN의 형성반응에 의해 소모된다. 이것은, 소자분리 산화막 (1102)의 Ti막은 Si와 반응하지 않아, 결과적으로 TiSi2는 소자분리 산화막 (1102)에 형성되지 않는다는 것을 의미한다. 이것은, 소스/드레인 영역 (1106) 쌍 및 게이트 전극 (1104) 위의 C-49 상 TiSi2층(1109)을 원하는대로 게이트 전극 (1104), 측벽 스페이서쌍 (1105), 그리고 소자분리 산화막 (1102)에 자기 정합적으로 형성하는 것을 가능하게 한다.
"과성장" 현상이 방지되는 이런 종류의 종래 제조방법의 제 2 예는 도 2a 내지 2f 에 도시된다. 이 예는 1997년 7월에 공개된 일본공개특허공보 No. 9-186194 및 9-186195에 상응하는 일본특허출원 No. 7-303928에 개시된다.
먼저, 도 2a 에 도시된대로, 도 1a 내지 1e 에 도시된 제 1 예의 것과 동일한 방식으로, 소자분리 산화막 (1102)은 단결정 실리콘 기판 (1101)의 표면영역에 형성되어 장치영역 (1101A)을 한정한다. 폴리실리콘 게이트 전극 (1104)은 게이트 산화막 (1103)을 통해 기판 (1101)의 표면에 형성된다. 측벽 스페이서 (1105) 쌍은 게이트 전극 (1104)의 각 측면에서 기판 (1101) 표면에 형성된다. 소스/드레인 영역 (1106) 쌍은 게이트 전극 (1104)의 각 측면에서 장치영역 (1101A) 내에 형성된다. 이 단계의 상태는 도 2a 에 도시된다.
이어서, 약 20㎚ 두께의 Ti막 (1107)은 도 2b 에 도시된대로 스퍼터링 공정에 의해 전 기판 (1101)에 증착된다. 그리고나서, 약 50nm 두께의 TixN 막은 도 2c 에 도시된대로, 스퍼터링 공정에 의해 이렇게 전 Ti막 (1107)에 증착된 Ti막 (1107)에 증착된다.
이 단계 다음에, Ti와 TixN 막 (1107 및 1108)이 증착된 기판 (1101)은, 램프 어닐링 장비를 이용하여 700℃의 온도로 30초 동안 대기압하의 아르곤 (Ar) 분위기에서 제 1 열처리공정을 받는다. 따라서, 실리사이드화 반응은 Ti막 (1107)과 소스/드레인 영역 쌍 (1106) 및 게이트 전극 (1104)과의 계면 근처에서 일어나서, 도 2d 에 도시된대로 TiSi2층 (1109)을 형성시킨다. TiSi2층 (1109)은 비교적 높은 전기저항을 갖는 C-49 상으로 존재한다.
실리사이드화 반응과 동시에, 상부 TixN막 (1108)에 존재하는 질소원자는 Ti막 (1107)으로 확산되어, 질화반응에 기인하여 Ti막 (1107)을 TixN막 (1107')으로 변형시킨다.
이어서, 에칭제로서 NH3수용액과 H2O2의 혼합물을 이용하여, 전 TixN막 (1108) 및 반응되지 않은 TixN막 (1107')은 습식 에칭공정에 의해 제거된다. 이 결과, C-49 상을 갖는 TiSi2층 (1109)은 도 2e 에 도시된대로, 게이트 전극 (1104)과 소스/드레인 영역 (1106)의 표면영역에 남는다.
더욱이, C-49 상의 TiSi2층 (1109)이 형성된 기판 (1101)은, 램프 어닐링 장비를 이용하여 약 800℃의 온도로 10초 동안 대기압하의 Ar 분위기에서 제 2 열처리공정을 받는다. 따라서, C-49 상을 갖는 TiSi2층 (1109)은 도 2f 에 도시된대로, 비교적 낮은 전기저항을 갖는 C-54 상을 갖는 TiSi2층으로 변형된다.
도 1a 내지 1e 에 도시된 종래 제조방법의 제 1 예는 자기 정합적으로 C-54 상의 TiSi2층을 형성하는데 효과적이다. 그러나, TiSi2층 (1111)은, 층 (1111) 두께가 약 30nm 이하로 줄어드는 경우에는 원하는대로 형성되지 않는다는 문제가 생긴다.
구체적으로, Ti막 (1107)은 반도체장치의 소형화진행에 따라 더 박막화할 필요가 있다. 그러나, Ti막 (1107)에서 일어나는 질화 및 실리사이드화 반응은 제 1 열처리공정중에 경합하기 쉽다. 특히, 비소 (As)가 소스/드레인 영역 (1106)과 게이트 전극 (1104)으로 도프되는 경우에, 실리사이드화 반응속도는 감소하기 쉽고, 동시에 질화반응속도는 증가하기 쉽다. 결과적으로, TiSi2층 (1109)의 두께는 극도로 얇아진다. 드물게는, 질화반응만이 Ti막 (1107)에서 일어나서 결과적으로 TiSi2층은 형성되지 않는 경우도 있다.
또한, TiSi2층 (1109)이 제 1 열처리공정에서 N2분위기에서 형성되므로, TiSi2층 (1109)의 상전이에 적용되는 영향은 아래에 설명된대로 고려될 필요가 있다.
도 3 은 Ti막 (1107)의 두께에 관하여 C-49 상으로부터 C-54 상으로 Ti막의 상전이온도 변화를 도시한다. 도 3 에 도시된대로, Ti막 (1107)의 두께가 약 30nm 이하인 경우, 상전이 온도는 급작스럽게 오르는데, 이것은 Ti막 (1107)에 존재하는 N의 농도가 질화반응 때문에 증가한다는 사실에 기인한다. 그러므로, C-49 상 TiSi2층 (1109)의 전기저항을 낮추기 위한 제 2 열처리 온도는 더 높게 정해질 필요가 있다. 제 2 열처리의 온도를 더 높이면 소스/드레인 영역 (1106)에 나쁜 영향을 주어 반도체장치 (즉, MOSFET)의 성능을 저하시킨다. 또한, 이렇게 온도를 높이면 TiSi2의 응집반응에 대한 온도마진을 감소시키게 된다.
한편, 도 2a 내지 2f 에 도시된 종래 제조방법의 제 2 예는 N의 확산을 억제하는 한편 실리사이드화 반응을 활성화하는데 효과적이다. 따라서, 제 1 예의 상기 문제점이 해결된다.
구체적으로, 제 2 예에서, 위에서 설명한대로, 제 1 열처리는 Ar 분위기에서 실시된다. 그러므로, N 원자는 TixN (1108)으로부터 (분위기로부터가 아님) Ti막 (1107)으로 확산하고, 그 결과 TixN 막 (1108)내의 N의 농도는 낮아진다. 또한, N원자의 Ti막 (1107)으로의 확산깊이는, 도 1a 내지 1e 의 제 1 예에 도시된대로 N2분위기에서 제 1 열처리가 실시되는 경우보다 더 얇아진다. 즉, N 원자의 확산작용은 효과적으로 억제된다.
N의 Ti막 (1107)으로의 확산억제 때문에, Ti의 질화반응은 소스/드레인 영역 (1106)과 접촉되는 Ti막 (1107)의 더 낮은 쪽에서 억제된다. 이에 따라, Ti막 (1107)의 두께가 약 30nm 이하로 줄어드는 경우에도, 원하는 실리사이드화 반응은 Ti막 (1107)의 더 낮은 쪽에서 일어날 것이고, 이로 인해 실리사이드층 (1109)이 원하는 얇은 두께로 형성된다.
그러나, 도 2a 내지 2f 에 도시된 종래 제조방법의 제 2 예에서, TixN막 (1108)이 Ti막 (1107)에 증착되기 때문에 다음과 같은 문제가 있다.
구체적으로, 제 1 열처리공정은 TixN 막 (1108)의 형성 후에 실시되므로, TixN막 (1108)은 열처리공정 중에 소결되기 쉽다. 그 결과, TixN 막 (1108)은 높은 응력과 높은 밀도를 갖기 쉽다. 이 경우, Ti막 (1107)이 NH3수용액과 H2O2의 혼합물을 이용하여 습식 에칭공정에 의해 제거되어도, 소결된 TixN 막 (1108)은 동일 에칭공정에서 제거되기 어렵다.
에칭에서의 이러한 어려움에 대처하기 위해, TixN 막 (1108)은 상기 습식 에칭공정에서 완전히 제거되도록 오버에칭될 수 있고, 또는 습식 에칭공정 후에 별도의 건식 에칭공정에 의해 완전히 에칭될 수 있다. 그러나 두 경우에서, TiSi2와 TixN 사이의 에칭선택도가 낮기 때문에, 하부 TiSi2층 (1109)이 추가의 오버에칭이나 건식 에칭공정 중에 에칭되기 쉽다는 문제가 생긴다.
이에 따라, C-54 상을 갖는 결과적인 TiSi2층 (1111)의 시트 저항은 폭넓게 변동하기 쉽고, 동시에 TiSi2층 (1111)의 전기저항을 감소시키는 목적이 이루어지기가 어려워진다.
더욱이, Ti막이 절연체에 의해 둘러싸인 Si영역에 형성된다면, TiSi2층은 실리사이드화 반응 때문에 Ti막과 Si 영역 사이의 계면 근처에서 형성된다. 이 경우, 이렇게 형성된 TiSi2층은 실리사이드화 반응의 진행에 따라 원래 레벨로부터 Si 영역으로 함몰하기 쉽다. 이 함몰 현상은 Si 영역에 존재하는 Si원자가 Ti막으로 확산하기 때문에 생긴다. 실리사이드화 반응 중에 TiSi2층의 함몰작용 때문에, Ti막 자체는 소성 변형된다.
TixN 막이 Ti막에 위치된다면, 소성 변형은 TixN막에서 일어날 것이고 TixN 막의 변형은 TiSi2층의 함몰현상의 진행에 따라 증가할 것이다.
Si 영역이 0.5㎛ 이하와 같은 좁은 폭을 갖는 신장된 형태 (즉, 스트립 모양)를 갖는다면, 주위 절연체에 의해 지지되는 Si영역의 스팬은 짧다. 이에 따라, Si영역은 소성 변형되기 어려워진다.
신장된 Si영역에 위치된 TixN 막은, Si영역이 TixN막의 응력값에 의해 소성 변형되게 하는 것을 더 어렵게 한다. 따라서, 실리사이드화 반응속도는 Si영역이 신장된 모양을 갖지 않는 경우보다 더 낮아진다. 이것은, 실리사이드화 반응과 경합하는 질화반응이 더 우세해진다는 것을 의미한다. 결과적으로, 원하는 TiSi2층은 형성되기 어려워지거나 TiSi2층이 형성되지 않는다.
상술한 바와 같이, 도 2a 내지 2f 에 도시된 방법의 제 2 예가 TiSi2층의 간단한 박막화에 대처할 수 있다 하더라도, 얇고 신장된 Si 영역의 실리사이드화에 적용할 수 없다.
이에 따라, 본 발명의 목적은, 과성장 현상을 막는 동안에 얇고 신장된 고융점 금속 실리사이드층을 형성하는 것을 가능하게 하는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 고융점 금속 실리사이드층이 얇고 신장된다 하더라도 균일한 두께를 갖는 고융점 금속 실리사이드층을 형성하는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 얇고 신장된 고융점 금속 실리사이드층을 갖춘 반도체장치의 성능 또는 특성저하를 막는 반도체장치의 제조방법을 제공하는 것이다.
구체적으로 언급되지 않은 다른 목적과 함께 상기 목적은 다음 설명으로부터 당업자에게 명확해질 것이다.
본 발명의 제 1 양상에 따른 반도체장치의 제조방법은 다음 단계 (a) 내지 (c)를 포함한다:
단계 (a)에서, 제 1 고융점 금속막은 실리콘 영역에 형성된다.
단계 (b)에서, 제 2 고융점 금속막은 제 1 고융점 금속막에 형성된다. 제 2 고융점 금속막은 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함한다. 제 2 고융점 금속막의 응력은 특정값 이하로 제어된다.
단계 (c)에서, 제 1 고융점 금속막과 제 2 고융점 금속막은 질소를 배제한 분위기에서 열처리되어, 제 1 고융점 금속막의 실리콘영역과의 실리사이드화 반응 에 기인하여 실리콘 영역과 제 1 고융점 금속막 사이의 계면에서 고융점 금속 실리사이드층을 형성시킨다.
제 2 고융점 금속막의 응력값은, 제 2 고융점 금속막이 단계 (c)에서 실리사이드화 반응 중에 일어나는 고융점 금속 실리사이드층의 소성 변형에 실질적으로 아무런 영향을 주지 않도록 설정된다.
본 발명의 제 1 양상에 따른 반도체장치의 제조방법에서, 제 1 고융점 금속막이 단계 (a)에서 실리콘 영역에 형성된 후에, 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 제 2 고융점 금속막은 단계 (b)에서 제 1 고융점 금속막에 형성된다. 이어서, 제 1 및 제 2 고융점 금속막은 질소를 배제한 분위기에서 열처리되어, 제 1 고융점 금속막과 실리콘 영역과의 실리사이드화 반응에 기인하여 실리콘 영역과 제 1 고융점 금속막 사이의 계면에서 고융점 금속 실리사이드층을 형성시킨다.
제 2 고융점 금속막의 응력은 특정값 이하로 제어되고, 이때 제 2 고융점 금속막의 응력값은, 제 2 고융점 금속막이 단계 (c)에서 실리사이드화 반응 중에 생긴 고융점 금속 실리사이드층의 소성 변형에 실질적으로 아무런 영향을 주지 않도록 설정된다.
이에 따라, 상기와 같이 제 2 고융점 금속막의 제어된 응력에 기인하여, 실리사이드화 반응 중에 고융점 금속 실리사이드층의 소성 변형은 제 2 고융점 금속막에 실질적으로 아무런 영향을 주지 않도록 일어난다. 이것은, 실리사이드화 반응속도가 제 2 고융점 금속막의 존재 때문에 감소되지 않거나 감소되기 어렵다는 의미이다.
결과적으로, 얇고 신장된 고융점 금속 실리사이드층은, 실리사이드층이 약 30nm 이하의 두께와 약 0.5 ㎛ 이하의 폭을 갖는다 하더라도 실리콘 영역에 형성될 수 있다.
또한, 추가의 에칭공정은 제 2 고융점 금속막을 제거하는데 불필요하고, 동시에 실리사이드화 반응속도는 감소되지 않거나 감소되기 어렵다. 그러므로, 고융점 금속 실리사이드층이 얇고 신장된다 해도, 실리사이드층은 균일한 두께를 갖는다.
더욱이, 제 1 및 제 2 고융점 금속막 열처리의 단계 (c)는 질소를 배제한 분위기에서 실시되므로, 고융점 금속 실리사이드층의 상전이를 일으키는 상전이온도는, 고융점 금속 실리사이드층이 약 30nm 이하의 두께를 갖는다 해도 상승하지 않는다.
따라서, 상전이를 위한 열처리 때문에 반도체장치의 성능 또는 특성이 저하되지 못하게 한다.
또한, 질소를 포함하는 제 2 고융점 금속막이 단계 (b)에서 제 1 고융점 금속막에 형성된 후에, 제 1 및 제 2 고융점 금속막은 단계 (c)에서 질소를 배제한 분위기에서 열처리되어, 실리콘영역과 제 1 고융점 금속막 사이의 계면에서 고융점 금속 실리사이드층을 형성시킨다. 이에 따라, 질소원자는 제 2 고융점 금속막으로부터 (분위기로부터가 아님) 제 1 고융점 금속막으로 확산되어, 단계 (c)에서 제 1 고융점 금속막을 질화시킨다. 따라서, 실리콘영역 외부에 위치된 절연체의 고융점 금속 실리사이드층의 과성장 현상이 방지된다.
본 발명의 제 1 양상에 따른 방법의 바람직한 실시예에서, 제 2 고융점 금속막의 응력의 특정값은 3×109dyne/㎠이다. 이 값은 본 발명의 효과를 유도하는 것을 가능하게 한다.
본 발명의 제 1 양상에 따른 방법의 바람직한 다른 실시예에서, 제 1 고융점 금속막은, 단계 (c)에서 제 2 고융점 금속막에 포함된 질소가 제 1 고융점 금속막으로 확산하는 것에 기인하여 제 3 고융점 금속막으로 변형된다. 제 3 고융점 금속막은 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함한다. 이 실시예에서, 본 발명의 효과가 효과적으로 유도된다.
이 경우, 다음 단계 (d) 및 (e)가 추가로 제공되는 것이 바람직하다.
제 1 고융점 금속막 및 반응되지 않은 제 3 고융점 금속막은 단계 (d)에서 고융점 금속 실리사이드층을 노출시키도록 제거된다. 고융점 금속 실리사이드층은 제 1 상을 갖는다.
고융점 금속 실리사이드층은 단계 (e)에서 상전이에 기인하여 제 2 상을 갖도록 열처리된다.
본 발명의 제 1 양상에 따른 방법의 또 다른 바람직한 실시예에서, 제 2 고융점 금속막을 형성하는 단계 (b)는 파워밀도 2.5 W/㎠ 이하에서 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 반응성 스퍼터링 공정에 의해 실시된다.
2.5 W/㎠ 이하의 스퍼터링 파워밀도 대신에, 반응성 스퍼터링 공정은, 8mTorr 이상의 압력에서 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 실시될 수 있고, 또는 실리콘영역이 400℃ 이상의 온도로 유지되는 조건하에서 실시될 수 있다.
본 발명의 제 1 양상에 따른 방법의 또 다른 바람직한 실시예에서, 제 1 및 제 2 고융점 금속막을 열처리하는 단계 (c)에서 질소를 배제한 분위기는 불활성 분위기 또는 진공 분위기이다.
제 1 고융점 금속막은 티탄이고 제 2 고융점 금속막은 질화 티탄막인 것이 가장 바람직한데, 이것은 본 발명의 효과가 가장 효과적으로 유도되기 때문이다.
본 발명의 제 2 양상에 따른 반도체장치의 제조방법은 다음 단계 (a) 내지 (g)를 포함한다:
단계 (a)에서, 소자분리 절연체는 실리콘 기판의 표면에 선택적으로 형성되어, 장치영역을 한정시킨다.
단계 (b)에서, 게이트 절연체는 장치영역내의 기판 표면에 형성된다.
단계 (c)에서, 게이트 전극은 게이트 절연체에 형성된다.
단계 (d)에서, 절연 측벽 스페이서는 게이트 전극의 각 측면에서 기판표면에 형성된다. 측벽 스페이서는 게이트 전극의 상응하는 측면과 접촉된다.
단계 (e)에서, 소스/드레인 영역은 불순물을 기판의 장치영역으로 도입하므로써 게이트 전극의 각 측면에서 기판내에 형성된다.
단계 (f)에서, 제 1 고융점 금속막은 소자분리 절연체, 절연 측벽 스페이서 및 소스/드레인 영역과 접촉하여 형성된다.
단계 (g)에서, 제 2 고융점금속막은 제 1 고융점 금속막에 형성된다. 제 2 고융점 금속막은 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함한다. 제 2 고융점 금속막의 응력은 특정값 이하로 제어된다.
단계 (h)에서, 제 1 고융점 금속막과 제 2 고융점 금속막은 질소를 배제한 분위기에서 열처리되어, 제 1 고융점 금속막과 소스/드레인 영역과의 계면에서 고융점 금속 실리사이드층을 형성시킨다.
제 2 고융점 금속막의 응력값은, 제 2 고융점 금속막이 단계 (c)에서 실리사이드화 반응 중에 일어나는 고융점 금속 실리사이드층의 소성 변형에 실질적으로 아무런 영향을 주지 않도록 설정된다.
본 발명의 제 2 양상에 따른 반도체장치의 제조방법에서, 본 발명의 제 1 양상에 따른 방법에서의 것과 동일한 효과가 있는데, 이것은 제 2 양상에 따른 방법이 제 1 양상에 따른 방법을 MOSFET 제조에 적용하므로써 얻어진 방법과 일치하기 때문이다.
본 발명의 제 2 양상에 따른 방법의 바람직한 실시예에서, 제 2 고융점 금속막의 특정 응력값은 3×109dyne/㎠이다. 이 값은 본 발명의 효과를 유도하는 것을 가능하게 한다.
본 발명의 제 2 양상에 따른 방법의 바람직한 다른 실시예에서, 제 1 고융점 금속막은, 단계 (h)에서 제 2 고융점 금속막에 포함된 질소가 제 1 고융점 금속막으로 확산하는 것에 기인하여 제 3 고융점 금속막으로 변형된다. 제 3 고융점 금속막은 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함한다. 이 실시예에서, 본 발명의 효과는 효과적으로 유도된다.
이 경우, 다음 단계 (i) 및 (j)가 추가로 제공되는 것이 바람직하다.
제 1 고융점 금속막 및 반응되지 않은 제 3 고융점 금속막은 단계 (i)에서 고융점 금속 실리사이드층을 노출시키도록 선택적으로 제거된다. 고융점 금속 실리사이드층은 제 1 상을 갖는다.
고융점 금속 실리사이드층은 단계 (j)에서 상전이에 기인하여 제 2 상을 갖도록 열처리된다.
본 발명의 제 2 양상에 따른 방법의 바람직한 또 다른 실시예에서, 제 2 고융점 금속막을 형성하는 단계 (g)는, 2.5 W/㎠ 이하의 파워밀도에서 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 반응성 스퍼터링 공정에 의해 실시된다.
2.5 W/㎠ 이하의 스퍼터링 파워밀도 대신에, 반응성 스퍼터링 공정은 8 mTorr 이상의 압력에서 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 실시될 수 있거나, 또는 실리콘영역이 400℃ 이상의 온도로 유지되는 조건하에서 실시될 수 있다.
본 발명의 제 2 실시예에 따른 방법의 바람직한 또 다른 실시예에서, 제 1 및 제 2 고융점 금속막을 열처리하는 단계 (h)에서 질소를 배제하는 분위기는 불활성 분위기 또는 진공 분위기이다.
제 1 고융점 금속막은 티탄막이고 제 2 고융점 금속막은 질화 티탄막인 것이 바람직한데, 이것은 본 발명의 효과가 가장 효과적으로 유도되기 때문이다.
도 1a 내지 1e 는 반도체장치의 종래 제조방법의 제 1 예의 공정단계를 각각 도시하는 개략적인 부분 단면도이다.
도 2a 내지 2f 는 반도체장치의 종래 제조방법의 제 2 예의 공정단계를 각각 도시하는 개략적인 부분 단면도이다.
도 3 은 티탄 실리사이드막의 상전이온도와 그 두께 사이의 관계를 도시하는 그래프이다.
도 4a 내지 4f 는 본 발명의 제 1 실시예 따른 반도체장치의 제조방법의 공정단계를 각각 도시하는 개략적인 부분 단면도이다.
도 5 는 제 1 실시예에 따른 제조방법에서 질화 티탄막의 압축응력과 스퍼터링 파워 또는 스퍼터링 파워밀도와의 관계를 도시하는 그래프이다.
도 6 은 제 1 실시예에 따른 제조방법에서 질화 티탄막의 압축 에칭속도와 스퍼터링 파워 또는 스퍼터링 파워밀도와의 관계를 도시하는 그래프이다.
도 7 은 제 1 실시예에 따른 제조방법에서 티탄 실리사이드층의 전기 시트저항과 스퍼터링 파워 또는 스퍼터링 파워밀도와의 관계를 도시하는 그래프이다.
도 8a 내지 8c 는 본 발명의 제 2 실시예에 따른 반도체장치의 제조방법의 공정단계를 각각 도시하는 개략적인 부분 단면도이다.
도 9 는 제 2 실시예에 따른 제조방법에서 질화 티탄막의 압축응력과 스퍼터링 압력과의 관계를 도시하는 그래프이다.
도 10a 내지 10c 는 본 발명의 제 3 실시예에 따른 반도체장치의 제조방법의 공정단계를 각각 도시하는 개략적인 부분 단면도이다.
도 11 은 제 3 실시예에 따른 제조방법에서 질화 티탄막의 압축응력과 기판온도와의 관계를 도시하는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
101, 1101 : 실리콘기판 102, 1102 : 소자분리 산화막
103, 1103 : 게이트 산화막 104, 1104 : 게이트 전극
105, 1105 : 스페이서 106, 1106 : 소스/드레인 영역
107, 1107 : 티탄막 109, 1109 : 티탄 실리사이드층
108a, 108b, 108c : 질화 티탄막
본 발명의 바람직한 실시예는 첨부도면을 참고하면서 상세히 설명된다.
제 1 실시예
도 4a 내지 4f 는 본 발명의 제 1 실시예에 따른 MOSFET를 갖는 반도체장치의 제조방법을 도시한다.
이 방법에서, 먼저, 도 4a 에 도시된대로, SiO2로 만들어진 소자분리 산화막 (102)은 LOCOS 공정에 의해 p형 단결정 Si 기판의 표면영역에 선택적으로 형성되어, MOSFET가 형성되는 장치영역 (101A)을 한정시킨다. 불순물은 기판 (101)에 선택적으로 이온주입되어 채널스톱영역을 형성하여, 절연파괴전압을 상승시킨다.
p형 기판 (101) 대신에, p형 웰을 갖는 n형 단결정 Si 기판이 이용될 수 있다.
약 8 nm 두께의 SiO2막 (103)은 열산화공정에 의해 장치영역 (101A)내의 기판 (101)의 노출된 전 표면에 형성된다.
그리고나서, 약 100nm 두께의 다결정 Si (즉, 폴리실리콘) 막 (도시되지 않음)은 CVD 공정에 의해 전 기판 (101) 위의 SiO2막 (103)에 증착된다. 이렇게 형성된 폴리실리콘막은 인 (P)과 같은 불순물로 도프되어 전기저항이 더 낮아진다. 그리고나서 더 낮은 전기저항을 갖는 폴리실리콘막은 특정 설계형태로 패터닝되어, 장치영역 (101A) 내의 SiO2막 (103)에 게이트 전극 (104)을 형성시킨다.
약 100nm 두께의 SiO2막 (도시되지 않음)은 전 기판 (101) 위에 증착되어 CVD공정에 의해 SiO2로 만들어진 소자분리 산화막 (102), SiO2막 (103), 그리고 폴리실리콘 게이트 전극 (104)을 덮는다. 그리고나서, 이렇게 증착된 SiO2막, SiO2막 (103) 및 소자분리 산화막 (102)은 이방성 에칭공정에 의해 에칭되어, 게이트 전극 (104)의 각 측면에서 기판 (101)의 표면에 한 쌍의 측벽 스페이서 (105)를 형성시킨다. SiO2로 만들어진 측벽 스페이서 쌍 (105)은 게이트 전극 (104)의 상응하는 측면과 접촉된다.
이방성 에칭공정 중에, 기판 (101)의 표면은 한 쌍의 소스/드레인 영역에 상응하는 위치에서 벗겨진다. 나머지 SiO2막 (103)은 게이트 산화막으로 기능한다. 게이트 전극 (104)은 이렇게 형성된 게이트 산화막 (103)에 위치된다.
이어서, 인 (P)과 같은 n형 불순물은 이온주입공정에 의해 기판 (101)의 장치영역 (101A)으로 선택적으로 주입된다. n형 불순물의 양은, 예컨대, 1×1015원자/㎠로 설정된다. 그리고나서 기판 (101)은 약 900℃의 온도에서 열처리를 받는다. 따라서, 한 쌍의 소스/드레인 영역 (106)은 게이트 전극 (104)의 각 측면에서 장치영역 (101A) 내에 형성된다. 이렇게 형성된 소스/드레인 영역 쌍은 게이트 전극 (104), 측벽 스페이서 (105) 및 소자분리 산화막 (102)에 자기 정합한다. 이 단계의 상태는 도 4a 에 도시된다.
소스/드레인 영역 (106)을 형성하는 이 단계 다음에, 약 20nm 두께의 티탄 (Ti)막 (107)은 도 4b 에 도시된대로, 반응성 스퍼터링 공정에 의해 전 기판 (101)에 증착된다. 이 스퍼터링 공정은 Ti 타겟과 아르곤 (Ar) 분위기를 이용하므로써 실시된다.
Ti막 (107)에서, 약 20nm 두께의 질화 티탄 (TixN) 막 (108a)은 도 4c 에 도시된대로, 반응성 스퍼터링 공정에 의해 전 기판 (101) 위에 증착되는데, x≥1이다. 이 스퍼터링 공정은 다음 조건하에서 실시된다.
(ⅰ) 타겟 : 직경 30㎝의 Ti 타겟
(ⅱ) 분위기 : Ar 과 N2의 혼합
(ⅲ) Ar 과 N2의 유량 : 동일
(ⅳ) 대기압 : 3 mTorr
(ⅴ) 기판온도 : 약 200℃
(ⅵ) 스퍼터링 파워 : 0.5 내지 1.5 kW
스퍼터링 파워는 최저 0.5kW로 설정되는데, 그 이유는 도 5 에 도시된다.
도 5 는 제 1 실시예에서의 TixN막 (108a)의 압축응력과 스퍼터링 파워 또는 스퍼터링 파워밀도와의 관계를 도시한다. 도 5 에 도시된대로, TixN막 (108a)의 압축응력은 스퍼터링 파워 또는 스퍼터링 파워밀도를 낮추면 감소한다. 이것은, TixN막 (108a)의 스퍼터링 속도뿐 아니라 그 압축응력이 스퍼터링 파워 또는 스퍼터링 파워밀도를 낮춤에 따라 감소한다는 것을 의미한다. TixN막 (108a)의 압축응력은 4.5kW에서 8.5×1019dyne/㎠ (=6.3W/㎠)로부터 0.5kW에서 0.5×1019dyne/㎠ (=0.7W/㎠)로 단조 감소한다. 압축응력은 1.5kW에서 3.0×1019dyne/㎠ (=2.1W/㎠)이다.
이어서, Ti 및 TixN막 (107 및 108a)이 증착된 기판 (101)은 램프 어닐링 장비를 이용하여 700℃의 온도로 30초 동안 Ar 분위기에서 제 1 열처리공정을 받는다. 따라서, 도 4d 에 도시된대로, 실리사이드화 반응은 Ti막 (107)과 단결정 Si 소스/드레인 영역 (106) 및 폴리실리콘 게이트 전극 (104)과의 계면 근처에서 일어나, 티탄 실리사이드 (TiSi2)층 (109)을 형성시킨다. TiSi2층 (109)은 약 60μΩㆍ㎝의 비교적 높은 전기저항율을 갖는 C-49 상에 존재한다.
제 1 열처리공정에서, TixN막 (108a)의 압축응력은 장력으로 바뀐다. 제 1 열처리 후의 TixN막 (108a)의 장력은 스퍼터링 파워의 감소에 따라 낮아진다. Ti의 실리사이드화 반응은 부피감소 반응이고, 따라서 TixN막 (108a)의 장력이 더 높게 증가할수록 실리사이드화 반응속도는 더 낮게 감소한다. 따라서, TixN막 (108a)의 결과적인 장력이 가능한 한 낮아지도록 스퍼터링 파워밀도는 가능한 한 낮은 값으로 설정되는 것이 바람직하다.
이 실리사이드화 반응과 동시에, 상부 TixN (108a) 내에 존재하는 N원자는 Ti막 (107)으로 확산되어, 질화반응에 기인하여 Ti막 (107)을 TixN막 (107')으로 변형시킨다. TixN막 (107')의 존재 때문에, TiSi2층 (109)은 소자분리 산화막 (102)에서 성장되지 않고, 이것은 과성장 현상이 일어나지 못하게 된다는 의미이다.
이어서, 에칭제로서 암모니아 (NH3) 수용액과 과산화수소 (H2O2)의 혼합물을 이용하여, 전 TixN 막 (108a) 및 반응되지 않은 TixN막 (107')은 습식 에칭공정에 의해 제거된다. 결과적으로, TiSi2층 (109)은 도 4e 에 도시된대로, 각각 소스/드레인 영역 (106)의 표면영역과 게이트 전극 (104)에 남는다.
도 6 은 습식 에칭공정에서 스퍼터링 파워 또는 스퍼터링 파워밀도와 TixN막 (108a)의 에칭속도와의 관계를 도시한다. 도 6 에 도시된대로, 스퍼터링 파워가 2kW 또는 스퍼터링 파워밀도가 2.8W/㎠ 이상인 경우에, TixN 막 (108a)의 에칭속도에서 큰 변화는 보이지 않는다. 그러나, 스퍼터링 파워가 1.5kW이거나 스퍼터링 파워밀도가 2.1W/㎠ 이하인 경우에는, TixN 막 (108a)의 에칭속도는 대략 두배까지 증가된다. 이것은, TixN 막 (108a)에 대한 스퍼터링 공정이 2.1kW/㎠ 이하의 스퍼터링 파워밀도에서 실시되면 TixN 막 (108a)의 에칭속도가 급작스럽게 높아진다는 의미이다. 임계점은 2.1kW/㎠과 2.8kW/㎠ 사이에 존재하는 것 같다. 임계점은 약 2.5kW/㎠에서 존재함이 본 발명가에 의해 밝혀졌다.
TixN 막 (108a)이 높은 에칭속도를 갖는 이유는 다음과 같이 생각된다.
낮은 스퍼터링 파워밀도에 기인하여, Ti 타겟으로부터 스퍼터링된 Ti 입자의 운동에너지는 낮아지고, 이것은 TixN 막 (108a)의 결합 에너지를 감소시킨다. 결합 에너지가 낮으면 밀도가 낮고 빈 공간이 많이 생기게 되고, 따라서 TixN 막 (108a)은 낮은 응력과 높은 에칭속도를 갖는다.
TixN 막 (108a)의 응력의 낮아짐은 그 두께의 감소와 등가이고, 이것은 실리사이드화 반응 중에 TiSi2층 (109)의 함몰동작을 용이하게 하고 실리사이드화 반응속도가 감소하지 않게 한다.
제 1 실시예에 따른 방법에서, 스퍼터링 파워는 0.7W/㎠의 스퍼터링 파워밀도와 동일한 0.5kW이다. 그러므로, TixN 막 (108a)의 에칭속도는 약 40Å/㎠이고, 이것은 2.1 W/㎠의 스퍼터링 파워밀도에서의 에칭속도의 대략 두 배이다. 따라서, 본 발명의 효과는 효과적으로 유도된다.
습식 에칭공정 후에, SiNx층 (109)이 형성된 기판 (101)은, 램프 어닐링 장비를 이용하여 약 800℃의 온도로 10초 동안 대기압하에서 Ar 분위기내에서 제 2 열처리공정을 받는다. 따라서, C-49 상의 TiSi2층 (109)은 도 4f 에 도시된대로, 약 20 μΩㆍ㎝의 비교적 낮은 전기저항율을 갖는 C-54 상의 TiSi2층 (111)으로 바뀐다.
도 7 은 C-54 상을 갖는 TiSi2층 (111)의 전기 시트저항과 스퍼터링 파워 또는 스퍼터링 파워밀도와의 관계를 도시한다. 도 7 에 도시된대로, TixN막 (108a)에 대한 스퍼터링 공정이 2.1kW/㎠ 이하의 스퍼터링 파워밀도에서 실시되는 경우, 이때 TixN막 (108a)의 에칭속도는 높은데, TiSi2층 (111)의 전기 시트저항은 매우 낮다.
상기한 바와 같이, 제 1 실시예에 따른 반도체장치의 제조방법에서, Ti막 (107)이 기판 (101)에 형성된 후에, TixN막 (108a)은 Ti막 (107)에 형성된다. 이어서, Ti와 TixN막 (107 및 108a)은 Ar 분위기에서 열처리되어, Ti막 (107)의 실리사이드화 반응에 기인하여 소스/드레인영역 (106)과 게이트 전극 (104) 사이의 계면에서 TiSi2층 (109)을 형성시킨다.
TixN 막 (108a)의 응력값은, TixN막 (108a)이 실리사이드화 반응 중에 TiSi2층 (109)의 소성 변형에 실질적으로 아무런 영향을 주지 않도록 설정된다.
이에 따라, TixN막 (108a)의 낮은 응력에 기인하여, 실리사이드화 반응 중에 TiSi2층 (109)의 소성 변형은 제 2 고융점 금속막에 실질적으로 아무런 영향을 주지 않는다. 이것은, 실리사이드화 반응속도가 TixN 막 (108a)의 존재 때문에 감소되지 않거나 감소되기 어렵다는 의미이다.
결과적으로, TiSi2층 (109)이 약 30nm 이하의 얇은 두께와 약 0.5㎛ 이하의 좁은 폭을 갖는다 해도, 소스/드레인 영역 (106)과 게이트 전극 (104)에 형성될 수 있다.
또한, TixN막 (109)을 제거하기 위해 추가의 에칭공정이 필요하지 않고, 동시에, 실리사이드화 반응속도는 감소되지 않거나 감소되기 어렵다. 그러므로, TiSi2층 (109)이 얇고 신장되더라도, 이들은 균일한 두께를 갖는다.
더욱이, Ti와 TixN막 (107 및 108a)에 대한 제 1 열처리공정은 Ar 분위기에서 실시되므로, TiSi2층 (109)의 상전이를 일으키는 상전이온도는, TiSi2층 (109)이 약 30nm 이하의 두께를 갖더라도 상승하지 않는다.
따라서, 상전이에 대한 열처리 때문에 반도체장치의 성능 또는 특성이 저하되지 않게 한다.
또한, TixN막 (108a)이 Ti막 (107)에 형성된 후에, Ti와 TixN막 (107 및 108a)은 Ar 분위기에서 열처리되어, TiSi2층 (109)을 형성시킨다. 이에 따라, 질소원자는 TixN막 (108a)으로부터 Ti막 (107)으로 확산되어, 이 공정에서 Ti막 (107)을 질화시킨다. 따라서, 소자분리 산화막 (102) 위의 TiSi2층 (109)의 과성장 현상은 방지된다.
제 2 실시예
도 8a 내지 8c 는 본 발명의 제 2 실시예에 따른 MOSFET를 갖는 반도체장치의 제조방법을 도시한다.
제 2 실시예에 따른 방법은, 스퍼터링 압력이 TixN막 (108a)에 대한 스퍼터링 공정에서의 스퍼터링 파워밀도 대신 제어된다는 점을 제외하고는 제 1 실시예에 따른 방법에서와 동일한 공정단계를 포함한다. 그러므로, 제 1 실시예에서와 동일한 공정단계에 대한 설명은 간단하게 하기 위해 도 8a 내지 8c 의 동일 소자에 대한 동일 부재번호를 붙이므로써 여기서는 생략된다.
먼저, 제 1 실시예의 것과 동일한 방식으로, 소자분리 산화막 (102), 게이트 산화막 (103), 게이트 전극 (104), 절연 측벽 스페이서 (105) 및 소스/드레인 영역 (106)은 기판 (101)내, 기판에 접촉하여 또는 기판 위에 형성된다. 그리고나서, 약 20nm 두께의 Ti막 (107)은 제 1 실시예의 것과 동일한 방식으로 반응성 스퍼터링 공정에 의해 전 기판 (101)에 증착된다. 이 단계의 상태는 도 8a 에 도시된다.
이어서, 도 8b 에 도시된대로, 약 20nm 두께의 TixN막 (108b)은 다음 조건하에서 반응성 스퍼터링 공정에 의해 전 기판 (101) 위의 Ti막 (107)에 증착된다.
(ⅰ) 타겟 : 직경 30cm의 Ti 타겟
(ⅱ) 분위기 : Ar 과 N2의 혼합
(ⅲ) Ar 과 N2의 유량 : 동일
(ⅳ) 대기압 : 3 mTorr 내지 12 mTorr
(ⅴ) 기판온도 : 약 200℃
(ⅵ) 스퍼터링 파워 : 4.5 kW (≒ 6.4 W/㎠)
스퍼터링 압력은, Ar 과 N2의 각 유량을 동일하게 하면서 Ar과 N2의 혼합물의 총 유량을 바꾸므로써 변경된다.
스퍼터링 압력은 약 12 mTorr인 것이 바람직한데, 그 이유는 도 9 에 도시된다.
도 9 는 제 2 실시예에서 TixN막 (108b)의 압축응력과 스퍼터링 압력과의 관계를 도시한다. 도 9 에 도시된대로, TixN막 (108b)의 압축응력은 스퍼터링 압력이 상승하면 감소한다. TixN막 (108b)의 압축응력은 3 mTorr에서 8.0×1019dyne/㎠로부터 12 mTorr에서 0.5×1019dyne/㎠로 단조 감소한다. 압축응력은 8 mTorr에서 3.0×1019dyne/㎠이다.
TixN 막 (108b)이 낮은 압축응력을 갖는 이유는 다음과 같이 생각된다.
고압 스퍼터링 압력에 기인하여, 스퍼터링 전압은 낮아지고, 이는 Ti의 스퍼터링된 입자의 운동에너지를 감소시킨다. 이것은 제 1 실시예에 개시된대로 스퍼터링 파워나 스퍼터링 파워밀도의 낮춤과 등가이다. 따라서, TixN 막 (108b)은 낮은 응력과 높은 에칭속도를 갖는다.
이어서, Ti 및 TixN 막 (107 및 108b)이 증착된 기판 (101)은 제 1 실시예와 동일한 방식으로 Ar 분위기에서 제 1 열처리공정을 받아, 도 8b 에 도시된대로, C-49 상을 갖는 TiSi2층을 형성시킨다.
전 TixN 막 (108b) 및 반응되지 않은 TixN 막 (107')은 제 1 실시예에서와 동일한 습식 에칭공정에 의해 제거되어, 소스/드레인 영역 (106)과 게이트 전극 (104)의 표면영역내에 TiSi2층 (109)을 각각 남긴다.
마지막으로, SiNx층 (109)이 형성된 기판 (101)은 제 1 실시예에서와 동일한 방식으로 Ar 분위기에서 제 2 열처리공정을 받는다. 따라서, C-49 상을 갖는 TiSi2층은 C-54 상을 갖는 TiSi2층 (111)으로 바뀐다.
제 2 실시예에 따른 방법은 제 1 실시예에서와 동일한 효과를 갖는 것이 명백하다.
스퍼터링 장비의 최대 성능이 이용될 수 있고 그리고 필요한 스퍼터링 기간이 제 1 실시예에 따른 방법보다 더 짧다는 (즉, 스퍼터링 속도가 더 높다) 추가 효과가 있다.
예를 들면, 제 1 실시예에 따른 방법에서는 20 nm의 두께를 갖는 TixN막 (108a)을 성장하는데 3분 이상이 걸리는데, 이때 스퍼터링 파워밀도는 약 0.7 W/㎠이다. 한편, 제 2 실시예에 따른 방법에서는, 동일한 두께의 TixN 막 (108b)을 성장시키는데 단지 20초 이하만 걸린다.
제 3 실시예
도 10a 내지 10c 는 본 발명의 제 3 실시예에 따른 MOSFET를 갖는 반도체장치의 제조방법을 도시한다.
제 3 실시예에 따른 방법은, 기판 (101)의 온도가 TixN 막 (108a)에 대한 스퍼터링 공정에서의 스퍼터링 파워밀도 대신 제어된다는 점을 제외하고 제 1 실시예에 따른 방법에서와 동일한 공정단계를 포함한다. 그러므로, 제 1 실시예에서와 동일한 공정단계에 대한 설명은 도 10a 내지 10c 에서 동일 소자에 대해 동일 부재번호를 붙이므로써 여기서는 생략된다.
먼저, 제 1 실시예에서와 동일한 방식으로, 소자분리 산화막 (102), 게이트 산화막 (103), 게이트 전극 (104), 절연 측벽 스페이서 (105) 및 소스/드레인 영역 (106)은 기판 (101) 내, 기판에 접촉하여, 또는 기판 위에 형성된다. 그리고나서, 약 20nm 두께의 Ti막 (107)은 제 1 실시예와 동일한 방식으로 반응성 스퍼터링 공정에 의해 전 기판 (101)에 증착된다. 이 단계의 상태는 도 10a 에 도시된다.
이어서, 도 10b 에 도시된대로, 약 20 nm 두께의 TixN 막 (108c)은 다음 조건하에서 반응성 스퍼터링 공정에 의해 전 기판 (101) 위의 Ti막 (107)에 증착된다.
(ⅰ) 타겟 : 직경 30cm의 Ti 타겟
(ⅱ) 분위기 : Ar과 N2의 혼합
(ⅲ) Ar과 N2의 유량 : 동일
(ⅳ) 대기압 : 3 mTorr
(ⅴ) 기판온도 : 50 내지 450℃
(ⅵ) 스퍼터링 파워 : 4.5 kW (≒ 6.4W/㎠)
기판 (101)의 온도는 400℃ 이상인 것이 바람직한데, 그 이유는 도 11 에 도시된다.
도 11 은 제 3 실시예에서 TixN 막 (108c)의 압축응력과 기판 (101)의 온도와의 관계를 도시한다. 도 11 에서 도시된대로, TixN막 (108c)의 압축응력은 기판 (101)의 온도가 상승하면 감소한다. TixN 막 (108c)의 압축응력은 50℃에서 약 11.0×1019dyne/㎠로부터 450℃에서 0.5×1019dyne/㎠로 단조 감소한다. 압축응력은 400℃에서 3.0×1019dyne/㎠이다.
TixN막 (108c)이 낮은 압축응력을 갖는 이유는 다음과 같이 생각된다.
기판 (101)의 높은 온도에 기인하여, TixN막 (108c)의 결합 에너지는 낮아진다. 결합 에너지가 낮으면 밀도가 낮고 빈 공간이 많아져, TixN막 (108c)은 낮은 응력과 높은 에칭속도를 갖는다.
이어서, Ti 및 TixN막 (107 및 108c)이 증착된 기판 (101)은 제 1 실시예에서와 동일한 방식으로 Ar 분위기에서 제 1 열처리공정을 받아, 도 10b 에 도시된대로, C-49 상을 갖는 TiSi2층 (109)을 형성시킨다.
전 TixN막 (108c) 및 반응되지 않은 TixN막 (107')은 제 1 실시예에서와 동일한 습식 에칭공정에 의해 제거되어, 소스/드레인 영역 (106)과 게이트 전극 (104)의 표면영역내에 각각 TiSi2층 (109)을 남긴다.
마지막으로, SiNx층 (109)이 형성된 기판 (101)은 제 1 실시예에서와 동일한 방식으로 Ar 분위기에서 제 2 열처리공정을 받는다. 따라서, C-49 상을 갖는 TiSi2층 (109)은 C-54 상을 갖는 TiSi2층 (111)으로 바뀐다.
제 3 실시예에 따른 방법은 제 1 실시예에서와 동일한 효과를 갖는다는 것이 명백하다.
스퍼터링 장비의 최대 성능이 이용될 수 있다는 점과 필요한 스퍼터링 기간이 제 1 실시예에 따른 방법보다 더 짧다 (즉, 스퍼터링 속도가 더 크다)는 제 2 실시예에서와 동일한 추가 효과가 있다.
Ti가 제 1 내지 제 3 실시예에서 고융점 금속으로 이용된다 하더라도, 본 발명은 Ti에 한정되는 것은 아니다. 텅스텐 (W) 또는 코발트 (Co)와 같은 다른 고융점 금속이 본 발명에서 이용될 수 있다는 것은 말할 필요가 없다.
고융점 금속 실리사이드층 (111)이 제 1 내지 제 3 실시예에서 MOSFET를 위해 이용된다 하더라도, 본 발명은 여기에 한정되지 않는다. 본 발명은 바이폴라 트랜지스터에 적용될 수도 있다.
본 발명의 바람직한 예가 기술되었지만, 다른 변형이 본 발명의 기본 사상에 벗어나지 않으면 당업자에게 명확하게 이해될 것이다. 그러므로 본 발명의 범위는 청구범위에 의해서만 결정되어야 한다.
이상 설명한 바와 같이 본 발명은, 과성장 현상을 막으면서 얇고 신장된 고융점 금속 실리사이드층을 형성하는 것을 가능하게 하고, 고융점 금속 실리사이드층이 얇고 신장된다 하더라도 균일한 두께를 갖는 고융점 금속 실리사이드층을 형성하며, 얇고 신장된 고융점 금속 실리사이드층을 갖춘 반도체장치의 성능 또는 특성저하를 방지하는 방법을 제공한다.

Claims (20)

  1. (a) 실리콘 영역에 제 1 고융점 금속막을 형성하는 단계;
    (b) 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하며 그 응력이 특정값 이하로 제어되는 제 2 고융점 금속막을 상기 제 1 고융점 금속막에 형성하는 단계; 그리고
    (c) 질소를 배제한 분위기에서 상기 제 1 고융점 금속막과 상기 제 2 고융점 금속막을 열처리하여, 상기 실리콘 영역과 상기 제 1 고융점 금속막과의 실리사이드화 반응에 기인하여 상기 실리콘 영역과 상기 제 1 고융점 금속막 사이의 계면에서 고융점 금속 실리사이드층을 형성하는 단계를 포함하며,
    상기 제 2 고융점 금속막의 상기 응력값은 상기 제 2 고융점 금속막이 단계 (c)에서 실리사이드화 반응중에 일어나는 고융점 금속 실리사이드층의 소성 변형에 실질적으로 영향을 미치지 않도록 설정되는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 2 고융점 금속막의 상기 응력의 특정값은 3×109dyne/㎠인 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 제 1 고융점 금속막은 단계 (c)에서 상기 제 2 고융점 금속막에 포함된 상기 질소가 상기 제 1 고융점 금속막으로 확산한 것에 기인하여, 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 제 3 고융점 금속막으로 변형되는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    (d) 제 1 상을 갖는 상기 고융점 금속 실리사이드층을 노출시키도록 상기 제 1 고융점 금속막과 상기 반응되지 않은 제 3 고융점 금속막을 선택적으로 제거하는 단계; 그리고
    (e) 상전이에 기인하여 제 2 상을 갖도록 상기 고융점 금속 실리사이드층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 제 2 고융점 금속막을 형성하는 단계 (b)는, 2.5 W/㎠ 이하의 파워밀도에서 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 반응성 스퍼터링 공정에 의해 실시되는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 제 2 고융점 금속막을 형성하는 단계 (b)는, 8 mTorr 이상의 압력에서 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 반응성 스퍼터링 공정에 의해 실시되는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 제 2 고융점 금속막을 형성하는 단계 (b)는, 상기 실리콘 영역이 400℃ 이상의 온도로 유지되는 조건하에서 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 반응성 스퍼터링 공정에 의해 실시되는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 제 1 및 제 2 고융점 금속막을 열처리하는 단계 (c)에서 상기 질소를 배제한 분위기는 불활성 분위기 또는 진공 분위기인 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서, 상기 제 1 고융점 금속막은 티탄막인 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 상기 제 1 고융점 금속막은 티탄막이고 상기 제 2 고융점 금속막은 질화 티탄막인 것을 특징으로 하는 방법.
  11. (a) 실리콘 기판 표면에 소자분리 절연체를 선택적으로 형성하여, 장치영역을 한정하는 단계;
    (b) 상기 장치영역내 상기 기판 표면에 게이트 절연체를 형성하는 단계;
    (c) 상기 게이트 절연체에 게이트 전극을 형성하는 단계;
    (d) 상기 게이트 전극의 각 측면에서 상기 기판 표면에 상기 게이트 전극의 상응하는 측면과 접촉되는 절연 측벽 스페이서를 형성하는 단계;
    (e) 상기 기판의 상기 장치영역으로 불순물을 도입하므로써 상기 게이트 전극의 각 측면에서 상기 기판내에 소스/드레인 영역을 형성하는 단계;
    (f) 상기 소자분리 절연체, 상기 절연 측벽 스페이서, 그리고 상기 소스/드레인 영역과 접촉하는 제 1 고융점 금속막을 형성하는 단계;
    (g) 상기 제 1 고융점 금속막에, 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하며 그 응력이 특정값 이하로 제어되는 제 2 고융점 금속막을 형성하는 단계; 그리고
    (h) 질소를 배제한 분위기에서 상기 제 1 고융점 금속막과 상기 제 2 고융점 금속막을 열처리하여, 상기 제 1 고융점 금속막과 상기 소스/드레인 영역과의 계면에서 고융점 금속 실리사이드층을 형성하는 단계를 포함하며,
    제 2 고융점 금속막의 상기 응력값은, 상기 제 2 고융점 금속막이 단계 (c)에서 상기 실리사이드화 반응중에 일어나는 상기 고융점 금속 실리사이드층의 소성 변형에 실질적으로 아무런 영향을 주지 않도록 설정되는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 제 2 고융점 금속막의 상기 응력의 특정값은 3×109dyne/㎠인 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서, 상기 제 1 고융점 금속막은, 단계 (h)에서 상기 제 2 고융점 금속막에 포함된 상기 질소가 상기 제 1 고융점 금속막으로 확산한 것에 기인하여, 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 제 3 고융점 금속막으로 변형되는 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서,
    (i) 제 1 상을 갖는 상기 고융점 금속 실리사이드층을 노출시키도록 상기 제 1 고융점 금속막과 상기 반응되지 않은 제 3 고융점 금속막을 선택적으로 제거하는 단계; 그리고
    (j) 상전이에 기인하여 제 2 상을 갖도록 상기 고융점 금속 실리사이드층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 11 항에 있어서, 상기 제 2 고융점 금속막을 형성하는 단계 (g)는, 2.5 W/㎠ 이하의 파워밀도에서 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 반응성 스퍼터링 공정에 의해 실시되는 것을 특징으로 하는 방법.
  16. 제 11 항에 있어서, 상기 제 2 고융점 금속막을 형성하는 단계 (g)는, 8 mTorr 이상의 압력에서 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 반응성 스퍼터링 공정에 의해 실시되는 것을 특징으로 하는 방법.
  17. 제 11 항에 있어서, 상기 제 2 고융점 금속막을 형성하는 단계 (g)는, 상기 실리콘 영역이 400℃ 이상의 온도로 유지되는 조건하에서 상기 제 1 고융점 금속막과 동일한 고융점 금속과 질소를 포함하는 분위기에서 반응성 스퍼터링 공정에 의해 실시되는 것을 특징으로 하는 방법.
  18. 제 11 항에 있어서, 상기 제 1 및 제 2 고융점 금속막을 열처리하는 단계 (h)에서 상기 질소를 배제하는 분위기는 불활성 분위기 또는 진공 분위기인 것을 특징으로 하는 방법.
  19. 제 11 항에 있어서, 상기 제 1 고융점 금속막은 티탄막인 것을 특징으로 하는 방법.
  20. 제 11 항에 있어서, 상기 제 1 고융점 금속막은 티탄막이고 상기 제 2 고융점 금속막은 질화 티탄막인 것을 특징으로 하는 방법.
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