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經濟部中央樣準局員工消费合作社印製 A7 B7 五、發明説明（f ) 〔發明之技術領域〕 本發明係有關一種使用於半導體積鱷電路等中之金靥 _氧化膜一半導體装置’亦即MO S (金屬氧化物半導體 )裝置，特別是可應用於Μ 0 S電晶體及Μ 0 S容量之極 薄氧化膜及容量氧化膜等之半専體，及半導體基板表面之 氧化膜的形成方法。 〔習用技術之說明〕 按，半導體裝置，特別是MO S電晶體、MO S容量 之閘氧化膜及容量氧化膜中，通常為矽裝置之場合，偽使 用二氧化矽膜（以下稱為氧化膜）。此等氧化膜被要求具 有高的絕緣破壞耐壓、高的絕緣破壞電荷量。因此，晶圓 之洗淨，係非常重要的過程之一。晶圓在能被在洗淨的同 時，又被要求能具有低的固定電荷密度、低的界面能級密 度等之高品質。另一方面，伴隨蓋裝置之微细化、高積體 化，閘氧化膜或容量氧化膜厚將會薄膜化，例如，在0 · 1 u m Μ下之設計規定下，被要求有4 :¾ d Κ下之極薄閘 氧化膜。迄今為止，Μ 0 S電晶體之閘氧化膜，係採用在 6 0 ODM上之高溫下，將半導體基板暴露於乾燥氧或水 蒸氣等之氧化性氣氛中形成（例如VLSI Technology —書， S.M. Sze编集，1 9 8 3 年，P.131〜168)。 又，除了熱氧化以外，業界也曾採用的是，將一矽烷 熱分解，予Μ堆積於基板表面之化學氣相成長法。又，作 為在低溫下令氧化膜成長之方法’有將半導體基板浸漬於 本紙浪尺度適用中國國家揉準（CNS ) A4規格（210X 297公釐） 11— I !i 訂 — 線 (請先閲讀背面之注意事項再填寫本頁) v〇5u58 A7 B7 經濟部中央樣準局貝工消費合作杜印製 五、發明説明（工） 氧化性強之硝酸等的藥液中，而形成化學氧化膜之方法， 或是利用陽極氧化形成氧化膜之方法；然而，化學氧化膜 其可生長之膜厚範圍受限制，而有無法令一定以上之膜厚 生長的問題點，此外，利用陽極氧化•雖然膜厚之控制範 圍較為廣大，但是，界面特性或是絕緣破壞特性等之電氣 特性並不充份。此外，作為在低溫下形成氧化膜之方法， 包括一面照射紫外線一面進行熱氧化之方法，或是在電獎 中氧化之方法，但是，不管是任何一種方法，均難K將薄 的高品質之氧化膜，以控制性良好且再琨性良好之方式形 成0 〔發明之解決課題〕 然而，根據習用之較高溫下的熱氧化，在4nmM下 之氧化膜形成時，會有缺乏膜厚之控制性的問題。又，為 了提高高膜厚之控制性，若進行低溫下之氧化，在形成之 氧化膜的膜質之層面，會有界面能级密度高及固定電荷密 度高等之問題。又，由化學氧相成長法所堆積之氧化膜也 是，在膜學控制性及瞑質之層面，也有相同之問題，特別 是，若產生界面能级密度，不僅會劣化電晶體之熱載子特 性，同時還會造成電晶體之臨限值電壓的不安定性、載子 移動度之降低等，特別是在微细之裝置方面的致命之問題 。再者，因元件之微细化之故，熱處理過程之減少也被要 求，特別是装置之設計自由度及過程之自由度的層面，根 據習用之K較高溫之熱氧化膜形成閘氧化膜的方法，必須 -5- (請先閱讀背面之注意事項再填寫本頁) -裝. 訂 線 本紙伕尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） A7 B7 五、發明説明（3 ) 在金靥配線以前形成閘氧化膜。迄今為止，為了在金靥配 線中實現低電阻，係使用鋁或鋁合金，鋁合金之熔點係低 至660¾左右，再者，若考應因熱處理所造成之鋁配線 表面的異常突出的產生，金屬配線後之熱處理，有必要抑 制於4 0 0 υ K下。因此，在使用習用之熱氧化法的場合 ，在金屬配線過程之後形成閘氧化膜有所困難。又，於熱 氧化膜形成中，於400CM下之溫度下，氧化膜厚卽使 Κ1小時程度之熱處理也在1 nmM下，難Κ形成作為％ 氧化膜可利用之膜厚。 J 本發明之目的係解決上述習用氧化膜形成方法之問$ ，提供一種不使用高溫加熱即可在半導歷體基板之表 制性良好地形成高品質之氧化膜，同時在金牖配線Μ後$ 形成閘氧化膜之半導體，Μ及半導體基板表面之氧化膜2 形成方法。 〔課題之解決手段] 為了達成上述目的，本發明之半導通，係在半導體g 板表面至少含有氧化膜及金靨薄膜之半導體，其特激係$ 上述金屬薄膜係厚度為0 . 5〜30nm範圍的具胃 氧化觸媒機能之金屬，上述氧化膜係含有由具有上述氣化 觸媒機能之金靥所形成的膜之厚度為1〜2 0 nm範園= 膜者。 較佳的是，上述半導體中，氧ib膜係由第一氧化膜& -6 * 本紙張尺度適用中國國家標率（CNS ) A4规格（210X 297公釐） (請先閲讀背面之注意事項存填寫本寅〕 裝. ir 經濟部中央樣準局員工消費合作杜印製 A7 3ϋ5〇58 B7 五、發明説明（屮） 第二氧化膜所形成，第一氧化膜之厚度，係在0 · 1〜2 • 5nm之範爾，第二氧化膜之厚度，係在0 · 9〜1 8 -5之範圍内者。 又，較佳的是，於上述半導體中，具有氧化觸媒機能 之金屬薄膜，係由白金及鈀所選出之至少一種金屬者。 又，較佳的是，上述半導體中，具有氧化觸媒機能之 金屬薄膜，係由蒸鍍法所形成者。 較佳的是，上述半導體中，半導體基板係由單晶矽、 多晶矽，非晶矽，砷化鎵及辚化絪所選出之至少一種材料 者° 又，較佳的是，於上述半導體中，第二氧化膜之膜厚 ，係較第一氧化膜之膜厚為厚，且在1〜20 nm之範圍 内者。 其次，本發明半導體基板表面之氧化膜之製法，其特 '数係在： 於半導體基板表面形成氧化膜時，先於半導體基板上 形成厚度為0 ，1〜2 · 5nm範圍之第一氧化膜，然後 再於上述第一氧化膜上形成厚度為0 · 5〜30 nm範圍 之具有氧化觸媒機能之金靥薄膜|而後再於6 0 0 °C以下 之溫度，於氧化氣氛中進行熱處理，形成第二氧化膜者。 較佳的是，於上述製法中，在半導體基板上形成第一 氧化膜之方法，半導體基板係藉浸漬於由下列A〜I選出 之至少一種液體中而形成： 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ---------^------1T------.^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印聚 A7 B7 經濟部中央標準局員工消費合作社印袈 五、發明説明（ ) I A 熱 濃 硝 酸 1 1 1 B 濃 硫 酸 與 過 氧 化 氫 水 之 加 熱 溶 液 1 I 請 1 1 C 塩 酸 與 過 氧 化 氫 水 之 加 熱 溶 液 先 1 1 D 過 氧 化 氫 水 讀 背 1 面 I E 臭 氧 溶 解 水 之 注 1 1 意 I F 硝 酸 與 硫 酸 之 加 熱 液 事 項 1 I 1 | G 氫 氟 酸 填 1 寫 本 Η 沸 水 頁 1 I 氨 水 與 過 氧 化 氫 水 之 加 熱 溶 液 0 1 1 使 用 上 述 A I 之 液 體 係 因 適 於 將 例 如 矽 等 之 半 導 1 1 體 基 板 氧 化 0 1 訂 又 於 上 述 製 法 中 在 半 導 體 基 板 上 形 成 氧 化 膜 之 方 1 I 法 可 將 半 導 體 基 板 暴 露 於 臭 氧 氣 體 中 或 是 一 面 昭 /\\\ 射 紫 1 1 外 線 一 面 暴 露 於 臭 氧 氣 體 中 而 形 成 〇 若 K 氣 相 形 成 氧 化 膜 1 1 t 有 使 塵 埃 等 之 污 染 物 不 致 附 蓋 之 優 點 0 1 線 又 較 佳 的 是 於 上 述 半 導 體 及 氧 化 膜 之 形 成 方 法 中 1 I » 具 有 氧 化 觸 媒 機 能 之 金 靥 膜 係 白 金 或 鈀 者 0 這 是 因 為 1 1 此 觸 媒 具 有 優 異 之 在 低 溫 下 氧 化 之 機 能 C 1 1 再 者 較 佳 的 是 於 上 述 半 導 體 及 其 氧 化 膜 之 形 成 方 1 | 法 中 具 有 氧 化 觸 媒 機 能 之 金 屬 薄 膜 係 藉 蒸 鍍 法 形 成 0 1 | 這 是 因 為 膜 厚 可 薄 且 均 地 形 成 0 1 1 又 較 佳 的 是 於 上 述 製 法 中 在 氧 化 氣 氛 中 進 行 熱 1 1 處 理 時 氧 化 氣 氛 係 由 下 述 a — g 所 選 出 之 至 少 一 種 氣 氛 1 1 - 8 — 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（4 ) a ·乾燥氧氣氛 b·乾燥氧與非氧化性氣體之混合氣體氣氛 c ·含水蒸氣之氧氣氛 d·含水蒸氣之氧與非氧化性氣體之混合氣體氣氛 e·臭氧氣體氣氛或含臭氧氣體之氣氛 f *含N2 0之氧氣氛 g ·含NO之氧氣氛。 藉由一氧化處理，可將第二氧化膜有效率且合理地 成。 另，較佳的是，於上述製法中，氧化氣氛中之熱處理 溫度，係在25〜60〇υ之範圍内。這是因為，可達成 本發明之目的。 又，較佳的是，於上述半導體及其氧化膜之形成方法 中，半導體基板係由單晶矽、多晶矽、非晶矽、砷化鎵及 磷化銦所選出之至少一種材料者。這是因為，其作為半導 體基板之應用範圍廣。 另，較佳的是，於上述製法中在半導體基板表面上形 成氧化膜之前，預先將存在於半導體基板表面之自然氧化 膜及/或雜質予以除去。這是因為，為了在矽表面形成高 品質之極薄氧化膜，而預先形成潔淨之矽表面。 又，較佳的是，於上述製法中，第二氧化膜之膜厚， 較第一氧化膜之膜厚為厚，且在1〜20nm之範圍内。 本紙伕尺度適用中國國家標準（CNS ) A4現格（210X 297公釐） ---------批衣------ΪΤ--:----.^- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（^ ) 最終所獲得之氧化膜的厚度若在上述範圍内時，對於Μ〇 S電晶體、Μ 0 S容童之極薄閘氧化膜及容量氧化膜等有 用。 又，於上述製法中，可將氧化氣氛中之熱處理，在半 導體基板表面形成金屬配線後實施。 根據上述本發明之半導體，係在半導體基板表面至少 含有氧化膜及金屬薄膜之半導體，上述金靨薄膜係厚度為 〇·5〜30nm範圍之具有氧化觸媒機能的金鼷，且上 述氧化膜係含有由上述具有氧化觸媒機能之金屬所形成的 膜之厚度為1〜20nm範圍的膜，藉此，可實現在不使 用高溫加熱之下，能在半導體基板之表面高控制性地形成 高品質之氧化膜，且在金靨配線後可形成閘氧化膜之半導 體。 其次，根據本發明半導體基板表面之氧化膜之製法， 係先在半導體基板上形成厚度為0 · 1〜2 · 5nm範圍 之第一氧化膜，然後在上述第一氧化膜上形成厚度為0 -5〜30 nm範圍之具有氧ib觸媒機能之金靨薄膜，而後 再於6 ◦◦ °C Μ下之溫度下之氧化氣氛中進行熱處理，形 成第二氧化膜，藉此，可有效率且合理地在半導體基板上 ，高品質且高控制性地形成薄且均一品質之氧化膜。 根據本發明製法之氧化膜的形成方法，像在清潔之半 導體基板上，形成薄之均質的氧化膜之後，形成成為氧化 觸媒之金屬薄膜，藉此*可將金靨薄膜正下方之半導體基 -1 0 - 本紙伕尺度適用中國國家標準（CNS ) A4规格（210X297公釐） ---------^------IT------A (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明 ( ) 1 I 板 » 在 室 溫 ( 2 5 V ) 6 〇 〇 之 低 溫 下 氧 化 0 此 時 所 1 1 1 形 成 之 氧 化 膜 膜 厚 控 制 性 高 可 形 成 1 2 〇 η m 程 度 y-—N 1 I 之 薄 氧 化 膜 0 又 依 此 所 形 成 之 氧 化 膜 可 獲 得 界 面 特 性 請 先 1 閲 | 佳 者 可 形 成 界 面 能 级 密 度 低 之 高 品 質 氧 化 膜 0 此 時 所 形 讀 背 | 面 I 成 之 氧 化 膜 之 膜 質 可 藉 最 先 形 成 之 薄 氧 化 膜 的 形 成 方 法 之 注 1 I 意 1 I 改 變 又 氧 化 速 度 可 依 熱 處 理 溫 度 及 氧 化 性 氣 氛 之 種 類 事 1 | 再 1 而 變 化 0 於 本 發 明 之 一 棰 更 佳 之 條 件 下 可 將 半 導 體 基 板 填 1 % 本 在 室 溫 ( 2 5 ) 4 〇 〇 之 範 圍 的 溫 度 下 氧 化 〇 頁 1 C 實 施 例 ] 1 1 以 下 茲 實 施 例 將 本 發 明 具 體 說 明 之 0 1 1 首 先 茲 將 Μ 本 發 明 形 成 氧 化 膜. 之 實 施 例 Μ 圖 1 說 1 訂 明 之 本 實 施 例 中 作 為 半 導 體 基 板 係 砂 基 板 為 例 就 1 I 形 成 Μ 0 S 容 量 之 過 程 說 明 之 0 首 先 在 矽 基 板 1 上 形 成 1 1 分 離 區 域 2 及 活 性 域 4 〇 活 性 區 域 4 之 表 面 存 在 有 白 1 1 氧 fb 膜 9 ( 圖 1 ( a ) ) 〇 作 為 矽 基 板 係 使 用 P 型 ( 1 線 1 0 〇 ) 1 〇 1 5 Ω C m 之 基 板 在 注 入 硼 之 通 道 阻 1 I 劑 後 作 為 分 離 區 域 2 將 L 0 C 0 S ( 矽 局 部 氧 化 ) 1 1 氧 化 膜 以 5 0 0 η m 之 膜 厚 形 成 〇 1 1 其 次 » 為 了 洗 淨 活 性 區 域 4 之 表 面 利 用 習 知 之 R C 1 I • A 洗 淨 法 ( W . Ke r η « P . A . P 1 U t i e η RC A Re vi e w 3 1 , P . 1 I 187, 1 9 7 0 ) 將晶圓洗淨後 予以浸漬於稀H F溶液 (0 1 1 * 5 體 積 % Η F 水 溶 液 ) 中 5 分 鐘 將 矽 表 面 之 自 然 氧 化 1 1 膜 9 除 去 ( 圖 1 ( b ) ) 0 為 了 在 矽 表 面 形 成 高 品 質 之 極 1 1 - 11 - 1 1 本紙張尺度適用中國國家標率（CNS ) A4規格（210X 297公釐） 3ί>5058 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 1 ) I | 薄 氧 化 膜 必 須 有 清 潔 之 矽 表 面 3 矽 表 面 之 g 氧 化 膜 1 1 1 9 的 完 全 除 去 及 矽 表 面 之 雜 質 去 除 也 屬 重 要 〇 1 I 其 次 Μ 超 純 水 將 晶 圓 作 5 分 鐘 沖 洗 ( 洗 淨 ) 後 將 請 先 1 閱 I 晶 圓 浸 濱 於 1 1 5 v 之 熱 硝 酸 中 1 〇 分 鐘 在 矽 基 板 上 形 讀 背 I 面 1 成 表 面 厚 度 為 1 1 η m 之 化 學 氧 化 膜 ( 第 — 氧 化 膜 ) 5 之 1 I 1 I ( 圖 1 ( C ) ) 〇 於 本 實 施 例 中 係 在 半 導 體 基 板 之 洗 淨 事 1 I 再 1 、 g m /\w 氧 化 膜 之 除 去 後 VX 化 學 處 理 或 低 溫 之 熱 處 理 在 半 填 1 導 體 薄 寫 本 裝 表 面 形 成 的 氧 化 膜 5 〇 作 為 半 導 體 表 面 之 化 學 處 理 頁 1 方 法 除 了 本 實 施 例 般 之 浸 漬 於 熱 m 硝 酸 中 之 方 法 外 還 1 1 可 採 用 例 如 浸 漬 於 硫 酸 與 過 氧 化 氫 水 之 混 合 溶 液 中 之 方 法 1 1 ·> 浸 漬 於 氨 水 與 過 氧 化 氫 水 之 混 合 溶 液 中 之 方 法 或 是 浸 訂 濱 於 將 臭 氧 溶 解 成 1 0 幾 P Ρ m 成 之 臭 氧 水 中 之 方 法 等 0 1 I 根 據 本 實 施 例 係 藉 m 硝 酸 形 成 不 含 重 金 靨 等 之 清 m 且 高 1 1 品 質 之 化 學 氧 化 膜 又 此 外 還 可 採 用 在 氧 中 由 4 〇 0 1 1 V 至 室 溫 予 以 熱 處 理 之 方 法 、 在 臭 氧 tsst 氣 氛 中 -- 面 暴 露 晶 圓 1 線 — 面 由 4 0 〇 至 室 溫 予 Μ 熱 處 理 之 方 法 Λ 或 是 一 面 照 射 1 I 紫 外 線 一 面 在 臭 氧 氣 氛 中 將 晶 圓 暴 露 之 方 法 等 〇 1 1 上 述 說 明 之 自 然 氧 化 膜 的 除 去 在 而 後 形 成 之 第 — 氧 1 1 化 膜 的 特 性 上 扮 演 著 重 要 之 角 色 此 第 — 氧 化 膜 係 被 要 1 I 求 清 潔 且 具 有 均 質 0 在 表 面 之 重 金 靥 及 白 然 氧 化 膜 除 去 後 1 I 9 可 再 藉 導 入 臭 氧 在 晶 圓 表 面 形 成 超 m 淨 之 薄 的 表 面 保 護 1 1 氧 化 膜 可 獲 得 超 清 潔 之 晶 圓 表 面 0 1 1 其 次 在 矽 基 板 上 之 第 一 氧 化 薄 膜 5 上 作 為 具 有 氧 1 1 - 12 - 1 1 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明（ f ° ) I 化 觸 媒 櫬 能 之 金 屬 膜 藉 由 電 子 束 m 鍍 法 蒸 鍍 厚 約 為 3 1 1 1 η m 之 白 金 6 ( ISI tm 1 ( d ) ) Ο 此 時 白 金 係 使 用 9 9 * S 1 1 9 9 重 量 % 純 度 之 白 金 0 Μ 鍍 速 度 係 〇 3 η m / 分 鐘 t 請 先 1 閲 I 作 為 蒸 鍍 中 之 矽 基 板 的 溫 度 係 採 用 5 0 壓 力 係 1 X 讀 背 I 面 I 1 0 - 4 P a 0 1 I t- I 而 後 以 電 爐 在 加 濕 氧 中 Μ 3 0 0 t： 處 理 1 小 時 0 藉 事 項 1 I 再 1 由 此 一 加 熱 處 理 矽 氧 化 膜 7 係 成 長 成 4 5 η m 之 厚 度 填 1 % 本 ( 圖 1 ( e ) ) 0 此 時 矽 基 板 1 上 係 形 成 有 厚 度 為 4 ♦ 頁 ----- 1 5 η m 之 氧 化 膜 7 及 厚 度 為 3 η m 之 白 金 6 0 又 作 為 具 1 1 有 氧 化 觸 媒 機 能 之 金 靨 膜 除 了 白 金 外 還 可 使 用 鈀 0 1 1 氧 化 膜 7 作 為 閘 氧 化 膜 也 可 利 用 〇 1 訂 其 次 為 了 形 成 電 極 Μ 噴 濺 法 將 鋁 8 堆 積 1 U m ( 1 1 圖 1 ( f ) ) 再 K 習 知 之 光 學 石 版 術 將 閘 極 圖 案 化 後 1 1 1 再 以 習 知 之 乾 蝕 技 術 將 鋁 及 白 金 蝕 刻 形 成 閘 極 1 〇 ( 1 1 圖 ( S ) ) 0 根 據 本 實 施 例 作 為 氧 化 觸 媒 係 將 白 金 膜 原 1 線 狀 作 為 電 極 之 一 部 份 使 用 但 也 可 使 用 王 水 等 將 白 金 除 去 1 I 後 重 新 形 成 將 作 為 閘 極 之 導 電 性 膜 0 1 1 圖 2 係 在 洗 淨 除 去 然 氧 化 膜 後 將 矽 基 板 表 面 清 潔 1 1 化 之 後 再 浸 漬 於 熱 濃 硝 酸 後 所 觀 察 到 的 X 射 線 電 子 光 譜 1 I 0 X 射 線 光 電 子 光 譜 係 使 用 V G 公 司 製 之 Ε S C A L A 1 I Β 2 2 0 — X L 測 定 〇 此 時 作 為 X 射 線 源 使 用 1 1 能 量 為 1 4 8 7 e V 之 A 1 的 K α 線 0 光 電 子 係 由 表 面 1 1 垂 直 方 向 觀 測 0 高 峰 ( 1 ) 燥 由 來 白 矽 基 板 之 S i 的 2 P 1 1 - 13 - 1 1 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局具工消費合作社印製 A 7 B7 五、發明説明（"） 軌道之光電子所造成。高峰（2)係由來自矽氧化膜之S ί的2p軌道之光電子所造成。高峰（2)與高峰（1) 之面積強度的比可算出矽氧化膜之膜厚為1 · lnm。此 處，出自S ί之2 p軌道的光電子之在矽氧化膜中的平均 自由行程係採2 · 7nm，矽基板中之平均自由行程係採 2*6nm。（參見 R. FLITSCH AND S. I. Raider, Journal of the Vacuum Science and Techno logy 12卷 (1975年）p 305) 〇 圃3係K濃硝酸形成矽氧化膜之後，將該試料導入電 爐中，於加濕氧中M300t：加熱1小時，而後所測定之 X射線光電子光譜。 圖3係Κ濃硝酸形成矽氧化膜後，將試料導入電爐， 在加濕氧中M300f加熱1小時，而後所測定之X線光 電子光譜。高峰（2)與高峯（1)之面積強度比與圖2 幾乎相同•由此可明瞭，矽氧化膜厚在3 0 〇υ之氧化性 氣氛中的加熱處理下，並未麥化。此舉係意味著，Μ—般 之熱氧化法，在3 0 0 之低溫下，將矽氧化膜生長成作 為Μ 0 S電晶體之閘氧化膜至少必要的2〜6 n m膜厚， 完全無法達成。 圖4 ( a )中所示的是以熱濃硝酸形成矽氧化薄膜， 在其上以電子束蒸鍍約3 nm之白金膜，再將該試料導入 電爐中，在加濕氧中在3 0 0 下加熱1小時後，測得之 X射線光電子光譜。X射線光霣子光譜，係以島津製作所 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ---------^------IT------^ (請先閲讀背面之注意事項再填寫本頁) 3u5〇〇3 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ ) 1 | 製 之 E S C A 1 〇 0 〇 测 定 0 此 時 作 為 X 射 線 源 係 使 1 1 1 用 能 量 為 1 2 5 4 e V 之 Μ 8 的 Κ α 線 0 圖 4 ( b ) 係 使 1 I 用 圖 4 ( a ) 之 試 料 以 V G 公 司 製 Ε S C A L A B 2 2 請 先 1 閲 I 〇 i — X L 測 定 時 之 X 射 線 電 子 光 譜 0 由 此 光 譜 可 知 矽 讀 背 I 面 I 氧 化 膜 之 高 峯 強 度 ( 2 ) 增 加 矽 氧 化 膜 生 長 0 由 圖 4 中 之 注 1 I 意 1 I 之 高 峯 ( 2 ) 與 高 峯 ( 1 ) 之 面 積 強 度 比 可 算 出 矽 氧 化 事 項 1 I 再 1 膜 之 膜 厚 為 4 5 η m 0 具 體 而 確 認 若 白 金 薄 膜 存 在 填 1 熱 氧 寫 本 裝 於 矽 氧 化 薄 膜 上 的 話 以 3 〇 〇 V 程 度 之 低 溫 加 矽 頁 1 化 膜 生 長 0 1 1 圖 5 中 所 示 的 是 Μ 熱 濃 硝 酸 形 成 矽 氧 化 膜 在 其 上 1 1 以 電 子 束 蒸 鍍 約 3 η m 之 白 金 膜 再 將 該 試 料 於 室 溫 下 在 1 訂 加 濕 氣 氛 中 處 理 1 小 時 後 之 X 射 線 電 子 光 譜 圖 〇 與 圖 4 1 1 ( a ) ( b ) 相 較 可 明 瞭 出 自 矽 氧 化 膜 之 S i 的 2 P 1 1 軌 道 之 光 電 子 所 造 成 的 高 峯 ( 2 ) 低 但 是 與 圖 3 之 以 1 1 熱 濃 硝 酸 形 成 矽 氧 化 膜 之 後 不 堆 積 白 金 直 接 導 入 電 爐 f 1 線 在 加 濕 氣 氛 中 3 0 0 η 下 作 1 小 時 加 熱 之 場 合 的 高 峯 ( 2 1 | ) 相 較 圖 5 之 高 峯 ( 2 ) 較 大 且 在 室 溫 下 矽 氧 化 膜 也 1 1 在 生 長 〇 1 1 圖 6 係 將 矽 氧 化 膜 之 膜 厚 相 對 加 熱 溫 度 繪 成 之 圖 〇 1 I 曲 線 ( a ) 所 示 的 是 藉 由 將 矽 晶 圓 浸 濱 於 m 硝 酸 中 形 成 1 I 矽 氧 化 膜 而 後 將 該 試 料 導 入 電 爐 中 在 加 濕 氧 氣 氛 下 以 1 1 各 種 溫 度 加 熱 1 小 時 後 測 定 之 X 射 線 電 子 光 譜 的 面 積 強 度 1 1 比 所 求 得 之 氧 化 膜 厚 0 曲 線 ( b ) 中 所 示 的 是 藉 由 將 1 1 - 15 - 1 1 本紙張尺度適用中國國家標準（CNS ) A4规格（210X 297公釐） A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明 ( (3 ) I 矽 晶 圓 浸 漬 於 埶 濃 硝 酸 中 形 成 矽 氧 化 膜 再 於 其 上 K 電 子 1 1 1 束 蒸 鍍 法 蒸 鍍 約 3 η m 之 白 金 膜 而 後 再 將 試 料 導 入 電 爐 1 | 中 在 加 濕 氧 氣 氛 中 之 各 種 溫 度 下 加 熱 1 小 時 所 得 之 结 果 請 先 1 閲 I 〇 由 曲 線 ( a ) 可 知 於 矽 氧 化 膜 上 未 存 在 白 金 膜 之 場 合 讀 背 1 1 9 藉 3 〇 〇 下 之 低 溫 加 熱 處 理 矽 氧 化 膜 之 膜 厚 係 在 之 注 1 I 意 1 I 實 驗 誤 差 範 圍 内 未 變 化 0 另 一 方 面 由 曲 線 ( b ) 可 知 事 項 1 I 1 1 若 在 矽 氧 化 膜 上 存 在 有 白 金 薄 膜 藉 由 低 溫 之 加 熱 處 理 t 填 1 長 % 本 裝 矽 氧 化 膜 成 〇 頁 ----- 1 圖 7 中 所 示 的 是 相 對 第 一 之 氧 化 膜 厚 藉 由 白 金 堆 1 1 積 後 之 熱 處 理 所 獲 得 的 第 二 氧 化 膜 厚 之 依 存 性 〇 第 一 氧 化 1 1 膜 係 白 金 堆 積 前 所 形 成 之 氧 化 膜 〇 此 處 作 為 第 氧 化 1 訂 膜 係 取 矽 晶 圓 表 面 清 Μ 化 後 VX 1 體 積 % 氫 氟 酸 ( Η F 1 I ) 水 溶 疲 蝕 刻 後 立 即 之 膜 厚 為 〇 η m 0 又 於 將 塩 酸 過 1 1 氧 化 氫 水 超 純 水 分 別 Μ 1 1 5 之 混 合 比 混 合 成 之 液 1 1 體 加 熱 於 8 0 °C 成 之 液 體 中 將 矽 晶 圓 浸 漬 1 〇 分 鐘 9 1 線 1 I 令 第 一 氧 化 膜 厚 生 長 成 〇 5 η m 〇 為 了 獲 得 1 3 η m 之 第 一 氧 化 膜 厚 係 將 矽 晶 圓 浸 漬 於 1 1 5 X： 之 熱 濃 硝 酸 1 1 中 1 〇 分 鐘 0 1 1 令 在 此 等 第 一 氧 化 膜 上 堆 積 白 金 3 η m 在 加 濕 氣 氛 1 | 中 Μ 3 〇 0 V 加 熱 1 小 時 的 場 合 所 獲 得 之 氧 化 膜 作 為 第 1 I 二 氧 化 膜 厚 0 在 第 一 氧 化 膜 為 〇 η m 之 場 合 第 二 氧 化 膜 1 1 完 全 不 會 生 長 藉 由 矽 基 板 與 白 金 之 反 nut 懕 白 金 矽 化 物 \k 1 1 形 成 於 白 金 與 矽 基 板 之 界 面 0 然 而 若 第 一 氧 化 膜 只 形 成 1 1 - 1 6 - I 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明 ( ,ψ) 1 1 〇 * 5 η m 之 場 合 白 金 與 矽 之 反 應 不 會 發 生 而 形 成 4 1 1 1 * 2 η m 之 第 二 氧 化 膜 0 又 在 第 一 氧 化 膜 厚 為 1 3 η -N 1 | m 之 場 合 第 二 氧 化 膜 厚 為 4 2 η m 並 未 變 化 〇 第 __. 請 先 1 閱 I 氧 化 膜 除 了 可 防 止 白 金 與 矽 之 反 應 之 外 遂 具 有 可 令 第 二 讀 背 I 面 I 氧 化 膜 生 長 之 重 要 m 能 0 根 據 發 明 人 等 之 研 究 當 第 一 氧 之 注 1 I 意 1 I 化 膜 為 〇 1 η m Μ 上 之 場 合 可 阻 止 與 白 金 之 反 應 0 狀 事 1 I 再 1 1 而 當 第 一 氧 化 膜 為 〇 η m 之 場 合 却 產 生 白 金 與 矽 之 矽 填 1 應 % 本 妓 化 反 0 另 -- 方 面 在 第 —* 氧 化 膜 厚 的 場 合 如 圖 7 所 示 頁 1 » 在 〇 5 η m 與 1 3 π m 下 第 二 氧 化 膜 厚 並 無 差 異 1 1 9 而 較 此 更 厚 之 場 合 也 是 無 法 期 待 大 幅 之 第 二 氧 化 膜 厚 1 1 之 增 加 0 又 若 將 此 氧 化 膜 形 成 極 端 厚 時 與 本 發 明 形 成 1 訂 薄 的 氧 化 膜 之 巨 的 不 付 0 是 Μ 第 一 氧 化 膜 之 上 限 係 2 * 1 I 5 η m 左 右 0 1 1 圖 8 中 所 示 的 是 在 第 一 氧 化 膜 厚 形 成 為 1 1 η m 1 1 ( 以 熱 濃 硝 酸 形 成 ) 時 相 對 白 金 之 膜 厚 的 第 二 氧 化 膜 0 1 線 圖 8 中 所 示 的 是 代 替 白 金 使 用 鈀 之 場 合 的 數 據 0 當 白 金 1 I 之 膜 厚 為 0 η m 之 場 合 ( 白 金 未 堆 積 ) 第 二 氣 化 膜 未 生 1 1 長 之 事 實 已 示 於 圖 3 中 0 當 白 金 堆 積 成 0 5 η m 之 場 1 1 合 作 為 第 二 氧 化 膜 可 獲 得 2 1 η m 之 膜 厚 0 當 令 白 1 | 金 之 膜 厚 增 厚 在 白 金 膜 厚 為 1 5 η m 之 場 合 可 獲 得 1 1 第 二 氧 化 膜 厚 為 4 5 η m 〇 又 若 白 金 膜 厚 為 5 η m * 1 1 可 獲 得 第 二 氧 化 膜 厚 為 4 5 η m 0 又 若 白 金 膜 厚 為 5 1 1 η m 第 二 氧 化 膜 厚 為 4 2 η m 當 再 令 白 金 膜 厚 增 加 1 1 - 17 - 1 1 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐）
經濟部中央樣準局貝工消費合作社印策 發明説明（ ’第二氧化膜厚有減少的傾向。根據發明人等之研究，可 有效地形成第二氧化膜之白金瞑厚的上限，係3 0 nm。 當代替白金使用鈀之場合，相對3 nm之鈀膜厚，第二氧 化膜厚係生長至5 . 2nm，當鈀膜厚為1 Onm之場合 ’第二氧化膜厚係低至4 · 2 nm。又，作為此時之熱處 埵，在加濕氣氛中，若為白金之場合，係在300C下， 若為鈀之場合，係在400¾下加熱1小時。又，第二矽 氧化膜厚，針對白金之場合，係由X射媒電子光譜，針對 鈀之場合，係由電容（C) 一電壓（V)测定。 圖9中所示的是，Μ本實施例所形成之白金3 nm/ 氧化膜2 · 6 n m / S i基板構造的界面能级密度的能量 分布。此處所測定之具有2 · 6 nm之極薄氧化膜的.M0 S裝置之界面能级分布，無法由習用之電容一電壓測定（ C — V)或電導一電壓測定（G — V)等之鼋氣測定求得 ’因此，採用偏壓拖加時之X射線光電子光譜測定此一方 法（H. KOBAYASHI， Y. YAMASHITA, T. MORI, Y. MAKATO, K.H. PARK, Y. NISHIOKA, Surface Science) 326卷， (1995年），p. 124; H. KOBAYASHI, T. MORI, K. NAMBA, Y · NAKA TO, Solid State Communication) 92卷 ’（1994) 年，P · 2 4 9 )。 又，於上述本實施例之氣化處理中，利用熱濃硝酸作 化學氧化膜（1 1 n m )形成後，並未作熱處理°此時之 界面能級，燥夾著中央間隙分布，據信其係起因於S i之 *18- 本紙張尺度遑用中國國家標準（CNS ) A4規格（210X297公釐） ! I I I I I 裝 II 訂 I I I I 線 (請先閲讀背面之注意事項再填寫本頁) B7 \ϊ/ /b /IV明 説明發、五 所 用 ♦作 互 相 之 弱 微 作 子 原 氧 及 S 之 中 膜 化 氧 與 鏈 掛 0 5 成 較形 係所 ，.化 度氧 密濕 级之 能 P 面 ο 界0 的 7 膜或 化膜 氧化 之氧 成m 形 η 所 3 例 之 施成 實形 本所 於 Ρ ο ο 起 5 rn膜方 化 氧 . 之實 3 成本 之形， η化例 5 氧施 氧 法 所 Μ 或 法是髓 方 。晶 例性電 施特 S 實面 ο 本界 Μ , 之為 示份作 表充， 係有膜 點具化 此膜縝 。 化薄 低氧之 為閛成 膜為形 化作所 形亦 所他 法其 方， 明用 發適 本可 。 疑 用無 有膜 龎化 係氧 , 閘 膜之 化體 氧晶 閘霣 薄為 極作 之 ， 量膜 容化 S 氧 0之 Μ 成 是 。 的 途示 用所 種中 各 ο 於 1 用圖 適 可 子 例 之 量 容 元 單 的 器 容 電電 層 量 β容 之之 Μ 8 A 1 R 點 D 结 於儲 用存 應為 SOD? 稱 發常 本通 a 形 ί 如 3 例 rn上 C 點 \ 结 〇 儲 2 存 ο 等 1 此 X 在 IX ο 質成 雜形 性所 電矽 導晶 之非 等之 磷度 含程 將丨 係rn . ο 極 t 長容之 生之般 粒成明 晶形發 之所本 膜上如 砂點。 質结題 晶儲問 非存其 , , 為 理生是 處產 -熱的壞 由力破 藉應會 , 之 性 合生特 場發緣 之随絕 膜伴的 化於膜 氧因緣 熱導絕 成，量 (請先閲讀背面之注意事項再填寫本I) 裝
、-IT 線 經濟部中央搮準局員工消费合作社印製 粒 晶 之 矽 ~ 質 2 晶 為 非度 , 厚 長成 成形 膜地 化好 氧良 的性 溫制 低控 之可 下且 M， P生 ο 產 ο 會 4 不 用長 利生 4 m , 薄存 造金 ο 構白 2 之 \ 膜 量 9薄 容 1 金 元膜白 單化由 , 氧藉 下溫 ， 合低處 場明此 1 發 。 此本 1 0/2 9 8 板 1 1 元 膜點單 化结質 氧儲晶 量存非 容質 \ 薄晶 ο 極非 2 之係膜 ’ 實 外 可 此-。 膜 量化 容氧 元成 單形 保法 確方 可明 也發 ’ 本 ibM 乏上 空矽 之晶 板非 元或 單矽 止晶 防多 可在 , 由 在藉 本紙浪尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 305058 A7 B7 五、發明説明（i?) 現由此等専電膜所夾之構造的容置。又，於圖7中，1 1 係P型矽基板，1 1 2係p型阱區域，1 3係分離區域， 1 4係選擇電晶體（多晶矽化金靨閘）、1 4 ’係多晶矽 膜，1 4 ”係鎢矽化物（W S i X)膜，1 5係拍頻線（多 晶矽化金屬），1 5 ’係多晶矽膜，1 5 ”係鎢矽化物（ W S i X )膜，1 6係源—汲η +擴散層* 1 7係層間絕 緣膜。 又，圖1 1係將本發明方法所形之氧化膜，應用於Μ OS電晶體之場合的S施例。在ρ型基板上，作元件分離 形成後，在活性區域中作為臨限值電壓控制將硼Ml X 1 0 1 8 c m 3 ( a t o m )之濃度作離子植入後，將晶圓 表面洗淨，再以無水H F氣體作约1 0秒之自然氧化膜的 蝕刻（除去）後*再暴露於臭氧氣體中，在矽表面形成厚 度為1 n m之氧化膜。而後，Μ噴濺法將白金3 4堆積3 n m，再於1 0〇°C、加濕氧氣氛中作1小時之熱處理， 形成膜厚為2 · 2 n m之閘氧化膜3 3。而後，將多晶矽 膜3 5以習知之減壓氣相成長法在5 3 0 °C下形成1〇◦ n m。此時之堆積膜係非晶質，磷濃度為3 X 1 0 2 σ / c m 3 (原子）。而後，以習知之光學石版術進行閘極之 圖案化，再以習知之乾蝕技術進行閘極之非晶質矽3 5 / 白金3 4 /閘氧化膜3 3之触刻。繼之，作為側壁3 6 ， 將磷摻雜氧化物膜堆積之。於側壁蝕刻進行後，將源-汲 3 8 Μ離子植入形成。此外，在金靨配線過程後，形成Μ -20- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 訂 線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央橾準局員工消费合作社印製 五、發明説明（ ) | 〇 S 電 晶 體 也 可 如 本 發 明 般 之 使 用 低 溫 氧 化 法 達 成 〇 又 1 1 1 » 於 圖 1 1 中 3 1 係 D 型 矽 基 板 3 2 係 P 型 阱 區 域 » /-V 1 I 3 7 係 源 一 汲 L D D 擴 散 層 3 8 係 源 一 汲 η 擴 散 暦 0 請 先 1 閲 I 如 上 所 說 明 於 本 發 明 上 述 實 施 例 中 確 認 可 將 半 導 讀 背 I 面 I 體 基 板 室 溫 ( 2 5 °C ) 4 0 〇 之 範 圍 的 溫 度 作 氧 化 之 注 1 I 意 1 | 處 理 0 事 項 1 I 再 C 發 明 之 效 果 ] 填 1 寫 本 裝 如 上 所 說 明 根 據 本 發 明 之 半 導 體 係 在 半 導 體 基 板 頁 '—^ 1 1 表 面 至 少 含 有 氧 化 膜 及 金 屬 薄 膜 之 半 導 體 上 述 金 臑 薄 膜 1 1 係 厚 度 為 0 5 3 0 m m 範 圍 之 具 有 氧 化 觸 媒 機 能 的 金 1 1 屬 且 上 述 氧 化 膜 係 含 有 由 上 述 具 有 氧 化 觸 媒 機 能 的 金 鼷 1 訂 所 形 成 的 膜 之 厚 度 為 1 -~v_- 2 0 m m 範 圍 之 膜 藉 此 可 霣 1 I 現 在 不 使 用 高 溫 加 熱 下 在 半 導 體 基 板 之 表 面 控 制 性 良 好 1 1 地 形 成 高 品 質 之 氧 化 膜 且 在 金 颺 配 線 後 可 形 成 矽 氧 化 膜 1 1 之 半 導 體 0 1 線 其 次 本 發 明 半 導 體 基 板 表 面 之 氧 化 膜 的 製 法 係 在 1 1 半 導 體 基 板 上 形 成 厚 度 為 0 1 2 5 m m 範 圍 之 第 —_. 1 1 氧 化 膜 而 後 又 在 上 述 第 一 氧 化 膜 上 Μ 厚 度 1 3 〇 m m 1 1 之 範 圍 形 成 具 有 氧 化 觸 媒 機 能 之 金 靥 薄 膜 然 後 又 Μ 6 0 1 | 0 以 下 之 溫 度 在 氧 化 氣 氛 中 進 行 熱 處 理 形 成 第 二 氧 化 膜 1 I ί 藉 此 可 高 效 率 且 合 理 地 在 半 導 體 基 板 上 高 品 質 且 高 1 1 I 控 制 性 地 形 成 薄 且 均 — 品 質 之 氧 化 膜 η 1 1 又 根 據 本 發 明 較 佳 之 氧 ib 膜 的 形 成 方 法 其 係 不 將 1 1 - 2 1 - 1 1 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央樣準局員工消費合作社印製 五、發明説明 ( 1 ) 1 半 等 體 基 板 暴 露 於 6 0 0 V 以 上 之 高 溫 可 在 室 溫 6 0 I I I 0 V 程 度 之 低 溫 下 高 膜 厚 控 制 性 地 形 成 界 面 特 性 佳 之 高 I I 品 質 極 薄 氧 化 膜 可 形 成 不 致 因 熱 經 歷 造 成 問 題 之 高 品 質 請 it I I 閲 I 的 極 薄 之 閛 氧 化 膜 〇 再 者 藉 由 將 本 發 明 般 之 氧 化 膜 的 形 讀 背 I 面 I 成 方 法 應 用 於 多 晶 矽 上 非 晶 矽 上 可 形 成 高 性 能 之 容 量 之 注 I I 意 I I 同 時 可 活 化 低 溫 氧 化 之 特 激 在 金 颺 配 線 過 程 Μ 後 > 事 項 I I 再 I 1 可 形 成 Μ 0 S 電 晶 體 能 夠 大 幅 提 高 過 程 > 裝 置 設 計 上 白 填 I 性 寫 本 由 度 及 能 〇 頁 I C H 面 之 簡 單 說 明 ] I 1 圖 1 係 使 用 本 發 明 一 實 施 例 半 導 體 基 板 之 氧 化 方 法 形 1 1 成 Μ 0 S 容 量 的 場 合 之 過 程 圔 ( a ) 係 在 矽 基 板 上 形 成 1 訂 1 I 分 離 |m 域 及 活 性 區 域 之 過 程 ( b ) 係 除 去 矽 表 面 的 然 氧 化 膜 之 過 程 ( C ) 係 在 矽 基 板 表 面 形 成 化 學 氧 化 膜 ( 1 1 第 一 氧 化 膜 ) 之 過 程 ( d ) 係 作 為 具 有 氧 化 觸 媒 機 能 之 1 1 金 屬 膜 形 成 白 金 膜 之 過 程 ( e ) 係 形 成 在 氧 化 氣 氛 中 1 線 加 熱 處 理 之 矽 第 二 氧 化 膜 之 過 程 ( f ) 係 形 成 電 極 膜 之 1 I 過 程 ( S ) 係 形 成 閘 極 之 過 程 0 1 1 I 圖 2 係 同 實 施 例 中 進 行 洗 淨 除 去 白 然 氧 化 膜 後 將 1 1 矽 基 板 表 面 清 潔 化 之 後 浸 漬 於 熱 濃 硝 酸 後 觀 測 之 X 射 線 1 1 光 電 子 光 譜 〇 1 1 圖 3 係 同 實 施 例 中 K m 硝 酸 形 成 δ夕 氧 化 膜 後 將 該 1 1 I 試 料 導 入 電 爐 中 於 加 濕 氧 中 作 3 〇 〇 t: 之 加 熱 之 後 再 1 測 得 之 X 射 線 光 電 子 光 譜 0 1 1 - 22 - 1 1 本紙伕尺度適用中國國家棣準（CNS ) Μ規格（2丨OX297公釐） A7 B7 經濟部中央樣準局男工消费合作杜印11 五、發明説明 ( ) I 圖 4 ( a ) 、 ( b ) 係 同 實 施 例 中 以 埶 濃 硝 酸 形 成 1 1 1 矽 氧 化 薄 膜 於 其 上 電 子 束 蒸 锻 白 金 膜 再 將 該 試 料 導 1 I 入 電 爐 中 於 加 濕 氧 中 3 0 0 V 加 熱 秋 後 再 測 得 之 X 請 先 1 1 閲 | 射 線 光 電 子 光 譜 0 讀 背 I Si I 麵 5 係 同 實 施 例 中 K 熱 m 硝 酸 形 成 矽 氧 化 薄 膜 於 之 注 1 I 意 1 I 其 上 將 白 金 膜 Η 霣 子 束 蒸 鍍 後 再 將 試 料 於 加 m 氣 氛 中 >λ 事 項 1 | 1 I 室 溫 處 理 而 後 再 测 得 之 X 射 線 電 子 光 譜 0 填 1 膜 厚 寫 本 裝 圈 6 係 由 本 發 明 方 法 所 形 成 之 個 實 施 例 的 氧 化 頁 1 I 與 氧 化 溫 度 之 關 係 ΠΒΠ _ 0 1 1 圖 7 係 由 本 發 明 方 法 所 形 成 之 —* 個 實 施 例 的 氧 化 膜 厚 1 1 與 第 —. 氧 化 膜 厚 之 闞 係 圖 0 1 訂 圖 8 係 由 本 發 明 方 法 所 形 成 之 一 個 實 施 例 的 氧 化 膜 厚 1 | 與 白 金 及 鈀 膜 厚 之 藺 係 圖 0 1 1 圖 9 係 由 本 發 明 方 法 所 形 成 之 一 個 實 施 例 的 氧 化 膜 之 1 1 界 面 能 级 密 度 分 布 圖 0 1 線 1 I 圖 1 0 係 由 本 發 明 方 法 所 形 成 之 氧 化 膜 應 用 於 D R A Μ 容 量 絕 緣 膜 的 例 子 之 斷 面 Π5Π _ 〇 1 1 圖 1 1 係 由 本 發 明 方 法 所 形 成 之 氧 化 膜 應 用 於 Μ 〇 S 1 1 電 晶 趙 的 例 子 之 斷 面 [SS 圖 0 1 I [ 符 號 之 說 明 ] 1 I 1 矽 基 板 ( 半 導 髓 基 板 ) 1 1 2 分 離 氧 化 膜 1 1 3 清 m 之 半 導 體 表 面 1 1 - 2 3 - 1 1 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐〉 3υ5058 Α7 Β7 經濟部中央標隼局員工消費合作社印製 五、發明説明（yl ) I 4 半 導 體 表 面 之 活 性 區 域 1 1 1 5 清 潔 之 半 導 體 表 面 上 生 長 之 氧 化膜（第一氧化膜） y-V 1 I 6 白 金 薄 膜 請 先 1 閲 I 7 氧 化 膜 ( 第 二 氧 化 膜 ) 讀 背 I 面 I 8 金 靨 堆 積 膜 ( 噴 濺 鋁 合 金 ) 之 注 1 1 意 1 I 9 半 導 體 表 面 之 白 然 氧 化 膜 事 項 1 1 再 1 1 1 0 • 金 靥 閘 極 填 1 % 本 1 1 P 型 矽 基 板 頁 1 1 2 P 型 阱 區 域 1 1 1 3 分 離 區 域 1 1 1 4 選 擇 電 晶 體 ( 多 晶 矽 化 金 牖 閘） 1 訂 1 4 » Δ 多 晶 矽 膜 1 I 1 4 9 t m 矽 化 物 ( W S i X ) 膜 1 1 1 5 拍 it» 頻 線 ( 多 晶 矽 化 金 羼 ) 1 1 1 5 ， Δ 多 晶 矽 膜 1 線 1 5 t ， m 矽 化 物 ( W S X ) 膜 1 I 1 6 源 — 汲 η + 擴 散 層 1 1 1 7 層 間 絕 緣 膜 1 1 1 8 非 晶 質 存 儲 结 點 1 | 1 9 低 溫 氧 化 膜 1 I 2 〇 白 金 薄 膜 1 1 2 1 非 晶 質 單 元 板 1 1 3 1 P 型 矽 基 板 1 1 - 24 - I 1 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210 X 297公釐） A7 B7 經濟部中央標準局負工消费合作社印製 五、發明説明（ 3 2 · p型阱區域 3 3 ·閘氧化膜 3 4 *白金 3 5，閘極之非晶質矽 3 6 ·側壁 37 .源—汲LDD擴散層 38·源—汲η +擴散層 -25- 本紙張尺度適用中國國家揉準（CNS ) Α4规格（210Χ 297公釐） ---------^------1Τ------i (請先閲讀背面之注意事項再填寫本頁)

Claims (1)

  1. ABCD 經濟部中央標隼局負工消費合作社中製 六、申請專利範圍 1 ‘一種半導體，係在半導體基板表面依序含有氧化 膜及金靨薄膜之半導體，其特激係在： 上述金屬薄膜係厚度為0 ‘ 5〜30nm範圍的具有 氧化觸媒機能之金颺，上述氧化膜係含有由具有上述氧化 觸媒機能之金龎所形成的厚度為1〜2 0 nm範圍之膜者 〇 2 ‘依申請專利範圍第1項所述之半導體，其中該氧 化膜係由第一氧化膜及第二氧化膜所肜成，第一氧化膜之 厚度，係在0 · 1〜2 · 5nm之範圍，第二氧化膜之厚 度，係在0 · 9〜1 8 · 5之範圍内者。 3 ·依申請專利範圍第1項所述之半導體，其中該具 有氧化觸媒機能之金牖薄膜，係由白金及鈀所選出之至少 —種金屬者。 4 ·依申請專利範圍第3項所述之半導體，其中該具 有氧化觸媒機能之金龎薄膜，係由蒸鍍法所形成者。 5 ·依申請專利範圍第1項所述之半導體，其中該半 導體基板偽由單晶矽、多晶矽、非晶矽、砷化鎵及辚化絪 所選出之至少一種衬料者。 6 ·依申請專利範圍第1項所述之半導體，其中該第 二氧化膜之膜厚，係較第一氧化膜之膜厚為厚，且在1〜 2 0 nm之範圍内者。 7 · —種半専體基板表面之氧化膜之形成方法*其特 徴偽在： 本紙張尺度遑用中國國家揉準（CNS ) A4洗格（210X297公釐） ---------^------1T------i (請先閲讀背面之注意事項再填寫本頁) 3〇5〇 A8 B8 C8 D8 申請專利範圍 於半導體基板表面形成氧化膜時，先於半導黼基板上 形成厚度為0·1〜2·5nm範圃之第一氧化膜，然後 再於上述第一氧化膜上形成厚度為0 · 5〜30nm範園 之具有氧化觸媒機能之金屬薄膜，而後再於6 0 OCK下 5：溫度，於氧化氧氛中進行熱處理*形成第二氧化膜者。 8·依申請專利範圍第7項所述之半導體基板表面之 氧化膜之形成方法，其中在半導體基板上形成第一氧化膜 之方法，半専體基板係藉浸漬於由下列A〜I之至少一棰 液體中而形成： A ·熱湄硝酸 B·溻硫酸與過氧化氣水之加熱溶疲 C·塩酸與過氧化氫水之加熱溶液 D ·過氧化氫水 E ·奧氧溶解水 F·硝酸與硫酸之加熱液 G ·氫氟酸 I 裝 訂 線 (請先鬩讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 之之射 面 面膜照 表 表化面 板 板氧一 基 基成是 體 體形或 導 導上， 半 半板中。之 之基體者述 。 述體氣成所 液所導氧形項 溶項半臭而 7 熱 7 在於中第2-加第，露體園 _ 之圍中暴氣範 水範其板氧利 氫利，基臭專 化專法體於諝 氧請方導露申 過申成半暴依 與依形將面 · 水水 ·之係 一 ο 沸氨 9 膜，線 1 . . 化法外 HI 氧方紫 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X29?公釐） 經濟部中央標準局負工消費合作社印製 A8 B8 C8 — —____ D8 六、申請專利範圍 2氧化膜之形成方法，其中具有氧化觸媒機能之金臑薄膜 ’係由白金及鈀所選出之至少一種金靥者。 11 ‘依申請專利範圍第7項所述之半導體基板表面 2氧化膜之形成方法，其中該具有氧化觸媒機能之金靥薄 膜，係藉蒸鍍法形成。 12·依申請專利範圍第7項所述之半導體基板表面 之氧化膜之形成方法，其中在氧化氣氛中進行熱處理時， 氧化氣氛係由下述a〜g所選出之至少一種氣氛： a ·乾埭氧氣氛 b·乾燥氧與非氧化性氣體之混合氣體氣氛 c·含水蒸氣之氧氣氛 d *含水蒸氣之氧與非氧化性氣體之混合氣體氣氛 e·臭氧氣蘧氣氛或含臭氧氣體之氣氛 f ·含N 2 0之氧氣氛 s ·含NO之氧氣氛。 13·依申請專利範圍第7項所述之半導體基板表面 之氧化膜之形成方法，其中該氧化氣氛中之熱處理溫度， 係在25〜600¾之範園内者。 1 4 ·依申請專利範圍第7項所述之半導賭基板表面 之氧化膜之形成方法，其中該半導體基板係由單晶矽、多 晶矽、非晶矽、砷化鎵及磷化絪所選出之至少一種材料者 0 1 5 ·依申請專利範園第7項所述之半導體基板表面 -3- 本紙張尺度適用中國國家橾準（CNS > A4規格（210X297公釐） 裝 訂 备 (請先閱讀背面之注意事項再填寫本頁) 申請專利範圍 A8 B8 C8 D8 膜予 化質 氧雜 成或+ 形膜 面化 表氣 板然 基自 體之 導在 半存 在面 中表 其板 ， 基 法體 方導 成半 形將 之先。 膜預者 化，去 氧前除 之之W 面較。 表 ♦ 者 板厚内 基膜園 體之範 導膜之 半之m 之膜η 述化 ο 所氧 2 項二 ~ 7 第 1 第該在 圍中且 範其， 利，厚 專法為 請方厚 申成膜 依形之 . 之 膜 6 膜化 1 化氧 氧一 之第 面在 表係 板’ 基理 體處 導熱 半之 之中。 述氛者 所氣施 項化實 7 氧後 第該線 圍中配 範其雇 利，金 專法成 請方形 申成面 依形表 • 之板 7 膜 1 化 氧導 之半 板 ¾ (請先W讀背面之注意事項再填寫本頁) •裝. 訂 線 經濟部中央橾準局貞工消費合作社印製 本紙張尺度逋用t國國家橾準（CNS ) A4规格（210X297公釐）
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106688102A (zh) * 2014-08-05 2017-05-17 英特尔公司 用于通过催化剂氧化物形成而创建微电子器件隔离的设备和方法
US9922836B2 (en) 2014-08-28 2018-03-20 Mitsubishi Electric Corporation Semiconductor device manufacturing method and semiconductor device

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5907170A (en) 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6528837B2 (en) * 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
FR2775120B1 (fr) * 1998-02-18 2000-04-07 France Telecom Procede de nitruration de la couche d'oxyde de grille d'un dispositif semiconducteur et dispositif obtenu
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US5991225A (en) 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6043527A (en) 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
US6134175A (en) 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6511921B1 (en) * 1999-01-12 2003-01-28 Sumco Phoenix Corporation Methods for reducing the reactivity of a semiconductor substrate surface and for evaluating electrical properties of a semiconductor substrate
US6885466B1 (en) * 1999-07-16 2005-04-26 Denso Corporation Method for measuring thickness of oxide film
JP3786569B2 (ja) * 2000-08-14 2006-06-14 松下電器産業株式会社 半導体装置の製造方法
US6555487B1 (en) 2000-08-31 2003-04-29 Micron Technology, Inc. Method of selective oxidation conditions for dielectric conditioning
JP2002353182A (ja) * 2001-05-25 2002-12-06 Mitsubishi Electric Corp 半導体装置の洗浄方法および洗浄装置、ならびに半導体装置の製造方法
US6559068B2 (en) * 2001-06-28 2003-05-06 Koninklijke Philips Electronics N.V. Method for improving inversion layer mobility in a silicon carbide metal-oxide semiconductor field-effect transistor
JP3998930B2 (ja) * 2001-08-01 2007-10-31 株式会社半導体エネルギー研究所 結晶質半導体膜の作製方法及び製造装置
DE10146703A1 (de) * 2001-09-21 2003-04-10 Elliptec Resonant Actuator Ag Piezomotor mit Führung
KR100409033B1 (ko) * 2002-05-20 2003-12-11 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP3604018B2 (ja) 2002-05-24 2004-12-22 独立行政法人科学技術振興機構 シリコン基材表面の二酸化シリコン膜形成方法、半導体基材表面の酸化膜形成方法、及び半導体装置の製造方法
JP4164324B2 (ja) * 2002-09-19 2008-10-15 スパンション エルエルシー 半導体装置の製造方法
JP4485754B2 (ja) 2003-04-08 2010-06-23 パナソニック株式会社 半導体装置の製造方法
WO2005078787A1 (ja) * 2004-02-16 2005-08-25 Sharp Kabushiki Kaisha 薄膜トランジスタとその製造方法、表示装置、酸化膜の改質方法、酸化膜の形成方法、半導体装置、半導体装置の製造方法、および半導体装置の製造装置
TWI255510B (en) * 2004-12-21 2006-05-21 Ind Tech Res Inst Method of forming ultra thin oxide layer by ozonated water
US7727828B2 (en) * 2005-10-20 2010-06-01 Applied Materials, Inc. Method for fabricating a gate dielectric of a field effect transistor
US7888217B2 (en) * 2005-10-20 2011-02-15 Applied Materials, Inc. Method for fabricating a gate dielectric of a field effect transistor
US7851277B2 (en) 2006-12-05 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing same
US20090107549A1 (en) * 2007-10-24 2009-04-30 Peter Borden Percolating amorphous silicon solar cell
USRE48951E1 (en) 2015-08-05 2022-03-01 Ecolab Usa Inc. Hand hygiene compliance monitoring
CN102005500B (zh) * 2010-09-09 2012-02-29 中国科学院电工研究所 一种制备含SiO2的金属氧化物复合薄膜的方法
KR101518768B1 (ko) * 2013-08-30 2015-05-11 주식회사 위스코하이텍 산화가 용이한 금속분말의 표면처리방법 및 장치
CN107683529B (zh) * 2015-06-27 2021-10-08 英特尔公司 通过选择性氧化的多高度finfet器件
CN107851664A (zh) * 2015-09-25 2018-03-27 英特尔公司 用于控制晶体管子鳍状物漏电的技术
CN110383355B (zh) 2017-03-07 2021-08-27 埃科莱布美国股份有限公司 用于手部卫生分配器的监测模块
US10529219B2 (en) 2017-11-10 2020-01-07 Ecolab Usa Inc. Hand hygiene compliance monitoring
CA3123862A1 (en) 2018-12-20 2020-06-25 Ecolab Usa Inc. Adaptive route, bi-directional network communication
CN114038932A (zh) * 2021-10-09 2022-02-11 上海大学 一种背部含有氧化硅-氮化钛双层接触结构的单晶硅太阳能电池及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0024905B1 (en) 1979-08-25 1985-01-16 Zaidan Hojin Handotai Kenkyu Shinkokai Insulated-gate field-effect transistor
US4526629A (en) * 1984-05-15 1985-07-02 International Business Machines Corporation Catalytic oxidation of solid materials
US4684541A (en) * 1986-06-11 1987-08-04 Regents Of The University Of Minnesota Samarium-promoted oxidation of silicon and gallium arsenide surfaces
US4782302A (en) * 1986-10-31 1988-11-01 The United States Of America As Represented By The United States Department Of Energy Detector and energy analyzer for energetic-hydrogen in beams and plasmas
US4806505A (en) * 1987-10-30 1989-02-21 Regents Of The University Of Minnesota Samarium- and ytterbium-promoted oxidation of silicon and gallium arsenide surfaces
JPH04218959A (ja) * 1990-10-18 1992-08-10 Mitsubishi Electric Corp 半導体装置およびその制御方法
TW232079B (zh) * 1992-03-17 1994-10-11 Wisconsin Alumni Res Found
US5622880A (en) 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
US5656827A (en) * 1995-05-30 1997-08-12 Vanderbilt University Chemical sensor utilizing a chemically sensitive electrode in combination with thin diamond layers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106688102A (zh) * 2014-08-05 2017-05-17 英特尔公司 用于通过催化剂氧化物形成而创建微电子器件隔离的设备和方法
CN106688102B (zh) * 2014-08-05 2021-05-25 英特尔公司 用于通过催化剂氧化物形成而创建微电子器件隔离的设备和方法
US9922836B2 (en) 2014-08-28 2018-03-20 Mitsubishi Electric Corporation Semiconductor device manufacturing method and semiconductor device
TWI638065B (zh) * 2014-08-28 2018-10-11 三菱電機股份有限公司 半導體裝置

Also Published As

Publication number Publication date
KR970013100A (ko) 1997-03-29
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