KR100409033B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고전압 소자부와 저전압 소자부가 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 상기 고전압 소자부 및 상기 저전압 소자부 상부에 선택적으로 실리콘 게르마늄층을 형성하는 단계와, 자외선 오존 산화공정을 실시하여 상기 실리콘 게르마늄층 상에 고전압용 게이트 산화막을 형성하는 단계와, 상기 저전압 소자부에 형성된 상기 고전압용 게이트 산화막을 선택적으로 제거하는 단계와, 자외선 오존 산화공정을 실시하여 저전압용 게이트 산화막을 형성하는 단계 및 전체 구조 상부에 도전막을 증착한 다음 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
본 발명에 의하면, SiGe의 조성비 변화 없이 게이트 산화막을 형성 할 수 있고, 활성 영역과 게이트 산화막의 계면에 존재하는 포획전하를 감소시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 0.13㎛ 이하 고성능 반도체 소자의 게이트 산화막을 형성하는 방법에 관한 것이다.
종래의 산화막(Oxide) 형성 방법으로는 습식에 의한 산화, 플라즈마(Plasma)를 이용한 산화 및 플라즈마를 이용한 스퍼터링(Sputtering) 방법이 있다. 습식 산화(Wet oxidation)에 의해 산화막을 형성할 경우 약 800℃ 이상의 고온 열처리공정이 수반됨으로써 하부 구조가 열에 의해 손상을 입게 된다. 또한 플라즈마를 이용한 산화 및 스퍼터링 방법은 산화막 내부에 플라즈마에 의한 손상(Damage)를 줄 수 있다.
특히 일반적으로 고성능의 논리 소자(High Performance Logic Device) 구현을 위해 실리콘 기판에 선택적 에피 성장 공정(Selective Epitaxial Growth; 이하 'SEG'라함)을 실시하여 실리콘 게르마늄(Silicon Germanium; 이하 'SiGe'라함)층을 증착하여 활성 영역을 형성한다.
고온 열처리에 의해 SiGe에 응력이완(Stress relaxation)이 발생하여 Si와 Ge 조성비에 변화를 주고, 또한 플라즈마에 의해 SiGe와 산화막 계면 및 산화막 내에 플라즈마 데미지를 준다. 종래의 산화 방법으로 SiGe 상부에 게이트 산화막을형성할 경우 활성영역과 게이트 산화막 계면 및 게이트 산화막 내에 포획 전하(Trap charge)의 밀도가 높게되어 핫 캐리어 효과(Hot carrier effect) 및 열악한 브레이크다운(Beakdown) 특성이 나타난다. 이로 인해 소자의 신뢰성 및 수율 저하를 가져온다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 SiGe층으로 이루어진 활성영역 상에 게이트 산화막을 자외선 오존 산화공정으로 형성하여 하부구조의 열적 안정화를 꾀할 수 있고, 산화막 내의 포획전하 밀도(Trap charge density)를 감소시킬 수 있으며, 소자의 특성열화를 막을 수 있고 이로 인하여 소자의 신뢰성 및 수율 향상을 도모할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 따른 고성능 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a는 도 1e의 C영역의 확대도로써 게이트 깊이에 따른 게이트 산화막의 포획전하 밀도를 나타낸 도면이고, 도 2b는 도 1e의 D영역의 확대도로써 게이트 깊이에 따른 게이트 산화막의 포획전하 밀도를 나타낸 도면이다.
도 3a 내지 도 3c는 본 발명에 따른 고출력 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 도 3c의 G영역의 확대도로써 게이트 깊이에 따른 게이트 산화막의 포획전하 밀도를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 실리콘 기판 20, 120 : 소자 분리막
30, 130 : SiGe층 40, 60, 140, 150 : 산화막
50 : 포토레지스트 패턴 65, 160 : 도전막
70, 170 : 게이트 전극
상술한 기술적 과제를 달성하기 위하여 본 발명은 고전압 소자부와 저전압 소자부가 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 상기 고전압 소자부 및 상기 저전압 소자부 상부에 선택적으로 실리콘 게르마늄층을 형성하는 단계와, 자외선 오존 산화공정을 실시하여 상기 실리콘 게르마늄층 상에 고전압용 게이트 산화막을 형성하는 단계와, 상기 저전압 소자부에 형성된 상기 고전압용 게이트 산화막을 선택적으로 제거하는 단계와, 자외선 오존 산화공정을 실시하여 저전압용 게이트 산화막을 형성하는 단계 및 전체 구조 상부에 도전막을 증착한 다음 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또한, 소자 분리막이 형성된 실리콘 기판 상부에 실리콘 게르마늄층을 선택적으로 형성하는 단계와, 자외선 오존 산화공정을 이용하여 상기 실리콘 게르마늄층 상에 제 1 게이트 산화막을 형성하는 단계와, 상기 제 1 게이트 산화막 상부에 O2플라즈마를 이용한 산화 또는 스퍼터링 공정을 이용하여 상기 제 1 게이트 산화막 상부에 제 2 게이트 산화막을 형성하는 단계 및 전체 구조 상부에 도전막을 증착한 다음 패터닝 하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예에 따른 고성능 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 고전압 소자부(A) 및 저전압 소자부(B)로 구분된 실리콘기판(10) 상에 샐로우 트랜치 아이솔레이션(Shallow Trench Isolation; 이하 'STI'라함)공정을 실시하여 STI구조의 소자 분리막(20)을 형성한다. 상기의 소자 분리막(20) 형성 후 노출된 실리콘 기판(10) 상에 SEG공정을 실시하여 SiGe을 성장시킴으로써 활성 영역을 형성한다. SiGe내의 Ge 농도에 따라 케리어의 이동도가 변화하기 때문에 Ge 농도는 소자의 특성에 따라 변화시킨다. 본 실시예에서는 SEG공정에 의해 성장된 SiGe층(30)내의 Ge 농도는 5 내지 50%를 유지하도록 한다.
도 1b를 참조하면, SiGe층(30)을 형성한 후에 세정공정으로, NH4F, H2O2와 H2O로 구성된 SC-1(Standard Cleaning-1)을 이용한 세정공정을 실시한 다음 HF와 H2O의 혼합 비율이 1 : 500 내지 1 : 99 인 수용액을 이용하여 세정한다. 이어서, 자외선 오존(Ultraviolet O3; 이하 'UV O3'라함) 산화공정을 실시하여 고전압 소자부 및 저전압 소자부(A 및 B)를 포함하는 활성영역(즉, SiGe; 30) 상부에 고전압용 게이트 산화막(40)을 40 내지 400Å의 두께로 증착하여 형성한다.
구체적으로, UV O3산화공정은 증착 챔버(Chamber)에 상기의 반도체 기판을 장착한 후 O3발생기를 이용하여 챔버 내에 O3을 발생시킨다. O3의 불안정한 특성에 의해 챔버 내에는 O3뿐만 아니라 'O2', 'Oㆍ' 또는 'O'가 5 내지 10% 정도 분포한다. 챔버 내의 온도를 300 내지 600℃로 유지한 상태에서 180 내지 300㎚의 파장을 갖는 빛(즉, 자외선)을 10 내지 100㎽/㎠의 강도로 조사한다. 이로 인해 대분분의 O3은 조사된 빛에 의해 O와 O2로 분해되고 열에 의해서도 일정량의 O3이 O와 O2로 분해된다. 상술한 자외선과 열에 의해 형성된 O2가 하부 SiGe과 반응하여 산화막(즉, SiO2)을 형성한다. 상기 UV O3산화 공정에 의해 형성된 산화막은 고온 열처리에 의해 하부 SiGe층의 Ge 조성비가 변하였던(즉, Si와 Ge가 분리되는 현상) 종래 기술에 비해 하부 SiGe층의 Ge 조성비를 유지할 수 있다.
구체적인 화학적 반응을 살펴보면, O2에 빛(185㎚)을 조사하면 두개의 O가 형성된다. O3에 빛(254nm)의 빛을 조사하면 한 개의 O와 한 개의 O2가 생성되고 또한 O3에 열을 가하면 한 개의 O와 한 개의 O2로 분해된다. O와 두개의 O2가 반응을 하면 한개의 O3와 한개의 O2가 생성된다.
| 매개변수 | UV O3 산화 | ||
| 안정화단계 | 산화단계 | 냉각단계 | |
| UV 강도(㎽/㎠) | 20 | 20 | 0 |
| 가열기 온도(℃) | 400 | 400 | 0 |
| O3adjust(%) | 100 | 100 | 0 |
| O3flow(slm) | 10 | 10 | 0 |
| 공정시간(s) | 900 | 1800 | 120 |
| 스테이지 회전수(r/min) | 15 | 15 | 0 |
표 1의 데이터는 본 발명의 실시예에 따른 UV O3산화공정에 관한 것이다.
표 1을 참조하면, UV O3산화공정은 안정화단계, 산화단계 및 냉각단계로 구성된다. 구체적으로 각 단계별 조건을 설명하면, 먼저 안정화 단계는 반응을 원활하게 하기 위하여 400℃의 온도와 20 ㎽/㎠의 UV 램프 파워와 반응 가스내 O3비율을 100%로 한 상태에서 900초동안 안정화 및 산화를 실시한다. 이때 웨이퍼상의 산화막의 균일성을 개선하기 위해 15 RPM으로 웨이퍼를 회전시킨다. 다음으로, 먼저 산화 단계는 반응을 원활하게 하기 위하여 400℃의 온도와 20 ㎽/㎠의 UV 램프 파워와 반응 가스내 O3비율을 100%로 한 상태에서 1800초동안 산화를 실시한다. 이때 웨이퍼상의 산화막의 균일성을 개선하기 위해 15 RPM으로 웨이퍼를 회전시킨다. 마지막으로, 상술한 단계들의 조건을 가하지 않은 상태에서 웨이퍼를 냉각시킨다. 즉, 0 ㎽/㎠의 UV 램프 파워(UV 램프를 끈상태)와 반응가스의 유입을 중단한 상태에서 약 120 초동안 웨이퍼를 냉각시킨다.
도 1c를 참조하면, 고전압용 게이트 산화막(40)이 저전압용 게이트 산화막(도 1d의 '60'참조) 보다 두껍게 형성된다. 따라서 저전압 소자부(B) 상에 형성된 고전압용 게이트 산화막(40)을 제거하기 위해 전체구조 상부에 감광막을 증착한 후 리소그라피(Lithography) 공정을 실시하여 저전압 소자부(B)를 개방하는 감광막 패턴(50)을 형성한다. 감광막 패턴(50)을 식각마스크로 하는 식각공정을 실시하여 저전압 소자부(B)에 형성된 고전압용 게이트 산화막(40)을 제거한다. 고전압용 게이트 산화막(40)을 제거하기 위해 H4F, H2O2와 H2O로 구성된 SC-1을 이용한 식각공정을 실시한 다음 HF와 H2O의 혼합 비율이 1 : 500 내지 1 : 99 인 수용액을 이용하여 식각한다.
도 1d를 참조하면, 저전압용 게이트 산화막(60)을 형성하기 위해 감광막 패턴(50)을 제거한 다음 고전압 소자부 및 저전압 소자부(A 및 B)를 포함한 전체 구조상에 UV O3산화 공정을 실시한다. 구체적으로, 고전압 소자부(A)의 고전압용 게이트 산화막(40) 상부와 저전압 소자부(B)의 SiGe층(30)상부에 저전압용 게이트 산화막(60)이 20 내지 40Å의 두께로 형성된다. 이로써, 고전압 소자부(A)의 SiGe층(30) 상부에는 고전압용 게이트 산화막(40)과 저전압용 게이트 산화막(60)이 적층 구조로 형성되고 저전압 소자부(B)의 SiGe층(30) 상부에는 저전압용 게이트 산화막(60)이 형성된다.
또는 저전압용 게이트 산화막(60)을 형성하기 위해 감광막 패턴(50)을 제거하지 않고 UV O3산화 공정을 실시하여 저전압 소자부(B)의 노출된 SiGe층(30) 상부에 20 내지 40Å 두께의 저전압용 게이트 산화막(60)을 형성한 다음 감광막 패턴(50)을 제거한다. 이로써 고전압 소자부(A)의 SiGe층(30) 상부에는 고전압용 게이트 산화막(40)이 형성되고, 저전압 소자부(B)의 SiGe층(30) 상부에는 저전압용 게이트 산화막(60)이 형성된다.
도 1e를 참조하면, 전체구조 상부에 도전막(65)을 증착한 다음 게이트 패터닝 공정을 실시하여 게이트 전극(70)을 형성한다.
도 2a는 도 1e의 C영역의 확대도로써 게이트 깊이에 따른 게이트 산화막의 포획전하 밀도를 나타낸 도면이고, 도 2b는 도 1e의 D영역의 확대도로써 게이트 깊이에 따른 게이트 산화막의 포획전하 밀도를 나타낸 도면이다.
도 2a 및 도 2b를 참조하면, 그래프의 X축은 포획전하 밀도이고, Y축은 SiGe 표면을 기준으로한 산화막의 깊이를 나타낸 것이다. 도 2a 및 도 2b의 E 라인은 종래의 습식산화, 플라즈마를 이용한 산화 및 플라즈마를 이용한 스퍼터링 방법 중 적어도 어느 하나를 이용하여 형성된 게이트 산화막의 포획전하의 밀도 분포를 나타낸 것이고, F 라인은 본 발명의 UV O3공정에 의해 형성된 게이트 산화막의 포획전하의 밀도 분포를 나타낸 것이다. 종래의 산화공정(즉, 습식 산화 또는 O2플라즈마를 이용한 산화 및 스퍼터링)에 의해 형성된 게이트 산화막 내의 높은 포획전하 밀도(E 라인)는 소자의 구동에 악영향을 준다. 하지만 본 발명에 의해 형성된 게이트 산화막(40 또는 60) 내의 포획전하 밀도(F 라인)는 현저하게 줄어든 것을 볼 수 있다.
본 발명의 제 2 실시예를 더욱 상세히 설명하기로 한다.
제 2 실시예에서는 UV O3산화공정 후 O2플라즈마를 이용한 산화 또는 스퍼터링공정을 적용하여 100Å 이상의 게이트 산화막을 형성하여 고출력용 반도체 소자의 게이트 산화막 내의 포획전하 밀도를 일정하게 할 수 있다.
도 3a 내지 도 3c는 본 발명에 따른 고출력 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 소자 분리막(120)이 형성된 실리콘 기판(110)에 SEG공정을 실시하여 SiGe층(130)를 성장시킴으로써 활성영역을 형성한다. UV O3산화공정을 실시하여 약 20 내지 40Å 두께의 제 1 게이트 산화막(140)을 SiGe층(130) 상부에 형성한다.
도 3b를 참조하면, O2플라즈마를 이용한 산화 또는 스퍼터링 공정을 실시하여 제 2 게이트 산화막(150)을 제 1 게이트 산화막(140) 상부에 형성한다. O2플라즈마를 이용한 산화 또는 스퍼터링 공정은 200 내지 500℃의 증착 온도와 50 내지 500와트(W)의 O2플라즈마 고주파 출력을 가한 상태에서 40 내지 400Å의 두께로 제 2 게이트 산화막(150)을 형성한다.
도 3c를 참조하면, 전체구조 상부에 도전막(160)을 증착한 다음 게이트 패터닝 공정을 실시하여 게이트 전극(170)을 형성한다.
도 4는 도 3c의 G영역의 확대도로써 게이트 깊이에 따른 게이트 산화막의 포획전하 밀도를 나타낸 도면이다.
도 4를 참조하면, 그래프의 X축은 포획전하 밀도이고, Y축은 SiGe 표면을 기준으로한 산화막의 깊이를 나타낸 것이다. 도 4의 H 라인은 종래의 습식산화, 플라즈마를 이용한 산화 및 플라즈마를 이용한 스퍼터링 방법 중 적어도 어느 하나를 이용하여 형성된 게이트 산화막의 포획전하의 밀도 분포를 나타낸 것이고, I 라인은 본 발명의 UV O3산화공정 후 O2플라즈마를 이용한 산화 또는 스퍼터링 공정에 의해 형성된 적층 구조의 게이트 산화막의 포획전하의 밀도 분포를 타나낸 것이다.
종래의 공정에 의해 형성된 고출력 소자용 게이트 산화막의 포획전하 밀도(H 라인)는 게이트 산화막과 SiGe층 사이의 계면에 집중적으로 분포되어 있어 소자의 신뢰성에 악영향을 준다. 하지만 본 발명에 의해 SiGe층 상부에 형성된 고출력 소자용 게이트 산화막 내의 포획전하 밀도(I 라인)가 종래의 공정에 비하여 산화막내에 일정하게 분포되어 있는 것을 볼 수 있다.
상술한 바와 같이, 본 발명은 게이트 산화막을 자외선 오존 산화공정으로 형성하여 공정의 열적 안정화를 이룰 수 있고, 산화막 내의 포획전하 밀도를 감소시킬 수 있다.
또한, UV O3산화공정을 실시하여 SiGe의 조성비가 변하는 것을 막을 수 있다.
또한, 포획전하 밀도를 감소시켜 소자의 특성열화를 막을 수 있고 이로 인하여 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (11)
- 고전압 소자부와 저전압 소자부가 정의된 반도체 기판에 소자 분리막을 형성하는 단계;상기 반도체 기판의 상기 고전압 소자부 및 상기 저전압 소자부 상부에 선택적으로 실리콘 게르마늄층을 형성하는 단계;자외선 오존 산화공정을 실시하여 상기 실리콘 게르마늄층 상에 고전압용 게이트 산화막을 형성하는 단계;상기 저전압 소자부에 형성된 상기 고전압용 게이트 산화막을 선택적으로 제거하는 단계;자외선 오존 산화공정을 실시하여 저전압용 게이트 산화막을 형성하는 단계; 및전체 구조 상부에 도전막을 증착한 다음 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 자외선 오존 산화공정은 오존에 자외선을 가하여 산소를 발생시키고 상기 실리콘 게르마늄층과 상기 산소를 반응시켜 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 자외선의 강도는 10 내지 100㎽/㎠인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 자외선 오존 산화공정은 300 내지 600℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 저전압용 게이트 산화막은 상기 저전압 소자부 및 상기 고전압 소자부에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 고전압용 게이트 산화막은 40 내지 400Å의 두께로 형성하고, 상기 저전압용 게이트 산화막은 20 내지 40Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 소자 분리막이 형성된 실리콘 기판 상부에 실리콘 게르마늄층을 선택적으로 형성하는 단계;자외선 오존 산화공정을 이용하여 상기 실리콘 게르마늄층 상에 제 1 게이트 산화막을 형성하는 단계;상기 제 1 게이트 산화막 상부에 O2플라즈마를 이용한 산화 또는 스퍼터링 공정을 이용하여 상기 제 1 게이트 산화막 상부에 제 2 게이트 산화막을 형성하는 단계; 및전체 구조 상부에 도전막을 증착한 다음 패터닝 하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 자외선 오존 산화공정은 오존에 자외선을 가하여 산소를 발생시키고 상기 실리콘 게르마늄층과 상기 산소를 반응시켜 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 자외선의 강도는 10 내지 100㎽/㎠인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 자외선 오존 산화공정은 300 내지 600℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 2 게이트 산화막은 50 내지 500와트의 플라즈마 파워와 200 내지 500℃온도에서 40 내지 400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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|---|---|---|---|---|
| US9384964B1 (en) | 2014-08-01 | 2016-07-05 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US9490178B2 (en) | 2014-11-25 | 2016-11-08 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
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