TW201807750A - 支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法 - Google Patents

支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法 Download PDF

Info

Publication number
TW201807750A
TW201807750A TW106126475A TW106126475A TW201807750A TW 201807750 A TW201807750 A TW 201807750A TW 106126475 A TW106126475 A TW 106126475A TW 106126475 A TW106126475 A TW 106126475A TW 201807750 A TW201807750 A TW 201807750A
Authority
TW
Taiwan
Prior art keywords
layer
resin layer
semiconductor element
manufacturing
mounting
Prior art date
Application number
TW106126475A
Other languages
English (en)
Other versions
TWI801346B (zh
Inventor
平野俊介
加藤禎啓
小柏尊明
川下和晃
中島洋一
Original Assignee
日商三菱瓦斯化學股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商三菱瓦斯化學股份有限公司 filed Critical 日商三菱瓦斯化學股份有限公司
Publication of TW201807750A publication Critical patent/TW201807750A/zh
Application granted granted Critical
Publication of TWI801346B publication Critical patent/TWI801346B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142Metallic substrates having insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/34Imagewise removal by selective transfer, e.g. peeling away
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0058Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0067Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto an inorganic, non-metallic substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/007Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0097Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1536Temporarily stacked PCBs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laminated Bodies (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

本發明係一種搭載半導體元件用之封裝基板的製造方法,包括以下步驟: 第1疊層體準備步驟,準備第1疊層體,該第1疊層體具有樹脂層、設置於該樹脂層之其中至少一面側且具備剝離手段之黏著層、設置於該黏著層上之第1金屬層; 第1配線形成步驟,將該第1金屬層予以蝕刻而在該第1疊層體形成第1配線導體; 第2疊層體形成步驟,在該第1疊層體之設有該第1配線導體之面按順序疊層絕緣樹脂層與第2金屬層而形成第2疊層體; 第2配線形成步驟,在該絕緣樹脂層形成到達該第1配線導體之非貫通孔,並對於已形成該非貫通孔之該絕緣樹脂層施以電解鍍敷及/或無電解鍍敷而在該絕緣樹脂層上形成第2配線導體; 剝離步驟,從已形成該第2配線導體之該第2疊層體至少將該樹脂層予以剝離。

Description

支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法
本發明關於支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法。
近年,廣泛使用於電子設備、通信設備、及個人電腦等中之半導體封裝之高度功能化及小型化日益加快。隨之要求半導體封裝中的印刷配線板及搭載半導體元件用之封裝基板的薄型化。通常,印刷配線板及搭載半導體元件用之封裝基板係於支持基板上疊層成為電路圖案之層(以下簡稱「配線導體」)與絕緣材料而製得。
就如此之搭載半導體元件用之封裝基板的製造方法而言,已揭示例如使用在附設載體箔之極薄銅箔之載體箔面設置有第1絕緣樹脂而成之電路形成用支持基板,並利用圖案電解銅鍍敷來形成第1配線導體,再疊層第2絕緣樹脂,然後形成第2配線導體之方法(例如參照下述專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2005-101137號公報
[發明所欲解決之課題] 根據上述專利文獻1之搭載半導體元件用之封裝基板的製造方法,第1配線導體係使用具有化學研磨、光阻貼附、曝光、顯影、乾燥、水清洗、酸清洗、電氣鍍敷、乾燥、光阻剝離、乾燥等大量的步驟數之「圖案鍍敷步驟」來製造。就如此的方法而言,例如有使用以下製法的方法:如上所述將已於絕緣層表面貼附有薄銅箔之疊層板進行圖案鍍敷之"M-SAP法"、不用銅箔而於絕緣層表面直接進行圖案鍍敷之"SAP法"。但是,如此的圖案鍍敷步驟隨著步驟數愈多,已黏合的光阻受到物理的衝擊等而剝離的可能性會增加、或在該等步驟中混入異物的可能性會增加,故屬容易造成搭載半導體用之封裝基板的電路形成不良之步驟。因此尋求可用較少步驟數且效率優良地形成電路,不易造成電路形成不良且產量佳的方法。
為了解決上述課題,本發明之目的係提供生產效率佳、產量高的搭載半導體元件用之封裝基板的製造方法以及該製造方法中所使用的支持基板及附設支持基板之疊層體。 [解決課題之手段]
<1> 一種搭載半導體元件用之封裝基板的製造方法,包括以下步驟: 第1疊層體準備步驟,準備第1疊層體,該第1疊層體具有樹脂層、設置於前述樹脂層之其中至少一面側且具備剝離手段之黏著層、設置於前述黏著層上之第1金屬層; 第1配線形成步驟,將前述第1金屬層予以蝕刻而在前述第1疊層體形成第1配線導體; 第2疊層體形成步驟,在前述第1疊層體之設有前述第1配線導體之面按順序疊層絕緣樹脂層與第2金屬層而形成第2疊層體; 第2配線形成步驟,在前述絕緣樹脂層形成到達前述第1配線導體之非貫通孔,並對於已形成前述非貫通孔之前述絕緣樹脂層施以電解鍍敷及/或無電解鍍敷而在前述絕緣樹脂層上形成第2配線導體; 剝離步驟,從已形成前述第2配線導體之前述第2疊層體至少將前述樹脂層予以剝離。 <2> 如前述<1>所記載之搭載半導體元件用之封裝基板的製造方法,其中, 前述第1配線形成步驟包括以下步驟: 在前述第1疊層體之前述第1金屬層上疊層光阻; 利用光微影對於前述光阻進行顯影而在前述第1金屬層上形成配線電路圖案; 將前述第1金屬層使用蝕刻液予以圖案化,將前述已圖案化之前述第1金屬層上之前述配線電路圖案去除,而在前述黏著層上形成第1配線導體。 <3> 如前述<1>或<2>所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述第2疊層體形成步驟,係對於前述第1配線導體上施行粗糙化處理,並在設有已施行前述粗糙化處理之前述第1配線導體之面,將前述絕緣樹脂層與第2金屬層予以加熱加壓而按順序疊層。 <4> 如前述<1>~<3>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述第2配線形成步驟,係利用前述電解鍍敷及/或無電解鍍敷連接前述非貫通孔之內壁,並且利用減去工法或半加成工法形成前述第2配線導體。 <5> 如前述<1>~<4>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中, 對於已利用前述第2配線形成步驟在前述絕緣樹脂層上形成前述第2配線導體之前述第2疊層體,進一步重複實施n次和前述第2疊層體形成步驟及前述第2配線形成步驟相同之步驟,形成有(n+2)層之配線導體之有堆積結構之第n疊層體, 前述剝離步驟係從前述第n疊層體至少將前述樹脂層予以剝離。 <6> 如前述<1>~<5>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述第2配線形成步驟係利用雷射形成前述非貫通孔。 <7> 如前述<1>~<6>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述剝離步驟係至少將前述樹脂層利用物理的手段予以剝離。 <8> 如前述<1>~<7>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述樹脂層之厚度為1μm以上。 <9> 如前述<1>~<8>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述第1金屬層之厚度為100μm以下。 <10> 如前述<1>~<9>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述黏著層之厚度為100μm以下。 <11> 如前述<1>~<10>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述第1疊層體之厚度為30~300μm。 <12> 如前述<1>~<11>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述絕緣樹脂層之厚度為5~100μm。 <13> 如前述<1>~<12>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述剝離步驟包括從至少已剝離前述樹脂層之前述第2疊層體至少去除前述黏著層之步驟。 <14> 如前述<13>所記載之搭載半導體元件用之封裝基板的製造方法,其中,在前述剝離步驟係使用蝕刻液或除膠渣液實施前述去除。 <15> 如前述<13>所記載之搭載半導體元件用之封裝基板的製造方法,其中,在前述剝離步驟係利用電漿處理實施前述去除。 <16> 如前述<1>~<15>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述剝離手段係含有載體層及厚度5μm以下之金屬膜且設置於前述黏著層與前述樹脂層之間之中間層,前述載體層配置於前述樹脂層側。 <17> 如前述<16>所記載之搭載半導體元件用之封裝基板的製造方法,其中,在前述剝離步驟,從前述第2疊層體將前述樹脂層及前述載體層予以剝離。 <18> 如前述<1>~<15>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述剝離手段係含有氟系樹脂且設置於前述黏著層與前述樹脂層之間之中間層。 <19> 如前述<18>所記載之搭載半導體元件用之封裝基板的製造方法,其中,在前述剝離步驟,從前述第2疊層體將前述樹脂層及前述中間層予以剝離。 <20> 如前述<1>~<15>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述剝離手段係熱膨脹性粒子,且前述黏著層在與前述第1金屬層之界面側含有前述熱膨脹性粒子。 <21> 如前述<20>所記載之搭載半導體元件用之封裝基板的製造方法,其中,在前述剝離步驟,從前述第2疊層體至少將前述樹脂層及前述黏著層予以剝離。 <22> 如前述<1>~<15>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述剝離手段係含有剝離層與厚度1μm以上之金屬膜且設置在前述黏著層與前述樹脂層之間之中間層。 <23> 如前述<22>之搭載半導體元件用之封裝基板的製造方法,其中,在前述剝離步驟,從前述第2疊層體將前述樹脂層及前述中間層予以剝離。 <24> 如前述<16>~<18>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述剝離步驟更包括將前述中間層予以去除之步驟。 <25> 如前述<16>~<19>中任一項所記載之搭載半導體元件用之封裝基板的製造方法,其中,前述中間層之厚度為1μm以上。 <26> 一種支持基板,具有: 樹脂層; 黏著層,設置於前述樹脂層之其中至少一面側且具備剝離手段;及 金屬層,設置於前述黏著層上。 <27> 如前述<26>所記載之支持基板,其中,前述剝離手段係含有載體層及厚度5μm以下之金屬膜且設置於前述黏著層與前述樹脂層之間之中間層,前述載體層配置於前述樹脂層側。 <28> 如前述<26>所記載之支持基板,其中,前述剝離手段係含有氟系樹脂且設置於前述黏著層與前述樹脂層之間之中間層。 <29> 如前述<26>所記載之支持基板,其中,前述剝離手段係熱膨脹性粒子,且前述黏著層於和前述金屬層之界面側含有前述熱膨脹性粒子。 <30> 如前述<26>所記載之支持基板,其中,前述剝離手段係含有剝離層與厚度1μm以上之金屬膜且設置在前述黏著層與前述樹脂層之間之中間層。 <31> 如前述<26>~<30>中任一項所記載之支持基板,係在前述樹脂層之兩面分別配置前述黏著層及前述金屬層。 <32> 一種附設支持基板之疊層體,具有: 樹脂層; 黏著層,設置在前述樹脂層之其中至少一面側且具備剝離手段; 絕緣樹脂層,設置於前述黏著層上; 第1配線導體,埋設於前述絕緣樹脂層;及 第2金屬層,設置在前述絕緣樹脂層上。 [發明之效果]
根據本發明之搭載半導體元件用之封裝基板的製造方法,可提供生產效率佳、產量高的搭載半導體元件用之封裝基板的製造方法以及該製造方法中所使用的支持基板及附設支持基板之疊層體。
以下,針對本發明以實施形態為例進行說明。但本發明之態樣不限於以下所說明之實施形態。 本實施形態之搭載半導體元件用之封裝基板的製造方法(以下有時簡稱為『本實施形態的製造方法』)包括以下步驟: 第1疊層體準備步驟,準備第1疊層體,該第1疊層體具有樹脂層、設置於前述樹脂層之其中至少一面側且具備剝離手段之黏著層、設置於前述黏著層上之第1金屬層; 第1配線形成步驟,將前述第1金屬層予以蝕刻而在前述第1疊層體形成第1配線導體; 第2疊層體形成步驟,在前述第1疊層體之設有前述第1配線導體之面按順序疊層絕緣樹脂層與第2金屬層而形成第2疊層體; 第2配線形成步驟,在前述絕緣樹脂層形成到達前述第1配線導體之非貫通孔,並對於已形成前述非貫通孔之前述絕緣樹脂層施以電解鍍敷及/或無電解鍍敷而在前述絕緣樹脂層上形成第2配線導體; 剝離步驟,從已形成前述第2配線導體之前述第2疊層體至少將前述樹脂層予以剝離。
根據本實施形態之搭載半導體元件用之封裝基板的製造方法,於第1疊層體準備步驟中,使用在樹脂層上按順序具有具備剝離手段之黏著層、及(第1)金屬層的疊層體(支持基板)作為第1疊層體:。該支持基板係將金屬層形成於黏著層上,故形成第1配線導體時,可對第1金屬層施行蝕刻處理。因此,在形成第1配線導體時不需要使用圖案鍍敷步驟,僅用減去法即可製得搭載半導體元件用之封裝基板。 在此,「減去法」係指以蝕刻實施電路形成的方法,例如,可貼附光阻薄膜並以蝕刻形成電路。又,減去法可具有例如:化學研磨、光阻貼附、曝光、顯影、水清洗、蝕刻、水清洗、光阻剝離、水清洗、乾燥、內層粗糙化處理等步驟數。
可使用於本實施形態的製造方法之本實施形態的支持基板,具有:樹脂層;設置於前述樹脂層之其中至少一面側且具備剝離手段之黏著層;及設置於前述黏著層上之金屬層。前述金屬層相當於本實施形態的製造方法中的"第1金屬層",前述支持基板可作為本實施形態的製造方法中的"第1疊層體"來使用。針對剝離手段係如後述,例如,可將設置於黏著層與樹脂層之間之中間層作為剝離手段來使用、或將熱膨脹性粒子等之剝離手段含於黏著層中。
本實施形態之搭載半導體元件用之封裝基板的製造方法中,會製得具有下列層之附設支持基板之疊層體作為中間產品:樹脂層;設置在前述樹脂層之其中至少一面側且具備剝離手段之黏著層;設置於前述黏著層上之絕緣樹脂層;埋設於前述絕緣樹脂層之第1配線導體;及設置在前述絕緣樹脂層上之第2金屬層。本實施形態之附設支持基板之疊層體相當於例如利用本實施形態的製造方法中的第2疊層體形成步驟所形成的"第2疊層體"。藉由從該附設支持基板之疊層體至少將樹脂層予以剝離,可製得搭載半導體元件用之封裝基板。
以下,因應需要同時參照圖式並針對本實施形態進行詳細地說明,但本發明不限於下述本實施形態。本發明在不悖離其要旨之範圍內可有各種變化。另外,圖式中,同一要件係賦予同一符號並省略重複的說明。又,上下左右等之位置關係,除非特別限定,否則基於圖式所示之位置關係。此外,圖式之尺寸比率並不限於圖示之比率。另外,本說明書中,各疊層體係各層互相黏著而成,但該各層因應需要也可互相剝離。
《搭載半導體元件用之封裝基板的製造方法》 如上所述,本實施形態的製造方法至少包括:第1疊層體準備步驟、第1配線形成步驟、第2疊層體形成步驟、第2配線形成步驟、及剝離步驟。本實施形態的製造方法因應其他需要也可適當地包括其他步驟等。
[第1疊層體準備步驟] 第1疊層體準備步驟係準備第1疊層體之步驟,該第1疊層體具有:樹脂層;設置於前述樹脂層之其中至少一面側且具備剝離手段之黏著層;設置於前述黏著層上之第1金屬層。可如後述在樹脂層與黏著層之間設置中間層作為剝離手段等。
(第1疊層體(支持基板)) 首先,針對以本步驟所準備的第1疊層體進行說明。圖1係說明第1疊層體(支持基板)之構成之一種態樣之概略圖。如圖1所示,本實施形態中的第1疊層體10,係於樹脂層1之兩面按順序設置中間層2、黏著層3、第1金屬層4。本實施形態中,第1疊層體(支持基板),中間層2係設置於樹脂層1與黏著層3之間而作為黏著層3的剝離手段。 例如,若第1金屬層4之正下方的層即為附設載體銅箔之極薄銅箔等之金屬層,則在蝕刻時,第1金屬層4與該正下方的層兩者均會被去除。此時,利用疊層步驟將絕緣樹脂層等疊層於金屬層上時,會有樹脂層1的表面從該正下方的層所被去除的區域露出的情況。因此,後述之絕緣樹脂層6與樹脂層1會貼附在一起,而在後續步驟中,無法將以樹脂層1為主的構件群從第2疊層體去除。 反觀本實施形態中的第1疊層體(支持基板),第1金屬層4之正下方的層為黏著層3,更於黏著層3與樹脂層1之間設置中間層2作為剝離手段。因此,本實施形態中的第1疊層體(支持基板),在蝕刻時黏著層3不會與第1金屬層4一起被去除,可防止如上所述之樹脂層1與絕緣樹脂層之黏著等。又,黏著層3具備中間層2等之剝離手段,故即使在將第1金屬層4製成第1配線導體後,在後續步驟中仍可輕易地將第1配線導體及以樹脂層1為主的構件群從第2疊層體分離。
如圖1所示,在第1疊層體10中,樹脂層1之兩端部可具有包覆中間層2及黏著層3之兩端部之突出部分1A。突出部分1A係例如使用後述之預浸體作為樹脂層時,預浸體中的樹脂經熔融並加熱加壓時所突出而形成的部分。本實施形態中的第1疊層體10中,突出部分1A並非必要的構成,但具有突出部分1A時,可防止各步驟所使用的藥液滲進例如中間層與黏著層之層間、或樹脂層與中間層之層間。另外,於後述之圖2~圖4中省略了突出部分1A之圖示。
在第1疊層體準備步驟中,可包括形成第1疊層體之步驟作為搭載半導體元件用之封裝基板的製造方法的其中一個步驟,也可另外準備已完成的第1疊層體(亦即本實施形態之支持基板),並使用該第1疊層體來實施本實施形態之搭載半導體元件用之封裝基板的製造方法。
-樹脂層- 樹脂層係發揮作為第1疊層體之載體基板的作用之層,為後述剝離步驟中被剝離的層。就前述樹脂層而言並無特別限制,可使用通常將熱硬化性樹脂等之絕緣性樹脂材料(絕緣材料)含浸於玻璃布等之基材而成的預浸體、或絕緣性薄膜材等。
在此,"預浸體"係指將樹脂組成物等之絕緣材料含浸或塗佈於基材而成者。
就前述基材而言並無特別限制,可適當使用各種電氣絕緣材料用疊層板中所使用的習知基材。前述基材之材質並無特別限制,例如可列舉:E玻璃、D玻璃、S玻璃或Q玻璃等之無機物纖維;聚醯亞胺、聚酯或四氟乙烯等之有機纖維;及它們的混合物等。又,前述基材的形狀並無特別限制,例如可適當使用具有織布、不織布、粗紗、切股氈、表面加工墊等之形狀者。但前述基材之材質及形狀係依目的之成形物的用途、性能而選擇,因應必要可使用單獨或2種以上的材質及形狀。 前述基材之厚度並無特別限制,通常可使用約0.015~0.5mm之厚度者。又,可使用以矽烷偶聯劑等進行表面處理而得者、已施以機械性開纖處理者作為前述基材,該等基材考量耐熱性、耐濕性、或加工性的方面係為理想。
就前述絕緣材料而言,可適當選定被使用作為印刷配線板之絕緣材料之公知的樹脂組成物來使用。就前述樹脂組成物而言,可使用耐熱性、耐藥品性良好的熱硬化性樹脂作為基礎。就前述熱硬化性樹脂而言並無特別限制,可例示:酚樹脂、環氧樹脂、氰酸酯樹脂、馬來醯亞胺樹脂、異氰酸酯樹脂、苯并環丁烯樹脂、乙烯系樹脂等。前述熱硬化性樹脂可單獨使用1種,也可將2種以上混合使用。
熱硬化性樹脂之中,環氧樹脂之耐熱性、耐藥品性、電特性優良且相對低廉,故可適當地使用作為絕緣樹脂。作為環氧樹脂例如可列舉:雙酚A型環氧樹脂、雙酚F型環氧樹脂、雙酚S型環氧樹脂、脂環族環氧樹脂、脂肪族鏈狀環氧樹脂、苯酚酚醛清漆樹脂型環氧樹脂、甲酚酚醛清漆樹脂型環氧樹脂、雙酚A酚醛清漆樹脂型環氧樹脂、聯苯酚之二環氧丙基醚化物、萘二醇之二環氧丙基醚化物、苯酚類之二環氧丙基醚化物、醇類之二環氧丙基醚化物、及它們經烷基取代之化合物、鹵化物、氫化物等。環氧樹脂可單獨使用1種,也可將2種以上混合使用。又,和該環氧樹脂一起使用的硬化劑,若為使環氧樹脂硬化者即可使用並無限制,例如可列舉:多官能苯酚類、多官能醇類、胺類、咪唑化合物、酸酐、有機磷化合物及它們的鹵化物等。該等環氧樹脂硬化劑可單獨使用1種,也可將2種以上混合使用。
前述氰酸酯樹脂係會因加熱而生成以三環作為重複單元之硬化物之樹脂,該硬化物之介電特性優良。因此,特別適合要求高頻特性的情況等。作為前述氰酸酯樹脂例如可列舉:2,2-雙(4-氰氧苯基)丙烷、雙(4-氰氧苯基)乙烷、2,2-雙(3,5-二甲基-4-氰氧苯基)甲烷、2,2-(4-氰氧苯基)-1,1,1,3,3,3-六氟丙烷、α,α'-雙(4-氰氧苯基)-間二異丙苯、苯酚酚醛清漆樹脂及烷基苯酚酚醛清漆樹脂之氰酸酯酯化物等。其中、2,2-雙(4-氰氧苯基)丙烷之硬化物的介電特性與硬化性的平衡特別良好,就成本而言也低廉,故較理想。又,氰酸酯酯化合物等之氰酸酯樹脂可單獨使用1種,也可將2種以上混合使用。又,前述氰酸酯酯化合物也可事先將一部分經寡聚物化成三聚物、五聚物。
此外,也可對氰酸酯樹脂併用硬化觸媒、硬化促進劑。作為硬化觸媒例如可使用:錳、鐵、鈷、鎳、銅、鋅等之金屬類,具體而言可列舉:2-乙基己酸鹽、辛酸鹽等之有機金屬鹽;乙醯丙酮錯合物等之有機金屬錯合物。前述硬化觸媒可單獨使用1種,也可將2種以上混合使用。 又,就前述硬化促進劑而言宜使用苯酚類,可使用:壬基酚、對異丙苯基酚等之單官能苯酚;或雙酚A、雙酚F、雙酚S等之雙官能苯酚;或苯酚酚醛清漆樹脂、甲酚酚醛清漆樹脂等之多官能苯酚等。前述硬化促進劑可單獨使用1種,也可將2種以上混合使用。
就使用作為前述絕緣材料之樹脂組成物而言,考量介電特性、耐衝擊性、薄膜加工性等,也可混摻熱塑性樹脂。就前述熱塑性樹脂而言並無特別限制,例如可列舉:氟樹脂、聚苯醚、改性聚苯醚、聚苯硫醚、聚碳酸酯、聚醚醯亞胺、聚醚醚酮、聚丙烯酸酯、聚醯胺、聚醯胺醯亞胺、聚丁二烯等。前述熱塑性樹脂可單獨使用1種,也可將2種以上混合使用。
熱塑性樹脂之中,考慮可使硬化物之介電特性改善之觀點,摻合聚苯醚及改性聚苯醚來使用係為有效。作為聚苯醚及改性聚苯醚例如可列舉:聚(2,6-二甲基-1,4-伸苯基)醚、聚(2,6-二甲基-1,4-伸苯基)醚與聚苯乙烯之摻合化聚合物(alloyed polymer)、聚(2,6-二甲基-1,4-伸苯基)醚與苯乙烯-丁二烯共聚物之摻合化聚合物、聚(2,6-二甲基-1,4-伸苯基)醚與苯乙烯-馬來酸酐共聚物之摻合化聚合物、聚(3,6-二甲基-1,4-伸苯基)醚與聚醯胺之摻合化聚合物、聚(2,6-二甲基-1,4-伸苯基)醚與苯乙烯-丁二烯-丙烯腈共聚物之摻合化聚合物等。又、為了賦予聚苯醚反應性、聚合性,可將胺基、環氧基、羧基、苯乙烯基等之官能基導入到聚合物鏈末端、或也可將胺基、環氧基、羧基、苯乙烯基、甲基丙烯酸基等之官能基導入到聚合物鏈側鏈。
前述熱塑性樹脂之中,考慮耐濕性優良且對金屬之黏著性良好的觀點,聚醯胺醯亞胺樹脂係為有效。聚醯胺醯亞胺樹脂之原料並無特別限制,就酸性成分而言可列舉:偏苯三甲酸酐、一氯化偏苯三甲酸酐(trimellitic anhydride monochloride),就胺成分而言可列舉:間伸苯二胺、對伸苯二胺、4,4'-二胺基二苯基醚、4,4'-二胺基二苯基甲烷、雙[4-(胺基苯氧基)苯基]碸、2,2'-雙[4-(4-胺基苯氧基)苯基]丙烷等。前述聚醯胺醯亞胺樹脂為了使乾燥性改善,也可經矽氧烷改性,此時,可使用矽氧烷二胺作為胺基成分。前述聚醯胺醯亞胺樹脂,考慮薄膜加工性的話,使用分子量為5萬以上者較理想。
針對上述熱塑性樹脂,主要係以作為預浸體所使用的絕緣材料進行說明,但該等熱塑性樹脂並不限定於作為預浸體來使用。例如,也可將利用上述熱塑性樹脂經薄膜加工而成者使用作為本實施形態中的樹脂層。
就作為絕緣材料而使用的樹脂組成物而言,也可混合無機填料。作為前述無機填料可列舉:氧化鋁、氫氧化鋁、氫氧化鎂、黏土、滑石、三氧化銻、五氧化銻、氧化鋅、熔融二氧化矽、玻璃粉、石英粉、火山灰白砂氣球(shirasu balloon)等。該等無機填料可單獨使用,也可將2種以上混合使用。
作為絕緣材料使用之樹脂組成物也可含有有機溶劑。就前述有機溶劑而言可因應期望而併用:苯、甲苯、二甲苯、三甲苯之類的芳香族烴系溶劑;丙酮、甲乙酮、甲基異丁酮之類的酮系溶劑;四氫呋喃之類的醚系溶劑;異丙醇、丁醇之類的醇系溶劑;2-甲氧基乙醇、2-丁氧基乙醇之類的醚醇溶劑;N-甲基吡咯啶酮、N,N-二甲基甲醯胺、N,N-二甲基乙醯胺之類的醯胺系溶劑等。另外,製作預浸體時,清漆中的溶劑量相對於樹脂組成物整體,宜設定為40~80質量%之範圍。又,前述清漆之黏度宜為20~100cP(20~100mPa・s)之範圍。
作為絕緣材料使用的樹脂組成物也可含有阻燃劑。就前述阻燃劑而言並無特別限制,例如可使用:十溴二苯醚、四溴雙酚A、四溴苯二甲酸酐、三溴酚等之溴化合物;磷酸三苯酯、磷酸三(二甲苯)酯、磷酸甲酚二苯酯等之磷化合物;氫氧化鎂、氫氧化鋁等之金屬氫氧化物;紅磷及其改性物;三氧化銻、五氧化銻等之銻化合物;三聚氰胺、三聚氰酸、三聚氰酸三聚氰胺等之三化合物等公知慣例的阻燃劑。
對於作為絕緣材料使用的樹脂組成物,可因應需要更添加上述硬化劑、硬化促進劑、或其他熱塑性粒子、著色劑、紫外線遮蔽劑、抗氧化劑、還原劑等之各種添加劑、填充劑。
前述預浸體可藉由例如使樹脂組成物附著到上述基材之附著量,以乾燥後之預浸體中的樹脂含有率計成為20~90質量%的方式,將樹脂組成物(包含清漆)含浸或塗佈於基材後,於100~200℃之溫度加熱乾燥1~30分鐘,而以半硬化狀態(B階狀態)之預浸體形式獲得。例如可使用三菱瓦斯化學製之厚度0.1mm之預浸體(商品名:A-IT56)作為如此的預浸體。本實施形態之第1疊層體的準備步驟中,例如能以使該預浸體具有期望之樹脂層之厚度的方式,以重疊1~20片並於其兩面配置有三菱瓦斯化學製之厚度0.1mm之預浸體(商品名:A-IT56)的構成進行加熱加壓。可使用通常的方法作為預浸體的成形方法,例如可使用多段壓製、多段真空壓製、連續成形、高溫高壓(autoclave)成形機等,通常於溫度100~250℃、壓力2~100kg/cm2 、加熱時間0.1~5小時之範圍條件進行成形,或使用真空層合裝置等,以50~200℃、0.1~10MPs之層合條件且於真空或大氣壓之條件實施。
-黏著層- 黏著層係設置於樹脂層之其中至少一面側,且具備有剝離手段。有關剝離手段係如後述,例如可列舉設置於樹脂層與黏著層之間的中間層等。
本實施形態中「黏著層」係指含有樹脂且可和金屬層黏著之非金屬層。又,構成黏著層之樹脂可適當地使用對於藥液之耐性高者,該藥液係使用在後述步驟蝕刻金屬層時隨著該等蝕刻處理之步驟中。前述黏著層為非金屬層,故蝕刻時不會連同第1配線導體一起被去除,因此樹脂層與絕緣樹脂層不會熔接在一起。又,黏著層為非金屬層,故於剝離步驟或去除步驟中,可輕易地從第1配線導體剝離或去除。
就構成前述黏著層之樹脂而言並無特別限制,例如可為熱硬化性樹脂或熱塑性樹脂中之任一者,但宜為絕緣材料。作為前述絕緣材料可使用:能使用於上述樹脂層中之熱硬化性樹脂、熱塑性樹脂,例如考慮耐熱性、耐藥品性、電特性之觀點,可適當地使用環氧樹脂。就環氧樹脂而言並無特別限制,例如可列舉:雙酚A型環氧樹脂、雙酚F型環氧樹脂、雙酚S型環氧樹脂、脂環族環氧樹脂、脂肪族鏈狀環氧樹脂、苯酚酚醛清漆樹脂型環氧樹脂、甲酚酚醛清漆樹脂型環氧樹脂、雙酚A酚醛清漆樹脂型環氧樹脂、聯苯酚之二環氧丙基醚化物、萘二醇之二環氧丙基醚化物、苯酚類之二環氧丙基醚化物、醇類之二環氧丙基醚化物、及它們經烷基取代之化合物、鹵化物、氫化物等。環氧樹脂可單獨使用1種,也可將2種以上混合使用。又,和該環氧樹脂一起使用之硬化劑,若為使環氧樹脂硬化者即可使用並無限制,例如可列舉:多官能苯酚類、多官能醇類、胺類、咪唑化合物、酸酐、有機磷化合物及它們的鹵化物等。該等環氧樹脂硬化劑可單獨使用1種,也可將2種以上混合使用。
-剝離手段- 黏著層具備剝離手段。此處「剝離手段」係指用來使黏著層與成為對象之層的剝離容易進行之手段,例如包含:使用可剝離之中間層來使黏著層和成為對象之層的剝離容易進行所用之手段、使黏著層和鄰接之層的黏著力降低來使黏著層與成為對象之層的剝離容易進行之手段等。就前述剝離手段而言,例示如下之態樣,但並非特別限制。 (1)剝離手段為包含載體層及厚度5μm以下之金屬膜且設置於前述黏著層與前述樹脂層之間之中間層,其中,前述載體層配置於前述樹脂層側之態樣; (2)剝離手段為包含氟系樹脂且設置於前述黏著層與前述樹脂層之間之中間層之態樣; (3)剝離手段為熱膨脹性粒子,其中,前述黏著層係將前述熱膨脹性粒子含於和前述第1金屬層之界面側之態樣; (4)剝離手段為包含剝離層與厚度1μm以上之金屬膜且設置於前述黏著層與前述樹脂層之間之中間層之態樣; 另外,中間層例如可作為黏著層之剝離手段來使用,除此之外,也可依任意之目的而設置。
就從前述樹脂層側按順序含有前述載體層、及厚度5μm以下之金屬膜的中間層而言,例如可使用附設載體金屬箔之金屬箔。此處,「附設載體金屬箔之金屬箔」係指具有載體金屬箔作為載體層,且具備比起該載體金屬箔更薄之金屬箔(以下有時稱為「薄金屬箔」)之疊層體片材。更詳細而言,附設載體金屬箔之金屬箔係於載體金屬箔上,因應需要可經由其他薄膜而將薄金屬箔以可剝離的狀態予以疊層而得的疊層片材,也可為市售品。
前述中間層為載體金屬箔與薄金屬箔疊層而成的疊層片材時,通常會在載體金屬箔與薄金屬箔之間進行剝離。載體金屬箔之厚度並無特別限制,考量操作性與經濟性的話,宜為9~70μm,為12~35μm更佳。針對薄金屬箔之厚度亦無特別限制,考量經濟性及疊層體之生產性的話,宜為5μm以下,為1~5μm更佳。前述薄金屬箔之金屬的種類並無特別限制,例如可使用選自於金、銀、銅、鋁、及由它們之中的2種以上之金屬構成的合金中之至少1種。其中,考慮熱膨脹率、導電性及經濟性之觀點,可適當地使用銅。
載體金屬箔與薄金屬箔之界面的剝離強度並無特別限制,考慮各步驟中的藥液之浸入、抑制剝離步驟中的剝離不均勻之觀點,宜為1~50N/m,為3~40N/m更佳,為5~20N/m再更佳。剝離強度之測定方法可適當使用公知的方法,例如可使用精密萬能試驗機AUTOGRAPH或彈簧秤來剝離,並將此時的剝離強度定為測定值。另外,為了能在剝離步驟中於載體金屬箔及薄金屬箔之界面處剝離,載體金屬箔與薄金屬箔之剝離強度宜小於載體金屬箔及樹脂層間之黏著強度、薄金屬箔及黏著層間之黏著強度等。
就前述包含氟系樹脂之中間層所含的氟系樹脂而言並無特別限制,可列舉:聚四氟乙烯、聚偏二氟乙烯、聚氯三氟乙烯等。前述中間層包含氟系樹脂時,該包含氟系樹脂之(中間)層因應需要也可含有其他熱塑性樹脂、熱硬化性樹脂。併用其他樹脂與氟系樹脂時並無特別限制,但中間層中的氟系樹脂之含量相對於中間層之全部質量,宜為10質量%以上,為50質量%以上更佳,為90質量%以上再更佳。就前述包含氟系樹脂之層而言並無特別限制,例如可適當地使用市售品之鐵氟龍(註冊商標)片材等。
使用包含氟系樹脂之中間層時,可構成使其在中間層與黏著層之界面進行剝離,但並非特別限定於此。此時,包含氟系樹脂之中間層其與黏著層之界面中的剝離強度並無特別限制,考慮抑制剝離步驟中的剝離不均勻等之觀點,宜為1~100N/m,為1~70N/m更佳,為1~50N/m再更佳。剝離強度之測定方法可適當地使用公知的方法,例如可使用精密萬能試驗機AUTOGRAPH或彈簧秤來剝離,並將此時的剝離強度定為測定值。另外,為了能在剝離步驟中於中間層及黏著層之界面處剝離,包含氟系樹脂之中間層其與黏著層之剝離強度宜小於中間層及樹脂層間之黏著強度、黏著層及第1配線導體之黏著強度等。
前述黏著層包含熱膨脹性粒子作為剝離手段時,就前述熱膨脹性粒子而言並無特別限制,例如可使用容易氣化而展現熱膨脹性之化合物(例如異丁烷、丙烷、戊烷等)作為核心,並將使用了例如偏二氯乙烯-丙烯腈共聚物或聚乙烯醇、聚乙烯醇縮丁醛或聚甲基丙烯酸甲酯、聚丙烯腈或聚偏二氯乙烯、聚碸等之熱熔融性物質或因熱膨脹而破壞之物質之微囊(microcapsules)等使用於外殼。熱膨脹性粒子之體積膨脹並無特別限制,例如可定為5倍以上。此外,熱膨脹性粒子之膨脹溫度亦無特別限制,可適當地設定以使黏著強度在欲維持前述第1金屬層與黏著層之黏著性的步驟中不會降低,而在後續步驟中能夠予以剝離。此外,所使用的熱膨脹性粒子之平均粒徑也可適當地設定,例如可定為1~50μm。
以前述熱膨脹粒子作為剝離手段而含於黏著層時,可使熱膨脹粒子分佈集中在黏著層之欲使黏著力降低之面側。但本發明並不限於該構成,例如可使熱膨脹粒子分佈集中在樹脂層側,也可使熱膨脹粒子均勻地分散於黏著層內。
使用前述熱膨脹粒子時,例如可使用熱塑性樹脂作為黏著層之基礎聚合物。就前述熱塑性樹脂而言,係賦予一定的溫度即會軟化而展現可塑性,並於冷卻時固化之樹脂,例如可列舉:聚乙烯、聚丙烯、聚苯乙烯、聚氯乙烯等之乙烯系聚合物;聚酯、聚醯胺等之縮合系聚合物等。
前述黏著層包含熱膨脹性粒子作為剝離手段時,例如可將包含熱膨脹性粒子之黏著層用組成物塗佈於前述樹脂層上來形成黏著層,也可使用在聚酯薄膜等之支持體上形成包含熱膨脹性粒子之黏著層而成的薄膜等。後者的情況,例如能以將支持體作為中間層而配置於前述樹脂層側,並於黏著層側配置前述第1金屬層的方式予以構成。就如此的薄膜而言可適當地使用公知者,例如可適當地使用在聚酯基材形成有剝離層而成的市售品,即電子零件加工用熱剝離片材(日東電工股份有限公司製,商品名:REVALPHA(型號31950E))等。
使用包含剝離層與厚度1μm以上之金屬膜之中間層作為剝離手段時,該中間層係配置於黏著層與樹脂層之間,並使剝離層位在黏著層側,金屬膜位在樹脂層側。就剝離層所含的材料而言並無特別限制,例如可使用矽烷化合物等之矽化合物。此外,剝離層也可因應需要使用公知的熱硬化性樹脂等。例如可使用市售之附設剝離層之金屬箔等作為如此的中間層。
使用附設剝離層之金屬箔作為前述中間層時,剝離步驟中剝離的位置並無特別限制,通常宜在黏著層與剝離層之間進行剝離。剝離層之厚度並無特別限制,宜為5nm~100nm,為10nm~80nm更佳,為20nm~60nm特佳。 又,前述中間層所使用之膜厚1μm以上之金屬膜的金屬種類並無特別限制,例如可使用選自於金、銀、銅、鋁、及由它們之中的2種以上之金屬構成的合金中之至少1種。其中,考慮熱膨脹率、導電性及經濟性之觀點,可適當地使用銅。又,該金屬膜之膜厚為1μm以上,考量操作性、經濟性的話,宜為9μm~70μm,為12μm~35μm更佳。
-第1金屬層- 前述第1金屬層之金屬種類並無特別限制,例如可使用選自於金、銀、銅、鋁、及由它們之中的2種以上之金屬構成的合金中之至少1種。其中,考慮熱膨脹率、導電性及經濟性之觀點,可適當地使用銅。
-各層之厚度- 前述第1疊層體之厚度可因應期望而適當地設定,並無特別限制,例如考慮疊層時的操作之觀點,宜為30μm~300μm,為40μm~200μm更佳。
前述樹脂層之厚度可因應期望而適當地設定,並無特別限制,例如考慮絕緣可靠性之觀點,宜為1μm以上,為5μm~200μm更佳,為5μm~100μm再更佳。
前述中間層之厚度並無特別限制,考慮利用蝕刻來形成第1配線導體之觀點、以及經濟性及生產性之觀點,宜為1μm以上,100μm以下為佳,為1μm~50μm更佳。
前述黏著層之厚度並無特別限制,例如考慮以後續除膠渣步驟去除之觀點,宜為100μm以下,為80μm以下更佳,為1μm~50μm再更佳。
前述第1金屬層之厚度並無特別限制,考慮利用蝕刻來形成第1配線導體之觀點、以及經濟性及生產性之觀點,宜為100μm以下,為20μm以下更佳,為5μm~20μm再更佳。
[第1配線形成步驟] 第1配線形成步驟係將前述第1金屬層予以蝕刻,而在前述第1疊層體形成第1配線導體之步驟。
將第1金屬層予以蝕刻而形成第1配線導體之方法並無特別限制,例如可藉由包含下列步驟而從第1金屬層形成第1配線導體:在前述第1疊層體之前述第1金屬層上疊層光阻之步驟、利用光微影對於前述光阻進行顯影而在前述第1金屬層上形成配線電路圖案之步驟、將前述第1金屬層使用蝕刻液予以圖案化,將前述已圖案化之前述第1金屬層上之前述配線電路圖案去除,而在前述黏著層上形成第1配線導體之步驟(即所謂減去工法)。利用前述減去法來形成第1配線導體之方法並無特別限制,可使用通常在多層印刷配線板的製造中所實施的公知方法。
上述光阻並無特別限制,例如可適當地選用市售之乾薄膜光阻等公知者。又,配線電路圖案之形成時的光微影(包含曝光、顯影、光阻的去除)之條件等並無特別限制,可使用公知的方法及裝置來實施。
第1配線導體之圖案寬度並無特別限制,可因應用途適當地選定該寬度,例如可定為5~100μm,可定為約10~30μm較佳。
利用減去法所為之始於第1金屬層之第1配線導體的形成,例如可如下述地實施,但並非特別限定於此。首先,使用MEC(股)製CZ-8100(商品名)等之過氧化氫/硫酸系之微蝕刻液(softetching solution)將銅箔(金屬層)表面蝕刻1~2μm (粗糙化處理),然後以溫度110±10℃、壓力0.50±0.02MPa條件將乾薄膜(日立化成製RD-1225)層合於該銅箔表面。然後,可藉由使用遮罩曝光機以位置對準用之孔洞為基準進行曝光,並利用1%碳酸鈉水溶液將乾薄膜光阻予以顯影,其後,將未受蝕刻光阻覆蓋的部分之銅箔以氯化銅(II)水溶液去除,最後利用胺系之光阻剝離液將乾薄膜光阻予以剝離,而形成第1配線導體。
[第2疊層體形成步驟] 第2疊層體形成步驟係在前述第1疊層體之設有前述第1配線導體之面按順序疊層絕緣樹脂層與第2金屬層而形成第2疊層體之步驟。又,前述第2疊層體形成步驟可對於前述第1配線導體上施行粗糙化處理,並在設有已施行前述粗糙化處理之前述第1配線導體之面,將前述絕緣樹脂層與第2金屬層予以加熱加壓而按順序疊層。藉由施行前述粗糙化處理,可提高第1配線導體與前述絕緣樹脂之黏著強度。前述粗糙化處理可適當地使用公知的方法,例如可採用:氧化處理、還原處理、實施蝕刻等之粗糙化處理。
(絕緣樹脂層) 就前述絕緣樹脂層而言,可使用與上述樹脂層同樣的材料(例如預浸體)。又,前述絕緣樹脂層之厚度可因應期望而適當地設定,並無特別限制,例如考慮絕緣可靠性之觀點,宜為5μm~100μm,為20μm~90μm更佳。
(第2金屬層) 就前述第2金屬層而言,例如可使用與上述第1金屬層、極薄銅箔同樣的金屬。前述第2金屬層例如可使用附設載體之極薄銅箔。此時,係將極薄銅箔之面配置於前述絕緣樹脂層上並利用加熱加壓疊層後,將前述載體予以剝離,而載體剝離後之極薄銅箔即成為第2金屬層。
在設置有前述第1配線導體之面上配置前述絕緣樹脂層與第2金屬層後之加熱加壓的方法並無特別限制,例如可列舉:真空(減壓)熱壓法、及真空(減壓)層合法等之公知的方法。
例如,使用了預浸體作為前述絕緣樹脂層時,考慮更提高黏著強度之觀點,可適當地採用真空(減壓)熱壓法。加熱加壓時的加熱溫度並無特別限制,例如考慮更提高黏著強度之觀點,宜為160~230℃,為180~220℃更佳。又,加壓壓力也無特別限制,例如,考慮更提高黏著強度之觀點,宜為1~4MPa,為2.5~3.5MPa更佳。此外,加熱及加壓處理的時間亦無特別限制,例如,考慮更提高黏著強度之觀點,宜為60~300分鐘,為120~180分鐘更佳。但該等加熱溫度、加壓壓力及加熱及加壓的處理時間係依所使用的材料而適當地選定。
[第2配線形成步驟] 第2配線形成步驟係在前述絕緣樹脂層形成到達前述第1配線導體之非貫通孔,並對於已形成前述非貫通孔之前述絕緣樹脂層施以電解鍍敷及/或無電解鍍敷而在前述絕緣樹脂層上形成第2配線導體之步驟。例如,前述第2配線形成步驟可利用前述電解鍍敷及/或無電解鍍敷連接前述非貫通孔之內壁,並且利用減去工法或半加成工法形成前述第2配線導體,但並非特別限定於此。另外,考慮步驟數、產率的改善之觀點,前述第2配線導體的形成方法宜使用減去工法,但並非特別限定於此。
(非貫通孔) 形成非貫通孔的方法並無特別限制,例如可使用二氧化碳雷射等之雷射、鑽孔機等之公知的方法。非貫通孔係經由金屬層而形成於前述絕緣樹脂層,其係為了使第2配線導體與第1配線導體電性連接而設置,該第2配線導體係於本步驟所形成。非貫通孔的數量、尺寸可因應期望而適當地選定。又,在形成非貫通孔後,可使用過錳酸鈉水溶液等來施行除膠渣處理。
第2配線形成步驟係在非貫通孔形成後,施以電解銅鍍敷及/或無電解銅鍍敷而在非貫通孔之內壁上形成銅鍍敷膜,並將第1配線導體與第2金屬層予以電性連接。前述電解銅鍍敷及/無電解鍍敷可採用公知的方法。該銅鍍敷可僅為電解銅鍍敷及無電解鍍敷中之任一者,但宜施以電解銅鍍敷及無電解鍍敷兩者。
(第2配線導體之形成) 第2配線形成步驟係於電解鍍敷及/或無電解鍍敷處理後,形成第2配線導體。第2配線導體之形成方法並無特別限制,可適當地採用減去工法、半加成工法等之公知的方法。第2配線形成步驟中的減去工法並無特別限制,例如可對第2金屬層之整面實施,並層合乾薄膜光阻等,再貼合負型遮罩後,利用曝光機曝光電路圖案,利用顯影液將乾薄膜光阻進行顯影並形成蝕刻光阻。其後施行蝕刻處理,並將無蝕刻光阻的部分之金屬(例如銅)以氯化鐵(III)水溶液等去除後,將光阻去除,藉此形成第2配線導體。
[剝離步驟] 剝離步驟係從已形成前述第2配線導體之前述第2疊層體至少將前述樹脂層予以剝離之步驟。剝離樹脂層之方法採用物理性方法或化學性方法均可,例如在預定剝離的邊界面上施加物理性的力,而物理性地將第1絕緣樹脂層剝離較為理想。藉由在剝離步驟中從已形成前述第2配線導體之前述第2疊層體至少將樹脂層予以剝離,可製得本實施形態中的搭載半導體元件用之封裝基板。本實施形態中因應所使用的剝離手段之種類,於剝離步驟中所剝離的層之邊界面也會不同。
前述剝離步驟可包含至少從已剝離前述樹脂層之前述第2疊層體將前述中間層及前述黏著層中之至少一者予以去除之步驟(去除步驟)。又,前述剝離步驟中,可使用蝕刻液或除膠渣液將前述中間層及前述黏著層中之至少一者予以去除。此外,剝離步驟也可利用電漿處理將前述中間層及前述黏著層中之至少一者予以去除。針對該等中間層或黏著層之去除,可因應所使用的材料而適當地採用公知的方法。就前述電漿處理所使用的電漿裝置而言並無特別限制,可使用March Plasma Systems公司之型號PCB1600E等。又,可在前述電漿處理中使用例如四氟化碳等之氟系氣體,但並非特別限定於此。
[針對本實施形態的製造方法之流程] 以下,使用圖示針對本實施形態的製造方法之流程進行說明。
首先,使用圖2針對使用中間層作為黏著層之剝離手段,且使用包含載體層與厚度5μm以下之金屬膜之層作為該中間層之態樣進行說明。圖2係顯示本實施形態的製造方法之一種態樣(使用包含載體層與厚度5μm以下之金屬膜之層作為中間層之態樣)中的流程之說明圖。
如圖2(A)所示,在第1疊層體準備步驟中係準備具有樹脂層1、各別位在樹脂層1之兩面的中間層2、黏著層3、及第1金屬層4之第1疊層體10。在圖2(A)中,中間層2具有從樹脂層1側疊層有載體層2A與厚度5μm以下之極薄銅箔層2B之結構。另外,如圖2(A)所示之第1疊層體10係歸屬於具有樹脂層1、設置於樹脂層1之其中至少一面側之中間層2、設置於中間層2上之黏著層3、及設置於黏著層3上之金屬層(第1金屬層4)之本實施形態之支持基板。
如圖2(B)所示,在第1配線形成步驟中係將第1金屬層4予以蝕刻,而在第1疊層體10形成第1配線導體5。如上所述,第1配線導體5可利用下列步驟來形成:在第1疊層體10之第1金屬層4上疊層光阻之步驟、利用光微影將前述光阻予以顯影而在第1金屬層4上形成配線電路圖案之步驟、藉由在已形成前述配線電路圖案之第1金屬層4施行減去工法,而在黏著層3上形成第1配線導體5之步驟。
如圖2(C)所示,在第2疊層體形成步驟中係於第1疊層體10之設置有第1配線導體5之面按順序疊層絕緣樹脂層6與第2金屬層7,並形成第2疊層體20。第2疊層體形成步驟係對於第1配線導體5施行粗糙化處理,藉由設置已施行粗糙化處理之第1配線導體5,可提高第1配線導體5與絕緣樹脂層6之黏著強度。在粗糙化處理之後,於第1配線導體5上將絕緣樹脂層6與第2金屬層7予以加熱加壓並按此順序疊層。另外,如圖2(D)所示之第2疊層體20係歸屬於具有樹脂層1、設置於樹脂層1之其中至少一面側之中間層2、設置於中間層2上之黏著層3、設置於前述黏著層3上之絕緣樹脂層6、埋設於絕緣樹脂層6之第1配線導體(金屬層)5、及設置於絕緣樹脂層6上之第2金屬層7之本實施形態之附設支持基板之疊層體。
如圖2(D)所示,在第2配線形成步驟中,首先在絕緣樹脂層6形成到達第1配線導體5之非貫通孔8。前述非貫通孔8係如上所述可利用例如雷射等來形成。又,形成非貫通孔8之後,依期望會施行除膠渣處理。然後,藉由對已形成非貫通孔8之絕緣樹脂層6施以電解鍍敷及/或無電解鍍敷來連接非貫通孔之內壁,並將第1配線導體5與第2金屬層7予以電性連接。另外,在本實施形態中,第1配線導體5與第2金屬層7係以電性連接的方式構成,但本發明並不限於該實施態樣,並非在全部的非貫通孔中第1配線導體5與第2金屬層7均須予以電性連接,也可有第1配線導體5與第2金屬層7並未電性連接的位置。
然後,如圖2(E)所示,第2配線形成步驟係利用例如減去工法或半加成工法來形成第2配線導體9。考慮步驟數、產率的改善之觀點,前述第2配線導體9之形成方法宜為減去工法,但並非特別限定於此。另外,如後所述,形成具有堆積結構之搭載半導體元件用之封裝基板時,可對於已利用第2配線形成步驟在絕緣樹脂層6上形成有第2配線導體9之第2疊層體20,進一步重複實施n次和第2疊層體形成步驟及第2配線形成步驟相同之步驟。藉此,可形成具有(n+2)層配線導體之具有堆積結構之第2疊層體20。
如圖2(F)所示,在剝離步驟中,從已形成第2配線導體9之第2疊層體20至少將樹脂層1予以剝離。在圖2之(F)中,第2疊層體20係以在設置於樹脂層1之兩面之載體層2A與極薄銅箔層2B之邊界面予以剝離的方式構成。在本實施形態係於樹脂層1的兩面分別疊層各層,故從一個第2疊層體20可獲得二個搭載半導體元件用之封裝基板。
如圖2(G)所示,在去除步驟中,從已剝離樹脂層1與載體層2A之第2疊層體20將黏著層3與係中間層之殘留部分之極薄銅箔層2B予以去除。極薄銅箔層2B及黏著層3之去除可使用上述蝕刻液或除膠渣液。 藉由經過以上步驟,可獲得本實施形態之搭載半導體元件用之封裝基板30。根據本實施形態的製造方法,可不使用鍍敷圖案法而輕易地以良好產率形成搭載半導體元件用之封裝基板30。
然後,說明使用中間層作為黏著層之剝離手段,且使用包含氟系樹脂之層作為該中間層之態樣之本實施形態的製造方法之流程。圖3係顯示使用包含氟系樹脂之層作為中間層之態樣之本實施形態的製造方法之流程之說明圖。另外,針對和上述圖2之步驟重複的構件係賦予相同的號碼,且針對同樣的步驟係省略其說明。
如圖3(A)所示,在第1疊層體準備步驟中係準備具有樹脂層1、各別位在樹脂層1之兩面的中間層2C、黏著層3、及第1金屬層4之第1疊層體10。在圖3(A)中係使用包含例如鐵氟龍(註冊商標)片材等之氟系樹脂之中間層2C作為中間層。
使用包含氟系樹脂之中間層2C作為中間層時,如圖3(F)所示,在剝離步驟中,第2疊層體20係以在設置於樹脂層1之兩面之中間層2C與黏著層3之邊界面予以剝離的方式構成。
如圖3(G)所示,在去除步驟中,從已剝離樹脂層1與中間層2C之第2疊層體20將黏著層3予以去除。黏著層3之去除可使用上述除膠渣液或電漿處理。 藉由經過以上步驟,可獲得本實施形態之搭載半導體元件用之封裝基板30。根據本實施形態的製造方法,也可不使用鍍敷圖案法而輕易地以良好產率形成搭載半導體元件用之封裝基板30。
然後,說明使用熱膨脹性粒子作為剝離手段之態樣(使用了熱剝離片材之態樣)之本實施形態的製造方法之流程。在該態樣中,熱剝離片材係以包含熱膨脹性粒子之黏著層與支持體來構成,該支持體即成為圖4中的中間層。圖4係顯示使用熱膨脹性粒子作為剝離手段之態樣之本實施形態的製造方法之流程之說明圖。另外,針對和上述圖2之步驟重複的構件係賦予相同的號碼,且針對同樣的步驟係省略其說明。
如圖4(A)所示,在第1疊層體準備步驟中係準備具有樹脂層1、各別位在樹脂層1之兩面的中間層2D、黏著層3、及第1金屬層4之第1疊層體10。在圖4(A)中,黏著層3包含省略了圖示之熱膨脹性粒子。又,該熱膨脹性粒子係分佈集中在黏著層3之第1金屬層4側。又,就中間層而言,直接使用熱剝離片材之支持體作為中間層2D。
如上所述使用熱膨脹性粒子作為剝離手段時,如圖4(F)所示,在剝離步驟中,第2疊層體20係以在設置於樹脂層1之兩側之黏著層3與第1配線導體5之邊界面予以剝離的方式構成。在圖4中,黏著層3會與樹脂層1一起被剝離,故無須實施去除步驟。但是,也可能會有例如黏著層3的一部分殘留在第1配線導體5之表面的情況,故也可任意地使用上述除膠渣液或電漿處理來實施去除步驟。 藉由經過以上步驟,可獲得本實施形態之搭載半導體元件用之封裝基板30。根據本實施形態的製造方法,也可不使用鍍敷圖案法而輕易地以良好產率形成搭載半導體元件用之封裝基板30。
然後,說明使用中間層作為剝離手段,且使用剝離層與厚度1μm以上之金屬膜之疊層體作為該中間層之態樣之本實施形態的製造方法之流程。在該態樣中,係以使用具備包含矽化合物之剝離層之附設剝離層之銅箔作為中間層的情況為例進行說明。圖5係使用附設剝離層之銅箔作為剝離手段之態樣之本實施形態的製造方法之流程之說明圖。另外,針對和上述圖2之步驟重複的構件係賦予相同的號碼,且針對同樣的步驟係省略其說明。
如圖5(A)所示,第1疊層體準備步驟中係準備具有樹脂層1、各別位在樹脂層1之兩面的中間層2E、黏著層3、及第1金屬層4之第1疊層體10。在圖5(A)中,中間層2E具有從樹脂層1側疊層厚度1μm以下之銅箔12與剝離層13之結構。另外,如圖5(A)所示之第1疊層體10係歸屬於具有樹脂層1、設置於樹脂層1之其中至少一面側之中間層2E、設置於中間層2E上之黏著層3、及設置於黏著層3上之金屬層(第1金屬層4)之本實施形態之支持基板。
如上所述使用具備包含矽化合物之剝離層之附設剝離層之銅箔作為剝離手段時,如圖5(F)所示,在剝離步驟中,第2疊層體20係以在黏著層3與剝離層13之邊界面予以剝離的方式構成。然後,如圖5(G)所示,在去除步驟中,從已剝離樹脂層1與中間層2E之第2疊層體20將黏著層3予以去除。黏著層3之去除可使用上述除膠渣液。 藉由經過以上步驟,可獲得本實施形態之搭載半導體元件用之封裝基板30。根據本實施形態的製造方法,也可不使用鍍敷圖案法而輕易地以良好產率形成搭載半導體元件用之封裝基板30。
[具有堆積結構之疊層體] 如上所述,本實施形態的製造方法也可製得具有堆積結構之搭載半導體元件用之封裝基板。例如藉由對於已利用第2配線形成步驟在絕緣樹脂層上形成有第2配線導體之第2疊層體,進一步重複實施n次和第2疊層體形成步驟及第2配線形成步驟相同之步驟,形成具有(n+2)層之配線導體之具有堆積結構之第n疊層體,並於剝離步驟中,從第n疊層體至少將樹脂層予以剝離,可製得具有堆積結構之搭載半導體元件用之封裝基板。
作為該具有堆積結構之搭載半導體元件用之封裝基板例如可列舉:如圖6所示之搭載半導體元件用之封裝基板30A及30B。
以上,已針對本發明之實施形態進行詳細地說明,但本發明並不限於上述實施態樣。 [實施例]
以下,針對實施例中本發明的製造方法具體地說明。 [實施例1] (第1疊層體準備步驟) 就第1疊層體準備步驟(以下有時稱為「步驟1」)而言,以使載體銅箔面與預浸體接觸的方式,於厚度0.1mm之預浸體(樹脂層;三菱瓦斯化學股份有限公司製,商品名:A-IT56)的兩面重疊附設載體之極薄銅箔(三井金屬礦業(股)製,商品名:MTEx,載體厚度:18μm,極薄銅箔厚度:3μm),該附設載體之極薄銅箔係預先在極薄銅箔側之面塗佈環氧樹脂並乾燥而設有黏著層(厚度3μm)。在本實施例中,就剝離手段而言,係使用"附設載體之極薄銅箔"作為中間層。再於其兩側(黏著層面)配置銅箔(第1金屬層;三井金屬礦業(股)製,商品名:3EC-VLP,厚度12μm),並於真空下、溫度220℃、壓製壓力3MPa條件進行壓製處理60分鐘,製得第1疊層體(以下有時稱為「支持基板」)。
(第1配線形成步驟) 就第1配線形成步驟(以下有時稱為「步驟2」)而言,於步驟1所製得的支持基板之兩面層合感光性乾薄膜光阻(日立化成(股)製,商品名:RD-1225)。其後,依預定之電路圖案進行曝光、顯影處理,並進一步實施蝕刻處理及光阻剝離,而在基板表面形成第1配線導體(以下有時稱為「第1電路圖案層」)。本步驟中圖案形成所需要的時間約為5分鐘。
(第2疊層體形成步驟) 就第2疊層體形成步驟(以下有時稱為「步驟3」)而言,首先,為了增加第1電路圖案層與本步驟所疊層的預浸體之黏著強度,使用三菱瓦斯化學(股)製Clean Etch EMR-5100來實施第1電路圖案層之表面銅的粗糙化處理。然後,以載體銅箔面成為最外層的方式,將厚度0.080mm之預浸體(絕緣樹脂層;三菱瓦斯化學股份有限公司製,商品名:SH65)、及附設載體之極薄銅箔(三井金屬礦業(股)製,商品名:MT18Ex,載體厚度:18μm,極薄銅箔厚度:2μm)配置於已形成第1電路圖案層之支持基板的兩面後,於真空下、溫度220℃、壓製壓力3MPa條件進行壓製處理120分鐘。
然後,使用X射線開孔裝置形成位置對準用之孔洞。其後,物理性地剝離基板最外層之載體銅箔,形成第2疊層體。載體銅箔剝離後之極薄銅箔即相當於第2金屬層。
(第2配線形成步驟) 就第2配線形成步驟(以下有時稱為「步驟4」)而言,首先,利用二氧化碳雷射加工機(三菱電機(股)製ML605GTWIII-H)形成到達支持基板之第1電路圖案層之孔徑100μm之非貫通孔。為了去除非貫通孔之膠渣,實施除膠渣處理。除膠渣處理係如下實施,首先,在奧野製藥製之除膠渣用膨潤液PTH-B103中於65℃浸泡5分鐘使其膨潤後,在奧野製藥製除膠渣處理液PTH1200+PTH1200NA中於80℃浸泡8分鐘,最後在奧野製藥製之除膠渣用中和液PTH-B303中於45℃浸泡5分鐘。
然後,利用無電解鍍敷形成厚度0.4~0.8μm之鍍敷層後,利用電解鍍敷形成15~30μm之鍍敷層。藉此,支持基板與外層(第2金屬層)通過非貫通孔之鍍敷部分而電性連接。
其後,於表面層合感光性乾薄膜光阻(日立化成(股)製,商品名:RD-1225)後,使上述位置對準用之孔洞對準,並將預定之電路圖案予以曝光、顯影處理,進一步利用實施蝕刻處理、光阻剝離之減去工法在基板表面形成第2配線導體(以下有時稱為「第2電路圖案層」)。
(剝離步驟) 就剝離步驟(以下有時稱為「步驟5」)而言,對於已在上述步驟1疊層壓製之形成有黏著層之附設載體之極薄銅箔之載體銅箔與極薄銅箔之邊界部分施加物理性的力,而從第2疊層體將樹脂層與載體銅箔一起剝離。其後,利用過硫酸系之微蝕刻液將極薄銅箔去除,進一步利用除膠渣處理液將殘留於第2疊層體表面之樹脂(黏著層)去除,獲得搭載半導體元件用之封裝基板(搭載半導體元件用之基板)。
[實施例2] (第1疊層體準備步驟) 就步驟1而言,以使鐵氟龍(註冊商標)薄膜面與預浸體接觸的方式,於厚度0.1mm之預浸體(樹脂層;三菱瓦斯化學股份有限公司製,商品名:A-IT56)之兩面貼合鐵氟龍(註冊商標)薄膜(厚度:100μm),該鐵氟龍薄膜已預先塗佈環氧樹脂並乾燥而設有黏著層(厚度3μm)。然後,在其兩側(黏著層面)配置銅箔(第1金屬層;三井金屬礦業(股)製,商品名:3EC-VLP,厚度12μm),並於真空下、溫度160℃、壓製壓力3MPa條件進行壓製處理60分鐘,製得支持基板(第1疊層體)。在本實施例中,就剝離手段而言,係使用"鐵氟龍(註冊商標)薄膜"作為中間層。
(第1配線形成步驟) 就步驟2而言,於步驟1所製得的支持基板之兩面層合感光性乾薄膜光阻(日立化成(股)製,商品名:RD-1225)。其後,依預定之電路圖案進行曝光、顯影處理,並進一步實施蝕刻處理、光阻剝離,而在基板表面形成電路圖案層(第1配線導體)。
(第2疊層體形成步驟) 其後,就步驟3而言,首先,為了增加第1電路圖案層與本步驟所疊層的預浸體之黏著強度,使用三菱瓦斯化學(股)製Clean Etch EMR-5100來實施第1電路圖案層之表面銅的粗糙化處理。然後,以載體銅箔面成為最外層的方式,將厚度0.080mm之預浸體(絕緣樹脂層;三菱瓦斯化學股份有限公司製,商品名:SH65)、及附設載體之極薄銅箔(三井金屬礦業(股)製,商品名:MT18Ex,載體厚度:18μm,極薄銅箔厚度:2μm)配置於已形成第1電路圖案層之支持基板的兩面後,於真空下、溫度160℃、壓製壓力3MPa條件進行壓製處理120分鐘。
然後,使用X射線開孔裝置形成位置對準用之孔洞。其後,物理性地剝離基板最外層之載體銅箔,形成第2疊層體。載體銅箔剝離後之極薄銅箔即相當於第2金屬層。
(第2配線形成步驟) 就步驟4而言,首先,利用二氧化碳雷射加工機(三菱電機(股)製ML605GTWIII-H)形成到達支持基板之第1電路圖案層之孔徑100μm之非貫通孔。為了去除非貫通孔之膠渣,實施除膠渣處理。除膠渣處理係如下實施,首先,在奧野製藥製之除膠渣用膨潤液PTH-B103中於65℃浸泡5分鐘使其膨潤後,在奧野製藥製除膠渣處理液PTH1200+PTH1200NA中於80℃浸泡8分鐘,最後在奧野製藥製之除膠渣用中和液PTH-B303中於45℃浸泡5分鐘。
然後,利用無電解鍍敷形成厚度0.4~0.8μm之鍍敷層後,利用電解鍍敷形成15~30μm之鍍敷層。藉此,支持基板與外層(第2金屬層)通過非貫通孔之鍍敷部分而電性連接。
其後,於表面層合感光性乾薄膜光阻(日立化成(股)製,商品名:RD-1225)後,使上述位置對準用之孔洞對準,並將預定之電路圖案予以曝光、顯影處理,進一步利用實施蝕刻處理、光阻剝離之減去工法在基板表面形成第2電路圖案層(第2配線導體)。
(剝離步驟) 然後,就步驟5而言,對於已在上述步驟1疊層壓製之附設黏著層之鐵氟龍(註冊商標)薄膜的黏著層與鐵氟龍(註冊商標)薄膜之邊界部分施加物理性的力,而從第2疊層體將樹脂層與鐵氟龍(註冊商標)薄膜一起剝離。進一步利用除膠渣處理液將殘留於第2疊層體表面之樹脂(黏著層)去除,獲得搭載半導體元件用之封裝基板(搭載半導體元件用之基板)。
[實施例3] (第1疊層體準備步驟) 就步驟1而言,於厚度0.1mm之預浸體(樹脂層;三菱瓦斯化學股份有限公司製,商品名:A-IT56)之兩面貼合電子零件加工用熱剝離片材(日東電工股份有限公司製,商品名:REVALPHA(型號31950E),(厚度96μm))。該電子零件加工用熱剝離片材具備黏著層與支持體(中間層),並含有熱膨脹性粒子。在本實施例中,該電子零件加工用熱剝離片材之黏著層即相當於本發明中的黏著層。又,前述電子零件加工用熱剝離片材係以中間層側與預浸體接觸的方式予以貼合。然後,在其兩側(黏著層面)配置銅箔(三井金屬礦業(股)製,商品名:3EC-VLP,厚度12μm),並於真空下、溫度160℃、壓製壓力3MPa條件進行壓製處理60分鐘,製得支持基板。
(第1配線形成步驟) 就步驟2而言,於步驟1所製得的支持基板之兩面層合感光性乾薄膜光阻(日立化成(股)製,商品名:RD-1225)。其後,依預定之電路圖案進行曝光、顯影處理,並進一步實施蝕刻處理、光阻剝離,而在基板表面形成電路圖案層(第1配線導體)。
(第2疊層體形成步驟) 其後,就步驟3而言,首先,為了增加支持基板之電路圖案層與本步驟所疊層的預浸體之黏著強度,使用三菱瓦斯化學(股)製Clean Etch EMR-5100來實施第1電路圖案層之表面銅的粗糙化處理。然後,以載體銅箔面成為最外層的方式,將標稱厚度(nominal thickness)0.080mm之預浸體(絕緣樹脂層;三菱瓦斯化學股份有限公司製,商品名:SH65)、及附設載體之極薄銅箔(三井金屬礦業(股)製,商品名:MT18Ex,厚度2μm)配置於已形成第1電路圖案層之支持基板的兩面後,於真空下、溫度160℃、壓製壓力3MPa條件進行壓製處理120分鐘。
然後,使用X射線開孔裝置形成位置對準用之孔洞。其後,物理性地剝離基板最外層之載體銅箔,形成第2疊層體。載體銅箔剝離後之極薄銅箔即相當於第2金屬層。
(第2配線形成步驟) 就步驟4而言,首先,利用二氧化碳雷射加工機(三菱電機(股)製ML605GTWIII-H)形成到達支持基板之第1電路圖案層之孔徑100μm之非貫通孔。為了去除非貫通孔之膠渣,實施除膠渣處理。除膠渣處理係如下實施,首先,在奧野製藥製之除膠渣用膨潤液PTH-B103中於65℃浸泡5分鐘使其膨潤後,在奧野製藥製除膠渣處理液PTH1200+PTH1200NA中於80℃浸泡8分鐘,最後在奧野製藥製之除膠渣用中和液PTH-B303中於45℃浸泡5分鐘。
然後,利用無電解鍍敷形成厚度0.4~0.8μm之鍍敷層後,利用電解鍍敷形成15~30μm之鍍敷層。藉此,支持基板與外層(第2金屬層)通過非貫通孔之鍍敷部分而電性連接。
其後,於表面層合感光性乾薄膜光阻(日立化成(股)製,商品名:RD-1225)後,使上述位置對準用之孔洞對準,並將預定之電路圖案予以曝光、顯影處理,進一步利用實施蝕刻處理、光阻剝離之減去工法在基板表面形成第2電路圖案層(第2配線導體)。
(剝離步驟) 然後,就步驟5而言,實施200℃、1分鐘之加熱處理,從第2疊層體將樹脂層與電子零件加工用熱剝離片材一起剝離,獲得搭載半導體元件用之封裝基板。
[實施例4] (第1疊層體準備步驟) 針對就剝離手段而言使用“附設剝離層之銅箔”作為中間層之實施例進行說明。 就步驟1而言,以剝離層面之反向面(亦即銅箔側)與預浸體接觸的方式,於厚度0.1mm之預浸體(樹脂層;三菱瓦斯化學股份有限公司製,商品名:ST56)之兩面貼合附設剝離層之銅箔(JX日礦日石金屬公司,商品名:PCS,銅箔之厚度12μm,剝離層之厚度40nm)。然後,在其兩側配置預先塗佈環氧樹脂並乾燥而設有黏著層(厚度3μm)之銅箔(第1金屬層;三井金屬礦業(股)製,商品名:3EC-VLP,厚度12μm),使該銅箔之黏著層面與該附設剝離層之銅箔之剝離層面接觸;並於真空下、溫度200℃、壓製壓力3MPa條件進行壓製處理60分鐘,製得支持基板(第1疊層體)。
(第1配線形成步驟) 就步驟2而言,於步驟1所製得的支持基板之兩面層合感光性乾薄膜光阻(日立化成(股)製,商品名:RD-1225)。其後,依預定之電路圖案進行曝光、顯影處理,並進一步實施蝕刻處理、光阻剝離,而在基板表面形成電路圖案層(第1配線導體)。
(第2疊層體形成步驟) 其後,就步驟3而言,首先,為了增加支持基板之電路圖案層與本步驟所疊層的預浸體之黏著強度,使用三菱瓦斯化學(股)製Clean Etch EMR-5100來實施第1電路圖案層之表面銅的粗糙化處理。然後,以載體銅箔面成為最外層的方式,將標稱厚度0.080mm之預浸體(絕緣樹脂層;三菱瓦斯化學股份有限公司製,商品名:SH65)、及附設載體之極薄銅箔(三井金屬礦業(股)製,商品名:MT18Ex,厚度2μm)配置於已形成第1電路圖案層之支持基板的兩面後,於真空下、溫度200℃、壓製壓力3MPa條件進行壓製處理120分鐘。
然後,使用X射線開孔裝置形成位置對準用之孔洞。其後,物理性地剝離基板最外層之載體銅箔,形成第2疊層體。載體銅箔剝離後之極薄銅箔即相當於第2金屬層。
(第2配線形成步驟) 就步驟4而言,首先,利用二氧化碳雷射加工機(三菱電機(股)製ML605GTWIII-H)形成到達支持基板之第1電路圖案層之孔徑100μm之非貫通孔。為了去除非貫通孔之膠渣,實施除膠渣處理。除膠渣處理係如下實施,首先,在奧野製藥製之除膠渣用膨潤液PTH-B103中於65℃浸泡5分鐘使其膨潤後,在奧野製藥製除膠渣處理液PTH1200+PTH1200NA中於80℃浸泡8分鐘,最後在奧野製藥製之除膠渣用中和液PTH-B303中於45℃浸泡5分鐘。
然後,利用無電解鍍敷形成厚度0.4~0.8μm之鍍敷層後,利用電解鍍敷形成15~30μm之鍍敷層。藉此,支持基板與外層(第2金屬層)通過非貫通孔之鍍敷部分而電性連接。
其後,於表面層合感光性乾薄膜光阻(日立化成(股)製,商品名:RD-1225)後,使上述位置對準用之孔洞對準,並將預定之電路圖案予以曝光、顯影處理,進一步利用實施蝕刻處理、光阻剝離之減去工法在基板表面形成第2電路圖案層(第2配線導體)。
(剝離步驟) 然後,就步驟5而言,在上述步驟1已疊層壓製之黏著層與剝離層之邊界部分施加物理性的力,而從第2疊層體將附設剝離層之銅箔與樹脂層(預浸體)剝離。其後,利用除膠渣處理液將殘留於第2疊層體表面之樹脂(黏著層)去除,獲得搭載半導體元件用之封裝基板(搭載半導體元件用之基板)。
[比較例1] 在實施例1之步驟1中,不使用已塗佈黏著層之附設載體之銅箔,而使用直接將第1金屬層設置於預浸體(樹脂層)上之支持基板,除此之外,全部和實施例1同樣地進行而製得疊層體,並嘗試進行搭載半導體元件用之封裝基板之分離。其結果,支持基板與圖案被填埋的基板因預浸體之樹脂而黏著,無法將基板分離。
[比較例2] 在實施例1之步驟1中,不使用已塗佈黏著層之附設載體之銅箔,而使用直接將附設載體之極薄銅箔(三井金屬礦業(股)製,商品名:MT18Ex,厚度2μm)設置於預浸體(樹脂層)上之支持基板,並於步驟2中,以圖案鍍敷處理替換蝕刻處理來製作第1配線導體,除此之外,與實施例1同樣地製得疊層體。此時,在步驟2中圖案化所需要的時間約為50分鐘,比起實施例1之步驟2需要約10倍的時間。
[比較例3] 在實施例1之步驟1中,不使用已塗佈黏著層之附設載體之銅箔,而使用直接將附設載體之極薄銅箔(三井金屬礦業(股)製,商品名:MT18Ex,厚度2μm)設置於預浸體(樹脂層)上之支持基板,除此之外,與實施例1同樣地製得疊層體,並嘗試進行搭載半導體元件用之封裝基板之分離。其結果,附設載體之極薄銅箔與銅箔一起被步驟2之蝕刻處理去除,並露出預浸體之樹脂層,而在步驟3中,預浸體之樹脂層與步驟1中的預浸體之樹脂層熔接在一起,並於後續之步驟中無法將基板分離。
如上所述,在使用了具有黏著層之支持基板,且該黏著層係於樹脂層(預浸體)與第1金屬層之間具備有剝離手段之實施例1~3中,藉由使用減去工法來形成第1配線導體,可比起使用了圖案鍍敷步驟之製造方法以更少步驟來形成搭載半導體元件用之封裝基板。此外,在實施例中,支持基板的分離也可順利進行。又,得到的搭載半導體元件用之封裝基板亦無電路形成不良,係為良好。
2016年8月5日提申之日本國專利申請案2016-154890號之揭示內容及2017年4月25日提申之日本國專利申請案2017-086338號之揭示內容之整體係引用於本說明書作為參照。 又,說明書中記載的全部文獻、專利申請案、及技術標準係引用於本說明書中作為參照,且將個別的文獻、專利申請案、及技術標準引用作為參照之情事係與具體且個別記載的情況相當。
1‧‧‧樹脂層
1A‧‧‧突出部分
2‧‧‧中間層
2A‧‧‧載體層(載體銅箔)
2B‧‧‧極薄銅箔層(金屬膜)
2C‧‧‧中間層
2D‧‧‧中間層
2E‧‧‧中間層
3‧‧‧黏著層
4‧‧‧第1金屬層
5‧‧‧第1配線導體
6‧‧‧絕緣樹脂層
7‧‧‧第2金屬層
8‧‧‧非貫通孔
9‧‧‧第2配線導體
10‧‧‧第1疊層體(支持基板)
12‧‧‧銅箔
13‧‧‧剝離層
20‧‧‧第2疊層體(附設支持基板之疊層體)
30‧‧‧搭載半導體元件用之封裝基板
30A‧‧‧封裝基板
30B‧‧‧封裝基板
[圖1] 係說明第1疊層體(支持基板)之構成之一種態樣的概略圖。 [圖2(A)~(G)] 係顯示本實施形態的製造方法之一種態樣(使用包含載體層與厚度5μm以下之金屬膜之層作為中間層的態樣)中的流程之說明圖。 [圖3(A)~(G)] 係顯示使用包含氟系樹脂之層作為中間層之態樣之本實施形態的製造方法之流程之說明圖。 [圖4(A)~(G)] 係顯示使用熱膨脹性粒子作為剝離手段之態樣之本實施形態的製造方法之流程之說明圖。 [圖5(A)~(G)] 係顯示使用附設剝離層之銅箔作為剝離手段之態樣之本實施形態的製造方法之流程之說明圖。 [圖6] 係顯示具有堆積結構之搭載半導體元件用之封裝基板之說明圖。
1‧‧‧樹脂層
1A‧‧‧突出部分
2‧‧‧中間層
3‧‧‧黏著層
4‧‧‧第1金屬層
10‧‧‧第1疊層體(支持基板)

Claims (32)

  1. 一種搭載半導體元件用之封裝基板的製造方法,包括以下步驟: 第1疊層體準備步驟,準備第1疊層體,該第1疊層體具有樹脂層、設置於該樹脂層之其中至少一面側且具備剝離手段之黏著層、設置於該黏著層上之第1金屬層; 第1配線形成步驟,將該第1金屬層予以蝕刻而在該第1疊層體形成第1配線導體; 第2疊層體形成步驟,在該第1疊層體之設有該第1配線導體之面按順序疊層絕緣樹脂層與第2金屬層而形成第2疊層體; 第2配線形成步驟,在該絕緣樹脂層形成到達該第1配線導體之非貫通孔,並對於已形成該非貫通孔之該絕緣樹脂層施以電解鍍敷及/或無電解鍍敷而在該絕緣樹脂層上形成第2配線導體; 剝離步驟,從已形成該第2配線導體之該第2疊層體至少將該樹脂層予以剝離。
  2. 如申請專利範圍第1項之搭載半導體元件用之封裝基板的製造方法,其中, 該第1配線形成步驟包括以下步驟: 在該第1疊層體之該第1金屬層上疊層光阻; 利用光微影對於該光阻進行顯影而在該第1金屬層上形成配線電路圖案; 將該第1金屬層使用蝕刻液予以圖案化,將該已圖案化之該第1金屬層上之該配線電路圖案去除,而在該黏著層上形成第1配線導體。
  3. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該第2疊層體形成步驟,係對於該第1配線導體上施行粗糙化處理,並在設有已施行該粗糙化處理之該第1配線導體之面,將該絕緣樹脂層與第2金屬層予以加熱加壓而按順序疊層。
  4. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該第2配線形成步驟,係利用該電解鍍敷及/或無電解鍍敷連接該非貫通孔之內壁,並且利用減去工法或半加成工法形成該第2配線導體。
  5. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中, 對於已利用該第2配線形成步驟在該絕緣樹脂層上形成該第2配線導體之該第2疊層體,進一步重複實施n次和該第2疊層體形成步驟及該第2配線形成步驟相同之步驟,形成有(n+2)層之配線導體之有堆積結構之第n疊層體, 該剝離步驟係從該第n疊層體至少將該樹脂層予以剝離。
  6. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該第2配線形成步驟係利用雷射形成該非貫通孔。
  7. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該剝離步驟係至少將該樹脂層利用物理的手段予以剝離。
  8. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該樹脂層之厚度為1μm以上。
  9. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該第1金屬層之厚度為100μm以下。
  10. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該黏著層之厚度為100μm以下。
  11. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該第1疊層體之厚度為30~300μm。
  12. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該絕緣樹脂層之厚度為5~100μm。
  13. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該剝離步驟包括從至少已剝離該樹脂層之該第2疊層體至少去除該黏著層之步驟。
  14. 如申請專利範圍第13項之搭載半導體元件用之封裝基板的製造方法,其中,在該剝離步驟係使用蝕刻液或除膠渣液實施該去除。
  15. 如申請專利範圍第13項之搭載半導體元件用之封裝基板的製造方法,其中,在該剝離步驟係利用電漿處理實施該去除。
  16. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該剝離手段係含有載體層及厚度5μm以下之金屬膜且設置於該黏著層與該樹脂層之間之中間層,該載體層配置於該樹脂層側。
  17. 如申請專利範圍第16項之搭載半導體元件用之封裝基板的製造方法,其中,在該剝離步驟,從該第2疊層體將該樹脂層及該載體層予以剝離。
  18. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該剝離手段係含有氟系樹脂且設置於該黏著層與該樹脂層之間之中間層。
  19. 如申請專利範圍第18項之搭載半導體元件用之封裝基板的製造方法,其中,在該剝離步驟,從該第2疊層體將該樹脂層及該中間層予以剝離。
  20. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該剝離手段係熱膨脹性粒子,且該黏著層在與該第1金屬層之界面側含有該熱膨脹性粒子。
  21. 如申請專利範圍第20項之搭載半導體元件用之封裝基板的製造方法,其中,在該剝離步驟,從該第2疊層體至少將該樹脂層及該黏著層予以剝離。
  22. 如申請專利範圍第1或2項之搭載半導體元件用之封裝基板的製造方法,其中,該剝離手段係含有剝離層與厚度1μm以上之金屬膜且設置在該黏著層與該樹脂層之間之中間層。
  23. 如申請專利範圍第22項之搭載半導體元件用之封裝基板的製造方法,其中,在該剝離步驟,從該第2疊層體將該樹脂層及該中間層予以剝離。
  24. 如申請專利範圍第16項之搭載半導體元件用之封裝基板的製造方法,其中,該剝離步驟更包括將該中間層予以去除之步驟。
  25. 如申請專利範圍第16項之搭載半導體元件用之封裝基板的製造方法,其中,該中間層之厚度為1μm以上。
  26. 一種支持基板,具有: 樹脂層; 黏著層,設置在該樹脂層之其中至少一面側且具備剝離手段;及 金屬層,設置在該黏著層上。
  27. 如申請專利範圍第26項之支持基板,其中,該剝離手段係含有載體層及厚度5μm以下之金屬膜且設置在該黏著層與該樹脂層之間之中間層,該載體層配置在該樹脂層側。
  28. 如申請專利範圍第26項之支持基板,其中,該剝離手段係含有氟系樹脂且設置於該黏著層與該樹脂層之間之中間層。
  29. 如申請專利範圍第26項之支持基板,其中,該剝離手段係熱膨脹性粒子,且該黏著層於和該金屬層之界面側含有該熱膨脹性粒子。
  30. 如申請專利範圍第26項之支持基板,其中,該剝離手段係含有剝離層與厚度1μm以上之金屬膜且設置於該黏著層與該樹脂層之間之中間層。
  31. 如申請專利範圍第26至30項中任一項之支持基板,係在該樹脂層之兩面分別配置該黏著層及該金屬層。
  32. 一種附設支持基板之疊層體,具有: 樹脂層; 黏著層,設置在該樹脂層之其中至少一面側且具備剝離手段; 絕緣樹脂層,設置於該黏著層上; 第1配線導體,埋設於該絕緣樹脂層;及 第2金屬層,設置在該絕緣樹脂層上。
TW106126475A 2016-08-05 2017-08-04 支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法 TWI801346B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2016154890 2016-08-05
JP2016-154890 2016-08-05
JP2017086338 2017-04-25
JP2017-086338 2017-04-25

Publications (2)

Publication Number Publication Date
TW201807750A true TW201807750A (zh) 2018-03-01
TWI801346B TWI801346B (zh) 2023-05-11

Family

ID=61073013

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106126475A TWI801346B (zh) 2016-08-05 2017-08-04 支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法

Country Status (7)

Country Link
US (2) US11217445B2 (zh)
EP (1) EP3496138B1 (zh)
JP (1) JP7172597B2 (zh)
KR (1) KR102396894B1 (zh)
CN (1) CN109564899B (zh)
TW (1) TWI801346B (zh)
WO (1) WO2018026004A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113243146A (zh) * 2018-12-14 2021-08-10 三菱瓦斯化学株式会社 半导体元件搭载用封装基板的制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018199003A1 (ja) 2017-04-27 2018-11-01 三菱瓦斯化学株式会社 支持体及びそれを用いた半導体素子実装基板の製造方法
JPWO2020121652A1 (ja) 2018-12-14 2021-10-21 三菱瓦斯化学株式会社 半導体素子搭載用パッケージ基板の製造方法
US11854856B2 (en) * 2019-02-25 2023-12-26 Mitsubishi Electric Corporation Method of manufacturing semiconductor element
CN111430299B (zh) * 2020-03-30 2023-05-30 深圳市华星光电半导体显示技术有限公司 微胶囊剥离剂组合物及其用于制备柔性基板的方法
CN113643991A (zh) * 2021-06-29 2021-11-12 华宇华源电子科技(深圳)有限公司 一种新型板级塑封的加工方法及结构
CN113784548B (zh) * 2021-08-10 2024-04-16 深圳市信维通信股份有限公司 三明治胶层制备方法及多层线路板制备方法
TW202336944A (zh) * 2021-09-30 2023-09-16 日商Mgc電子科技股份有限公司 半導體元件搭載用封裝基板之製造方法
TW202322225A (zh) * 2021-09-30 2023-06-01 日商Mgc電子科技股份有限公司 半導體元件搭載用封裝基板之製造方法及附支撐基板之積層體

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001057472A (ja) * 1999-08-18 2001-02-27 Hitachi Chem Co Ltd 多層印刷配線板の製造方法
US20050064183A1 (en) * 2003-09-23 2005-03-24 3M Innovative Properties Company Adhesive articles including a nanoparticle primer and methods for preparing same
JP4273895B2 (ja) 2003-09-24 2009-06-03 日立化成工業株式会社 半導体素子搭載用パッケージ基板の製造方法
JP4541763B2 (ja) * 2004-01-19 2010-09-08 新光電気工業株式会社 回路基板の製造方法
TW200804626A (en) * 2006-05-19 2008-01-16 Mitsui Mining & Smelting Co Copper foil provided with carrier sheet, method for fabricating copper foil provided with carrier sheet, surface-treated copper foil provided with carrier sheet, and copper-clad laminate using the surface-treated copper foil provided with carrier she
JP2007335698A (ja) 2006-06-16 2007-12-27 Fujitsu Ltd 配線基板の製造方法
JP4866268B2 (ja) * 2007-02-28 2012-02-01 新光電気工業株式会社 配線基板の製造方法及び電子部品装置の製造方法
JP5410660B2 (ja) * 2007-07-27 2014-02-05 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置及びその製造方法
JP5284235B2 (ja) * 2008-09-29 2013-09-11 日本特殊陶業株式会社 半導体パッケージ
JP4533449B2 (ja) * 2008-10-16 2010-09-01 新光電気工業株式会社 配線基板の製造方法
TWI365026B (en) * 2009-06-11 2012-05-21 Unimicron Technology Corp Method for fabricating packaging substrate and base therefor
JP4473935B1 (ja) * 2009-07-06 2010-06-02 新光電気工業株式会社 多層配線基板
KR101043540B1 (ko) * 2009-10-01 2011-06-21 삼성전기주식회사 인쇄회로기판의 제조방법
KR20110077403A (ko) * 2009-12-30 2011-07-07 삼성전기주식회사 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
JP5896200B2 (ja) * 2010-09-29 2016-03-30 日立化成株式会社 半導体素子搭載用パッケージ基板の製造方法
JP5903337B2 (ja) 2012-06-08 2016-04-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP6054080B2 (ja) * 2012-07-20 2016-12-27 新光電気工業株式会社 支持体及びその製造方法、配線基板の製造方法、電子部品装置の製造方法、配線構造体
JP6063183B2 (ja) * 2012-08-31 2017-01-18 パナソニックIpマネジメント株式会社 剥離可能銅箔付き基板及び回路基板の製造方法
JP5897486B2 (ja) 2013-03-14 2016-03-30 株式会社東芝 半導体装置
CN105746004B (zh) * 2013-11-22 2019-06-07 三井金属矿业株式会社 带有电路形成层的支持基板、两面带有电路形成层的支持基板、多层层压板、多层印刷线路板的制造方法及多层印刷线路板
TWI621381B (zh) * 2014-04-02 2018-04-11 Jx Nippon Mining & Metals Corp Laminated body with metal foil with carrier
US9756735B2 (en) * 2014-10-17 2017-09-05 Ibiden Co., Ltd. Method for manufacturing printed wiring board

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113243146A (zh) * 2018-12-14 2021-08-10 三菱瓦斯化学株式会社 半导体元件搭载用封装基板的制造方法

Also Published As

Publication number Publication date
KR20190035616A (ko) 2019-04-03
CN109564899A (zh) 2019-04-02
KR102396894B1 (ko) 2022-05-11
JPWO2018026004A1 (ja) 2019-06-06
US20190181000A1 (en) 2019-06-13
US11217445B2 (en) 2022-01-04
US20210257207A1 (en) 2021-08-19
TWI801346B (zh) 2023-05-11
JP7172597B2 (ja) 2022-11-16
EP3496138A4 (en) 2019-10-09
WO2018026004A1 (ja) 2018-02-08
CN109564899B (zh) 2023-06-06
EP3496138B1 (en) 2024-01-17
EP3496138A1 (en) 2019-06-12

Similar Documents

Publication Publication Date Title
TWI801346B (zh) 支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法
KR20110058691A (ko) 에폭시 수지 조성물
JP5793720B1 (ja) 金属箔付き接着シート、金属箔付き積層板、金属箔付き多層基板、回路基板の製造方法
TW201030046A (en) Epoxy resin composition
CN107236138A (zh) 树脂片
JP4830748B2 (ja) 難燃性エポキシ樹脂組成物、樹脂フィルム、プリプレグ及び多層プリント配線板
KR102394519B1 (ko) 반도체 소자 탑재용 패키지 기판의 제조 방법 및 반도체 소자 실장 기판의 제조 방법
CN107118515A (zh) 带支撑体的树脂片
CN108727942A (zh) 树脂组合物
CN108727837A (zh) 树脂组合物
TWI825152B (zh) 疊層體、覆金屬箔之疊層板、附設有經圖案化之金屬箔之疊層體、有堆積結構之疊層體、印刷配線板、多層無芯基板、以及其製造方法
TWI830797B (zh) 半導體元件搭載用封裝基板之製造方法
TWI801684B (zh) 半導體元件搭載用封裝基板之製造方法
JP2015086293A (ja) プリプレグ及び多層プリント配線板
JPWO2003032701A1 (ja) 多層配線基板の製造方法およびこれにより製造される多層配線基板
TWI835731B (zh) 支持體及利用該支持體之半導體元件安裝基板的製造方法
TW202239288A (zh) 基板及配線基板之製造方法
TW202322225A (zh) 半導體元件搭載用封裝基板之製造方法及附支撐基板之積層體
TW202329340A (zh) 附支撐體之配線基板、附支撐體之配線基板之製造方法、以及、電子零件安裝基板之製造方法
TW202336944A (zh) 半導體元件搭載用封裝基板之製造方法
CN118020150A (zh) 半导体元件搭载用封装基板的制造方法
CN118043958A (zh) 半导体元件搭载用封装基板的制造方法和带支撑基板的层叠体
TW202110617A (zh) 附絕緣性樹脂層之基材、以及使用其之疊層體及疊層體之製造方法