KR102394519B1 - 반도체 소자 탑재용 패키지 기판의 제조 방법 및 반도체 소자 실장 기판의 제조 방법 - Google Patents

반도체 소자 탑재용 패키지 기판의 제조 방법 및 반도체 소자 실장 기판의 제조 방법 Download PDF

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Abstract

제 1 절연 수지층과 규소 화합물을 적어도 포함하는 박형층과 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 기판 형성 공정 (a) ; 회로 형성용 지지 기판의 극박 동박 상에 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 제 1 배선 도체 형성 공정 (b) ; 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고 제 2 절연 수지층을 가열 가압하여 적층하는 적층 공정 (c) ; 제 2 절연 수지층에, 제 1 배선 도체에 도달하는 비관통공을 형성하고, 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 제 2 배선 도체 형성 공정 (d) ; 제 1 배선 도체 및 제 2 배선 도체가 형성된 회로 형성용 지지 기판으로부터 제 1 절연 수지층을 박리하는 박리 공정 (e) ; 박형층 및/또는 상기 극박 동박을 제거하는 제거 공정 (f) 를 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.

Description

반도체 소자 탑재용 패키지 기판의 제조 방법 및 반도체 소자 실장 기판의 제조 방법
본 발명은, 반도체 소자 탑재용 패키지 기판의 제조 방법 및 반도체 소자 실장 기판의 제조 방법에 관한 것이다.
최근, 전자 기기의 소형화, 경량화, 다기능화가 더욱 진행되고 있다. 전자 기기의 소형화에 수반하여, 패키지 사이즈의 추가적인 소형화의 요구가 강해지고 있다. 패키지 사이즈의 소형화에 대응하는 것으로서, 반도체 칩과 거의 동등한 사이즈의, 이른바 칩 사이즈 패키지 (CSP ; Chip Size/Scale Package) 가 제안되어 있다. 이것은, 반도체 칩의 주변부가 아니라, 실장 영역 내에 외부 배선 기판과의 접속부를 갖는 패키지이다. 구체예로는, 범프 부착 폴리이미드 필름을 반도체 칩의 표면에 접착하고, 칩과 금 리드선에 의해 전기적 접속을 도모한 후, 에폭시 수지를 포팅 봉지하는 것 (하기, 비특허문헌 1 참조) 이나 임시 기판 상에 반도체 칩 및 외부 배선 기판과의 접속부에 상당하는 위치에 금속 범프를 형성하고, 반도체 칩을 페이스 다운 본딩 후, 임시 기판 상에서 트랜스퍼 몰드한 것 (하기, 비특허문헌 2 참조) 등이 있다.
한편, 미세 배선의 형성에 관하여, 기재 표면에 비교적 얇은 도금층을 형성해 두고, 그 위에 도금 레지스트를 형성하고, 전기 도금으로 도체를 필요한 두께로 형성하고, 그 후, 레지스트 박리 후, 상기 얇은 도금층을 소프트 에칭으로 제거한다는 세미 애디티브법이 주목되고 있다. 또한, 얇은 도금층 대신에 가열·가압 프레스법으로 형성되는 캐리어 부착 필러블 동박을 형성 후, 캐리어를 제거하여 얇은 동박층을 형성하는 방법도 검토되어 있다.
또한, 배선 밀도가 우수하며, 또한 생산 효율이 우수하고, 접속 신뢰성이 높은 반도체 소자 탑재용 패키지 기판의 제조 방법을 제공하는 것을 목적으로 하여, 극박 동박의 두께가 1 ㎛ ∼ 5 ㎛ 인 캐리어 동박 부착 극박 동박의 캐리어 동박면에 절연 수지를 형성하여 이루어지는 회로 형성용 지지 기판을 사용하고, 이것에 전해 구리 도금 등을 사용하여 배선 도체를 제작하고, 그 후 캐리어 동박 부착 지지 기판을 박리하여, 반도체 소자 탑재용 패키지 기판을 제작하는 방법이 제안되어 있다 (예를 들어, 하기 특허문헌 1 참조).
일본 공개특허공보 2005-101137호
NIKKEI MATERIALS ＆ TECHNOLOGY ; 94.4, No. 140, p18-19 Smallest Flip-Chip-Like Package CSP ; The Second VLSI Packaging Workshop of Japan, p46-50, 1994
상기 서술한 특허문헌 1 의 반도체 소자 탑재용 패키지 기판의 제조 방법에 사용되는 캐리어 동박 부착 극박 동박을 사용한 회로 형성용 지지 기판은, 통상, 캐리어 동박과 극박 동박 사이 (계면) 에 극히 얇은 접착층이 형성되는 경우가 많다. 그러나, 통상, 당해 접착층은 수십 ㎚ 의 두께이고, 약품에 대한 내성이 약하다. 예를 들어, 다층 구조의 패키지 기판을 제작할 때에는, 층간 접속을 위해 스루홀 등의 구멍이 드릴이나 레이저에 의해 뚫리는 경우가 있다. 이 때, 구멍의 내부 등에 잔류한 수지 (스미어) 를 제거하기 위해 과망간산나트륨 등으로 이루어지는 디스미어액을 사용하여, 스미어를 제거하는 디스미어 처리가 실시된다. 그러나, 상기 서술한 바와 같이 캐리어 동박 부착 극박 동박을 사용한 회로 형성용 지지 기판을 사용한 경우, 캐리어 동박과 극박 동박 사이에 위치하는 접착층에 약액 (디스미어액) 이 침투하는 경우가 있다. 이와 같이, 캐리어 동박과 극박 동박 사이의 접착층에 약액이 침투하면, 캐리어 동박과 극박 동박의 계면의 접착 강도가 저하되어 버린다. 당해 캐리어 동박과 극박 동박의 계면에 있어서의 접착 강도의 저하는, 생산 효율에 영향을 준다. 또한, 약액의 침투가 일어난 부분이 제품이 되는 부분에 미치면, 극박 동박이 약액으로 부식되어, 제품 불량의 원인이 되는 경우가 있다. 게다가, 약액의 스며듦이 일어남으로써, 후공정에서 사용하는 액이나 장치의 오염을 일으켜, 장치 동작 불량의 원인도 된다.
또한, 종래에는, 당해 약액의 스며듦을 방지하기 위해, 패키지 기판을 제작할 때에 회로 형성용 지지 기판에 있어서 캐리어 동박 부착 극박 동박의 측면이 절연 수지로 덮이도록 구성하는 경우가 많이 있다. 그러나, 캐리어 동박 부착 극박 동박의 측면을 덮기 위해서는, 기초가 되는 회로 형성용 지지 기판 (디태치 코어) 을 작게 할 필요가 있어, 설계의 자유도가 저해된다는 문제도 있다.
또한, 취급성 등의 관점에서 반도체 소자 탑재용 패키지 기판의 제조 방법의 공정 내에 있어서 반도체 소자를 기판에 탑재할 것이 요구되는 경우도 상정된다. 그러나, 종래 방법의 공정 내에서 반도체 소자를 기판에 탑재하고자 하면, 땜납 등의 리플로우시에 금속층과 극박 동박 사이 등에 소위 팽창이 발생하는 경우가 많아, 반도체 소자 탑재용 패키지 기판의 제조 방법의 공정 내에 있어서도 반도체 소자를 기판에 탑재할 수 있는 수단의 개발이 요구되고 있었다.
상기 서술한 과제를 해결하기 위해 본 발명은, 생산 효율이 좋고, 설계의 자유도가 높은 반도체 소자 탑재용 패키지 기판의 제조 방법 및 반도체 소자 실장 기판의 제조 방법을 제공하는 것을 목적으로 한다.
<1> 제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층 (剝型層) 과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 기판 형성 공정 (a) 와, 상기 회로 형성용 지지 기판의 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 제 1 배선 도체 형성 공정 (b) 와, 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 가압하여 적층하는 적층 공정 (c) 와, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 제 2 배선 도체 형성 공정 (d) 와, 상기 제 1 배선 도체 및 상기 제 2 배선 도체가 형성된 회로 형성용 지지 기판으로부터, 상기 제 1 절연 수지층을 박리하는 박리 공정 (e) 와, 상기 박형층 및/또는 상기 극박 동박을 제거하는 제거 공정 (f) 를 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
<2> 상기 제 1 배선 도체 형성 공정 (b) 는, 상기 극박 동박 상에 도금용 레지스트를 라미네이트하는 공정 (b-1) 과, 포토리소그래피에 의해 상기 도금용 레지스트에 배선 회로 패턴을 형성하는 공정 (b-2) 와, 상기 배선 회로 패턴이 형성된 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 공정 (b-3) 과, 상기 도금용 레지스트를 제거하는 공정 (b-4) 를 포함하는 상기 <1> 에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<3> 상기 적층 공정 (c) 는, 상기 제 1 배선 도체 표면에 조화 처리를 실시하는 공정 (c-1) 과, 상기 제 2 절연 수지층을, 상기 조화 처리를 실시한 상기 제 1 배선 도체와 접하도록 배치하고, 상기 제 2 절연 수지층 상에 금속층을 추가로 배치하고, 가열 가압하여, 상기 제 2 절연 수지층과 상기 금속층을 적층하는 공정 (c-2) 를 포함하는 상기 <1> 또는 <2> 에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<4> 상기 제 2 배선 도체 형성 공정 (d) 는, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하는 공정 (d-1) 과, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시키는 공정 (d-2) 와, 상기 제 2 배선 도체를 서브트랙티브 공법 또는 세미 애디티브 공법으로 형성하는 공정 (d-3) 을 포함하는 상기 <1> ∼ <3> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<5> 상기 제 2 배선 도체 형성 공정 (d) 에 있어서, 상기 제 1 배선 도체 및 상기 제 2 배선 도체가 형성된 회로 형성용 지지 기판에 대하여, 추가로, 상기 적층 공정 (c) 및 상기 제 2 배선 도체 형성 공정 (d) 를 반복 실시하여, 빌드업 구조를 갖는 반도체 소자 탑재용 패키지 기판을 제조하는 상기 <1> ∼ <4> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<6> 상기 제 1 절연 수지층의 두께가, 0.02 ㎜ ∼ 2.0 ㎜ 인 상기 <1> ∼ <5> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<7> 상기 제 2 배선 도체 형성 공정 (d) 에 있어서, 상기 비관통공을 레이저에 의해 형성하는 상기 <1> ∼ <6> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<8> 상기 박리 공정 (e) 에 있어서, 상기 제 1 절연 수지층을 물리적으로 박리하는 상기 <1> ∼ <7> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<9> 상기 제거 공정 (f) 에 있어서, 상기 박형층 및/또는 상기 극박 동박을 황산계 또는 과산화수소계 에칭액을 사용하여 제거하는 상기 <1> ∼ <8> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<10> 상기 기판 형성 공정 (a) 에 있어서, 두께가 1 ㎛ ∼ 20 ㎛ 인 동박 상에 상기 박형층이 형성된 박형층 부착 동박을, 상기 박형층과 상기 제 1 절연 수지층이 접하도록 상기 제 1 절연 수지층 상에 배치하고, 그 후 상기 박형층 부착 동박의 상기 동박 부분에 에칭 처리를 실시하여 상기 극박 동박으로 하는 공정 (a-1) 을 포함하는 상기 <1> ∼ <9> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<11> 상기 박형층이, 실리콘 화합물 이외의 상기 규소 화합물을 포함하는 상기 <1> ∼ <10> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<12> 상기 제 1 절연 수지층 상에 상기 박형층이 직접 적층된 상기 <1> ∼ <11> 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
<13> 제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 기판 형성 공정 (a) 와, 상기 회로 형성용 지지 기판의 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 제 1 배선 도체 형성 공정 (b) 와, 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 가압하여 적층하는 적층 공정 (c) 와, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 제 2 배선 도체 형성 공정 (d) 와, 상기 제 2 배선 도체 상에 반도체 소자를 탑재하는 반도체 소자 탑재 공정 (g) 와, 상기 제 2 배선 도체 상에 상기 반도체 소자가 탑재된 회로 형성용 지지 기판으로부터, 상기 제 1 절연 수지층을 박리하는 박리 공정 (e) 와, 상기 박형층 및/또는 상기 극박 동박을 제거하는 제거 공정 (f) 를 포함하는 반도체 소자 실장 기판의 제조 방법.
<14> 상기 반도체 소자 탑재 공정 (g) 에 있어서, 접합재를 개재하여 상기 제 2 배선 도체 상에 상기 반도체 소자를 탑재하는 상기 <13> 에 기재된 반도체 소자 실장 기판의 제조 방법.
<15> 상기 제 1 절연 수지층 상에 상기 박형층이 직접 적층된 상기 <13> 또는 <14> 에 기재된 반도체 소자 실장 기판의 제조 방법.
본 발명의 반도체 소자 탑재용 패키지 기판의 제조 방법에 의하면, 생산 효율이 좋고, 설계의 자유도가 높은 반도체 소자 탑재용 패키지 기판의 제조 방법 및 반도체 소자 실장 기판의 제조 방법을 제공할 수 있다.
도 1 은, 본 발명의 반도체 소자 탑재용 패키지 기판의 제조 방법의 일 실시형태를 설명하기 위한 개략도이다.
도 2 는, 반도체 소자 탑재용 패키지 기판의 베리에이션을 설명하기 위한 개략도이다.
도 3 은, 실시예 1 에 있어서의 적층체를 박형층측으로부터 관찰한 사진이다.
도 4 는, 비교예 2 에 있어서의 회로 형성용 지지 기판 및 박리 공정을 설명하기 위한 개략도이다.
도 5 는, 비교예 2 에 있어서의 적층체를 극박 동박측으로부터 관찰한 사진이다.
도 6 은, 본 발명의 반도체 소자 실장 기판의 제조 방법의 일 실시형태를 설명하기 위한 개략도이다.
이하, 본 발명에 대하여 실시형태를 예로 설명한다. 단, 본 발명의 양태는 이하에 설명하는 실시형태에 한정되는 것은 아니다.
본 실시형태의 반도체 소자 탑재용 패키지 기판의 제조 방법 (이하, 간단히 『본 실시형태의 제조 방법』이라고 하는 경우가 있다) 은,
제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 기판 형성 공정 (a) 와,
상기 회로 형성용 지지 기판의 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 제 1 배선 도체 형성 공정 (b) 와,
상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 가압하여 적층하는 적층 공정 (c) 와,
상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 제 2 배선 도체 형성 공정 (d) 와,
상기 제 1 배선 도체 및 상기 제 2 배선 도체가 형성된 회로 형성용 지지 기판으로부터, 상기 제 1 절연 수지층을 박리하는 박리 공정 (e) 와,
상기 박형층 및/또는 상기 극박 동박을 제거하는 제거 공정 (f) 를 포함한다.
본 실시형태의 반도체 소자 탑재용 패키지 기판의 제조 방법에 있어서, 회로 형성용 지지 기판은, 제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을, 이 순서로 포함한다. 당해 회로 형성용 지지 기판은, 극박 동박과 제 1 절연 수지층 (예를 들어, 프리프레그) 의 계면 (박형층을 개재하여 극박 동박과 제 1 절연 수지층이 접착된 부위) 에 있어서의 접착 강도 (이하, 본 명세서에서는 「박리 강도」라고 하는 경우도 있다) 가 우수함과 함께, 예를 들어, 디스미어 처리에 있어서도 당해 계면에 대한 약액의 스며듦이 없어, 내디스미어 등 내약품성이 우수하다. 본 실시형태의 반도체 소자 탑재용 패키지 기판의 제조 방법에 있어서, 회로 형성용 지지 기판의 극박 동박과 제 1 절연 수지층의 계면에 있어서의 접착 강도가 우수한 이유는 분명하지 않지만, 극박 동박 표면에 있는 수 ㎛ 의 요철이, 상기 계면에 개재하는 박형층을 뚫고 나가 제 1 절연 수지층측에 꽂힘과 함께, 제 1 절연 수지층이 프레스 (가열 가압) 될 때에 용융함으로써 생기는 앵커 효과에 의한 것으로 추측된다. 당해 박리 강도는, 예를 들어, 박형층 부착 동박 (예를 들어, 두께가 1 ㎛ ∼ 20 ㎛ 인 동박 상에 상기 박형층이 형성된 것) 을 사용하여 제 1 절연 수지층 상에 박형층과 극박 동박을 적층할 때에, 제 1 절연 수지층에 대한 박형층 부착 동박의 프레스 조건을 변경함으로써 제어하는 것이 가능하다. 마찬가지로, 본 실시형태의 반도체 소자 탑재용 패키지 기판의 제조 방법에 있어서, 회로 형성용 지지 기판이 내약품성이 우수한 이유에 대해서는 분명하지 않지만, 먼저, 상기 박형층이 무기 성분인 규소를 포함하는 화합물을 포함하여 구성되어 있는 것이 이유의 하나로 추측된다. 즉, 종래와 같이 캐리어 동박 부착 극박 동박을 사용한 경우에는 제 1 절연 수지층과 극박 동박 사이에 접착층이 사용되는 경우가 많지만, 당해 접착층은 통상 유기물이기 때문에, 스미어 (유기물) 를 제거하는 약액을 사용할 때에 녹아 버리는 경우가 있다. 한편, 본 실시형태에 있어서의 박형층은 무기 성분인 규소를 포함하는 화합물을 포함하여 구성되어 있기 때문에 디스미어 처리에 사용되는 약액에 대하여 용해되기 어려워, 약액 스며듦을 방지할 수 있는 것으로 추측된다. 또한, 상기 서술한 앵커 효과에 의해 극박 동박과 제 1 절연 수지층의 계면의 접착 강도가 우수하기 때문에, 이러한 요소도 디스미어액 등의 약액의 스며듦을 방지할 수 있는 이유의 하나로 추측된다.
또한, 본 실시형태의 제조 방법에 의해 제작된 반도체 소자 탑재용 패키지 기판은, 미세 배선을 절연 수지층에 매립함으로써, 배선 밀착 강도를 얻을 수도 있다. 또한, 본 실시형태의 제조 방법에 의하면, 필요 최저한의 층수로 선회가 가능한 점에서, 층수를 저감시켜, 총 판두께가 종래보다 얇은 반도체 소자 탑재용 패키지 기판의 제작이 가능하고, 반도체 소자 탑재용 패키지 기판의 배선 밀도를 높이는 것도 가능해진다.
이하, 본 실시형태의 제조 방법에 대하여 상세하게 기재한다.
[기판 형성 공정 (a)]
기판 형성 공정 (a) 는, 제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을, 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 공정이다. 제 1 절연 수지층에는, 편면에만 박형층과 극박 동박이 배치되어 있어도 되지만, 이들 층이 제 1 절연 수지층의 양면에 배치되어 있는 것이 바람직하다. 즉, 본 실시형태에 있어서의 회로 형성용 지지 기판은, 박형층 부착 2 층 코어 기판이 바람직하다. 도 1 을 사용하여 회로 형성용 지지 기판 (박형층 부착 2 층 코어 기판) (1) 의 구성에 대하여 설명한다. 도 1 은, 본 발명의 반도체 소자 탑재용 패키지 기판의 제조 방법의 일 실시형태를 설명하기 위한 개략도이다. 도 1A 및 도 1B 에 나타내는 바와 같이, 회로 형성용 지지 기판 (1) 은, 제 1 절연 수지층 (예를 들어, 프리프레그) (2) 의 양면에, 박형층 (3) 과 극박 동박 (4) 이, 제 1 절연 수지층 (2) 의 표면측으로부터 순서대로 형성되어 있다.
회로 형성용 지지 기판의 형성 방법으로는, 극박 동박 상에 박형층을 형성하고, 이것을 제 1 절연 수지층에 배치함으로써 형성할 수 있지만, 당해 형성 방법에 한정되는 것은 아니고, 제 1 절연 수지층 상에 박형층 및 극박 동박이 이 순서로 적층되는 방법이면, 특별히 한정되지 않는다. 예를 들어, 박형층이 형성된 일정 두께의 동박 (이하, 본 명세서에서는 「박형층 부착 동박」이라고도 한다) 을, 박형층면이 프리프레그 등의 제 1 절연 수지층과 접하도록 배치하고, 가열 가압하여, 적층함으로써 제 1 절연 수지층 상에 박형층 및 극박 동박을 형성할 수 있다. 이 경우, 적층 후, 필요에 따라, 상기 동박이 원하는 두께가 되도록 에칭 처리 등의 공지된 처리를 실시함으로써, 제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을, 이 순서로 포함하는 회로 형성용 지지 기판으로 할 수 있다. 상기 박형층 부착 동박으로는, 특별히 한정되는 것은 아니지만, 예를 들어, 두께가 1 ㎛ ∼ 20 ㎛ 인 동박 상에 상기 박형층이 형성된 것을 사용할 수 있다. 또한, 제 1 절연 수지층 상에 박형층을 형성하고, 그 후 극박 동박을 배치하여, 회로 형성용 지지 기판을 형성해도 된다.
적층의 방법이나 조건은, 특별히 한정되는 것은 아니지만, 예를 들어, 온도 220 ± 2 ℃, 압력 5 ± 0.2 ㎫, 유지 시간 60 분간의 조건에서 진공 프레스를 실시함으로써, 회로 형성용 지지 기판을 형성할 수 있다.
(제 1 절연 수지층)
기판 형성 공정 (a) 에 있어서의 제 1 절연 수지층으로는, 특별히 한정되는 것은 아니지만, 예를 들어, 유리 클로스 등의 기재에 열경화성 수지 등의 절연성의 수지 재료 (절연 재료) 를 함침시킨 프리프레그나, 절연성의 필름재 등을 사용할 수 있다.
“프리프레그”는 수지 조성물 등의 절연 재료를 기재에 함침 또는 도공하여 이루어지는 것이다. 기재로는, 특별히 한정되지 않고, 각종 전기 절연 재료용 적층판에 사용되는 주지의 것을 적절히 사용할 수 있다. 기재를 구성하는 재료로는, 예를 들어, E 유리, D 유리, S 유리 또는 Q 유리 등의 무기 섬유 ; 폴리이미드, 폴리에스테르 또는 테트라플루오로에틸렌 등의 유기 섬유 ; 및 그들의 혼합물 등을 들 수 있다. 기재는, 특별히 한정되는 것은 아니지만, 예를 들어, 직포, 부직포, 로빙, 촙드 스트랜드 매트, 서페이싱 매트 등의 형상을 갖는 것을 적절히 사용할 수 있다. 기재의 재질 및 형상은, 목적으로 하는 성형물의 용도나 성능에 따라 선택되고, 필요에 따라 단독 혹은 2 종류 이상의 재질 및 형상의 사용도 가능하다.
기재의 두께는, 특별히 제한은 없지만, 통상 0.02 ∼ 0.50 ㎜ 의 것을 사용할 수 있다. 또한, 기재로는, 실란 커플링제 등으로 표면 처리한 것이나 기계적으로 개섬 (開纖) 처리를 실시한 것을 사용할 수 있고, 이들 기재는 내열성이나 내습성, 가공성의 면에서 바람직하다.
상기 절연 재료로는, 특별히 한정되지 않고, 프린트 배선판의 절연 재료로서 사용되는 공지된 수지 조성물을 적절히 선정하여 사용할 수 있다. 상기 수지 조성물로는, 내열성, 내약품성이 양호한 열경화성 수지를 베이스로서 사용할 수 있다. 열경화성 수지로는, 특별히 한정되는 것은 아니지만, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 이소시아네이트 수지, 벤조시클로부텐 수지, 비닐 수지 등을 예시할 수 있다. 열경화성 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
열경화성 수지 중에서도, 에폭시 수지는 내열성, 내약품성, 전기 특성이 우수하고, 비교적 저렴한 점에서, 절연 재료로서 바람직하게 사용할 수 있다. 에폭시 수지로는, 예를 들어, 비스페놀 A 형 에폭시 수지, 비스페놀 F 형 에폭시 수지, 비스페놀 S 형 에폭시 수지, 지환식 에폭시 수지, 지방족 사슬형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비스페놀 A 노볼락형 에폭시 수지, 비페놀의 디글리시딜에테르화물, 나프탈렌디올의 디글리시딜에테르화물, 페놀류의 디글리시딜에테르화물, 알코올류의 디글리시딜에테르화물, 및 이들의 알킬 치환체, 할로겐화물, 수소 첨가물 등을 들 수 있다. 에폭시 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 또한, 이 에폭시 수지와 함께 사용하는 경화제는 에폭시 수지를 경화시키는 것이면, 한정하지 않고 사용할 수 있고, 예를 들어, 다관능 페놀류, 다관능 알코올류, 아민류, 이미다졸 화합물, 산 무수물, 유기 인 화합물 및 이들의 할로겐화물 등이 있다. 이들 에폭시 수지 경화제는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
상기 시아네이트 수지는, 가열에 의해 트리아진 고리를 반복 단위로 하는 경화물을 생성하는 수지이고, 경화물은 유전 특성이 우수하다. 이 때문에, 특히 고주파 특성이 요구되는 경우 등에 바람직하다. 시아네이트 수지로는, 특별히 한정되지 않지만, 예를 들어, 2,2-비스(4-시아나토페닐)프로판, 비스(4-시아나토페닐)에탄, 2,2-비스(3,5디메틸-4-시아나토페닐)메탄, 2,2-(4-시아나토페닐)-1,1,1,3,3,3-헥사플루오로프로판, α,α'-비스(4-시아나토페닐)-m-디이소프로필벤젠, 페놀 노볼락 및 알킬페놀 노볼락의 시아네이트에스테르화물 등을 들 수 있다. 그 중에서도, 2,2-비스(4-시아나토페닐)프로판은, 경화물의 유전 특성과 경화성의 밸런스가 특히 양호하고, 비용적으로도 저렴하기 때문에 바람직하다. 이들 시아네이트에스테르 화합물 등의 시아네이트 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 또한, 상기 시아네이트에스테르 화합물은 미리 일부가 3 량체나 5 량체로 올리고머화되어 있어도 된다.
또한, 시아네이트 수지에 대하여 경화 촉매나 경화 촉진제를 병용할 수도 있다. 경화 촉매로는, 예를 들어, 망간, 철, 코발트, 니켈, 구리, 아연 등의 금속류를 사용할 수 있고, 구체적으로는, 2-에틸헥산산염, 옥틸산염 등의 유기 금속염이나 아세틸아세톤 착물 등의 유기 금속 착물을 들 수 있다. 경화 촉매는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
또한, 경화 촉진제로는 페놀류를 사용하는 것이 바람직하고, 노닐페놀, 파라쿠밀페놀 등의 단관능 페놀이나, 비스페놀 A, 비스페놀 F, 비스페놀 S 등의 2 관능 페놀, 또는, 페놀 노볼락, 크레졸 노볼락 등의 다관능 페놀 등을 사용할 수 있다. 경화 촉진제는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
상기 절연 재료로서 사용되는 수지 조성물에는, 유전 특성, 내충격성, 필름 가공성 등을 고려하여, 열가소성 수지를 블렌드할 수도 있다. 열가소성 수지로는, 특별히 한정되는 것은 아니지만, 예를 들어, 불소 수지, 폴리페닐렌에테르, 변성 폴리페닐렌에테르, 폴리페닐렌술파이드, 폴리카보네이트, 폴리에테르이미드, 폴리에테르에테르케톤, 폴리아크릴레이트, 폴리아미드, 폴리아미드이미드, 폴리부타디엔 등을 들 수 있다. 열가소성 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
열가소성 수지 중에서도, 경화물의 유전 특성을 향상시킬 수 있다는 관점에서, 폴리페닐렌에테르 및 변성 폴리페닐렌에테르를 배합하여 사용하는 것이 유용하다. 폴리페닐렌에테르 및 변성 폴리페닐렌에테르로는, 예를 들어, 폴리(2,6-디메틸-1,4-페닐렌)에테르, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 폴리스티렌의 얼로이화 폴리머, 폴리(2,6디메틸-1,4-페닐렌)에테르와 스티렌-부타디엔 코폴리머의 얼로이화 폴리머, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 스티렌-무수 말레산 코폴리머의 얼로이화 폴리머, 폴리(3,6-디메틸-1,4-페닐렌)에테르와 폴리아미드의 얼로이화 폴리머, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 스티렌-부타디엔-아크릴로니트릴 코폴리머의 얼로이화 폴리머 등을 들 수 있다. 또한, 폴리페닐렌에테르에 반응성이나 중합성을 부여하기 위해, 폴리머 사슬 말단에 아민기, 에폭시기, 카르복실기, 스티릴기 등의 관능기를 도입하거나, 폴리머 사슬 측사슬에 아민기, 에폭시기, 카르복실기, 스티릴기, 메타크릴기 등의 관능기를 도입해도 된다.
열가소성 수지 중에서도, 내습성이 우수하고, 또한 금속에 대한 접착성이 양호한 관점에서, 폴리아미드이미드 수지가 유용하다. 폴리아미드이미드 수지의 원료는, 특별히 한정되는 것은 아니지만, 산 성분으로는, 무수 트리멜리트산, 무수 트리멜리트산모노클로라이드를 들 수 있고, 아민 성분으로는, 메타페닐렌디아민, 파라페닐렌디아민, 4,4'-디아미노디페닐에테르, 4,4'-디아미노디페닐메탄, 비스[4-(아미노페녹시)페닐]술폰, 2,2'-비스[4-(4-아미노페녹시)페닐]프로판 등을 들 수 있다. 폴리아미드이미드 수지는, 건조성을 향상시키기 위해 실록산 변성으로 해도 되고, 이 경우, 아미노 성분으로서 실록산디아민을 사용할 수 있다. 폴리아미드이미드 수지는, 필름 가공성을 고려하면, 분자량이 5 만 이상인 것을 사용하는 것이 바람직하다.
상기 서술한 열가소성 수지에 대해서는, 주로 프리프레그에 사용되는 절연 재료로서 설명을 했지만, 이들 열가소성 수지는 프리프레그로서의 사용에 한정되지 않는다. 예를 들어, 상기 서술한 열가소성 수지를 사용하여 필름으로 가공한 것 (필름재) 을, 상기 회로 형성용 지지 기판에 있어서의 제 1 절연 수지층으로서 사용해도 된다.
절연 재료로서 사용되는 수지 조성물에는, 무기 필러가 혼합되어 있어도 된다. 무기 필러는, 특별히 한정되지 않지만, 예를 들어, 알루미나, 수산화알루미늄, 수산화마그네슘, 클레이, 탤크, 삼산화안티몬, 오산화안티몬, 산화아연, 용융 실리카, 유리분 (粉), 석영분 (粉), 시라스 벌룬 등을 들 수 있다. 이들 무기 필러는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
절연 재료로서 사용되는 수지 조성물은, 유기 용매를 함유하고 있어도 된다. 유기 용매로는, 특별히 한정되는 것은 아니고, 벤젠, 톨루엔, 자일렌, 트리메틸벤젠과 같은 방향족 탄화수소계 용매 ; 아세톤, 메틸에틸케톤, 메틸이소부틸케톤과 같은 케톤계 용매 ; 테트라하이드로푸란과 같은 에테르계 용매 ; 이소프로판올, 부탄올과 같은 알코올계 용매 ; 2-메톡시에탄올, 2-부톡시에탄올과 같은 에테르알코올 용매 ; N-메틸피롤리돈, N,N-디메틸포름아미드, N,N-디메틸아세트아미드와 같은 아미드계 용매 등을, 소망에 따라 병용할 수 있다. 또한, 프리프레그를 제작하는 경우에 있어서의 바니시 중의 용매량은, 수지 조성물 전체에 대하여 40 ∼ 80 질량％ 의 범위로 하는 것이 바람직하다. 또한, 상기 바니시의 점도는 20 ∼ 100 cP (20 ∼ 100 mPa·s) 의 범위가 바람직하다.
절연 재료로서 사용되는 수지 조성물은, 난연제를 함유하고 있어도 된다. 난연제로는, 특별히 한정되는 것은 아니지만, 예를 들어, 데카브로모디페닐에테르, 테트라브로모비스페놀 A, 테트라브로모 무수 프탈산, 트리브로모페놀 등의 브롬 화합물, 트리페닐포스페이트, 트리자일렐포스페이트, 크레질디페닐포스페이트 등의 인 화합물, 수산화마그네슘, 수산화알루미늄 등의 금속 수산화물, 적린 및 그 변성물, 삼산화안티몬, 오산화안티몬 등의 안티몬 화합물, 멜라민, 시아누르산, 시아누르산멜라민 등의 트리아진 화합물 등 공지 관례의 난연제를 사용할 수 있다.
절연 재료로서 사용되는 수지 조성물에 대하여, 추가로 필요에 따라 상기 서술한 경화제, 경화 촉진제나, 그 밖에, 열가소성 입자, 착색제, 자외선 불투과제, 산화 방지제, 환원제 등의 각종 첨가제나 충전제를 첨가할 수 있다.
본 실시형태에 있어서 프리프레그는, 예를 들어, 상기 서술한 기재에 대한 수지 조성물의 부착량이, 건조 후의 프리프레그에 있어서의 수지 함유율로 20 ∼ 90 질량％ 가 되도록, 수지 조성물 (바니시를 포함한다) 을 기재에 함침 또는 도공한 후, 100 ∼ 200 ℃ 의 온도에서 1 ∼ 30 분간 가열 건조시킴으로써, 반경화 상태 (B 스테이지 상태) 의 프리프레그로서 얻을 수 있다. 그러한 프리프레그로는, 예를 들어, 미츠비시 가스 화학 제조의, GHPL-830NS (제품명) 를 사용할 수 있다. 본 실시형태에 있어서의 기판 형성 공정 (a) 에 있어서는, 예를 들어, 이 프리프레그를, 원하는 절연 수지층의 두께가 되도록, 1 ∼ 20 장 겹치고, 그 양면에, 예를 들어, 박형층 부착 동박 등의 동박이 접하도록 배치한 구성으로 가열 가압할 수 있다. 성형 방법으로는, 통상적인 구리 피복 적층판의 수법을 적용할 수 있고, 예를 들어, 다단 프레스, 다단 진공 프레스, 연속 성형, 오토클레이브 성형기 등을 사용하여, 통상, 온도 100 ∼ 250 ℃, 압력 2 ∼ 100 ㎏/㎠, 가열 시간 0.1 ∼ 5 시간의 범위에서 성형하거나, 진공 라미네이트 장치 등을 사용하여 라미네이트 조건 50 ∼ 200 ℃, 0.1 ∼ 10 MPs 의 조건에서 진공 또는 대기압의 조건에서 실시할 수 있다. 또한, 제 1 절연 수지층으로는 상기 서술한 것 외에, 구리 피복 적층판 (Copper clad laminate ; CCL) 등으로서 시판되고 있는 금속박 피복 적층판이나, 상기 CCL 로부터 동박을 제거한 것을 사용할 수 있다.
제 1 절연 수지층의 두께는, 소망에 따라 적절히 설정하기 때문에 특별히 한정되지 않지만, 0.02 ㎜ ∼ 2.0 ㎜ 로 할 수 있고, 0.03 ㎜ ∼ 0.2 ㎜ 가 바람직하고, 0.04 ㎜ ∼ 0.15 ㎜ 가 더욱 바람직하다.
(박형층)
본 실시형태에 있어서의 회로 형성용 지지 기판은, 규소 화합물을 적어도 포함하는 박형층 및 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을 구비한다.
“박형층”이란, 적어도 규소 화합물을 포함하고, 제 1 절연 수지층과 극박 동박 사이에 위치하고, 적어도 제 1 절연 수지층과 박형층의 박리 강도 (x) 가, 극박 동박과 제 1 배선 도체의 박리 강도 (y) 에 대하여, x ＜ y 의 관계를 갖는 층을 의미한다. 박형층은, 규소 화합물 외에 필요에 따라 수지 조성물을 포함할 수 있다. 수지 조성물로는, 예를 들어, 상기 서술한 열경화성 수지를 사용할 수 있다. 또한, 특별히 한정되는 것은 아니지만, 박형층과 극박 동박의 박리 강도 (z) 는, 박리 강도 (x) 와의 관계에 있어서 x ＜ z 의 관계를 갖고 있는 것이 바람직하다.
규소 화합물은, 특별히 한정되는 것은 아니지만, 예를 들어, 하기 식 (1) 로 나타내는 실란 화합물이나, 그 가수 분해 생성물 또는 가수 분해 생성물의 축합체 (이하, 이들을 총칭하여 간단히 「실란 화합물」이라고 하는 경우가 있다) 를 사용할 수 있다. 박형층은, 예를 들어, 동박 또는 극박 동박 상에, 실란 화합물을 단독 또는 복수 조합하여 이루어지는 규소 화합물을 부여함으로써, 형성할 수 있다. 또한, 규소 화합물을 부여하는 수단은 특별히 한정되는 것은 아니고, 예를 들어, 도포 등의 공지된 수단을 사용할 수 있다.
[화학식 1]
Figure 112018114287613-pct00001
식 (1)
(식 중, R1 은 알콕시기 또는 할로겐 원자이고, R2 는 알킬기, 시클로알킬기 및 아릴기로 이루어지는 군에서 선택되는 탄화수소기 (상기 탄화수소기는, 1 개 이상의 수소 원자가 할로겐 원자로 치환되어 있어도 된다), R3 및 R4 는 각각 독립적으로, 할로겐 원자, 알콕시기, 또는, 알킬기, 시클로알킬기 및 아릴기로 이루어지는 군에서 선택되는 탄화수소기 (상기 탄화수소기는, 1 개 이상의 수소 원자가 할로겐 원자로 치환되어 있어도 된다) 이다)
상기 식 (1) 로 나타내는 실란 화합물은, 극박 동박과의 밀착성이 지나치게 저하되는 것을 방지하는 관점에서, 알콕시기를 적어도 1 개 갖는 것이 바람직하다. 또한, 동일한 관점에서, 상기 식 (1) 로 나타내는 실란 화합물은, 알킬기, 시클로알킬기 및 아릴기로 이루어지는 군에서 선택되는 탄화수소기를 적어도 1 개 갖는 것이 바람직하다.
박리 강도, 특히 박리 강도 (x) 를 조정하는 관점에서, 상기 식 (1) 로 나타내는 실란 화합물은, 알콕시기를 3 개, 탄화수소기를 1 개 갖고 있는 것이 바람직하다. 예를 들어, 식 (1) 에 있어서, R3 및 R4 의 양방이 알콕시기인 것이 바람직하다.
알콕시기로는, 특별히 한정되는 것은 아니지만, 직사슬형, 분기형 혹은 고리형의 탄소수 1 ∼ 20 (바람직하게는 탄소수 1 ∼ 10, 보다 바람직하게는 탄소수 1 ∼ 5) 의 알콕시기를 들 수 있다. 알콕시기로는, 예를 들어, 메톡시기, 에톡시기, n- 또는 iso-프로폭시기, n-, iso- 또는 tert-부톡시기, n-, iso- 또는 neo-펜톡시기, n-헥속시기, 시클로헥속시기, n-헵톡시기, 또는, n-옥톡시기 등을 들 수 있다.
할로겐 원자로는, 불소 원자, 염소 원자, 브롬 원자 및 요오드 원자를 들 수 있다.
알킬기로는, 특별히 한정되는 것은 아니지만, 예를 들어, 직사슬형 또는 분기형의 탄소수 1 ∼ 20 (바람직하게는 탄소수 1 ∼ 10, 보다 바람직하게는 탄소수 1 ∼ 5) 의 알킬기를 들 수 있다. 알킬기로는, 예를 들어, 메틸기, 에틸기, n- 또는 iso-프로필기, n-, iso- 또는 tert-부틸기, n-, iso- 또는 neo-펜틸기, n-헥실기, n-옥틸기, n-데실기 등을 들 수 있다.
시클로알킬기로는, 탄소수 3 ∼ 10 (바람직하게는 탄소수 5 ∼ 7 의 시클로알킬기를 들 수 있다. 시클로알킬기로는, 예를 들어, 시클로프로필기, 시클로부틸기, 시클로펜틸기, 시클로헥실기, 시클로헵틸기, 시클로옥틸기 등을 들 수 있다.
아릴기로는, 특별히 한정되는 것은 아니지만, 예를 들어, 탄소수 6 ∼ 20 (바람직하게는 6 ∼ 14) 의 아릴기를 들 수 있다. 아릴기로는, 예를 들어, 페닐기, 알킬기로 치환된 페닐기 (예 : 톨릴기, 자일릴기), 1- 또는 2-나프틸기, 안트릴기 등을 들 수 있다.
탄화수소기는 1 개 이상의 수소 원자가 할로겐 원자로 치환되어도 되고, 예를 들어, 불소 원자, 염소 원자, 또는 브롬 원자로 치환될 수 있다.
상기 서술한 실란 화합물의 예로는, 실리콘 화합물 이외의 화합물이 바람직하다. 예를 들어, 메틸트리메톡시실란, 디메틸디메톡시실란, 에틸트리메톡시실란, n- 또는 iso-프로필트리메톡시실란, n-, iso- 또는 tert-부틸트리메톡시실란, n-, iso- 또는 neo-펜틸트리메톡시실란, 헥실트리메톡시실란, 옥틸트리메톡시실란, 데실트리메톡시실란, 페닐트리메톡시실란 ; 알킬 치환 페닐트리메톡시실란 (예를 들어, p-(메틸)페닐트리메톡시실란), 메틸트리에톡시실란, 에틸트리에톡시실란, n- 또는 iso-프로필트리에톡시실란, n-, iso- 또는 tert-부틸트리에톡시실란, 펜틸트리에톡시실란, 헥실트리에톡시실란, 옥틸트리에톡시실란, 데실트리에톡시실란, 페닐트리에톡시실란, 알킬 치환 페닐트리에톡시실란 (예를 들어, p-(메틸)페닐트리에톡시실란), (3,3,3-트리플루오로프로필)트리메톡시실란, 및 트리데카플루오로옥틸트리에톡시실란, 메틸트리클로로실란, 디메틸디클로로실란, 트리메틸클로로실란, 페닐트리클로로실란, 트리메틸플루오로실란, 디메틸디브로모실란, 디페닐디브로모실란, 이들의 가수 분해 생성물, 및 이들의 가수 분해 생성물의 축합체 등을 들 수 있다. 이들 중에서도, 입수 용이성의 관점에서, 디메틸디메톡시실란, n-프로필트리메톡시실란, 페닐트리메톡시실란, 헥실트리메톡시실란, 메틸트리에톡시실란, 디메틸디에톡시실란, 트리플루오로프로필트리메톡시실란, 디메틸디클로로실란이 바람직하고, 디메틸디메톡시실란, n-프로필트리메톡시실란, 메틸트리에톡시실란, 디메틸디에톡시실란, 트리플루오로프로필트리메톡시실란, 디메틸디클로로실란이 특히 바람직하다.
이와 같은 실란 화합물을 규소 화합물로서 사용하여 박형층을 동박 또는 극박 동박 상에 형성한 것은, 시판품을 사용해도 된다. 시판품으로는, 예를 들어, 디메틸디메톡시실란, n-프로필트리메톡시실란, 페닐트리메톡시실란, 헥실트리메톡시실란으로 이루어지는 군에서 선택되는 적어도 1 종을 규소 화합물로서 포함하는 박형층을 동박 상에 형성한 것을 사용할 수 있고, 예를 들어, JX 일광 일석 금속 주식회사 제조의 「PCS」(상품명) 를 들 수 있다.
박형층과 제 1 절연 수지층의 박리 강도 (x) 는, 특별히 한정되는 것은 아니지만, 본 실시형태의 제조 방법에 있어서, 박리 공정 (e) 보다 전의 공정에 있어서 제 1 절연 수지층이 박리되어 버리는 것을 방지하면서, 박리 공정 (e) 에 있어서 제 1 절연 수지층을 물리적으로 박리하는 관점에서, 3 ∼ 20 N·m 가 바람직하고, 5 ∼ 15 N·m 가 더욱 바람직하고, 8 ∼ 12 N·m 가 특히 바람직하다. 예를 들어, 박리 강도 (x) 를 상기 서술한 범위로 하면, 반송시나 가공시에 박리되는 경우가 없는 한편으로, 박리 공정 (e) 에 있어서, 사람 손 등에 의해 물리적으로 제 1 절연 수지층을 용이하게 박리할 수 있다.
또한, 특별히 한정되는 것은 아니지만, 박리 공정 (e) 에 있어서의 제 1 절연 수지층의 박리시에, 극박 동박까지 박리하는 것을 방지하는 관점에서, 박리 강도 (y) 와 박리 강도 (x) 의 차 (y － x) 는, 예를 들어, 50 N·m 이상이 바람직하고, 100 N·m 이상이 더욱 바람직하고, 200 N·m 이상이 특히 바람직하다.
박리 강도 (x) 및/또는 박리 강도 (y) 는, 예를 들어, 박리 강도 (x) 에 대해서는 박형층 중의 규소 화합물의 종류나 규소 화합물의 도포량을 조정하거나, 박리 강도 (y) 에 대해서는 프레스 조건이나 도금 두께, 재료, 조화 처리에서의 조건을 조정하거나 함으로써, 상기 서술한 범위로 조정할 수 있다.
박형층의 층두께는, 특별히 한정되는 것은 아니지만, 극박 동박과 제 1 절연 수지층의 앵커 효과에 의해 효과적으로 약액의 스며듦을 방지하는 관점에서, 5 ㎚ ∼ 100 ㎚ 가 바람직하고, 10 ㎚ ∼ 80 ㎚ 가 더욱 바람직하고, 20 ㎚ ∼ 60 ㎚ 가 특히 바람직하다. 또한, 도 1A 등에 나타내는 바와 같이, 본 실시형태에 있어서의 회로 형성용 지지 기판에 있어서는, 제 1 절연 수지층의 표면과 박형층의 표면이 직접 접하도록, 상기 제 1 절연 수지층 상에 상기 박형층을 직접 적층하는 것이 바람직하다.
<극박 동박>
극박 동박은, 두께가 1 ㎛ ∼ 5 ㎛ 이고, 바람직하게는 2 ㎛ ∼ 4 ㎛ 이고, 더욱 바람직하게는 2.5 ㎛ ∼ 3.5 ㎛ 이다. 극박 동박은, 극박 동박과 제 1 절연 수지층의 앵커 효과에 의해 효과적으로 약액의 스며듦을 방지하는 관점에서, JIS B0601 : 2001 에 나타내는 10 점의 평균 조도 (Rzjis) 가 양면 모두 0.3 ㎛ ∼ 3.0 ㎛ 의 것인 것이 바람직하고, 0.5 ㎛ ∼ 2.0 ㎛ 가 더욱 바람직하고, 0.7 ㎛ ∼ 1.5 ㎛ 가 특히 바람직하다.
극박 동박 상에는, 혹 형상의 전착물층 (욕 (浴) 에 “버닝 도금”이라고 한다) 을 형성시키거나, 산화 처리, 환원 처리, 에칭을 실시하거나 하는 조화 처리를 실시할 수 있다. 극박 동박의 제조 조건은, 특별히 한정되는 것은 아니지만, 황산구리 욕의 경우, 황산 50 ∼ 100 g/ℓ, 구리 30 ∼ 100 g/ℓ, 액온 20 ∼ 80 ℃, 전류 밀도 0.5 ∼ 100 A/dm2 의 조건, 피롤린산구리 욕의 경우, 피롤린산칼륨 100 ∼ 700 g/ℓ, 구리 10 ∼ 50 g/ℓ, 액온 30 ∼ 60 ℃, pH 8 ∼ 12, 전류 밀도 0.5 ∼ 10 A/dm2 의 조건이 일반적으로 잘 사용되고, 구리의 물성이나 평활성을 고려하여 각종 첨가제를 넣는 경우도 있다.
극박 동박은, 예를 들어, 필러블 타입의 것을 사용하거나, 일정 두께의 동박을 사용하여 형성할 수 있다. “필러블 타입”의 극박 동박이란, 캐리어를 갖는 극박 동박이고, 캐리어가, 예를 들어 박리 가능한 동박인 것을 말한다. 필러블 타입의 것을 사용하는 경우, 기판 형성 공정 (a) 에 있어서 극박 동박으로부터 캐리어를 박리하여 사용한다.
기판 형성 공정 (a) 에 있어서 일정 두께의 동박을 사용하여 극박 동박을 형성하는 경우에 대하여 설명한다. 일정 두께의 동박을 사용하여 극박 동박을 형성하는 경우, 먼저, 일정 두께의 동박 상에 박형층을 형성하여, 박형층 부착 동박으로 한다. 동박 상에 박형층을 형성하는 수단은 특별히 한정되는 것은 아니고, 예를 들어, 도포 등의 공지된 방법에 의해 규소 화합물을 동박 상에 부여함으로써 박형층을 형성할 수 있다. 또한, 상기 박형층 부착 동박으로는 시판품을 사용할 수도 있고, 예를 들어, 상기 서술한 JX 일광 일석 금속 주식회사 제조의 「PCS」(상품명) 를 박형층 부착 동박으로서 사용할 수 있다. 일정 두께의 동박 (즉 박형층 부착 동박의 동박 부분) 의 두께는, 특별히 한정되는 것은 아니지만, 필요에 따라 에칭 등의 두께 감소 수단에 의해 원하는 두께 (1 ㎛ ∼ 5 ㎛) 까지 불필요부를 제거하는 관점에서, 1 ㎛ 이상인 것이 바람직하고, 1 ㎛ ∼ 20 ㎛ 가 더욱 바람직하다. 단, 일정 두께의 동박의 두께가 1 ㎛ ∼ 5 ㎛ 인 경우에는 두께 감소 수단에 의한 처리가 불필요한 경우가 있다. 상기 두께 감소 수단으로는, 공지된 방법을 적절히 적용할 수 있지만, 예를 들어, 에칭 처리를 들 수 있다. 상기 에칭 처리로는, 예를 들어, 과수황산계의 소프트 에칭액을 사용한 에칭에 의해 실시할 수 있다.
상기 서술한 바와 같이 상기 일정 두께의 동박을 사용하여 극박 동박을 형성하는 경우, 예를 들어, 두께가 1 ㎛ ∼ 20 ㎛ 인 동박 상에 상기 박형층이 형성된 박형층 부착 동박을 사용할 수 있다. 상세하게는, 기판 형성 공정 (a) 에 있어서, 두께가 1 ㎛ ∼ 20 ㎛ 인 동박 상에 상기 박형층이 형성된 박형층 부착 동박을, 상기 박형층과 상기 제 1 절연 수지층이 접하도록 상기 제 1 절연 수지층 상에 배치하고, 그 후 상기 박형층 부착 동박의 상기 동박 부분에 에칭 처리를 실시하여 상기 극박 동박으로 하는 공정 (a-1) 을 거침으로써 기판 형성 공정 (a) 에 있어서 일정 두께의 동박으로부터 극박 동박을 형성할 수 있다. 본 실시형태의 제조 방법은 본 양태에 한정되는 것은 아니지만, 예를 들어, 12 ㎛ 의 동박을 사용한 경우, 박형층을 도포 등에 의해 형성하고, 제 1 절연 수지층과 적층 프레스한 후, 동박의 소프트 에칭을 실시하여, 동박의 두께를 예를 들어 3 ㎛ 로 조정하여 극박 동박으로 함으로써, 회로 형성용 지지 기판을 제작할 수 있다. 상기 에칭 처리는, 특별히 한정되는 것은 아니지만, 박형층 부착 동박을 제 1 절연 수지층에 가열 가압한 후에 실시할 수 있다.
또한, 극박 동박의 박형층과의 접착면에는 녹 방지 처리를 실시할 (녹 방지 처리층을 형성할) 수 있다. 상기 녹 방지 처리는, 니켈, 주석, 아연, 크롬, 몰리브덴, 코발트 중 어느 것, 혹은 그들의 합금을 사용하여 실시할 수 있다. 이들은 스퍼터나 전기 도금, 무전해 도금에 의해 동박 상에 박막 형성을 실시하는 것인데, 비용의 면에서 전기 도금이 바람직하다. 구체적으로는, 도금층으로서 니켈, 주석, 아연, 크롬, 몰리브덴 및 코발트로 이루어지는 군에서 선택되는 1 종류 이상의 금속염을 포함하는 도금층을 사용하여, 도금을 실시한다. 금속 이온의 석출을 용이하게 하기 위해, 시트르산염, 타르타르산염, 술팜산 등의 착화제를 필요량 첨가해도 된다. 도금액은, 통상 산성 영역에서 사용하고, 실온 ∼ 80 ℃ 의 온도에서 도금을 실시한다. 도금은, 통상 전류 밀도 0.1 ∼ 10 A/dm2, 통상 시간 1 ∼ 60 초간, 바람직하게는 1 ∼ 30 초간의 범위로부터 적절히 선정한다. 녹 방지 처리 금속의 양은, 금속의 종류에 따라 상이하지만, 합계로 10 ∼ 2000 ㎍/dm2 가 바람직하다. 녹 방지 처리층의 두께가 지나치게 두꺼우면 에칭 저해와 전기 특성의 저하를 일으키고, 지나치게 얇으면 수지와의 필 강도 저하의 요인이 될 수 있다.
또한 녹 방지 처리층 상에 크로메이트 처리층이 형성되어 있으면, 박형층과의 접착 강도 저하를 억제할 수 있기 때문에 유용하다. 구체적으로는 육각 크롬 이온을 포함하는 수용액을 사용하여 실시된다. 크로메이트 처리는 단순한 침지 처리로도 가능하지만, 바람직하게는 음극 처리로 실시한다. 중크롬산나트륨 0.1 ∼ 50 g/ℓ, pH 1 ∼ 13, 욕온 0 ∼ 60 ℃, 전류 밀도 0.1 ∼ 5 A/dm2, 전류 시간 0.1 ∼ 100 초의 조건에서 실시하는 것이 바람직하다. 중크롬산나트륨 대신에 크롬산 혹은 중크롬산칼륨을 사용하여 실시할 수도 있다.
본 실시형태에 있어서는, 녹 방지 처리층 상에 추가로 커플링제가 흡착되어 있는 것이 바람직하다. 실란 커플링제로는, 특별히 한정되지 않지만, 예를 들어, 3-글리시독시프로필트리메톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란 등의 에폭시 관능성 실란, 3-아미노프로필트리메톡시실란, N-2-(아미노에틸)3-아미노프로필트리메톡시실란, N-2-(아미노에틸)3-모노프로필메틸디메톡시실란 등의 아민 관능성 실란, 비닐트리메톡시실란, 비닐페닐트리메톡시실란, 비닐트리스(2-메톡시에톡시)실란 등의 올레핀 관능성 실란, 3-아리톡시프로필트리메톡시실란 등의 아크릴 관능성 실란, 3-메타크릴옥시프로필트리메톡시실란 등의 메타크릴 관능성 실란, 3-메르캅토프로필트리메톡시실란 등의 메르캅토 관능성 실란 등이 사용된다. 이들은 단독으로 사용해도 되고, 복수를 혼합하여 사용해도 된다. 이들 커플링제는, 물 등의 용매에 0.1 ∼ 15 G/ℓ 의 농도로 용해시켜 실온 ∼ 50 ℃ 의 온도에서 금속박에 도포하거나, 전착시키거나 하여 흡착시킨다. 이들 실란 커플링제는 동박 표면의 녹 방지 금속의 수산기와 축합 결합함으로써 피막을 형성한다. 실란 커플링 처리 후에는 가열, 자외선 조사 등에 의해 안정적 결합을 형성한다. 가열이면 80 ∼ 200 ℃ 의 온도에서 2 ∼ 60 초 건조시킨다. 자외선 조사이면 200 ∼ 400 ㎚, 200 ∼ 2500 mJ/dm2 의 범위에서 실시한다.
[제 1 배선 도체 형성 공정 (b)]
제 1 배선 도체 형성 공정 (b) 는, 상기 서술한 회로 형성용 지지 기판의 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 공정이다. 제 1 배선 도체 형성 공정 (b) 를 거침으로써, 도 1C 에 나타내는 바와 같이, 회로 형성용 지지 기판 (1) 의 극박 동박 (4) 상에 제 1 배선 도체 (6) 가 형성된다. 제 1 배선 도체의 형성 수단은, 특별히 한정되는 것은 아니지만, 예를 들어, 이하의 공정에 의해 제 1 배선 도체를 형성할 수 있다.
제 1 배선 도체 형성 공정 (b) 로는, 예를 들어, 상기 극박 동박 상에 도금용 레지스트를 라미네이트하고 (공정 (b-1)), 포토리소그래피에 의해 도금용 레지스트에 배선 회로 패턴을 형성하고 (공정 (b-2)), 상기 도금용 레지스트에 배선 회로 패턴이 형성된 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하고 (공정 (b-3)), 상기 도금용 레지스트를 제거함 (공정 (b-4)) 으로써, 제 1 배선 도체를 극박 동박 상에 형성할 수 있다. 상기 공정 중, 공정 (b-2) 에 있어서는, 극박 동박 상에 라미네이트된 도금용 레지스트를 포토리소그래피에 의해 노광 및 현상을 실시하여, 도금용 레지스트에 배선 회로 패턴을 형성할 수 있다. 이어서, 공정 (b-3) 에 의해, 도금용 레지스트에 배선 회로 패턴이 형성된 극박 동박에, 패턴 전해 구리 도금 처리를 실시함으로써 도금 구리에 의해 제 1 배선 도체를 형성할 수 있다. 제 1 배선 도체를 형성 후, 도금용 레지스트는 공정 (b-4) 에서 제거된다.
상기 서술한 도금용 레지스트는, 특별히 한정되지 않고, 예를 들어, 시판되는 드라이 필름 레지스트 등 공지된 것을 적절히 선정하여 사용할 수 있다. 또한, 도금용 레지스트에 배선 회로 패턴을 형성할 때의 포토리소그래피 (노광, 현상, 레지스트의 제거를 포함한다) 는, 특별히 한정되지 않고, 공지된 수단 및 장치를 사용하여 실시할 수 있다. 또한, 제 1 배선 도체를 형성하기 위한 상기 패턴 전해 구리 도금에 대해서도, 특별히 한정되지 않고, 공지된 방법을 적절히 사용할 수 있다.
제 1 배선 도체의 패턴 폭은, 특별히 한정되지 않고, 용도에 따라 적절히 그 폭을 선정할 수 있지만, 예를 들어, 5 ∼ 100 ㎛ 로 할 수 있고, 바람직하게는 10 ∼ 30 ㎛ 로 할 수 있다.
[적층 공정 (c)]
적층 공정 (c) 는, 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 가압하여 적층하는 공정이다. 적층 공정 (c) 는, 상기 제 2 절연 수지층 상에 금속층을 추가로 배치하고, 가열 가압하여, 상기 제 2 절연 수지층과 상기 금속층을 적층하는 공정이어도 된다. 적층 공정 (c) 를 거침으로써, 도 1D 에 나타내는 바와 같이, 제 1 배선 도체 (6) 와 접하도록 제 2 절연 수지층 (7) 과 금속층 (8) 을 적층시킬 수 있다. 또한, 도 1D 에 있어서는, 금속층을 형성한 양태를 하고 있지만 본 실시형태는 당해 양태에 한정되는 것은 아니다.
제 2 절연 수지층으로는, 상기 서술한 제 1 절연 수지층과 동일한 재료 (예를 들어, 프리프레그) 를 사용할 수 있다. 또한, 제 2 절연 수지층의 두께는, 소망에 따라 적절히 설정되기 때문에, 특별히 한정되지 않지만, 예를 들어, 0.02 ㎜ ∼ 2.0 ㎜ 로 할 수 있고, 0.03 ㎜ ∼ 0.2 ㎜ 가 바람직하고, 0.04 ㎜ ∼ 0.15 ㎜ 가 더욱 바람직하다.
금속층으로는, 예를 들어, 상기 서술한 극박 동박과 동일한 것을 사용할 수 있다. 극박 동박으로는, 예를 들어, 캐리어 부착의 극박 동박을 사용할 수 있다. 이 경우, 캐리어는, 극박 동박을 제 2 절연 수지층과 접하도록 배치하고, 가열 가압에 의해 적층한 후에 박리된다.
상기 제 2 절연층, 금속층의 가열 가압 조건은, 특별히 한정되는 것은 아니지만, 예를 들어, 온도 220 ± 2 ℃, 압력 25 ± 0.2 ㎫, 유지 시간 60 분간의 조건에서 진공 프레스를 실시함으로써, 제 2 절연층, 금속층을 적층할 수 있다.
적층 공정 (c) 는, 특별히 한정되는 것은 아니지만, 예를 들어, 이하의 공정에 의해 제 2 절연 수지층과 금속층을 적층할 수 있다. 적층 공정 (c) 로는, 예를 들어, 상기 제 1 배선 도체 표면에 제 2 절연 수지층과의 밀착력을 얻기 위한 조화 처리를 실시하고 (공정 (c-1)), 상기 제 2 절연 수지층을, 상기 조화 처리를 실시한 상기 제 1 배선 도체와 접하도록 배치하고, 상기 제 2 절연 수지층 상에 금속층을 추가로 배치하고, 가열 가압하여, 상기 제 2 절연 수지층과 상기 금속층을 적층 (공정 (c-2)) 할 수 있다. 상기 조화 처리는, 특별히 한정되는 것은 아니고, 공지된 수단을 적절히 사용할 수 있고, 예를 들어, 구리 표면 조화액을 사용하는 수단을 들 수 있다.
[제 2 배선 도체 형성 공정 (d)]
제 2 배선 도체 형성 공정 (d) 는, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜, 제 2 배선 도체를 형성하는 공정이다. 제 2 배선 도체 형성 공정 (d) 에 있어서는, 전해 구리 도금 및/또는 무전해 구리 도금이 실시됨으로써, 도 1E 에 나타내는 바와 같이, 제 1 배선 도체 (6) 와 금속층 (8) 이, 비관통공의 내벽에 형성된 도금 구리 (9) 를 통해 전기적으로 접속된다. 그 후, 도 1F 에 나타내는 바와 같이, 금속층 (8) 을 패터닝함으로써, 제 2 절연 수지층 (7) 상에 제 2 배선 도체 (10) 를 형성할 수 있다.
비관통공을 형성하는 수단은, 특별히 한정되지 않고, 예를 들어, 탄산 가스 레이저 등의 레이저나 드릴 등의 공지된 수단을 사용할 수 있다. 비관통공은, 금속층을 개재하여 제 2 절연 수지층에 형성되고, 본 공정에서 형성되는 제 2 배선 도체와 제 1 배선 도체를 전기적으로 접속시키기 위해 형성된다. 비관통공의 수나 사이즈는, 소망에 따라 적절히 선정할 수 있다. 또한, 비관통공을 형성한 후에, 과망간산나트륨 수용액 등을 사용하여 디스미어 처리를 실시할 수 있다.
제 2 배선 도체 형성 공정 (d) 에 있어서는, 비관통공을 형성한 후, 전해 구리 도금 및/또는 무전해 구리 도금을 실시하여 비관통공의 내벽에 구리 도금막을 형성하여, 제 1 배선 도체와 제 2 배선 도체를 전기적으로 접속한다. 전해 구리 도금 및/또는 무전해 구리 도금을 실시하는 방법은, 특별히 한정되는 것은 아니고, 공지된 방법을 채용할 수 있다. 당해 구리 도금은, 전해 구리 도금 및 무전해 구리 도금은 어느 일방만이어도 되지만, 전해 구리 도금 및 무전해 구리 도금의 양방을 실시하는 것이 바람직하다.
제 2 배선 도체 형성 공정 (d) 는, 전해/무전해 구리 도금 처리 후, 제 2 배선 도체를 형성한다. 제 2 배선 도체의 형성 방법은, 특별히 한정되는 것은 아니고, 예를 들어, 서브트랙티브 공법이나 세미 애디티브 공법 등의 공지된 수단을 적절히 채용할 수 있다.
제 2 배선 도체 형성 공정 (d) 는, 특별히 한정되는 경우는 없지만, 예를 들어, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하고 (공정 (d-1)), 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시키고 (공정 (d-2)), 제 2 배선 도체를 서브트랙티브 공법 또는 세미 애디티브 공법으로 형성할 (공정 (d-3)) 수 있다. 공정 (d-3) 에 있어서는, 특별히 한정되는 경우는 없지만, 예를 들어, 금속층의 정면 (整面) 을 실시하고, 드라이 필름 레지스트 등을 라미네이트하고, 또한, 네거티브형 마스크를 첩합한 후, 노광기로 회로 패턴을 베이크하고, 현상액으로 드라이 필름 레지스트를 현상하여, 에칭 레지스트를 형성할 수 있다. 그 후, 에칭 처리를 실시하고, 에칭 레지스트가 없는 부분의 구리를 염화제2철 수용액 등으로 제거한 후, 레지스트를 제거함으로써, 제 2 배선 도체를 형성할 수 있다.
그 밖에, 본 실시형태에 있어서 적용 가능한 층간 접속 방법으로는, 공지된 레이저로 형성된 블라인드 비아부에 화학 구리 도금을 하여 적용한 방법 (레이저 가공에 의해 배선 회로를 형성하고, 그 후 화학 구리 도금에 의해 패터닝, 층간 접속을 실시하는 방법) 이나, 미리 접속부가 되는 부분에 도금이나 금속박을 에칭하는 것 등에 의해 형성한 금속 범프 (바람직하게는 구리 범프) 에 의해 절연층째 찔러, 층간 접속을 실시하는 방법, 나아가서는 땜납이나 은 및 구리 등의 금속 필러를 절연 수지에 함유한 금속 페이스트를 스크린 인쇄 등에 의해 소정 지점에 범프 인쇄 후, 건조에 의해 페이스트를 경화시키고, 가열 가압에 의해 내외층 사이에서의 전기적 도통을 확보하는 것 등을 적용할 수 있다.
[박리 공정 (e)]
박리 공정 (e) 는, 상기 제 1 배선 도체 및 상기 제 2 배선 도체가 형성된 회로 형성용 지지 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정이다. 박리 공정 (e) 를 거치면, 도 1G 에 나타내는 바와 같이, 박형층 (3) 과의 계면에 있어서 제 1 절연 수지층이 박리되고, 박형층 (3) 과 극박 동박 (4) 상에, 제 1 배선 도체 (6), 제 2 절연 수지층 (7) 및 제 2 배선 도체 (10) 가 적층된 적층체 A 가 형성된다.
박리 공정 (e) 에 있어서는, 제 1 절연 수지층과 박형층의 계면에서 제 1 절연 수지층이 박리되는 것이 바람직하지만, 예를 들어, 박형층의 일부가 제 1 절연 수지층과 함께 박리되어도 된다. 또한, 박형층과 극박 동박의 계면에 있어서, 박형층과 함께 제 1 절연 수지층이 박리되는 양태도 포함된다. 제 1 절연 수지층을 박리하는 수단은 물리적 수단 또는 화학적 수단 모두 채용할 수 있지만, 예를 들어 박형층에 물리적인 힘을 가하여, 물리적으로 제 1 절연 수지층을 박리하는 것이 바람직하다.
[제거 공정 (f)]
제거 공정 (f) 는, 상기 박형층 및/또는 상기 극박 동박을 제거하는 공정이다. 제거 공정 (f) 를 거치면, 도 1H 에 나타내는 바와 같이, 제 1 배선 도체 (6) (내층) 가 제 2 절연 수지층 (7) 중에 매설되어 있고, 제 1 배선 도체 (내층) 와 제 2 배선 도체 (10) (외층) 가 전기적으로 접합된 반도체 소자 탑재용 패키지 기판 (20) 을 형성할 수 있다. 제거 공정 (f) 에 있어서는, 예를 들어, 상기 박형층 및/또는 상기 극박 동박의 제거를 황산계 또는 과산화수소계 에칭액을 사용하여 제거할 수 있다. 예를 들어, 박리 공정 (e) 에 있어서, 제 1 절연 수지층이 박형층과의 계면에 있어서 박리된 경우, 및 박형층이 파괴되어 그 일부가 제 1 절연 수지층과 함께 박리된 경우에는, 제거 공정 (f) 에 있어서 박형층의 전체 또는 그 일부 및 극박 동박이 제거된다. 또한, 박리 공정 (e) 에 있어서 제 1 절연 수지층이 박형층과 함께 박형층과 극박 동박의 계면에서 박리된 경우, 제거 공정 (f) 에 있어서는 극박 동박만이 제거되게 된다. 황산계 또는 과산화수소계 에칭액은, 특별히 한정되는 것은 아니고, 당업계에서 사용되고 있는 것을 사용할 수 있다.
본 실시형태를 예시적으로 설명한 도 1 에 있어서는, 반도체 소자 탑재용 패키지 기판 (20) 은, 도 2A 와 동일하게 2 층 구조의 반도체 소자 탑재용 패키지 기판이 되지만, 본 발명은 이것에 한정되는 것은 아니고, 도 2B 및 도 2C 에 나타내는 바와 같이, 3 층 구조 (도 2B), 4 층 구조 (도 2C), ··· n 층 구조의 빌드업 구조를 갖는 반도체 소자 탑재용 패키지 기판을 형성할 수 있다. 예를 들어, 상기 제 2 배선 도체 형성 공정 (d) 에 있어서, 상기 제 1 배선 도체 및 상기 제 2 배선 도체가 형성된 회로 형성용 지지 기판에 대하여, 추가로, 상기 적층 공정 (c) 및 상기 제 2 배선 도체 형성 공정 (d) 를 반복 실시하고, 제 1 절연 수지층의 박리와, 박형층 및 극박 동박의 제거, 그리고, 패키지 사이즈로 절단 가공을 실시하는 공정을 실시함으로써, 빌드업 구조를 갖는 반도체 소자 탑재용 패키지 기판을 제조하는 것이 가능해진다.
<<반도체 소자 실장 기판의 제조 방법>>
본 실시형태에 있어서의 반도체 소자 실장 기판의 제조 방법은, 제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 기판 형성 공정 (a) 와, 상기 회로 형성용 지지 기판의 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 제 1 배선 도체 형성 공정 (b) 와, 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 가압하여 적층하는 적층 공정 (c) 와, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 제 2 배선 도체 형성 공정 (d) 와, 상기 제 2 배선 도체 상에 반도체 소자를 탑재하는 반도체 소자 탑재 공정 (g) 와, 상기 제 2 배선 도체 상에 상기 반도체 소자가 탑재된 회로 형성용 지지 기판으로부터, 상기 제 1 절연 수지층을 박리하는 박리 공정 (e) 와, 상기 박형층 및/또는 상기 극박 동박을 제거하는 제거 공정 (f) 를 포함한다.
본 실시형태의 반도체 소자 탑재용 패키지 기판의 제조 방법에 있어서는, 상기 서술한 바와 같이 극박 동박을 제거하여 반도체 소자용 패키지 기판을 형성한 후에, 소망에 따라, 예를 들어 베어 칩 등의 반도체 소자를 탑재시킬 수 있다. 한편, 반도체 소자 탑재용 패키지 기판은 소망에 따라 비교적 얇은 구조로 하는 경우가 있다. 이 때문에, 취급성을 향상시키는 관점에서, 후술하는 양태와 같이 반도체 소자 탑재용 패키지 기판의 제조 과정에 있어서 베어 칩 등의 반도체 소자를 탑재하여 반도체 소자 실장 기판을 제조할 수 있다. 그러나, 본 실시형태에 있어서의 박형층을 구비하지 않고, 예를 들어, 캐리어 동박 부착 극박 동박을 사용한 경우, 반도체 소자를 탑재할 때의 리플로우 등의 처리에 의해 기판에 어느 정도 높은 온도가 부여되면, 동박과 극박 동박 사이에서 박리가 일어나고, 예를 들어 직경 15 ∼ 30 ㎜ 의 원형의 팽창된 상태 (소위, “팽창”) 가 발생하는 경우가 있다. 이 팽창은 여러 지점 발생하는 경우도 있다. 이 팽창이 발생하는 원인은 확실하지 않지만, 예를 들어, 일반적인 캐리어 동박 부착 극박 동박에 사용되는 아미노카르복실산 (유기계) 등의 재료가, 리플로우시의 열 (예를 들어 260 ℃) 에 의해 분해 및 기화되는 것이 한 요인으로 추측된다.
한편, 상기 서술한 바와 같이 본 실시형태의 반도체 소자 실장 기판의 제조 방법에서는 규소 화합물을 포함하는 박형층을 사용하고 있는 점에서, 땜납 등의 접합재에 대한 리플로우시에 기판에 열을 가해도 동박과 극박 동박 사이에서 생기는 것과 같은 팽창의 발생을 방지할 수 있다. 이러한 관점에서도, 규소 화합물은, 실리콘 화합물 이외의 화합물인 것이 바람직하다.
이하, 본 실시형태의 반도체 소자 실장 기판의 제조 방법에 대하여 설명하지만, 상기 서술한 반도체 소자 탑재용 패키지 기판의 제조 방법과 공통되는 공정 및 부재, 재료에 대해서는 동일한 조건이나 부재를 사용할 수 있고, 바람직한 범위도 동일하다. 이 때문에, 이하의 설명에 있어서, 상기 서술한 반도체 소자 탑재용 패키지 기판의 제조 방법과 공통되는 지점에 대해서는 설명을 생략한다.
(반도체 소자 탑재 공정 (g))
반도체 소자 탑재 공정 (g) 는, 상기 제 2 배선 도체 상에 상기 반도체 소자를 탑재하는 공정이다. 본 실시형태에 있어서의 반도체 소자 실장 기판의 제조 방법에서는, 상기 서술한 반도체 소자 탑재용 패키지 기판의 제조 방법에 있어서의 기판 형성 공정 (a) ∼ 제 2 배선 도체 형성 공정 (d) 까지의 공정을 순차 실시하고, 상기 제 1 배선 도체 및 상기 제 2 배선 도체가 형성된 회로 형성용 지지 기판 상에 반도체 소자를 탑재한다. 이 때, 회로 형성용 지지 기판은, 제 1 절연 수지층의 편측에만, 박형층, 극박 동박, 제 1 배선 도체 및 제 2 배선 도체가 형성된 것을 사용하는 것이 바람직하다. 또한, 제 1 절연 수지층의 반도체 소자가 탑재되지 않는 쪽의 면은 특별히 한정은 없지만, 동박 등의 금속이 적층되어 있어도 되고, 제 1 절연 수지층의 표면이 노출된 상태여도 된다.
상기 반도체 소자는 특별히 한정되는 것은 아니고 원하는 소자를 적절히 사용할 수 있지만, 예를 들어, 알루미늄 전극부에 금 와이어의 볼 본딩법에 의해 금 범프를 형성한 베어 칩 등을 사용할 수 있다.
또한, 상기 반도체 소자 탑재 공정 (g) 에 있어서는, 접합재를 개재하여 상기 제 2 배선 도체 상에 상기 반도체 소자를 탑재할 수 있다. 상기 접합재는 도전 수단을 갖는 것이면 특별히 한정되는 것은 아니지만, 예를 들어, 땜납 등 (예를 들어, 땜납 볼, 땜납 페이스트 등) 을 사용할 수 있다. 또한, 제 2 배선 도체에 표면 처리를 실시한 후에, 접합재를 개재하여 반도체 소자를 탑재시킬 수 있다. 상기 표면 처리는 특별히 한정되는 것은 아니지만, 예를 들어, 니켈층이나 금 도금층의 형성을 들 수 있다. 상기 접합재로는 땜납을 사용한 경우 등, 반도체 소자를 제 2 배선 도체 상에 탑재한 후에, 리플로우 등의 처리를 실시할 수 있다. 이 때, 리플로우의 온도는 접합재의 융점 등에 따라 적절히 선정되는 것이지만, 예를 들어, 260 ℃ 이상으로 할 수 있다.
다음으로, 도 1 및 도 6 을 사용하여 본 실시형태에 있어서의 반도체 소자 실장 기판의 제조 방법에 대하여 설명한다. 먼저, 도 1A ∼ 도 1F 에 나타내는 바와 같이, 상기 서술한 반도체 소자 탑재용 패키지 기판의 제조 방법에 따라, 기판 형성 공정 (a) 부터 제 2 배선 도체 형성 공정 (d) 까지를 순차 실시하여, 제 1 절연 수지층의 편측에만, 박형층 (3), 극박 동박 (4), 제 1 배선 도체 (6) 및 제 2 배선 도체 (10) 가 형성된 회로 형성용 지지 기판을 제작한다. 이어서, 제 2 배선 도체 (10) 상에 개구부 (A) 를 갖는 솔더 레지스트층 (13) 을 형성한다 (도 6A 참조). 계속해서, 개구부 (A) 에 니켈층 (14) 과 금 도금층 (15) 을 적층 형성한다 (도 6B 참조). 또한, 금 도금층 (15) 상에 땜납 볼을 탑재하여 약 260 ℃ 에서 리플로우를 실시하여, 땜납 볼 (16) 이 형성된 다층 프린트 배선판을 제작한다 (도 6C 참조).
그 후, 얻어진 다층 프린트 배선판과 알루미늄 전극부에 금 와이어의 볼 본딩법에 의해 금 범프를 형성한 베어 칩 (17) 을 위치 맞춤하고, 다층 프린트 배선판 상에 베어 칩 (17) 을 마운트하고, 추가로 베어 칩 (17) 을 마운트한 다층 프린트 배선판을 리플로우하여 땜납으로 접속을 실시한다. 이어서, 소망에 따라 세정하고, 몰드 수지 (18) 로 수지 봉지를 실시할 수 있다 (도 6D 참조). 몰드 수지 (18) 로는 봉지재 용도로 사용되는 공지된 수지를 적절히 선정하여 사용할 수 있다. 그 후, 상기 서술한 박리 공정 (e) 와 동일한 공정으로 물리적인 힘에 의해 제 1 절연 수지층 (2) (프리프레그층) 을 박리한다 (도 6E 참조). 마찬가지로, 상기 서술한 제거 공정 (f) 와 동일하게 하여 극박 동박 (4) 및 박형층 (3) 을 과수황산계의 소프트 에칭액 등을 사용하여 제거함으로써, 반도체 소자 실장 기판 (30) 을 얻을 수 있다 (도 6F 참조).
본 실시형태의 반도체 소자 실장 기판의 제조 방법에 의하면, 박형층을 사용하기 때문에, 리플로우시에 동박과 극박 동박 사이에 생기는 것과 같은 박리가 생긴 것에서 기인하는 팽창의 발생을 억제할 수 있고, 베어 칩 (17) 의 위치 맞춤 등도 양호하게 실시할 수 있는 등 생산성이 우수하다.
실시예
이하, 실시예에 의해 본 발명의 제조 방법에 대하여 구체적으로 설명한다.
[실시예 1]
<기판 형성 공정 (a)>
비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (도 1A 에 있어서의 제 1 절연 수지층 (2) ; 두께 0.100 ㎜ : 미츠비시 가스 화학 제조 GHPL-830NS ST56) 의 양면에, 두께 12 ㎛ 의 동박에 실란 화합물로 구성된 박형층 (도 1A 에 있어서의 박형층 (3) ; 두께 : 40 ㎚) 이 도포에 의해 형성된 박형층 부착 동박 (JX 일광 일석 금속 주식회사 제조, 상품명 : PCS) 을, 박형층면이 상기 제 1 절연 수지층과 접하도록 배치하고, 온도 220 ± 2 ℃, 압력 5 ± 0.2 ㎫, 유지 시간 60 분간의 조건에서 진공 프레스를 실시하였다. 그 후, 과수황산계의 소프트 에칭액을 사용한 에칭에 의해 상기 동박의 두께를 3 ㎛ 로 조정하고, 상기 제 1 절연 수지층의 양면에 박형층과 극박 동박 (도 1A 에 있어서의 극박 동박 (4)) 이 이 순서로 형성된 회로 형성용 지지 기판 (도 1A 에 있어서의 회로 형성용 지지 기판 (1)) 을 제작하였다.
<제 1 배선 도체 형성 공정 (b)>
회로 형성용 지지 기판에, 히타치 비아메카닉스 주식회사 제조의 라우터 가공기를 사용하여 가이드 구멍을 형성하고, 그 후, 과수황산계의 소프트 에칭액을 사용하여 표면을 1 ∼ 2 ㎛ 에칭하였다. 이어서, 온도 110 ± 10 ℃, 압력 0.50 ± 0.02 ㎫ 의 조건에서, 『드라이 필름 레지스트 NIT225』(니치고·모톤 주식회사 제조, 상품명) 를 라미네이트하였다. 드라이 필름 레지스트에 대한 회로 패턴의 베이킹을, 상기 가이드 구멍을 기준으로 하여 평행 노광기로 실시한 후, 1 ％ 탄산나트륨 수용액을 사용하여 드라이 필름 레지스트를 현상하여, 도금용 레지스트 패턴을 형성하였다. 이어서, 황산구리 농도 60 ∼ 80 g/ℓ, 황산 농도 150 ∼ 200 g/ℓ 의 황산구리 도금 라인에서 15 ∼ 20 ㎛ 정도의 패턴 전해 구리 도금 (전해 구리 도금) 을 실시하고, 제 1 배선 도체 (도 1C 에 있어서의 제 1 배선 도체 (6)) 를 형성하였다. 그 후, 아민계의 레지스트 박리액을 사용하여 드라이 필름 레지스트를 박리 제거하였다.
<적층 공정 (c)>
절연 수지와의 밀착력을 얻기 위해, 제 1 배선 도체 (구리 패턴) 표면을, 구리 표면 조화액 CZ-8100 (맥크 주식회사 제조, 제품명) 을 사용하여 조화 처리를 실시하였다. 이어서, 제 1 배선 도체가 형성된 회로 형성용 지지 기판의 양면에, 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (도 1D 에 있어서의 제 2 절연 수지층 (7) ; 두께 0.100 ㎜ : 미츠비시 가스 화학 제조, 제품명 『GHPL-830NS ST56』)) 를 배치하였다. 이어서, 제 2 절연 수지층 상에 두께 18 ㎛ 의 캐리어 동박 부착 극박 동박 (극박 동박 (금속층) ; 두께 2 ㎛ : 제품명 『MTEx』, 미츠이 금속 광업 주식회사 제조) 을, 캐리어 동박측이 제 2 절연 수지층과 접하도록 배치하고, 압력 2.5 ± 0.2 ㎫, 온도 220 ± 2 ℃, 유지 시간 60 분간의 조건에서, 진공 프레스하였다. 그 후, 두께 18 ㎛ 의 캐리어 동박을 박리하여, 제 1 배선 도체 상에 제 2 절연 수지층과 두께 2 ㎛ 의 극박 동박 (도 1D 에 있어서의 금속층 (8)) 이 적층된 회로 형성용 지지 기판을 얻었다.
<제 2 배선 도체 형성 공정 (d)>
제 1 배선 도체 상에 제 2 절연 수지층과 금속층이 적층된 회로 형성용 지지 기판의 양면에, 탄산 가스 레이저 가공기 LC-1C/21 (히타치 비아메카닉스 주식회사 제조, 상품명) 을 사용하고, 빔 조사 직경 Φ 0.21 ㎜, 주파수 500 ㎐, 펄스폭 10 ㎲, 조사 횟수 7 샷의 조건에서 1 구멍씩 가공하여, 금속층을 개재하여 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하였다.
이어서 비관통공이 형성된 회로 형성용 지지 기판에 대하여, 온도 80 ± 5 ℃, 농도 55 ± 10 g/ℓ 의 과망간산나트륨 수용액을 사용하여 디스미어 처리를 실시하고, 추가로, 무전해 구리 도금으로 0.4 ∼ 0.8 ㎛ 두께의 도금을 실시한 후, 전해 구리 도금으로 15 ∼ 20 ㎛ 두께의 도금을 실시하였다. 이로써, 비관통공의 내벽이 도금에 의해 접속되어, 제 1 배선 도체 (내층) 와 금속층 (외층) 이, 비관통공 내벽의 도금 (도 1E 에 있어서의 도금 구리 (9)) 에 의해 전기적으로 접속된 것이 된다.
다음으로, 기판 표면 (금속층) 의 정면을 실시하고, 온도 110 ± 10 ℃, 압력 0.50 ± 0.02 ㎫ 의 조건에서 드라이 필름 레지스트 NIT225 (니치고·모톤 주식회사 제조, 상품명) 를 라미네이트하였다. 그 후, 네거티브형 마스크를 첩합한 후, 평행 노광기를 사용하여 회로 패턴을 베이크하고, 그 후, 1 ％ 탄산나트륨 수용액을 사용하여 드라이 필름 레지스트를 현상하여 에칭 레지스트를 형성하였다. 이어서, 에칭 레지스트가 없는 부분의 구리를 염화제2철 수용액으로 제거한 후, 수산화나트륨 수용액을 사용하여 드라이 필름 레지스트를 제거하여, 제 2 배선 도체 (도 1F 에 있어서의 제 2 배선 도체 (10)) 를 형성하였다.
<박리 공정 (e)>
제 2 배선 도체를 형성한 후, 박형층 부착 동박과 제 1 절연 수지층 (프리프레그층) 의 경계부에 물리적인 힘을 가하여, 제 1 배선 도체 및 제 2 배선 도체가 형성된 회로 형성용 지지 기판으로부터, 제 1 절연 수지층 (프리프레그층) 을 박리하고, 1 세트의 적층체 (도 1G 에 있어서의 적층체 A) 로 하였다.
<제거 공정 (f)>
박리 공정 (e) 에 있어서, 제 1 절연 수지층 (프리프레그층) 을 박리한 후, 극박 동박과 박형층을, 과수황산계의 소프트 에칭액을 사용하여 제거하였다. 그 후, 솔더 레지스트를 형성하고, 금 도금 마무리를 실시하고, 패키지 사이즈로 절단 가공을 실시함으로써, 반도체 소자 탑재용 패키지 기판 (도 1H 에 있어서의 반도체 소자 탑재용 패키지 기판 (20)) 을 얻었다.
(약액 스며듦의 확인)
실시예 1 에 있어서 박리 공정 (e) 에서 제 1 절연 수지층이 박리된 적층체 (도 1G 에 있어서의 적층체 A) 를, 박형층 (3) 측으로부터 관찰하였다. 도 3 은, 실시예 1 에 있어서의 적층체 A 를 박형층측으로부터 관찰한 사진이다. 도 3 에 나타내는 바와 같이, 실시예 1 에 있어서는, 박형층 표면에 약액의 스며듦은 확인할 수 없었다.
[비교예 1]
실시예 1 의 기판 형성 공정 (a) 에 있어서, 박형층 부착 동박 (PCS) 대신에 박형층을 갖지 않는 동박 (두께 : 12 ㎛, JX 일광 일석 금속 주식회사 제조, 상품명 : JDLC) 을 사용한 것 이외에는, 실시예 1 과 동일하게 하여 각 공정을 실시하였다. 그러나, 비교예 1 에 있어서는, 박리 공정 (e) 에 있어서 제 1 절연 수지층을 박리했을 때에, 동박도 박리되고, 얻어진 반도체 소자 탑재용 패키지 기판의 바닥부에 결락부가 형성되었다.
[비교예 2]
실시예 1 의 기판 형성 공정 (a) 에 있어서, 도 4A 에 나타내는 회로 형성용 지지 기판 (12) 을 사용한 것 이외에는 실시예 1 과 동일하게 하여, 비교예 2 의 반도체 소자 탑재용 패키지 기판을 제작하였다. 회로 형성용 지지 기판 (12) 은, 도 4A 에 나타내는 바와 같이, 캐리어 구리 부착 극박 동박 (두께 3 ㎛ : 제품명 『MTEx』, 미츠이 금속 광업 주식회사 제조) 에 박형층을 형성하지 않으며, 또한, 캐리어 구리 (11) 를 박리하지 않고 캐리어 구리 (11) 가 제 1 절연 수지층 (2) 에 접하도록 배치된 형태이다. 즉, 비교예 2 에 있어서의 회로 형성용 지지 기판 (12) 은, 제 1 절연 수지층 (2) 측으로부터, 캐리어 구리 (11) 와 극박 동박 (4) 이 적층되어 있다. 또한, 비교예 2 에 있어서는, 박리 공정 (e) 에 있어서, 도 4B 에 나타내는 바와 같이, 캐리어 구리 (11) 와 극박 동박 (4) 의 계면에서 캐리어 구리 (11) 와 제 1 절연 수지층 (2) (프리프레그층) 을 박리시켰다.
(약액 스며듦의 확인)
비교예 2 에 있어서, 박리 공정 (e) 를 거친 후, 극박 동박 (4) 측으로부터, 캐리어 구리 (11) 및 제 1 절연 수지층 (2) (프리프레그층) 이 박리된 적층체를 관찰하였다. 도 5 는, 비교예 2 에 있어서의 적층체를 극박 동박측으로부터 관찰한 사진이다. 도 5 에 나타내는 바와 같이, 비교예 2 에 있어서는 극박 동박 표면에 디스미어 처리시의 약액이 스며들어 있는 것이 확인되었다.
실시예 1 및 비교예 2 의 결과의 비교로부터, 캐리어 구리 부착 극박 동박을 그대로 사용한 디태치 코어 (회로 형성용 지지 기판) 를 사용한 경우에는 약액의 스며듦이 확인되었지만, 캐리어 구리 대신에 박형층을 사용한 디태치 코어 (회로 형성용 지지 기판) 를 사용한 경우, 약액의 스며듦이 효과적으로 억제되어 있었다. 이로써, 본 발명의 제조 방법에서 사용되는 회로 형성용 지지 기판은 내약품성이 우수한 기판이고, 본 발명의 제조 방법은 수율의 향상을 기대할 수 있고, 생산 효율이 우수한 것을 알 수 있었다. 또한, 본 발명의 제조 방법에 의하면, 약액의 스며듦을 방지하기 위해 디태치 코어의 측면을 제 2 절연 수지층으로 덮을 필요가 없기 때문에, 비교적 큰 디태치 코어를 사용할 수 있다. 이 때문에, 본 발명의 제조 방법은, 반도체 소자 탑재용 패키지 기판의 설계의 자유도를 높일 수 있다.
[실시예 2]
(반도체 소자 실장 기판의 제작)
실시예 1 에 있어서의 기판 형성 공정 (a) 부터 제 2 배선 도체 형성 공정 (d) 까지를 순차 실시하여, 제 1 절연 수지층의 편면에만, 박형층, 극박 동박, 제 1 배선 도체 및 제 2 배선 도체가 형성된 회로 형성용 지지 기판을 제작하고, 제 2 배선 도체 (도 1F 에 있어서의 제 2 배선 도체 (10)) 상에 개구부 (A) 를 갖는 솔더 레지스트층 (13) 을 형성하였다 (도 6A 참조). 이어서, 개구부 (A) 에 니켈층 (14) 과 금 도금층 (15) 을 적층 형성하였다 (도 6B 참조). 또한, 금 도금층 (15) 상에 땜납 볼을 탑재하여 약 260 ℃ 에서 리플로우를 실시하여, 땜납 볼 (16) 이 형성된 다층 프린트 배선판을 제작하였다 (도 6C 참조).
그 후, 얻어진 다층 프린트 배선판과 알루미늄 전극부에 금 와이어의 볼 본딩법에 의해 금 범프를 형성한 베어 칩 (17) 을 위치 맞춤하고, 다층 프린트 배선판 상에 베어 칩 (17) 을 마운트하였다. 이어서, 베어 칩 (17) 을 마운트한 다층 프린트 배선판을 약 260 ℃ 에서 리플로우하여 땜납 접속을 실시한 후, 세정하고, 몰드 수지 (18) 로 수지 봉지를 실시하였다 (도 6D 참조). 그 후, 실시예 1 의 박리 공정 (e) 와 동일한 공정으로 물리적인 힘에 의해 제 1 절연 수지층 (2) (프리프레그층) 을 박리하였다 (도 6E 참조). 또한, 실시예 1 의 제거 공정 (f) 와 동일하게 하여 극박 동박 (4) 및 박형층 (3) 을 과수황산계의 소프트 에칭액을 사용하여 제거하여, 반도체 소자 실장 기판 (30) 을 얻었다 (도 6F 참조).
실시예 2 의 반도체 소자 실장 기판 (30) 의 형성에 있어서는, 리플로우시에 팽창 등의 이상 지점은 관찰되지 않고, 베어 칩 (17) 의 위치 맞춤 등도 양호하게 실시할 수 있었다.
[비교예 3]
실시예 2 의 기판 형성 공정 (a) 에 있어서, 비교예 2 에 있어서의 회로 형성용 지지 기판 (12) (도 4A 참조) 을 사용한 것 이외에는 실시예 2 와 동일하게 하여, 비교예 3 의 반도체 소자 실장 기판을 제작하였다. 박형층을 갖지 않는 회로 형성용 지지 기판 (12) 을 사용한 비교예 3 에서는 리플로우시에 동박과 극박 동박 사이에서 박리가 생기고, 기판 (70 ㎜ × 240 ㎜ 의 사이즈) 에 있어서 15 ㎜ 의 동박의 팽창이 2 개 지점 발생되어 있었다. 이 때문에, 베어 칩 (17) 의 위치 맞춤시, 위치 어긋남이 생겨, 제품 불량이 되어 버렸다.
2016년 7월 1일에 출원된 일본 특허출원 2016-131702호의 개시 및 2017년 1월 17에 출원된 일본 특허출원 2017-005949호의 개시는, 그 전체가 참조에 의해 본 명세서에 받아들여진다.
또한, 명세서에 기재된 모든 문헌, 특허 출원, 및 기술 규격은, 개개의 문헌, 특허 출원, 및 기술 규격이 참조에 의해 받아들여지는 것이 구체적으로 또한 개개에 기재된 경우와 동일한 정도로, 본 명세서 중에 참조에 의해 받아들여진다.
1, 12 : 회로 형성용 지지 기판
2 : 제 1 절연 수지층
3 : 박형층
4 : 극박 동박
6 : 제 1 배선 도체
7 : 제 2 절연 수지층
8 : 금속층
9 : 도금 구리
10 : 제 2 배선 도체
11 : 캐리어 구리
13 : 솔더 레지스트층
14 : 니켈층
15 : 금 도금층
16 : 땜납 볼
17 : 베어 칩
18 : 몰드 수지
20 : 반도체 소자 탑재용 패키지 기판
30 : 반도체 소자 실장 기판

Claims (15)

  1. 제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층 (剝型層) 과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 기판 형성 공정 (a) 와,
    상기 회로 형성용 지지 기판의 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 제 1 배선 도체 형성 공정 (b) 와,
    상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 가압하여 적층하는 적층 공정 (c) 와,
    상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및 무전해 구리 도금 중 적어도 하나에 의해 접속시켜 제 2 배선 도체를 형성하는 제 2 배선 도체 형성 공정 (d) 와,
    상기 제 1 배선 도체 및 상기 제 2 배선 도체가 형성된 회로 형성용 지지 기판으로부터, 상기 제 1 절연 수지층을 박리하는 박리 공정 (e) 와,
    상기 박형층 및 상기 극박 동박 중 적어도 하나를 제거하는 제거 공정 (f) 를 포함하고,
    상기 박형층의 층두께가 10 ㎚ ∼ 80 ㎚ 인, 반도체 소자 탑재용 패키지 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 배선 도체 형성 공정 (b) 는,
    상기 극박 동박 상에 도금용 레지스트를 라미네이트하는 공정 (b-1) 과,
    포토리소그래피에 의해 상기 도금용 레지스트에 배선 회로 패턴을 형성하는 공정 (b-2) 와,
    상기 배선 회로 패턴이 형성된 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 상기 제 1 배선 도체를 형성하는 공정 (b-3) 과,
    상기 도금용 레지스트를 제거하는 공정 (b-4) 를 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적층 공정 (c) 는,
    상기 제 1 배선 도체 표면에 조화 처리를 실시하는 공정 (c-1) 과,
    상기 제 2 절연 수지층을, 상기 조화 처리를 실시한 상기 제 1 배선 도체와 접하도록 배치하고, 상기 제 2 절연 수지층 상에 금속층을 추가로 배치하고, 가열 가압하여, 상기 제 2 절연 수지층과 상기 금속층을 적층하는 공정 (c-2) 를 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 배선 도체 형성 공정 (d) 는,
    상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하는 공정 (d-1) 과,
    상기 비관통공의 내벽을 전해 구리 도금 및 무전해 구리 도금 중 적어도 하나에 의해 접속시키는 공정 (d-2) 와,
    상기 제 2 배선 도체를 서브트랙티브 공법 또는 세미 애디티브 공법으로 형성하는 공정 (d-3) 을 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 배선 도체 형성 공정 (d) 에 있어서, 상기 제 1 배선 도체 및 상기 제 2 배선 도체가 형성된 회로 형성용 지지 기판에 대하여, 추가로, 상기 적층 공정 (c) 및 상기 제 2 배선 도체 형성 공정 (d) 를 반복 실시하여, 빌드업 구조를 갖는 반도체 소자 탑재용 패키지 기판을 제조하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연 수지층의 두께가, 0.02 ㎜ ∼ 2.0 ㎜ 인 반도체 소자 탑재용 패키지 기판의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 배선 도체 형성 공정 (d) 에 있어서, 상기 비관통공을 레이저에 의해 형성하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 박리 공정 (e) 에 있어서, 상기 제 1 절연 수지층을 물리적으로 박리하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제거 공정 (f) 에 있어서, 상기 박형층 및 상기 극박 동박 중 적어도 하나를 황산계 또는 과산화수소계 에칭액을 사용하여 제거하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 기판 형성 공정 (a) 에 있어서, 두께가 1 ㎛ ∼ 20 ㎛ 인 동박 상에 상기 박형층이 형성된 박형층 부착 동박을, 상기 박형층과 상기 제 1 절연 수지층이 접하도록 상기 제 1 절연 수지층 상에 배치하고, 그 후 상기 박형층 부착 동박의 상기 동박 부분에 에칭 처리를 실시하여 상기 극박 동박으로 하는 공정 (a-1) 을 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 박형층이, 실리콘 화합물 이외의 상기 규소 화합물을 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연 수지층 상에 상기 박형층이 직접 적층된 반도체 소자 탑재용 패키지 기판의 제조 방법.
  13. 제 1 절연 수지층과, 규소 화합물을 적어도 포함하는 박형층과, 두께가 1 ㎛ ∼ 5 ㎛ 인 극박 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 기판 형성 공정 (a) 와, 상기 회로 형성용 지지 기판의 상기 극박 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하는 제 1 배선 도체 형성 공정 (b) 와, 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 가압하여 적층하는 적층 공정 (c) 와, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 도달하는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및 무전해 구리 도금 중 적어도 하나에 의해 접속시켜 제 2 배선 도체를 형성하는 제 2 배선 도체 형성 공정 (d) 와, 상기 제 2 배선 도체 상에 반도체 소자를 탑재하는 반도체 소자 탑재 공정 (g) 와, 상기 제 2 배선 도체 상에 상기 반도체 소자가 탑재된 회로 형성용 지지 기판으로부터, 상기 제 1 절연 수지층을 박리하는 박리 공정 (e) 와, 상기 박형층 및 상기 극박 동박 중 적어도 하나를 제거하는 제거 공정 (f) 를 포함하고,
    상기 박형층의 층두께가 10 ㎚ ∼ 80 ㎚ 인, 반도체 소자 실장 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 반도체 소자 탑재 공정 (g) 에 있어서, 접합재를 개재하여 상기 제 2 배선 도체 상에 상기 반도체 소자를 탑재하는 반도체 소자 실장 기판의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 절연 수지층 상에 상기 박형층이 직접 적층된 반도체 소자 실장 기판의 제조 방법.
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