JP7044997B2 - 半導体素子搭載用パッケージ基板の製造方法及び半導体素子実装基板の製造方法 - Google Patents
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Description
また、取扱い性等の観点から半導体素子搭載用パッケージ基板の製造方法の工程内において半導体素子を基板に搭載することが望まれる場合も想定される。しかし、従来方法の工程内で半導体素子を基板に搭載しようとすると、ハンダ等のリフロー時に金属層と極薄銅箔との間等に所謂膨れが生じる場合が多く、半導体素子搭載用パッケージ基板の製造方法の工程内においても半導体素子を基板に搭載できる手段の開発が求められていた。
<2> 前記第1の配線導体形成工程(b)は、前記極薄銅箔上にめっき用レジストをラミネートする工程(b-1)と、フォトリソグラフィーによって前記めっき用レジストに配線回路パターンを形成する工程(b-2)と、前記配線回路パターンが形成された前記極薄銅箔上に、パターン電解銅めっきにより第1の配線導体を形成する工程(b-3)と、前記めっき用レジストを除去する工程(b-4)と、を含む前記<1>に記載の半導体素子搭載用パッケージ基板の製造方法。
<3> 前記積層工程(c)は、前記第1の配線導体表面に粗化処理を施す工程(c-1)と、前記第2の絶縁樹脂層を、前記粗化処理を施した前記第1の配線導体と接するように配置し、前記第2の絶縁樹脂層上に金属層をさらに配置し、加熱加圧して、前記第2の絶縁樹脂層と前記金属層とを積層する工程(c-2)と、を含む前記<1>又は<2>に記載の半導体素子搭載用パッケージ基板の製造方法。
<4> 前記第2の配線導体形成工程(d)は、前記第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成する工程(d-1)と、前記非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきにより接続させる工程(d-2)と、前記第2の配線導体をサブトラクティブ工法又はセミアディティブ工法にて形成する工程(d-3)と、を含む前記<1>~<3>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<5> 前記第2の配線導体形成工程(d)において、前記第1の配線導体及び前記第2の配線導体が形成された回路形成用支持基板に対し、更に、前記積層工程(c)及び前記第2の配線導体形成工程(d)を繰り返し行い、ビルドアップ構造を有する半導体素子搭載用パッケージ基板を製造する前記<1>~<4>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<6> 前記第1の絶縁樹脂層の厚さが、0.02mm~2.0mmである前記<1>~<5>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<7> 前記第2の配線導体形成工程(d)において、前記非貫通孔をレーザーによって形成する前記<1>~<6>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<8> 前記剥離工程(e)において、前記第1の絶縁樹脂層を物理的に剥離する前記<1>~<7>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<9> 前記除去工程(f)において、前記剥型層及び/又は前記極薄銅箔を硫酸系又は過酸化水素系エッチング液を用いて除去する前記<1>~<8>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<10> 前記基板形成工程(a)において、厚さが1μm~20μmの銅箔上に前記剥型層が形成された剥型層付銅箔を、前記剥型層と前記第1の絶縁樹脂層とが接するように前記第1の絶縁樹脂層上に配置し、その後前記剥型層付銅箔の前記銅箔部分にエッチング処理を施して前記極薄銅箔とする工程(a-1)を含む前記<1>~<9>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<11> 前記剥型層が、シリコーン化合物以外の前記ケイ素化合物を含む前記<1>~<10>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<12> 前記第1の絶縁樹脂層上に前記剥型層が直接積層された前記<1>~<11>のいずれか一つに記載の半導体素子搭載用パッケージ基板の製造方法。
<13> 第1の絶縁樹脂層と、ケイ素化合物を少なくとも含む剥型層と、厚さが1μm~5μmである極薄銅箔と、をこの順で含む回路形成用支持基板を形成する基板形成工程(a)と、前記回路形成用支持基板の前記極薄銅箔上に、パターン電解銅めっきによって第1の配線導体を形成する第1の配線導体形成工程(b)と、前記第1の配線導体と接するように第2の絶縁樹脂層を配置し、前記第2の絶縁樹脂層を加熱加圧して積層する積層工程(c)と、前記第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきによって接続させて第2の配線導体を形成する第2の配線導体形成工程(d)と、前記第2の配線導体上に半導体素子を搭載する半導体素子搭載工程(g)と、前記第2の配線導体上に前記半導体素子が搭載された回路形成用支持基板から、前記第1の絶縁樹脂層を剥離する剥離工程(e)と、前記剥型層及び/又は前記極薄銅箔を除去する除去工程(f)と、を含む半導体素子実装基板の製造方法。
<14> 前記半導体素子搭載工程(g)において、接合材を介して前記第2の配線導体上に前記半導体素子を搭載する前記<13>に記載の半導体素子実装基板の製造方法。
<15> 前記第1の絶縁樹脂層上に前記剥型層が直接積層された前記<13>又は<14>に記載の半導体素子実装基板の製造方法。
本実施形態の半導体素子搭載用パッケージ基板の製造方法(以下、単に『本実施形態の製造方法』と称することがある。)は、
第1の絶縁樹脂層と、ケイ素化合物を少なくとも含む剥型層と、厚さが1μm~5μmである極薄銅箔と、をこの順で含む回路形成用支持基板を形成する基板形成工程(a)と、
前記回路形成用支持基板の前記極薄銅箔上に、パターン電解銅めっきによって第1の配線導体を形成する第1の配線導体形成工程(b)と、
前記第1の配線導体と接するように第2の絶縁樹脂層を配置し、前記第2の絶縁樹脂層を加熱加圧して積層する積層工程(c)と、
前記第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきによって接続させて第2の配線導体を形成する第2の配線導体形成工程(d)と、
前記第1の配線導体及び前記第2の配線導体が形成された回路形成用支持基板から、前記第1の絶縁樹脂層を剥離する剥離工程(e)と、
前記剥型層及び/又は前記極薄銅箔を除去する除去工程(f)と、
を含む。
以下、本実施形態の製造方法について詳細に記載する。
基板形成工程(a)は、第1の絶縁樹脂層と、ケイ素化合物を少なくとも含む剥型層と、厚さが1μm~5μmである極薄銅箔とを、この順で含む回路形成用支持基板を形成する工程である。第1の絶縁樹脂層には、片面のみに剥型層と極薄銅箔が配置されていてもよいが、これらの層が第1の絶縁樹脂層の両面に配置されていることが好ましい。すなわち、本実施形態における回路形成用支持基板は、剥型層付き2層コア基板が好ましい。図1を用いて回路形成用支持基板(剥型層付き2層コア基板)1の構成について説明する。図1は、本発明の半導体素子搭載用パッケージ基板の製造方法の一実施形態を説明するための概略図である。図1A及び図1Bに示すように、回路形成用支持基板1は、第1の絶縁樹脂層(例えば、プリプレグ)2の両面に、剥型層3と極薄銅箔4とが、第1の絶縁樹脂層2の表面側から順に設けられている。
積層の方法や条件は、特に限定されるものではないが、例えば、温度220±2℃、圧力5±0.2MPa、保持時間60分間の条件にて真空プレスを実施することで、回路形成用支持基板を形成することができる。
基板形成工程(a)における第1の絶縁樹脂層としては、特に限定されるものではないが、例えば、ガラスクロス等の基材に熱硬化性樹脂等の絶縁性の樹脂材料(絶縁材料)を含浸させたプリプレグや、絶縁性のフィルム材等を用いることができる。
また、硬化促進剤としてはフェノール類を使用することが好ましく、ノニルフェノール、パラクミルフェノールなどの単官能フェノールや、ビスフェノールA、ビスフェノールF、ビスフェノールSなどの二官能フェノール、又は、フェノールノボラック、クレゾールノボラックなどの多官能フェノールなどを用いることができる。硬化促進剤は、1種類を単独で使用してもよいし、2種類以上を混合して使用してもよい。
第1の絶縁樹脂層の厚さは、所望に応じて適宜設定するので特に限定されないが、0.02mm~2.0mmとすることができ、0.03mm~0.2mmが好ましく、0.04mm~0.15mmが更に好ましい。
本実施形態における回路形成用支持基板は、ケイ素化合物を少なくとも含む剥型層及び厚さが1μm~5μmである極薄銅箔を備える。
式(1)
(式中、R1はアルコキシ基又はハロゲン原子であり、R2はアルキル基、シクロアルキル基及びアリール基からなる群より選択される炭化水素基(前記炭化水素基は、一つ以上の水素原子がハロゲン原子で置換されていてもよい)、R3及びR4はそれぞれ独立に、ハロゲン原子、アルコキシ基、又は、アルキル基、シクロアルキル基及びアリール基からなる群より選択される炭化水素基(前記炭化水素基は、一つ以上の水素原子がハロゲン原子で置換されていてもよい)である。)
このようなシラン化合物をケイ素化合物として用いて剥型層を銅箔又は極薄銅箔上に形成したものは、市販品を用いてもよい。市販品としては、例えば、ジメチルジメトキシシラン、n-プロピルトリメトキシシラン、フェニルトリメトキシシラン、ヘキシルトリメトキシシランからなる群より選択される少なくとも1種をケイ素化合物として含む剥型層を銅箔上に形成したもの用いることができ、例えば、JX日鉱日石金属株式会社製の「PCS」(商品名)が挙げられる。
また、特に限定されるものではないが、剥離工程(e)における第1の絶縁樹脂層の剥離時に、極薄銅箔まで剥離するのを防止する観点から、剥離強度(y)と剥離強度(x)との差(y-x)は、例えば、50N・m以上が好ましく、100N・m以上が更に好ましく、200N・m以上が特に好ましい。
極薄銅箔は、厚さが1μm~5μmであり、好ましくは2μm~4μmであり、更に好ましくは2.5μm~3.5μmである。極薄銅箔は、極薄銅箔と第1の絶縁樹脂層とのアンカー効果により効果的に薬液の染み込みを防止する観点から、JISB0601:2001に示す10点の平均粗さ(Rzjis)が両面とも0.3μm~3.0μmのものであることが好ましく、0.5μm~2.0μmが更に好ましく、0.7μm~1.5μmが特に好ましい。
第1の配線導体形成工程(b)は、上述した回路形成用支持基板の極薄銅箔上に、パターン電解銅めっきによって第1の配線導体を形成する工程である。第1の配線導体形成工程(b)を経ることで、図1Cに示すように、回路形成用支持基板1の極薄銅箔4上に第1の配線導体6が形成される。第1の配線導体の形成手段は、特に限定されるものではないが、例えば、以下の工程によって第1の配線導体を形成することができる。
積層工程(c)は、前記第1の配線導体と接するように第2の絶縁樹脂層を配置し、前記第2の絶縁樹脂層を加熱加圧して積層する工程である。積層工程(c)は、前記第2の絶縁樹脂層上に金属層をさらに配置し、加熱加圧して、前記第2の絶縁樹脂層と前記金属層とを積層する工程であってもよい。積層工程(c)を経ることで、図1Dに示すように、第1の配線導体6と接するように第2の絶縁樹脂層7と金属層8とを積層させることができる。なお、図1Dにおいては、金属層を設けた態様をしているが本実施形態は当該態様に限定されるものではない。
第2の配線導体形成工程(d)は、前記第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきによって接続させて、第2の配線導体を形成する工程である。第2の配線導体形成工程(d)においては、電解銅めっき及び/又は無電解銅めっきが施されることにより、図1Eに示すように、第1の配線導体6と金属層8とが、非貫通孔の内壁に形成されためっき銅9を通じて電気的に接続される。その後、図1Fに示すように、金属層8をパターニングすることにより、第2の絶縁樹脂層7上に第2の配線導体10を形成することができる。
剥離工程(e)は、前記第1の配線導体及び前記第2の配線導体が形成された回路形成用支持基板から、前記第1の絶縁樹脂層を剥離する工程である。剥離工程(e)を経ると、図1Gに示すように、剥型層3との界面において第1の絶縁樹脂層が剥離され、剥型層3と極薄銅箔4上に、第1の配線導体6、第2の絶縁樹脂層7及び第2の配線導体10が積層した積層体Aが形成される。
除去工程(f)は、前記剥型層及び/又は前記極薄銅箔を除去する工程である。除去工程(f)を経ると、図1Hに示すように、第1の配線導体6(内層)が第2の絶縁樹脂層7中に埋設されており、第1の配線導体(内層)と第2の配線導体10(外層)とが電気的に接合された半導体素子搭載用パッケージ基板20を形成することができる。除去工程(f)においては、例えば、前記剥型層及び/又は前記極薄銅箔の除去を硫酸系又は過酸化水素系エッチング液を用いて除去することができる。例えば、剥離工程(e)において、第1の絶縁樹脂層が剥型層との界面において剥離された場合、及び、剥型層が破壊されてその一部が第1の絶縁樹脂層と共に剥離された場合には、除去工程(f)において剥型層の全体またはその一部及び極薄銅箔が除去される。また、剥離工程(e)において第1の絶縁樹脂層が剥型層と共に剥型層と極薄銅箔との界面で剥離された場合、除去工程(f)においては極薄銅箔のみが除去されることとなる。硫酸系又は過酸化水素系エッチング液は、特に限定されるものではなく、当業界で使用されているものを使用することができる。
本実施形態における半導体素子実装基板の製造方法は、第1の絶縁樹脂層と、ケイ素化合物を少なくとも含む剥型層と、厚さが1μm~5μmである極薄銅箔と、をこの順で含む回路形成用支持基板を形成する基板形成工程(a)と、前記回路形成用支持基板の前記極薄銅箔上に、パターン電解銅めっきによって第1の配線導体を形成する第1の配線導体形成工程(b)と、前記第1の配線導体と接するように第2の絶縁樹脂層を配置し、前記第2の絶縁樹脂層を加熱加圧して積層する積層工程(c)と、前記第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきによって接続させて第2の配線導体を形成する第2の配線導体形成工程(d)と、前記第2の配線導体上に半導体素子を搭載する半導体素子搭載工程(g)と、前記第2の配線導体上に前記半導体素子が搭載された回路形成用支持基板から、前記第1の絶縁樹脂層を剥離する剥離工程(e)と、前記剥型層及び/又は前記極薄銅箔を除去する除去工程(f)と、を含む。
一方、上述のように本実施形態の半導体素子実装基板の製造方法ではケイ素化合物を含む剥型層を用いていることから、はんだ等の接合材に対するリフロー時に基板に熱を加えても銅箔と極薄銅箔との間で生じるような膨れの発生を防止することができる。かかる観点からも、ケイ素化合物は、シリコーン化合物以外の化合物であることが好ましい。
以下、本実施形態の半導体素子実装基板の製造方法について説明するが、上述の半導体素子搭載用パッケージ基板の製造方法と共通する工程及び部材、材料については同様の条件や部材を用いることができ、好ましい範囲も同様である。このため、以下の説明において、上述の半導体素子搭載用パッケージ基板の製造方法と共通する箇所については説明を省略する。
半導体素子搭載工程(g)は、前記第2の配線導体上に前記半導体素子を搭載する工程である。本実施形態における半導体素子実装基板の製造方法では、上述の半導体素子搭載用パッケージ基板の製造方法における基板形成工程(a)~第2の配線導体形成工程(d)までの工程を順次おこない、前記第1の配線導体及び前記第2の配線導体が形成された回路形成用支持基板上に半導体素子を搭載する。この際、回路形成用支持基板は、第1の絶縁樹脂層の片側のみに、剥型層、極薄銅箔、第1の配線導体及び第2の配線導体が設けられたものを用いることが好ましい。また、第1の絶縁樹脂層の半導体素子が搭載されない側の面は特に限定はないが、銅箔等の金属が積層されていてもよいし、第1の絶縁樹脂層の表面が露出した状態であってもよい。
本実施形態の半導体素子実装基板の製造方法によれば、剥型層を用いるため、リフロー時に銅箔と極薄銅箔との間に生じるような剥がれが生じたことに起因する膨れの発生を抑制することができ、ベアチップ17の位置合せ等も良好に行うことができるなど生産性に優れる。
[実施例1]
<基板形成工程(a)>
ビスマレイミドトリアジン樹脂(BT樹脂)をガラスクロス(ガラス繊維)に含浸させてBステージとしたプリプレグ(図1Aにおける第1の絶縁樹脂層2;厚さ0.100mm:三菱ガス化学製GHPL-830NS ST56)の両面に、厚さ12μmの銅箔にシラン化合物で構成された剥型層(図1Aにおける剥型層3;厚さ:40nm)が塗布により形成された剥型層付銅箔(JX日鉱日石金属株式会社製、商品名:PCS)を、剥型層面が前記第1の絶縁樹脂層と接するように配置し、温度220±2℃、圧力5±0.2MPa、保持時間60分間の条件にて真空プレスを実施した。その後、過水硫酸系のソフトエッチング液を用いたエッチングにより前記銅箔の厚さを3μmに調整して、前記第1の絶縁樹脂層の両面に剥型層と極薄銅箔(図1Aにおける極薄銅箔4)とがこの順で設けられた回路形成用支持基板(図1Aにおける回路形成用支持基板1)を作製した。
回路形成用支持基板に、日立ビアメカニクス株式会社製のルータ加工機を用いてガイド穴を形成し、その後、過水硫酸系のソフトエッチング液を用いて表面を1~2μmエッチングした。次いで、温度110±10℃、圧力0.50±0.02MPaの条件で、『ドライフィルムレジストNIT225』(ニチゴー・モートン株式会社製、商品名)をラミネートした。ドライフィルムレジストへの回路パターンの焼付けを、前記ガイド穴を基準として平行露光機にて実施した後、1%炭酸ナトリウム水溶液を用いてドライフィルムレジストを現像し、めっき用レジストパターンを形成した。次いで、硫酸銅濃度60~80g/L、硫酸濃度150~200g/Lの硫酸銅めっきラインにて15~20μmほどのパターン電解銅めっき(電解銅めっき)を施し、第1の配線導体(図1Cにおける第1の配線導体6)を形成した。その後、アミン系のレジスト剥離液を用いてドライフィルムレジストを剥離除去した。
絶縁樹脂との密着力を得るため、第1の配線導体(銅パターン)表面を、銅表面粗化液CZ-8100(メック株式会社製、製品名)を用いて粗化処理を施した。次いで、第1の配線導体が形成された回路形成用支持基板の両面に、ビスマレイミドトリアジン樹脂(BT樹脂)をガラスクロス(ガラス繊維)に含浸させてBステージとしたプリプレグ(図1Dにおける第2の絶縁樹脂層7;厚さ0.100mm:三菱ガス化学製、製品名『GHPL-830NS ST56』))を配置した。次いで、第2の絶縁樹脂層上に厚さ18μmのキャリア銅箔付極薄銅箔(極薄銅箔(金属層);厚さ2μm:製品名『MTEx』、三井金属鉱業株式会社製)を、キャリア銅箔側が第2の絶縁樹脂層と接するように配置し、圧力2.5±0.2MPa、温度220±2℃、保持時間60分間の条件で、真空プレスした。その後、厚さ18μmのキャリア銅箔を剥離して、第1の配線導体上に第2の絶縁樹脂層と厚さ2μmの極薄銅箔(図1Dにおける金属層8)とが積層された回路形成用支持基板を得た。
第1の配線導体上に第2の絶縁樹脂層と金属層とが積層された回路形成用支持基板の両面に、炭酸ガスレーザー加工機LC-1C/21(日立ビアメカニクス株式会社製、商品名)を用いて、ビーム照射径Φ0.21mm、周波数500Hz、パルス幅10μs、照射回数7ショットの条件にて1穴ずつ加工し、金属層を介して第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成した。
第2の配線導体を形成した後、剥型層付銅箔と第1の絶縁樹脂層(プリプレグ層)との境界部に物理的な力を加えて、第1の配線導体及び第2の配線導体が形成された回路形成用支持基板から、第1の絶縁樹脂層(プリプレグ層)を剥離し、一組の積層体(図1Gにおける積層体A)とした。
剥離工程(e)において、第1の絶縁樹脂層(プリプレグ層)を剥離した後、極薄銅箔と剥型層とを、過水硫酸系のソフトエッチング液を用いて除去した。その後、ソルダーレジストを形成し、金めっき仕上げを行い、パッケージサイズに切断加工を施すことにより、半導体素子搭載用パッケージ基板(図1Hにおける半導体素子搭載用パッケージ基板20)を得た。
実施例1において剥離工程(e)にて第1の絶縁樹脂層が剥離された積層体(図1Gにおける積層体A)を、剥型層3側から観察した。図3は、実施例1における積層体Aを剥型層側から観察した写真である。図3に示すように、実施例1においては、剥型層表面に薬液の染み込みは確認できなかった。
実施例1の基板形成工程(a)において、剥型層付銅箔(PCS)の代わりに剥型層を有しない銅箔(厚さ:12μm、JX日鉱日石金属株式会社製、商品名:JDLC)を用いた以外は、実施例1と同様にして各工程を実施した。しかし、比較例1においては、剥離工程(e)において第1の絶縁樹脂層を剥離した際に、銅箔も剥離し、得られた半導体素子搭載用パッケージ基板の底部に欠落部が形成された。
実施例1の基板形成工程(a)において、図4Aに示す回路形成用支持基板12を用いた以外は実施例1と同様にして、比較例2の半導体素子搭載用パッケージ基板を作製した。回路形成用支持基板12は、図4Aに示すように、キャリア銅付極薄銅箔(厚さ3μm:製品名『MTEx』、三井金属鉱業株式会社製)に剥型層を設けず、且つ、キャリア銅11を剥離せずにキャリア銅11が第1の絶縁樹脂層2と接するように配置された形態である。即ち、比較例2における回路形成用支持基板12は、第1の絶縁樹脂層2側から、キャリア銅11と極薄銅箔4とが積層されている。尚、比較例2においては、剥離工程(e)において、図4Bに示すように、キャリア銅11と極薄銅箔4との界面でキャリア銅11と第1の絶縁樹脂層2(プリプレグ層)を剥離させた。
比較例2において、剥離工程(e)を経た後、極薄銅箔4側から、キャリア銅11及び第1の絶縁樹脂層2(プリプレグ層)が剥離された積層体を観察した。図5は、比較例2における積層体を極薄銅箔側から観察した写真である。図5に示すように、比較例2においては極薄銅箔表面にデスミア処理時の薬液が染み込んでいることが確認された。
(半導体素子実装基板の作製)
実施例1における基板形成工程(a)から第2の配線導体形成工程(d)までを順次行い、第1の絶縁樹脂層の片側のみに、剥型層、極薄銅箔、第1の配線導体及び第2の配線導体が設けられた回路形成用支持基板を作製し、第2の配線導体(図1Fにおける第2の配線導体10)上に開口部Aを有するソルダーレジスト層13を形成した(図6A参照)。次いで、開口部Aにニッケル層14と金めっき層15とを積層形成した(図6B参照)。さらに、金めっき層15上に半田ボールを搭載して約260℃にてリフローを行い、半田ボール16が形成された多層プリント配線板を作製した(図6C参照)。
実施例2の半導体素子実装基板30の形成においては、リフロー時に膨れ等の異常個所は認められず、ベアチップ17の位置合せ等も良好に行うことができた。
実施例2の基板形成工程(a)において、比較例2における回路形成用支持基板12(図4A参照)を用いた以外は実施例2と同様にして、比較例3の半導体素子実装基板を作製した。剥型層を有さない回路形成用支持基板12を用いた比較例3ではリフロー時に銅箔と極薄銅箔の間で剥がれが生じ、基板(70mm×240mmのサイズ)において15mmの銅箔の膨れが2か所発生していた。このため、ベアチップ17の位置合せの際、位置ずれが生じてしまい、製品不良となってしまった。
また、明細書に記載された全ての文献、特許出願、及び技術規格は、個々の文献、特許出願、及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。
2 第1の絶縁樹脂層
3 剥型層
4 極薄銅箔
6 第1の配線導体
7 第2の絶縁樹脂層
8 金属層
9 めっき銅
10 第2の配線導体
11 キャリア銅
13 ソルダーレジスト層
14 ニッケル層
15 金めっき層
16 半田ボール
17 ベアチップ
18 モールド樹脂
20 半導体素子搭載用パッケージ基板
30 半導体素子実装基板
Claims (15)
- 第1の絶縁樹脂層と、ケイ素化合物を少なくとも含む剥型層と、厚さが1μm~5μmである極薄銅箔と、をこの順で含む回路形成用支持基板を形成する基板形成工程(a)と、
前記回路形成用支持基板の前記極薄銅箔上に、パターン電解銅めっきによって第1の配線導体を形成する第1の配線導体形成工程(b)と、
前記第1の配線導体と接するように第2の絶縁樹脂層を配置し、前記第2の絶縁樹脂層を加熱加圧して積層する積層工程(c)と、
前記第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきによって接続させて第2の配線導体を形成する第2の配線導体形成工程(d)と、
前記第1の配線導体及び前記第2の配線導体が形成された回路形成用支持基板から、前記第1の絶縁樹脂層を剥離する剥離工程(e)と、
前記剥型層及び/又は前記極薄銅箔を除去する除去工程(f)と、
を含み、
前記剥型層の層厚が10nm~80nmである半導体素子搭載用パッケージ基板の製造方法。 - 前記第1の配線導体形成工程(b)は、
前記極薄銅箔上にめっき用レジストをラミネートする工程(b-1)と、
フォトリソグラフィーによって前記めっき用レジストに配線回路パターンを形成する工程(b-2)と、
前記配線回路パターンが形成された前記極薄銅箔上に、パターン電解銅めっきにより前記第1の配線導体を形成する工程(b-3)と、
前記めっき用レジストを除去する工程(b-4)と、
を含む請求項1に記載の半導体素子搭載用パッケージ基板の製造方法。 - 前記積層工程(c)は、
前記第1の配線導体表面に粗化処理を施す工程(c-1)と、
前記第2の絶縁樹脂層を、前記粗化処理を施した前記第1の配線導体と接するように配置し、前記第2の絶縁樹脂層上に金属層をさらに配置し、加熱加圧して、前記第2の絶縁樹脂層と前記金属層とを積層する工程(c-2)と、
を含む請求項1又は2に記載の半導体素子搭載用パッケージ基板の製造方法。 - 前記第2の配線導体形成工程(d)は、
前記第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成する工程(d-1)と、
前記非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきにより接続させる工程(d-2)と、
前記第2の配線導体をサブトラクティブ工法又はセミアディティブ工法にて形成する工程(d-3)と、
を含む請求項1~3のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。 - 前記第2の配線導体形成工程(d)において、前記第1の配線導体及び前記第2の配線導体が形成された回路形成用支持基板に対し、更に、前記積層工程(c)及び前記第2の配線導体形成工程(d)を繰り返し行い、ビルドアップ構造を有する半導体素子搭載用パッケージ基板を製造する請求項1~4のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。
- 前記第1の絶縁樹脂層の厚さが、0.02mm~2.0mmである請求項1~5のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。
- 前記第2の配線導体形成工程(d)において、前記非貫通孔をレーザーによって形成する請求項1~6のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。
- 前記剥離工程(e)において、前記第1の絶縁樹脂層を物理的に剥離する請求項1~7のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。
- 前記除去工程(f)において、前記剥型層及び/又は前記極薄銅箔を硫酸系又は過酸化水素系エッチング液を用いて除去する請求項1~8のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。
- 前記基板形成工程(a)において、厚さが1μm~20μmの銅箔上に前記剥型層が形成された剥型層付銅箔を、前記剥型層と前記第1の絶縁樹脂層とが接するように前記第1の絶縁樹脂層上に配置し、その後前記剥型層付銅箔の前記銅箔部分にエッチング処理を施して前記極薄銅箔とする工程(a-1)を含む請求項1~9のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。
- 前記剥型層が、シリコーン化合物以外の前記ケイ素化合物を含む請求項1~10のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。
- 前記第1の絶縁樹脂層上に前記剥型層が直接積層された請求項1~11のいずれか一項に記載の半導体素子搭載用パッケージ基板の製造方法。
- 第1の絶縁樹脂層と、ケイ素化合物を少なくとも含む剥型層と、厚さが1μm~5μmである極薄銅箔と、をこの順で含む回路形成用支持基板を形成する基板形成工程(a)と、
前記回路形成用支持基板の前記極薄銅箔上に、パターン電解銅めっきによって第1の配線導体を形成する第1の配線導体形成工程(b)と、前記第1の配線導体と接するように第2の絶縁樹脂層を配置し、前記第2の絶縁樹脂層を加熱加圧して積層する積層工程(c)と、前記第2の絶縁樹脂層に、前記第1の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び/又は無電解銅めっきによって接続させて第2の配線導体を形成する第2の配線導体形成工程(d)と、前記第2の配線導体上に半導体素子を搭載する半導体素子搭載工程(g)と、前記第2の配線導体上に前記半導体素子が搭載された回路形成用支持基板から、前記第1の絶縁樹脂層を剥離する剥離工程(e)と、前記剥型層及び/又は前記極薄銅箔を除去する除去工程(f)と、を含み、
前記剥型層の層厚が10nm~80nmである半導体素子実装基板の製造方法。 - 前記半導体素子搭載工程(g)において、接合材を介して前記第2の配線導体上に前記半導体素子を搭載する請求項13に記載の半導体素子実装基板の製造方法。
- 前記第1の絶縁樹脂層上に前記剥型層が直接積層された請求項13又は14に記載の半導体素子実装基板の製造方法。
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