JP7145403B2 - 支持体及びそれを用いた半導体素子実装基板の製造方法 - Google Patents

支持体及びそれを用いた半導体素子実装基板の製造方法 Download PDF

Info

Publication number
JP7145403B2
JP7145403B2 JP2019514480A JP2019514480A JP7145403B2 JP 7145403 B2 JP7145403 B2 JP 7145403B2 JP 2019514480 A JP2019514480 A JP 2019514480A JP 2019514480 A JP2019514480 A JP 2019514480A JP 7145403 B2 JP7145403 B2 JP 7145403B2
Authority
JP
Japan
Prior art keywords
layer
resins
copper foil
resin layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019514480A
Other languages
English (en)
Other versions
JPWO2018199003A1 (ja
Inventor
俊介 平野
禎啓 加藤
尊明 小柏
和晃 川下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Gas Chemical Co Inc
Original Assignee
Mitsubishi Gas Chemical Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Gas Chemical Co Inc filed Critical Mitsubishi Gas Chemical Co Inc
Publication of JPWO2018199003A1 publication Critical patent/JPWO2018199003A1/ja
Application granted granted Critical
Publication of JP7145403B2 publication Critical patent/JP7145403B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/06—Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B32B27/08—Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material of synthetic resin
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/04—Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B32B15/08—Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material of synthetic resin
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/20—Layered products comprising a layer of metal comprising aluminium or copper
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B17/00—Layered products essentially comprising sheet glass, or glass, slag, or like fibres
    • B32B17/02—Layered products essentially comprising sheet glass, or glass, slag, or like fibres in the form of fibres or filaments
    • B32B17/04—Layered products essentially comprising sheet glass, or glass, slag, or like fibres in the form of fibres or filaments bonded with or embedded in a plastic substance
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B17/00—Layered products essentially comprising sheet glass, or glass, slag, or like fibres
    • B32B17/06—Layered products essentially comprising sheet glass, or glass, slag, or like fibres comprising glass as the main or only constituent of a layer, next to another layer of a specific material
    • B32B17/061—Layered products essentially comprising sheet glass, or glass, slag, or like fibres comprising glass as the main or only constituent of a layer, next to another layer of a specific material of metal
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B7/00—Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
    • B32B7/04—Interconnection of layers
    • B32B7/12—Interconnection of layers using interposed adhesives or interposed materials with bonding properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2305/00—Condition, form or state of the layers or laminate
    • B32B2305/07—Parts immersed or impregnated in a matrix
    • B32B2305/076—Prepregs
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • B32B2457/08—PCBs, i.e. printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/81095—Temperature settings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laminated Bodies (AREA)

Description

本発明は、半導体素子を実装する際の基板のハンドリング性を向上させることのできる支持体及びそれを用いた半導体素子実装基板の製造方法に関する。
電子機器、通信機器及びパーソナルコンピューターなどに広く用いられる半導体パッケージの高機能化及び小型化は、近年、益々加速している。それに伴い、半導体パッケージにおけるプリント配線板及び半導体素子搭載用パッケージ基板の薄型化が要求されている。通常、プリント配線板及び半導体素子搭載用パッケージ基板は、支持基板上に回路パターンとなる層（以下、単に「配線導体」ともいう。）と絶縁材料とを積層させて作製される。
このような半導体素子搭載用パッケージ基板の製造方法としては、例えば、キャリア箔付極薄銅箔のキャリア箔面に第１の絶縁樹脂を設けてなる回路形成用支持基板を用い、パターン電解銅めっきによって第１の配線導体を形成し、更に、第２の絶縁樹脂を積層し、その後第２の配線導体を形成する方法が開示されている（例えば、特許文献１参照。）。
特開２００５－１０１１３７号公報
前記のとおり、近年、半導体素子を搭載するためのパッケージ基板の薄型化が進んでおり、厚み９０μｍ程度の３層コアレス基板（ＥＴＳ）が量産化されている。今後は更なる薄型化が進むと考えられ、数年以内には厚み６０μｍ程度の基板が流通することが予想されている。しかしながら、基板の厚みが薄くなることに伴ってハンドリング性も悪化するため、基板に半導体素子を実装することが困難になるという問題がある。
前記の事情に鑑み、本発明は、パッケージ基板のハンドリング性を向上させ、半導体素子の実装を容易にすることの可能な支持体を提供することを目的とする。
更には、その支持体を用いた半導体素子実装基板の製造方法を提供することを目的とする。
本発明者らは鋭意検討した結果、耐熱フィルム層と、樹脂層と、を含み、樹脂層が半硬化状態（Ｂステージ）である支持体によって、前記課題を解決できることを見出し、本発明を完成させた。
すなわち、本発明は以下のとおりである。
［１］
耐熱フィルム層と、樹脂層と、含む支持体であって、
前記樹脂層の少なくとも一方の面（第１の面）に前記耐熱フィルム層が積層されており、
前記樹脂層が半硬化状態（Ｂステージ）である、支持体。
［２］
前記樹脂層の前記耐熱フィルム層が積層された面とは反対側の面（第２の面）に、銅箔が更に積層された、前記［１］に記載の支持体。
［３］
前記耐熱フィルム層は、ポリイミド樹脂、ポリアミドイミド樹脂、ナイロン樹脂及びフッ素系樹脂からなる群から選択される１種以上の樹脂を含む、前記［１］又は［２］に記載の支持体。
［４］
前記耐熱フィルム層は接着層付き耐熱フィルム層であって、前記接着層は、フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、イソシアネート樹脂、ベンゾシクロブテン樹脂及びビニル樹脂からなる群から選択される１種以上の樹脂を含む、前記［１］～［３］のいずれかに記載の支持体。
［５］
１０～４００μｍの厚さを有する、前記［１］～［４］のいずれかに記載の支持体。
［６］
前記樹脂層はガラスクロスに熱硬化性樹脂を含浸させたプリプレグを含む、前記［１］～［５］のいずれかに記載の支持体。
［７］
前記熱硬化性樹脂は、フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、ビスマレイミドトリアジン樹脂、イソシアネート樹脂、ベンゾシクロブテン樹脂及びビニル樹脂からなる群から選択される１種以上の樹脂を含む、前記［６］に記載の支持体。
［８］
前記耐熱フィルム層は前記樹脂層よりも表面積が小さい、前記［１］～［７］のいずれかに記載の支持体。
［９］
前記［１］～［８］のいずれかに記載の支持体を用いた半導体素子実装基板の製造方法であって、
第１及び第２の配線導体が形成された回路形成基板に前記支持体をプレスして積層した後、前記配線導体上に半導体素子を実装する工程を含む、製造方法。
［１０］
以下の工程を含む、前記［９］に記載の半導体素子実装基板の製造方法。
（ａ）第１の絶縁樹脂層と、剥型層と、銅箔と、をこの順で含む回路形成用支持基板を形成する工程
（ｂ）前記回路形成用支持基板の前記銅箔上に、第１の配線導体を形成する工程
（ｃ）前記第１の配線導体と接するように第２の絶縁樹脂層を配置し、前記第２の絶縁樹脂層を加熱及び加圧して積層する工程
（ｄ）前記第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び／又は無電解銅めっきによって接続させて第２の配線導体を形成する工程
（ｅ）前記第１及び第２の配線導体が形成された回路形成基板から、前記第１の絶縁樹脂層を剥離する工程
（ｆ）前記回路形成基板から前記剥型層及び／又は前記銅箔を除去する工程
（ｇ）前記回路形成基板に前記支持体をプレスして積層する工程
（ｈ）前記回路形成基板の前記配線導体上に半導体素子を実装する工程
（ｉ）前記回路形成基板から前記支持体を剥離する工程
［１１］
前記工程（ｄ）と前記工程（ｅ）の間に、前記第１及び第２の配線導体が形成された回路形成基板に対して、絶縁樹脂層積層工程及び配線導体形成工程を繰り返し行い、ビルドアップ構造を形成する工程を更に含む、前記［１０］に記載の半導体素子実装基板の製造方法。
［１２］
前記工程（ｆ）と前記工程（ｇ）の間に、ソルダーレジスト層を形成する工程を更に含む、前記［１０］又は［１１］に記載の半導体素子実装基板の製造方法。
［１３］
前記ソルダーレジスト層を形成する工程の後、金めっき層を形成する工程を更に含む、前記［１２］に記載の半導体素子実装基板の製造方法。
［１４］
前記工程（ｄ）と前記工程（ｅ）の間に、ソルダーレジスト層を形成する工程を含む、前記［１０］又は［１１］に記載の半導体素子実装基板の製造方法。
［１５］
前記ソルダーレジスト層を形成する工程の後、金めっき層を形成する工程を更に含む、前記［１４］に記載の半導体素子実装基板の製造方法。
［１６］
以下の工程を含む、前記［９］に記載の半導体素子実装基板の製造方法。
（ａ）第１の絶縁樹脂層と、剥型層と、銅箔と、をこの順で含む回路形成用支持基板を形成する工程
（ｂ）前記回路形成用支持基板の前記銅箔上に、第１の配線導体を形成する工程
（ｃ）前記第１の配線導体と接するように第２の絶縁樹脂層を配置し、前記第２の絶縁樹脂層を加熱及び加圧して積層する工程
（ｄ）前記第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び／又は無電解銅めっきによって接続させて第２の配線導体を形成する工程
（ｊ）前記第１及び第２の配線導体が形成された回路形成基板に前記支持体をプレスして積層する工程
（ｋ）前記支持体が積層された回路形成基板から、前記第１の絶縁樹脂層を剥離する工程
（ｌ）前記回路形成基板から前記剥型層及び／又は前記銅箔を除去する工程
（ｈ）前記回路形成基板の前記配線導体上に半導体素子を実装する工程
（ｉ）前記回路形成基板から前記支持体を剥離する工程
［１７］
前記工程（ｄ）と前記工程（ｅ）の間に、前記第１及び第２の配線導体が形成された回路形成基板に対して、絶縁樹脂層積層工程及び配線導体形成工程を繰り返し行い、ビルドアップ構造を形成する工程を更に含む、前記［１６］に記載の半導体素子実装基板の製造方法。
［１８］
前記工程（ｌ）と前記工程（ｈ）の間に、ソルダーレジスト層を形成する工程を更に含む、前記［１６］又は［１７］に記載の半導体素子実装基板の製造方法。
［１９］
前記ソルダーレジスト層を形成する工程の後、金めっき層を形成する工程を更に含む、前記［１８］に記載の半導体素子実装基板の製造方法。
本発明の支持体を用いることにより、半導体素子搭載用のパッケージ基板のハンドリング性が向上し、基板への半導体素子の実装やソルダーレジストの塗布が容易となる。
実施形態１の製造方法を概略的に示す図（図１Ａ～図１Ｄ）である。 実施形態１の製造方法を概略的に示す図（図１Ｅ～図１Ｈ）である。 実施形態１の製造方法を概略的に示す図（図１Ｉ～図１Ｋ）である。 実施形態２の製造方法を概略的に示す図（図２Ａ～図２Ｄ）である。
以下、本発明を実施するための形態（以下、「本実施形態」という。）について詳細に記載する。なお、本発明は以下の実施の形態に限定されるものではなく、その要旨の範囲内で種々変形して実施することができる。
なお、本実施形態において、「（メタ）アクリロ」とは「アクリロ」及びそれに対応する「メタクリロ」の両方を意味し、「（メタ）アクリル」とは「アクリル」及びそれに対応する「メタクリル」の両方を意味し、「（メタ）アクリレート」とは「アクリレート」及びそれに対応する「メタクリレート」の両方を意味する。
＜支持体＞
本実施形態における支持体は、
耐熱フィルム層と、樹脂層と、含む支持体であって、
前記樹脂層の少なくとも一方の面（第１の面）に前記耐熱フィルム層が積層されており、
前記樹脂層が半硬化状態（Ｂステージ）である。
［樹脂層］
樹脂層としては、特に限定されず、後述する第１及び第２の絶縁樹脂層と同様のものを用いることができるが、中でも、基板の耐熱性や寸法安定性の観点から、ガラスクロスに熱硬化性樹脂を含浸させたプリプレグを含むことが好ましい。
ガラスクロスとしては、特に限定されず、例えば、ガラス繊維や平織のガラスクロスが挙げられる。これらのガラスクロスは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
熱硬化性樹脂としては、例えば、フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、ビスマレイミドトリアジン樹脂（「ＢＴ樹脂」とも称す）、イソシアネート樹脂、ベンゾシクロブテン樹脂及びビニル樹脂が挙げられる。これらの熱硬化性樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。これらの熱硬化性樹脂の中でも、基板の耐熱性や寸法安定性の観点から、ビスマレイミドトリアジン樹脂、エポキシ樹脂、シアネート樹脂及びマレイミド樹脂が好ましく、ビスマレイミドトリアジン樹脂がより好ましい。フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、イソシアネート樹脂、ベンゾシクロブテン樹脂及びビニル樹脂のそれぞれの具体例は、後述の絶縁材料の樹脂組成物に用いられる熱硬化性樹脂に記載のとおりである。
樹脂層は、その硬化の程度が半硬化状態（Ｂステージ）である。樹脂層が半硬化状態であることにより、半導体素子搭載用の基板に対する支持体の追従性が向上すると同時に、半導体素子実装後に支持体を物理的な力によって剥離することが容易となる。
プリプレグとしては、市販品を用いることもでき、例えば、三菱ガス化学（株）製のＧＨＰＬ－８３０ＮＳ（製品名）を使用することができる。
［耐熱フィルム層］
本実施形態における支持体は、樹脂層の少なくとも一方の面に耐熱フィルム層が積層されている。耐熱フィルム層としては、耐熱性樹脂からなるフィルムであれば特に限定されず、耐熱性樹脂としては、例えば、ポリイミド樹脂、ポリアミドイミド樹脂、ナイロン樹脂及びフッ素系樹脂が挙げられる。これらの耐熱性樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。これらの耐熱性樹脂の中でも、耐熱性の観点から、ポリイミド樹脂、フッ素系樹脂が好ましい。
ポリイミド樹脂としては、特に限定されず、例えば、ポリアミドイミド、ポリピロメリットジイミド、ビスマレイミド及びポリエーテルイミドが挙げられる。これらのポリイミド樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
ポリアミドイミド樹脂としては、特に限定されず、例えば、トリメリット酸無水物、ベンゾフェノンテトラカルボン酸無水物及びビトリレンジイソシアネートをＮ－メチル－２－ピロリドン及び／又はＮ，Ｎ－ジメチルアセトアミドの溶剤中で加熱することで得られる樹脂や、トリメリット酸無水物、ジフェニルメタンジイソシアネート及びカルボキシル基末端（メタ）アクリロニトリル－ブタジエンゴムをＮ－メチル－２－ピロリドン及び／又はＮ，Ｎ－ジメチルアセトアミドなどの溶剤中で加熱することで得られるものが挙げられる。これらのポリアミドイミド樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
ナイロン樹脂としては、特に限定されず、例えば、ナイロン６、ナイロン６，６及びアラミドが挙げられる。これらのナイロン樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
フッ素系樹脂としては、特に限定されず、例えば、ポリテトラフルオロエチレン、ポリビニリデンフルオライド及びポリクロロトリフルオロエチレンが挙げられる。これらのフッ素系樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
耐熱フィルム層は接着層付き耐熱フィルム層であってもよい。耐熱フィルム層が接着層付き耐熱フィルム層である場合には、接着層面が絶縁樹脂層と接するように配置する。
接着層を構成する樹脂としては、特に限定されず、例えば、フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、イソシアネート樹脂、ベンゾシクロブテン樹脂、ビスマレイミドトリアジン樹脂及びビニル樹脂が挙げられる。これらの接着層を構成する樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、イソシアネート樹脂、ベンゾシクロブテン樹脂及びビニル樹脂のそれぞれの具体例は、後述の絶縁材料の樹脂組成物に用いられる熱硬化性樹脂に記載のとおりである。
接着層付き耐熱フィルムとしては、市販品を用いることもでき、例えば、ニッカン工業（株）製のＣＩＳＶ（製品名）を使用することができる。
［銅箔］
本実施形態における支持体は、前記絶縁樹脂層の前記耐熱フィルム層が積層された面とは反対側の面（第２の面）に、銅箔が更に積層されていてもよい。樹脂層の第２の面に銅箔が更に積層されていることにより、基板の剛性を高めることができるという利点を有する。
銅箔としては、後述する銅箔と同様のものを用いることができる。
支持体の厚さは、特に限定されないが、基板のハンドリング性向上の観点から、好ましくは１０μｍ以上であり、より好ましくは５０μｍ以上であり、更に好ましくは１００μｍ以上である。支持体の厚さの上限としては特に限定されないが、厚過ぎると運搬性や量産性などに劣る傾向にあるため、好ましくは４００μｍ以下であり、より好ましくは３００μｍ以下であり、更に好ましくは２００μｍ以下である。
また、本実施形態における支持体は、耐熱フィルム層の表面積が、樹脂層の表面積よりも小さくてもよい。耐熱フィルム層の表面積が樹脂層の表面積よりも小さい場合、支持体と回路形成基板の接着力を高めることができ、半導体素子を実装する前に積層基板をパッケージサイズに切断加工することが容易となるという利点を有する。
支持体の製造方法としては特に限定されず、例えば、樹脂層の少なくとも一方の面に耐熱フィルム層を配置し、必要に応じて耐熱フィルム層が積層された面とは反対側の面に銅箔を配置した後、温度４０～１００℃、圧力１～３ＭＰａ、保持時間１～２０分間の条件で真空プレスを実施する方法などが挙げられる。
＜半導体素子実装基板の製造方法＞
本実施形態における半導体素子実装基板の製造方法は、前記支持体を用いた製造方法であって、第１及び第２の配線導体が形成された回路形成基板に前記支持体をプレスして積層した後、前記配線導体上に半導体素子を実装する工程を含む。本実施形態の半導体素子実装基板の製造方法は、前記支持体を用いることによって基板のハンドリング性を向上させることができるため、基板が極めて薄い場合であっても、半導体素子の実装やソルダーレジストの塗布が容易となる。
以下、より具体的な製造方法について説明する。
（実施形態１）
本発明を実施するための第１の形態（実施形態１）における半導体素子実装基板の製造方法は、以下の工程を含む。
（ａ）第１の絶縁樹脂層と、剥型層と、銅箔と、をこの順で含む回路形成用支持基板を形成する工程
（ｂ）前記回路形成用支持基板の前記銅箔上に、第１の配線導体を形成する工程
（ｃ）前記第１の配線導体と接するように第２の絶縁樹脂層を配置し、前記第２の絶縁樹脂層を加熱及び加圧して積層する工程
（ｄ）前記第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び／又は無電解銅めっきによって接続させて第２の配線導体を形成する工程
（ｅ）前記第１及び第２の配線導体が形成された回路形成基板から、前記第１の絶縁樹脂層を剥離する工程
（ｆ）前記回路形成基板から前記剥型層及び／又は前記銅箔を除去する工程
（ｇ）前記回路形成基板に前記支持体をプレスして積層する工程
（ｈ）前記回路形成基板の前記配線導体上に半導体素子を実装する工程
（ｉ）前記回路形成基板から前記支持体を剥離する工程
［工程（ａ）］
本実施形態における工程（ａ）は、第１の絶縁樹脂層と、剥型層と、銅箔と、をこの順で含む回路形成用支持基板を形成する工程である。
第１の絶縁樹脂層には、片面のみに剥型層と銅箔が配置されていてもよいが、これらの層が第１の絶縁樹脂層の両面に配置されていることが好ましい。すなわち、本実施形態における回路形成用支持基板は、剥型層付き２層コア基板であることが好ましい。図１を用いて回路形成用支持基板（剥型層付き２層コア基板）１の構成について説明する。図１Ｂに示すように、回路形成用支持基板１は、第１の絶縁樹脂層（例えば、プリプレグ）２の両面に、剥型層３と銅箔４とが、第１の絶縁樹脂層２の表面側から順に設けられている。
回路形成用支持基板の形成方法としては、銅箔上に剥型層を形成して、これを第１の絶縁樹脂層に配置することで形成できるが、当該形成方法に限定されるものではなく、第１の絶縁樹脂層上に剥型層及び銅箔がこの順で積層される方法であれば、特に限定されない。例えば、剥型層が形成された一定厚の銅箔（以下、「剥型層付銅箔」ともいう。）を、剥型層面がプリプレグなどの第１の絶縁樹脂層と接するように配置し、加熱及び加圧して積層することにより第１の絶縁樹脂層上に剥型層及び銅箔を形成することができる。この場合、積層後、必要に応じて、前記銅箔が所望の厚さになるようにエッチング処理などの公知の処理を施すことで、第１の絶縁樹脂層と、剥型層と、銅箔とを、この順で含む回路形成用支持基板することができる。前記剥型層付銅箔としては、特に限定されるものではないが、例えば、厚さが１μｍ～２０μｍの銅箔上に前記剥型層が形成されたものを用いることができる。また、第１の絶縁樹脂層上に剥型層を形成し、その後銅箔を配置して、回路形成用支持基板を形成してもよい。
積層の方法や条件は、特に限定されるものではないが、例えば、温度２２０±２℃、圧力５±０．２ＭＰａ、保持時間６０分間の条件にて真空プレスを実施することで、回路形成用支持基板を形成することができる。
（第１の絶縁樹脂層）
工程（ａ）における第１の絶縁樹脂層としては、特に限定されるものではないが、例えば、ガラスクロスなどの基材に熱硬化性樹脂などの絶縁性の樹脂材料（絶縁材料）を含浸させたプリプレグや、絶縁性のフィルム材などを用いることができる。
「プリプレグ」は、樹脂組成物などの絶縁材料を基材に含浸又は塗工してなるものである。基材としては、特に限定されず、各種の電気絶縁材料用積層板に用いられる周知のものを適宜使用することができる。基材を構成する材料としては、例えば、Ｅガラス、Ｄガラス、Ｓガラス及びＱガラスの無機繊維；ポリイミド、ポリエステル及びテトラフルオロエリレンの有機繊維；及びそれらの混合物が挙げられる。基材は、特に限定されるものではないが、例えば、織布、不織布、ロービンク、チョップドストランドマット及びサーフェシングマットの形状を有するものを適宜用いることができる。基材の材質及び形状は、目的とする成形物の用途や性能により選択され、必要により単独もしくは２種類以上の材質及び形状を使用してもよい。
基材の厚みは、特に制限されないが、通常０．０２～０．５０ｍｍのものを使用することができる。また、基材としては、シランカップリング剤などで表面処理したものや機械的に開繊処理を施したものを用いることができ、これらの基材は耐熱性や耐湿性、加工性の面から好適である。
前記絶縁材料としては、特に限定されず、プリント配線板の絶縁材料として用いられる公知の樹脂組成物を適宜選択して用いることができる。前記樹脂組成物としては、耐熱性、耐薬品性の良好な熱硬化性樹脂をベースとして用いることができる。熱硬化性樹脂としては、特に限定されず、例えば、フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、ビスマレイミドトリアジン樹脂、イソシアネート樹脂、ベンゾシクロブテン樹脂及びビニル樹脂が挙げられる。これらの熱硬化性樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
フェノール樹脂としては、特に限定されず、１分子中に２個以上のヒドロキシ基を有するフェノール樹脂であれば、一般に公知のものを使用できる。例えば、ビスフェノールＡ型フェノール樹脂、ビスフェノールＥ型フェノール樹脂、ビスフェノールＦ型フェノール樹脂、ビスフェノールＳ型フェノール樹脂、フェノールノボラック樹脂、ビスフェノールＡノボラック型フェノール樹脂、グリシジルエステル型フェノール樹脂、アラルキルノボラック型フェノール樹脂、ビフェニルアラルキル型フェノール樹脂、クレゾールノボラック型フェノール樹脂、多官能フェノール樹脂、ナフトール樹脂、ナフトールノボラック樹脂、多官能ナフトール樹脂、アントラセン型フェノール樹脂、ナフタレン骨格変性ノボラック型フェノール樹脂、フェノールアラルキル型フェノール樹脂、ナフトールアラルキル型フェノール樹脂、ジシクロペンタジエン型フェノール樹脂、ビフェニル型フェノール樹脂、脂環式フェノール樹脂、ポリオール型フェノール樹脂、リン含有フェノール樹脂及び水酸基含有シリコーン樹脂類が挙げられる。これらのフェノール樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
熱硬化性樹脂の中でも、エポキシ樹脂は耐熱性、耐薬品性及び電気特性に優れ、比較的安価であることから、絶縁材料として好適に用いることができる。エポキシ樹脂としては、特に限定されず、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、脂環式エポキシ樹脂、脂肪族鎖状エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡノボラック型エポキシ樹脂、ビフェノールのジグリシジルエテール化物、ナフタレンジオールのジグリシジルエテール化物、フェノール類のジグリシジルエテール化物、アルコール類のジグリシジルエテール化物、及びこれらのアルキル置換体、ハロゲン化物、水素添加物が挙げられる。これらのエポキシ樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。また、このエポキシ樹脂とともに用いる硬化剤はエポキシ樹脂を硬化させるものであれば、限定することなく使用でき、例えば、多官能フェノール類、多官能アルコール類、アミン類、イミダゾール化合物、酸無水物、有機リン化合物及びこれらのハロゲン化物が挙げられる。これらのエポキシ樹脂硬化剤は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
前記シアネート樹脂は、加熱によりトリアジン環を繰り返し単位とする硬化物を生成する樹脂であり、硬化物は誘電特性に優れる。このため、特に高周波特性が要求される場合などに好適である。シアネート樹脂としては、特に限定されず、例えば、２，２－ビス（４－シアナトフェニル）プロパン、ビス（４－シアナトフェニル）エタン、２，２－ビス（３，５ジメチル－４－シアナトフェニル）メタン、２，２－（４－シアナトフェニル）－１，１，１，３，３，３－ヘキサフルオロプロパン、α，α'－ビス（４－シアナトフェニル）－ｍ－ジイソプロピルベンゼン、フェノールノボラック及びアルキルフェノールノボラックのシアネートエステル化物が挙げられる。これらのシアネート樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。また、前記シアネートエステル化合物は予め一部が三量体や五量体にオリゴマー化されていてもよい。これらの中でも、２，２－ビス（４－シアナトフェニル）プロパンは、硬化物の誘電特性と硬化性とのバランスが特に良好であり、コスト的にも安価であるため好ましい。
更に、シアネート樹脂に対して硬化触媒や硬化促進剤を併用することもできる。
硬化触媒としては、例えば、マンガン、鉄、コバルト、ニッケル、銅、亜鉛の金属類を用いることができ、具体的には、２－エチルヘキサン酸塩、オクチル酸塩などの有機金属塩やアセチルアセトン錯体などの有機金属錯体を挙げることができる。これらの硬化触媒は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
硬化促進剤としてはフェノール類を使用することが好ましく、ノニルフェノール、パラクミルフェノールなどの単官能フェノールや、ビスフェノールＡ、ビスフェノールＦ、ビスフェノールＳなどの二官能フェノール、又は、フェノールノボラック、クレゾールノボラックなどの多官能フェノールなどを用いることができる。これらの硬化促進剤は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
マレイミド化合物としては、１分子中に１個以上のマレイミド基を有する化合物であれば、一般に公知のものを使用できる。例えば、４，４－ジフェニルメタンビスマレイミド、フェニルメタンマレイミド、ｍ－フェニレンビスマレイミド、２，２－ビス（４－（４－マレイミドフェノキシ）－フェニル）プロパン、３，３－ジメチル－５，５－ジエチル－４，４－ジフェニルメタンビスマレイミド、４－メチル－１，３－フェニレンビスマレイミド、１，６－ビスマレイミド－（２，２，４－トリメチル）ヘキサン、４，４－ジフェニルエーテルビスマレイミド、４，４－ジフェニルスルフォンビスマレイミド、１，３－ビス（３－マレイミドフェノキシ）ベンゼン、１，３－ビス（４－マレイミドフェノキシ）ベンゼン、ポリフェニルメタンマレイミド、ノボラック型マレイミド、ビフェニルアラルキル型マレイミド、及びこれらマレイミド化合物のプレポリマー、もしくはマレイミド化合物とアミン化合物のプレポリマーが挙げられるが、特に制限されるものではない。これらのマレイミド化合物は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
イソシアネート樹脂としては、特に限定されず、例えば、フェノール類とハロゲン化シアンとの脱ハロゲン化水素反応により得られるイソシアネート樹脂がある。イソシアネート樹脂としては、例えば、４，４’－ジフェニルメタンジイソシアネートＭＤＩ、ポリメチレンポリフェニルポリイソシアネート、トリレンジイソシアネート、ヘキサメチレンジイソシアネートが挙げられる。これらのイソシアネート樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
ベンゾシクロブテン樹脂としては、シクロブテン骨格を含む樹脂であれば特に限定されないが、例えば、ジビニルシロキサン－ビスベンゾシクロブテン（ダウケミカル社製）を用いることができる。これらのベンゾシクロブテン樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
ビニル樹脂としては、ビニルモノマーの重合体もしくは共重合体であれば特に限定されない。ビニルモノマーとしては、特に制限されず、例えば、（メタ）アクリル酸エステル誘導体、ビニルエステル誘導体、マレイン酸ジエステル誘導体、（メタ）アクリルアミド誘導体、スチレン誘導体、ビニルエーテル誘導体、ビニルケトン誘導体、オレフィン誘導体、マレイミド誘導体、（メタ）アクリロニトリルが挙げられる。これらのビニル樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
前記絶縁材料として用いられる樹脂組成物には、誘電特性、耐衝撃性及びフィルム加工性などを考慮して、熱可塑性樹脂をブレンドすることもできる。熱可塑性樹脂としては、特に限定されず、例えば、フッ素樹脂、ポリフェニレンエーテル、変性ポリフェニレンエーテル、ポリフェニレンスルフィド、ポリカーボネート、ポリエーテルイミド、ポリエーテルエーテルケトン、ポリ（メタ）アクリレート、ポリアミド、ポリアミドイミド及びポリブタジエンが挙げられる。これらの熱可塑性樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
フッ素樹脂としては、特に限定されず、例えば、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリフッ化ビニリデン及びポリフッ化ビニルが挙げられる。これらのフッ素樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
熱可塑性樹脂の中でも、硬化物の誘電特性を向上させることができるという観点から、ポリフェニレンエーテル及び／又は変性ポリフェニレンエーテルを配合して用いることが有用である。ポリフェニレンエーテル及び変性ポリフェニレンエーテルとしては、特に限定されず、例えば、ポリ（２，６－ジメチル－１，４－フェニレン）エーテル、ポリ（２，６－ジメチル－１，４－フェニレン）エーテルとポリスチレンとのアロイ化ポリマー、ポリ（２，６ジメチル－１，４－フェニレン）エーテルとスチレンーブタジエンコポリマーとのアロイ化ポリマー、ポリ（２，６－ジメチル－１，４－フェニレン）エーテルとスチレン－無水マレイン酸コポリマのアロイ化ポリマー、ポリ（３，６－ジメチル－１，４－フェニレン）エーテルとポリアミドとのアロイ化ポリマー、ポリ（２，６－ジメチル－１、４－フェニレン）エーテルとスチレン－ブタジエン－（メタ）アクリロニトリルコポリマーとのアロイ化ポリマーが挙げられる。これらのポリフェニレンエーテル及び変性ポリフェニレンエーテルは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。また、ポリフェニレンレンエーテルに反応性や重合性を付与するために、ポリマー鎖末端にアミン基、エポキシ基、カルボン基、スチリル基などの官能基を導入したり、ポリマー鎖側鎖にアミン基、エポキシ基、カルボキシル基、スチリル基、メタクリル基などの官能基を導入してもよい。
ポリフェニレンスルフィドは、芳香族環をスルフィド結合で重合体としたものであり、分岐型、あるいは直鎖型のポリフェニレンスルフィド及びその共重合体を例示することができる。例えば、パラフェニレンスルフィド、メタフェニレンスルフィド及びこれらの重合体や、これらと共重合可能なエーテルユニット、スルホンユニット、ビフェニルユニット、ナフチルユニット、置換フェニルスルフィドユニット、三官能フェニルスルフィドユニットなどを分子中に有する共重合体が挙げられる。これらのポリフェニレンスルフィドは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
ポリカーボネートとしては、特に限定されず、例えば、臭素化ポリカーボネートオリゴマーが挙げられる。臭素化ポリカーボネートオリゴマーの分子量は特に限定されないが、重量平均分子量で５００～３５００のものが好適である。
ポリエーテルイミドとしては、特に限定されず、例えば、２，２－ビス［４－（２，３－ジカルボキシフェノキシ）フェニル］プロパン二無水物とｍ－フェニレンジアミン又はｐ－フェニレンジアミンとの縮合物及びこれらの共重合体ならびに変性体が挙げられる。これらのポリエーテルイミドは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。ポリエーテルイミドとしては、市販品を用いることもでき、例えば、ジーイープラスチックス社製の“Ｕｌｔｅｍ（登録商標）”１０００、５０００及び６０００シリーズが挙げられる。
ポリエーテルエーテルケトンとしては、特に限定されず、例えば、４，４’－ジフルオロベンゾフェノンとハイドロキノンの共重合体が挙げられる。これらのポリエーテルエーテルケトンは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
ポリ（メタ）アクリレートとしては、特に限定されず、例えば、トリス(２－（メタ）アクリロイルオキシエチル)イソシアヌレートが挙げられる。これらのポリ（メタ）アクリレートは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
ポリアミドとしては、特に限定されず、例えば、ポリアミド１２、ポリアミド１１、ポリアミド６、ポリアミド６,６及びポリアミド６／１２共重合体が挙げられる。これらのポリアミドは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
前記の熱可塑性樹脂の中でも、耐湿性に優れ、更に金属に対する接着剤が良好であるという観点から、ポリアミドイミド樹脂が有用である。ポリアミドイミド樹脂の原料は、特に限定されず、酸性分としては、無水トリメリット酸、無水トリメリット酸モノクロライドが挙げられる。アミン成分としては、特に限定されず、メタフェニレンジアミン、パラフェニレンジアミン、４，４'－ジアミノジフェニルエーテル、４，４'－ジアミノジフェニルメタン、ビス［４－（アミノフェノキシ）フェニル］スルホン、２，２'－ビス［４－（４－アミノフェノキシ）フェニル］プロパンが挙げられる。ポリアミドイミド樹脂は、乾燥性を向上させるためにシロキサン変性としてもよく、この場合、アミノ成分としてシロキサンジアミンを用いることができる。ポリアミドイミド樹脂は、フィルム加工性を考慮すると、分子量が５万以上のものを用いるのが好ましい。ポリアミドイミド樹脂は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
ポリブタジエンとしては、特に限定されず、例えば、１，４－ポリブタジエン、１，２－ポリブタジエン、末端（メタ）アクリレート変性ポリブタジエン、末端ウレタンメタクリレート変性ポリブタジエンが挙げられる。これらのポリブタジエンは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
前記の熱可塑性樹脂については、主としてプリプレグに用いられる絶縁材料として説明をしたが、これら熱可塑性樹脂はプリプレグとしての使用に限定されない。例えば、前記の熱可塑性樹脂を用いてフィルムに加工したもの（フィルム材）を、前記回路形成用支持基板における第１の絶縁樹脂層として用いてもよい。
絶縁材料として用いられる樹脂組成物には、無機フィラーが混合されていてもよい。無機フィラーは、特に限定されず、例えば、アルミナ、水酸化アルミニウム、水酸化マグネシウム、クレー、タルク、三酸化アンチモン、五酸化アンチモン、酸化亜鉛、溶融シリカ、ガラス粉、石英粉及びシラスバルーンが挙げられる。これらの無機フィラーは、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
絶縁材料として用いられる樹脂組成物は、有機溶媒を含有していてもよい。有機溶媒としては、特に限定されず、例えば、ベンゼン、トルエン、キシレン、トリメチルベンゼンのような芳香族炭化水素系溶媒；アセトン、メチルエチルケトン、メチルイノブチルケトンのようなケトン系溶媒；テトラヒドロフランのようなエーテル系溶媒；イソプロパノール、ブタノールのようなアルコール系溶媒；２－メトキシエタノール、２－ブトキシエタノールのようなエーテルアルコール溶媒；Ｎ－メチルピロリドン、Ｎ、Ｎ－ジメチルホルムアミド、Ｎ、Ｎ－ジメチルアセトアミドのようなアミド系溶媒を、１種単独で、又は所望に応じて混合して用いることができる。なお、プリプレグを作製する場合におけるワニス中の溶媒量は、樹脂組成物全体に対して４０～８０質量％の範囲とすることが好ましい。また、前記ワニスの粘度は２０～１００ｃＰ（２０～１００ｍＰａ・ｓ）の範囲であることが好ましい。
絶縁材料として用いられる樹脂組成物は、難燃剤を含有していてもよい。難燃剤としては、特に限定されず、例えば、デカブロモジフェニルエーテル、テトラブロモビスフェノールＡ、テトラブロモ無水フタル酸、トリブロモフェノールなどの臭素化合物、トリフェニルフォスフェート、トリキシレルフォスフェート、クレジルジフェニルフォスフェートなどのリン化合物、水酸化マグネシウム、水酸化アルミニウムなどの金属水酸化物、赤リン及びその変性物、三酸化アンチモン、五酸化アンチモンなどのアンチモン化合物、メラミン、シアヌール酸、シアヌール酸メラミンなどのトリアジン化合物など公知慣例の難燃剤を用いることができる。これらの難燃材は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
絶縁材料として用いられる樹脂組成物に対して、必要に応じて前記の硬化剤、硬化促進剤や、その他、熱可塑性粒子、着色剤、紫外線不透過剤、酸化防止剤及び還元剤などの各種添加剤や充填剤を更に加えることができる。これらの添加剤や充填材は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。
本実施形態においてプリプレグは、例えば、前記の基材に対する樹脂組成物の付着量が、乾燥後のプリプレグにおける樹脂含有率で２０～９０質量％となるように、樹脂組成物（ワニスを含む）を基材に含浸又は塗工した後、１００～２００℃の温度で１～３０分間加熱乾燥することで、半硬化状態（Ｂステージ状態）のプリプレグとして得ることができる。そのようなプリプレグとしては、市販品を用いることもでき、例えば、三菱ガス化学（株）製のＧＨＰＬ－８３０ＮＳ（製品名）を使用することができる。本実施形態における工程（ａ）においては、例えば、このプリプレグを、所望の絶縁樹脂層の厚さとなるように、１～２０枚重ね、その両面に、例えば、剥型層付銅箔などの銅箔が接するように配置した構成で加熱及び加圧することができる。成形方法としては、通常の銅張り積層板の手法が適用でき、例えば、多段プレス、多段真空プレス、連続成形、オートクレーブ成形機などを使用して、通常、温度１００～２５０℃、圧力２～１００ｋｇ／ｃｍ2、加熱時間０．１～５時間の範囲で成形したり、真空ラミネート装置を用いてラミネート条件５０～２００℃、０．１～１０ＭＰｓの条件で真空又は大気圧の条件で行うことができる。なお、第１の絶縁樹脂層としては前記の他、銅張積層板（Copper clad laminate；ＣＣＬ）などとして市販されている金属箔張り積層板や、前記ＣＣＬから銅箔を除去したものを用いることができる。
第１の絶縁樹脂層の厚さは、所望に応じて適宜設定するので特に限定されないが、０．０２ｍｍ～２．０ｍｍとすることができ、０．０３ｍｍ～０．２ｍｍが好ましく、０．０４ｍｍ～０．１５ｍｍがより好ましい。
（剥型層）
本実施形態における回路形成用支持基板は、剥型層を含む。剥型層は、ケイ素化合物を少なくとも含むことが好ましい。
「剥型層」とは、少なくともケイ素化合物を含むことが好ましく、第１の絶縁樹脂層と銅箔との間に位置し、少なくとも第１の絶縁樹脂層と剥型層との剥離強度（ｘ）が、銅箔と第１の配線導体との剥離強度（ｙ）に対して、ｘ＜ｙの関係を有する層を意味する。剥型層は、ケイ素化合物の他に必要に応じて樹脂組成物を含むことができる。樹脂組成物としては、例えば、前記の熱硬化性樹脂を用いることができる。なお、特に限定されるものではないが、剥型層と銅箔との剥離強度（ｚ）は、剥離強度（ｘ）との関係においてｘ＜ｚの関係を有していることが好ましい。
ケイ素化合物は、特に限定されず、例えば、下記式（１）で示されるシラン化合物や、その加水分解生成物又は加水分解生成物の縮合体（以下、これらを総称して単に「シラン化合物」と称する場合がある。）を用いることができる。これらのシラン化合物は、１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。剥型層は、例えば、銅箔又は極薄銅箔上に、シラン化合物を単独又は複数組合せてなるケイ素化合物を付与することで、形成することができる。なお、ケイ素化合物を付与する手段は、特に限定されず、例えば、塗布などの公知の手段を用いることができる。
Figure 0007145403000001
式（１）中、Ｒ1はアルコキシ基又はハロゲン原子であり、Ｒ2はアルキル基、シクロアルキル基及びアリール基からなる群より選択される炭化水素基、Ｒ3及びＲ4はそれぞれ独立に、ハロゲン原子、アルコキシ基、又は、アルキル基、シクロアルキル基及びアリール基からなる群より選択される炭化水素基である。前記炭化水素基は、一つ以上の水素原子がハロゲン原子で置換されていてもよい。Ｒ1～Ｒ4は、それぞれ独立に、同一であっても、異なっていてもよい。
前記式（１）で示されるシラン化合物は、銅箔との密着性が低下しすぎることを防止する観点から、アルコキシ基を少なくとも一つ有することが好ましい。また、同様の観点から、前記式（１）で示されるシラン化合物は、アルキル基、シクロアルキル基及びアリール基からなる群より選択される炭化水素基を少なくとも一つ有することが好ましい。
剥離強度、特に剥離強度（ｘ）を調整する観点から、前記式（１）で示されるシラン化合物は、アルコキシ基を三つ、アルキル基、シクロアルキル基及びアリール基からなる群より選択される炭化水素基を一つ有していることが好ましい。例えば、式（１）において、Ｒ3及びＲ4の両方がアルコキシ基であることが好ましい。
アルコキシ基としては、特に限定されず、例えば、直鎖状、分岐状若しくは環状の炭素数１～２０、好ましくは炭素数１～１０、より好ましくは炭素数１～５のアルコキシ基が挙げられる。アルコキシ基としては、例えば、メトキシ基、エトキシ基、ｎ－又はｉｓｏ－プロポキシ基、ｎ－、ｉｓｏ－又はｔｅｒｔ－ブトキシ基、ｎ－、ｉｓｏ－又はｎｅｏ－ペントキシ基、ｎ－ヘキソキシ基、シクロヘキシソキシ基、ｎ－ヘプトキシ基、又は、ｎ－オクトキシ基が挙げられる。
ハロゲン原子としては、フッ素原子、塩素原子、臭素原子及びヨウ素原子が挙げられる。
アルキル基としては、特に限定されず、例えば、直鎖状又は分岐状の炭素数１～２０、好ましくは炭素数１～１０、より好ましくは炭素数１～５のアルキル基が挙げられる。アルキル基としては、例えば、メチル基、エチル基、ｎ－又はｉｓｏ－プロピル基、ｎ－、ｉｓｏ－又はｔｅｒｔ－ブチル基、ｎ－、ｉｓｏ－又はｎｅｏ－ペンチル基、ｎ－ヘキシル基、ｎ－オクチル基、ｎ－デシル基が挙げられる。
シクロアルキル基としては、特に限定されず、例えば、炭素数３～１０、好ましくは炭素数５～７のシクロアルキル基が挙げられる。シクロアルキル基としては、例えば、シクロプロピル基、シクロブチル基、シクロペンチル基、シクロヘキシル基、シクロへプチル基、シクロオクチル基が挙げられる。
アリール基としては、特に限定されず、例えば、炭素数６～２０、好ましくは炭素数６～１４のアリール基が挙げられる。アリール基としては、例えば、フェニル基、トリル基及びキシリル基のアルキル基で置換されたフェニル基、１－又は２－ナフチル基、アントリル基が挙げられる。
炭化水素基は、一つ以上の水素原子がハロゲン原子で置換されてもよく、例えば、フッ素原子、塩素原子、又は臭素原子で置換されていてもよい。
前記シラン化合物の例としては、特に限定されないが、シリコーン化合物以外の化合物が好ましい。例えば、メチルトリメトキシシラン、ジメチルジメトキシシラン、ジメチルジエトキシシラン、エチルトリメトキシシラン、ｎ－又はｉｓｏ－プロピルトリメトキシシラン、ｎ－、ｉｓｏ－又はｔｅｒｔ－ブチルトリメトキシシラン、ｎ－、ｉｓｏ－又はｎｅｏ－ペンチルトリメトキシシラン、ヘキシルトリメトキシシラン、オクチルトリメトキシシラン、デシルトリメトキシシラン、フェニルトリメトキシシラン；アルキル置換フェニルトリメトキシシラン（例えば、ｐ－（メチル）フェニルトリメトキシシラン）、メチルトリエトキシシラン、エチルトリエトキシシラン、ｎ－又はｉｓｏ－プロピルトリエトキシシラン、ｎ－、ｉｓｏ－又はｔｅｒｔ－ブチルトリエトキシシラン、ペンチルトリエトキシシラン、ヘキシルトリエトキシシラン、オクチルトリエトキシシラン、デシルトリエトキシシラン、フェニルトリエトキシシラン、アルキル置換フェニルトリエトキシシラン（例えば、ｐ－（メチル）フェニルトリエトキシシラン）、（３，３，３－トリフルオロプロピル）トリメトキシシラン、及びトリデカフルオロオクチルトリエトキシシラン、メチルトリクロロシラン、ジメチルジクロロシラン、トリメチルクロロシラン、フェニルトリクロロシラン、トリメチルフルオロシラン、ジメチルジブロモシラン、ジフェニルジブロモシラン、これらの加水分解生成物、及びこれらの加水分解生成物の縮合体が挙げられる。これらの中でも、入手の容易性の観点から、ジメチルジメトキシシラン、ｎ－プロピルトリメトキシシラン、フェニルトリメトキシシラン、ヘキシルトリメトキシシラン、メチルトリエトキシシラン、ジメチルジエトキシシラン、（３，３，３－トリフルオロプロピル）トリメトキシシラン、ジメチルジクロロシランが好ましく、ジメチルジメトキシシラン、ｎ－プロピルトリメトキシシラン、メチルトリエトキシシラン、ジメチルジエトキシシラン、（３，３，３－トリフルオロプロピル）トリメトキシシラン、ジメチルジクロロシランが更に好ましい。
このようなシラン化合物をケイ素化合物として用いて剥型層を銅箔又は極薄銅箔上に形成したものとしては、市販品を用いてもよい。市販品としては、例えば、ジメチルジメトキシシラン、ｎ－プロピルトリメトキシシラン、フェニルトリメトキシシラン、ヘキシルトリメトキシシランからなる群より選択される少なくとも１種をケイ素化合物として含む剥型層を銅箔上に形成したもの用いることができ、例えば、ＪＸ日鉱日石金属株式会社製の「ＰＣＳ」（製品名）が挙げられる。
剥型層と第１の絶縁樹脂層との剥離強度（ｘ）は、特に限定されず、本実施形態の製造方法において、剥離工程（ｅ）よりも前の工程において第１の絶縁樹脂層が剥離することを防止しつつ、剥離工程（ｅ）において第１の絶縁樹脂層を物理的に剥離できる観点から、３～２０Ｎ・ｍが好ましく、５～１５Ｎ・ｍがより好ましく、８～１２Ｎ・ｍが更に好ましい。例えば、剥離強度（ｘ）が前記の範囲である場合、搬送時や加工時に剥離されることがない一方で、剥離工程（ｅ）において、人の手などで物理的に第１の絶縁樹脂層を容易に剥がすことができる。
また、特に限定されるものではないが、剥離工程（ｅ）における第１の絶縁樹脂層の剥離時に、銅箔まで剥離することを防止する観点から、剥離強度（ｙ）と剥離強度（ｘ）との差（ｙ－ｘ）は、例えば、５０Ｎ・ｍ以上が好ましく、１００Ｎ・ｍ以上がより好ましく、２００Ｎ・ｍ以上が更に好ましい。
剥離強度（ｘ）及び／又は剥離強度（ｙ）は、例えば、剥離強度（ｘ）については剥型層中のケイ素化合物の種類やケイ素化合物の塗布量を調整したり、剥離強度（ｙ）についてはプレス条件やめっき厚み、材料、粗化処理での条件を調整したりすることで、前記の範囲に調整することができる。
剥型層の厚さは、特に限定されないが、５ｎｍ～１００ｎｍが好ましく、１０ｎｍ～８０ｎｍがより好ましく、２０ｎｍ～６０ｎｍが更に好ましい。
［銅箔］
銅箔は、特に限定されないが、通常、厚さが１μｍ～５μｍであり、好ましくは２μｍ～４μｍであり、更に好ましくは２．５μｍ～３．５μｍの極薄銅箔である。銅箔は、特に限定されないが、ＪＩＳＢ０６０１：２００１に示す１０点の平均粗さ（Ｒｚｊｉｓ）が両面とも０．３μｍ～３．０μｍであることが好ましく、０．５μｍ～２．０μｍがより好ましく、０．７μｍ～１．５μｍが更に好ましい。
銅箔上には、こぶ状の電着物層（「やけためっき」と称することもある）を形成させたり、酸化処理、還元処理、エッチングにて粗化処理を施すことができる。銅箔の製造条件は、特に限定されず、硫酸銅浴の場合、硫酸５０～１００ｇ／Ｌ、銅３０～１００ｇ／Ｌ、液温２０～８０℃、電流密度０．５～１００Ａ／ｄｍ2の条件、ピロリン酸銅浴の場合、ピロリン酸カリウム１００～７００ｇ／Ｌ、銅１０～５０ｇ／Ｌ、液温３０～６０℃、ｐＨ８～１２、電流密度０．５～１０Ａ／ｄｍ2の条件が一般的によく用いられる。銅浴には、銅の物性や平滑性を考慮して各種添加剤を添加する場合もある。
銅箔は、例えば、ピーラブルタイプを用いて形成することや、一定厚の銅箔を用いて形成することができる。ピーラブルタイプの銅箔とは、キャリアを有する銅箔であり、キャリアが、例えば引き剥がし可能な銅箔であるものをいう。ピーラブルタイプのものを用いる場合、工程（ａ）において銅箔からキャリアを剥離して使用する。
工程（ａ）において一定厚の銅箔を用いて極薄銅箔を形成する場合について説明する。一定厚の銅箔を用いて極薄銅箔を形成する場合、まず、一定厚の銅箔上に剥型層を形成して、剥型層付銅箔とする。銅箔上に剥型層を形成する手段は特に限定されず、例えば、塗布などの公知の方法によって前記のケイ素化合物を銅箔上に付与することで剥型層を形成することができる。また、前記剥型層付銅箔としては、市販品を用いることもでき、例えば、前記のＪＸ日鉱日石金属株式会社製の「ＰＣＳ」（製品名）を剥型層付銅箔として用いることができる。一定厚の銅箔（即ち剥型層付銅箔の銅箔部分）の厚さは、特に限定されないが、必要に応じてエッチングなどの減厚手段によって所望の厚さ（例えば、１μｍ～５μｍ）まで不要部を除去する観点から、１μｍ以上であることが好ましく、１μｍ～２０μｍがより好ましい。但し、一定厚の銅箔の厚さが１μｍ～５μｍの場合には、減厚手段による処理が不要な場合がある。前記減厚手段としては、公知の方法を適宜適用することができるが、例えば、エッチング処理が挙げられる。前記エッチング処理としては、特に限定されず、例えば、過水硫酸系のソフトエッチング液を用いたエッチングにより行うことができる。
前記のように一定厚の銅箔を用いて極薄銅箔を形成する場合、例えば、厚さが１μｍ～２０μｍの銅箔上に前記剥型層が形成された剥型層付銅箔を用いることができる。詳細には、工程（ａ）において、厚さが１μｍ～２０μｍの銅箔上に前記剥型層が形成された剥型層付銅箔を、前記剥型層と前記第１の絶縁樹脂層とが接するように前記第１の絶縁樹脂層上に配置し、その後前記剥型層付銅箔の前記銅箔部分にエッチング処理を施して前記極薄銅箔とする工程（ａ－１）を経ることによって、工程（ａ）において一定厚の銅箔から極薄銅箔を形成することができる。本実施形態の製造方法は本態様に限定されるものではないが、例えば、１２μｍの銅箔を用いた場合、剥型層を塗布などによって形成し、第１の絶縁樹脂層と積層プレスした後、銅箔のソフトエッチングを行って、銅箔の厚さを例えば３μｍに調整して極薄銅箔とすることで、回路形成用支持基板を作製することができる。前記エッチング処理は、特に限定されず、剥型層付銅箔を第１の絶縁樹脂層に加熱及び加圧した後に行うことができる。
また、銅箔の剥型層との接着面には防錆処理を施す（防錆処理層を形成する）ことができる。前記防錆処理は、ニッケル、錫、亜鉛、クロム、モリブデン、コバルトのいずれか、若しくはそれらの合金を用いて行うことができる。これらはスパッタや電気めっき、無電解めっきにより銅箔上に薄膜形成を行うものであるが、コストの面から電気めっきが好ましい。具体的には、めっき層として、ニッケル、錫、亜鉛、クロム、モルブデン及びコバルトからなる群より選ばれる一種類以上の金属塩を含む薬液を用いてめっきを行う。金属イオンの析出を容易にするため、めっき液には、クエン酸塩、酒石酸塩、スルファミン酸などの錯化剤を必要量添加してもよい。めっき液は、通常酸性領域で使用し、室温～８０℃の温度でめっきを行う。めっきは、通常電流密度０．１～１０Ａ／ｄｍ2、通常時間１～６０秒間、好ましくは１～３０秒間の範囲から適宜選択する。防錆処理に用いる金属の量は、金属の種類によっても異なり、特に限定されないが、合計で１０～２０００μｇ／ｄｍ2が好適である。防錆処理層の厚さについては、厚すぎるとエッチング阻害と電気特性の低下を引き起こし、薄すぎると樹脂とのピール強度低下の要因となりうる。
更に防錆処理層上にクロメート処理層が形成されていると、剥型層との接着強度低下を抑制できるため有用である。具体的には、六価クロムイオンを含む水溶液を用いて行われる。クロメ－ト処理は、特に限定されず、例えば、単純な浸漬処理でも可能であるが、好ましくは陰極処理で行う。陰極処理は、重クロム酸ナトリウム０．１～５０ｇ／Ｌ、ｐＨ１～１３、浴温０～６０℃、電流密度０．１～５Ａ／ｄｍ2、電流時間０．１～１００秒の条件で行うことが好ましい。重クロム酸ナトリウムの代わりに、クロム酸あるいは重クロム酸カリウムを用いて行うこともできる。
本実施形態においては、防錆処理層上に更にカップリング剤が吸着していることが好ましい。シランカップリング剤としては、特に限定されず、例えば、３－グリシドキシプロピルトリメトキシシラン、２－（３、４－エポキシシクロヘキシル）エチルトリメトキシシランのエポキシ官能性シラン、３－アミノプロピルトリメトキシシラン、Ｎ－２－（アミノエチル）－３－アミノプロピルトリメトキシシラン、Ｎ－２－（アミノエチル）－３－アミノプロピルメチルジメトキシシランのアミン官能性シラン、ビニルトリメトキシシラン、ビニルフェニルトリメトキシシラン、ビニルトリス（２－メトキシエトキシ）シランのオレフィン官能性シラン、３－（メタ）アクリロキシプロピルトリメトキシシランの（メタ）アクリル官能性シラン、３－メルカプトプロピルトリメトキシシランのメルカプト官能性シランが用いられる。これらのシランカップリング剤は１種類を単独で用いてもよいし、２種類以上を混合して用いてもよい。これらのカップリング剤は、水などの溶媒に０．１～１５ｇ／Ｌの濃度で溶解させて室温～５０℃の温度で金属箔に塗布したり、電着させたりして吸着させる。これらのシランカップリング剤は、銅箔表面の防錆金属の水酸基と縮合結合することで皮膜を形成する。シランカップリング処理後は加熱、紫外線照射などによって安定的結合を形成する。加熱であれば８０～２００℃の温度で２～６０秒乾燥させる。紫外線照射であれば２００～４００ｎｍ、２００～２５００ｍＪ／ｄｍ2の範囲で行う。
［工程（ｂ）］
工程（ｂ）は、前記の回路形成用支持基板の銅箔上に、第１の配線導体を形成する工程である。工程（ｂ）を経ることで、図１Ｃに示すように、回路形成用支持基板１の銅箔４上に第１の配線導体５が形成される。第１の配線導体の形成手段は、特に限定されず、例えば、以下の工程によって第１の配線導体を形成することができる。
工程（ｂ）としては、例えば、前記銅箔上にめっき用レジストをラミネートし（工程（ｂ－１））、フォトリソグラフィーによってめっき用レジストに配線回路パターンを形成し（工程（ｂ－２））、前記めっき用レジストに配線回路パターンが形成された前記銅箔上に、パターン電解銅めっきにより第１の配線導体を形成し（工程（ｂ－３））、前記めっき用レジストを除去する（工程（ｂ－４））ことで、第１の配線導体を銅箔上に形成することができる。前記工程中、工程（ｂ－２）においては、銅箔上にラミネートされためっき用レジストをフォトリソグラフィーによって露光及び現像を行い、めっき用レジストに配線回路パターンを形成することができる。次いで、工程（ｂ－３）によって、めっき用レジストに配線回路パターンが形成された銅箔に、パターン電解銅めっき処理を施すことでめっき銅によって第１の配線導体を形成することができる。第１の配線導体を形成後、めっき用レジストは工程（ｂ－４）にて除去される。
前記のめっき用レジストは、特に限定されず、例えば、市販のドライフィルムレジストなど公知のものを適宜選択して用いることができる。また、めっき用レジストに配線回路パターンを形成する際のフォトリソグラフィー（露光、現像、レジストの除去を含む）は、特に限定されず、公知の手段及び装置を用いて実施することができる。更に、第１の配線導体を形成するための前記パターン電解銅めっきについても、特に限定されず、公知の方法を適宜用いることができる。
第１の配線導体のパターン幅は、特に限定されず、用途に応じて適宜その幅を選択することができるが、例えば、５～１００μｍとすることができ、好ましくは１０～３０μｍとすることができる。
［工程（ｃ）］
工程（ｃ）は、前記第１の配線導体と接するように第２の絶縁樹脂層を配置し、前記第２の絶縁樹脂層を加熱及び加圧して積層する工程である。工程（ｃ）は、前記第２の絶縁樹脂層上に金属層を更に配置し、加熱及び加圧して、前記第２の絶縁樹脂層と前記金属層とを積層する工程であってもよい。工程（ｃ）を経ることで、図１Ｄに示すように、第１の配線導体５と接するように第２の絶縁樹脂層６と金属層７とを積層させることができる。なお、図１Ｄにおいては、金属層を設けた態様をしているが本発明は当該態様に限定されるものではない。
第２の絶縁樹脂層としては、前記の第１の絶縁樹脂層と同様の材料（例えば、プリプレグ）を用いることができる。また、第２の絶縁樹脂層の厚さは、所望に応じて適宜設定されるため、特に限定されないが、例えば、０．０２ｍｍ～２．０ｍｍとすることができ、０．０３ｍｍ～０．２ｍｍが好ましく、０．０４ｍｍ～０．１５ｍｍがより好ましい。
金属層としては、例えば、前記の銅箔と同様のものを用いることができる。銅箔としては、例えば、キャリア銅箔付極薄銅箔を使用することができる。この場合、キャリアは、極薄銅箔を第２の絶縁樹脂層と接するように配置し、加熱及び加圧によって積層した後に剥離される。キャリア銅箔付極薄銅箔としては、市販品を用いることもでき、例えば、三井金属鉱業株式会社製のＭＴＥｘ（製品名）を使用することができる。
第２の絶縁樹脂層としては、市販品を用いることもでき、例えば、三菱ガス化学（株）製のＣＲＳ－３８１ ＮＳＩ（製品名）を使用することができる。
前記第２の絶縁樹脂層、金属層の加熱及び加圧条件は、特に限定されず、例えば、温度２２０±２℃、圧力２．５±０．２ＭＰａ、保持時間６０分間の条件にて真空プレスを実施することで、第２の絶縁樹脂層及び金属層を積層することができる。
工程（ｃ）は、特に限定されず、例えば、以下の工程によって第２の絶縁樹脂層と金属層を積層することができる。工程（ｃ）としては、例えば、前記第１の配線導体表面に第２の絶縁樹脂層との密着力を得るための粗化処理を施し（工程（ｃ－１））、前記第２の絶縁樹脂層を、前記粗化処理を施した前記第１の配線導体と接するように配置し、前記第２の絶縁樹脂層上に金属層を更に配置し、加熱及び加圧して、前記第２の絶縁樹脂層と前記金属層を積層（工程（ｃ－２））することができる。前記粗化処理は、特に限定されず、公知の手段を適宜使用でき、例えば、銅表面粗化液を用いる手段が挙げられる。
［工程（ｄ）］
工程（ｄ）は、前記第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び／又は無電解銅めっきによって接続させて、第２の配線導体を形成する工程である。第２の配線導体形成工程（ｄ）においては、電解銅めっき及び／又は無電解銅めっきが施されることにより、図１Ｅに示すように、第１の配線導体５と金属層７とが、非貫通孔の内壁に形成されためっき銅を通じて電気的に接続される。その後、図１Ｆに示すように、金属層７をパターニングすることにより、第２の絶縁樹脂層６上に第２の配線導体８を形成することができる。
非貫通孔を形成する手段は、特に限定されず、例えば、炭酸ガスレーザーなどのレーザーやドリルなどの公知の手段を用いることができる。非貫通孔は、金属層を介して第２の絶縁樹脂層に形成され、本工程にて形成される第２の配線導体と第１の配線導体とを電気的に接続させるために設けられる。非貫通孔の数やサイズは、所望に応じて適宜選定することができる。また、非貫通孔を形成した後に、過マンガン酸ナトリウム水溶液などを用いてデスミア処理を施すことができる。
工程（ｄ）においては、非貫通孔を形成した後、電解銅めっき及び／又は無電解銅めっきを施して非貫通孔の内壁に銅めっき膜を形成し、第１の配線導体と第２の配線導体とを電気的に接続する。電解銅めっき及び／又は無電解めっきを施す方法は、特に限定されず、公知の方法を採用することができる。当該銅めっきは、電解銅めっき及び無電解めっきのどちらか一方のみでもよいが、電解銅めっき及び無電解めっきの両方を施すことが好ましい。
工程（ｄ）は、電解及び／又は無電解銅めっき処理の後、第２の配線導体を形成する。第２の配線導体の形成方法は、特に限定されず、例えば、サブトラクティブ工法やセミアディティブ工法などの公知の手段を適宜採用することができる。
工程（ｄ）は、特に限定されず、例えば、前記第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成し（工程（ｄ－１））、非貫通孔の内壁を電解銅めっき及び／又は無電解銅めっきにより接続させ（工程（ｄ－２））、第２の配線導体をサブトラクティブ工法又はセミアディティブ工法にて形成する（工程（ｄ－３））ことができる。工程（ｄ－３）においては、特に限定されず、例えば、金属層の整面を実施し、ドライフィルムレジストなどをラミネートし、更に、ネガ型マスクを張り合わせた後、露光機にて回路パターンを焼付け、現像液にてドライフィルムレジストを現像し、エッチングレジストを形成することができる。その後、エッチング処理を施し、エッチングレジストのない部分の銅を塩化第二鉄水溶液などで除去した後、レジストを除去することで、第２の配線導体を形成することができる。
その他、本実施形態において適用可能な層間接続方法としては、公知のレーザー形成されたブラインドビア部に化学銅めっきをして適用した方法（レーザー加工により配線回路を形成し、その後化学銅めっきによりパターニング、層間接続を行う方法）や、予め接続部となる部分にめっきや金属箔をエッチングすることなどにより形成した金属バンプ（好ましくは銅バンプ）により絶縁層ごと突き刺し、層間接続を行う方法、更にははんだや銀及び銅などの金属フィラーを絶縁樹脂に含有した金属ペーストをスクリーン印刷などにより所定箇所にバンプ印刷後、乾燥によってペーストを硬化させ、加熱及び加圧により内外層間での電気的導通を確保するものなどが適用できる。
［工程（ｅ）］
工程（ｅ）は、前記第１及び第２の配線導体が形成された回路形成基板から、前記第１の絶縁樹脂層を剥離する工程である。工程（ｅ）を経ると、図１Ｇに示すように、剥型層３との界面において第１の絶縁樹脂層が剥離され、剥型層３と銅箔４上に、第１の配線導体５、第２の絶縁樹脂層６及び第２の配線導体８が積層した積層体が形成される。
工程（ｅ）においては、第１の絶縁樹脂層と剥型層との界面で第１の絶縁樹脂層が剥離されることが好ましいが、例えば、剥型層の一部が第１の絶縁樹脂層とともに剥離されてもよい。また、剥型層と銅箔との界面において、剥型層と共に第１の絶縁樹脂層が剥離される態様も含まれる。第１の絶縁樹脂層を剥離する手段は物理的手段又は化学的手段のいずれも採用することができるが、例えば剥型層に物理的な力を加えて、物理的に第１の絶縁樹脂層を剥離することが好ましい。
［工程（ｆ）］
工程（ｆ）は、前記回路形成基板から前記剥型層３及び／又は前記銅箔４を除去する工程である。工程（ｆ）を経ると、図１Ｈに示すように、第１の配線導体５（内層）が第２の絶縁樹脂層６中に埋設されており、第１の配線導体５（内層）と第２の配線導体８（外層）とが電気的に接合された半導体素子搭載用の回路形成基板１０を形成することができる。工程（ｆ）においては、例えば、前記剥型層及び／又は前記銅箔（好ましくは、極薄銅箔）の除去を硫酸系又は過酸化水素系エッチング液を用いて除去することができる。例えば、工程（ｅ）において、第１の絶縁樹脂層が剥型層との界面において剥離された場合、及び、剥型層が破壊されてその一部が第１の絶縁樹脂層と共に剥離された場合には、除去工程（ｆ）において剥型層の全体又はその一部及び銅箔が除去される。また、工程（ｅ）において第１の絶縁樹脂層が剥型層と共に剥型層と銅箔との界面で剥離された場合、除去工程（ｆ）においては銅箔のみが除去されることとなる。硫酸系又は過酸化水素系エッチング液は、特に限定されず、当業界で使用されているものを適宜選択して使用することができる。
本実施形態を例示的に説明した図１及び２においては、回路形成基板１０は、２層構造の半導体素子搭載用パッケージ基板となるが、本実施形態はこれに限定されるものではなく３層構造以上（３層構造、４層構造、・・・ｎ層構造）のビルドアップ構造を有する半導体素子搭載用パッケージ基板が形成できる。すなわち、本実施形態における半導体素子実装基板の製造方法は、前記工程（ｄ）と前記工程（ｅ）の間に、前記第１及び第２の配線導体が形成された回路形成基板に対して、絶縁樹脂層積層工程及び配線導体形成工程を繰り返し行い、ビルドアップ構造を形成する工程を更に含んでいてもよい。ここで、絶縁樹脂層積層工程及び配線導体形成工程は、それぞれ工程（ｃ）及び工程（ｄ）と同様の手順により行われる。
本実施形態における半導体素子実装基板の製造方法においては、前記第２の配線導体が形成された回路形成基板に対して、ソルダーレジスト層を形成する工程を更に含んでいてもよい。この工程は、例えば、前記工程（ｄ）と前記工程（ｅ）の間に実施しても、前記工程（ｆ）と後述の工程（ｇ）の間に実施してもよい。ソルダーレジスト層は、特に限定されず、例えば、ラミネーターやホットプレスによって形成することができる。
［工程（ｇ）］
工程（ｇ）は、前記回路形成基板に前記した支持体をプレスして積層する工程である。具体的には、回路形成基板の第２の配線導体８が形成された面に、支持体の耐熱フィルム層１１が接するように配置した後、プレスする。工程（ｇ）を経ると、図１Ｉに示すように、回路形成基板の第２の配線導体が形成された面に支持体が積層された積層体２０が形成される。なお、図１Ｉに示した図は、回路形成基板の片面にソルダーレジストを塗布してソルダーレジスト層９を形成した後、支持体をプレスして積層した場合の積層体を示すが、回路形成基板の両面にソルダーレジスト層が形成された構造体又はソルダーレジスト層９を形成せずに、工程（ｆ）から直接工程（ｇ）を実施した構造体を使用してもよい。
支持体をプレスする方法としては、特に限定されず、例えば、回路形成基板の第２の配線導体が形成された面に支持体の耐熱フィルム層が接するように配置した後、温度１２０～２００℃、圧力１～４ＭＰａ、保持時間３０～１２０分間の条件で真空プレスを実施する。
［工程（ｈ）］
工程（ｈ）は、前記回路形成基板の配線導体上に半導体素子を実装する工程である。工程（ｈ）を経ると、図１Ｊに示すように、半導体素子が実装された積層体が形成される。図１Ｊは、第１の配線導体上に、はんだボール１３を介してペアチップ１４が実装され、更に、モールド樹脂１５によって樹脂封止されている。
工程（ｈ）においては、接合材を介して配線導体上に前記半導体素子を実装することができる。ここで、通常、半導体素子を実装する前に、配線導体上に開口部を有するソルダーレジスト層を形成した後、その開口部に金めっき層を形成し、更に、金めっき層上に接合材を搭載して約２６０℃にてリフローを行い、接合材が形成された多層プリント配線板を作製する。金めっき層は、特に限定されず、例えば、電解、無電解及びペーストによって形成することができる。接合材は導電手段を有するものであれば特に限定されず、例えば、はんだ（例えば、はんだボール、はんだペースト）を用いることができる。前記接合材としてはんだを用いた場合など、半導体素子を配線導体上に実装した後に、リフローなどの処理を施すことができる。この際、リフローの温度は接合材の融点などによって適宜選択されるものであるが、例えば、２６０℃以上とすることが好ましい。
半導体素子は特に限定されず、所望の素子を適宜用いることができるが、例えば、アルミ電極部に金ワイヤのボールボンディング法によって金バンプを形成したベアチップを用いることができる。
モールド樹脂としては、封止材用途で用いられる公知の樹脂を適宜選定して用いることができる。
前記したとおり、通常、半導体素子を実装する前に、配線導体上に開口部を有するソルダーレジスト層を形成した後、その開口部に金めっき層を形成する工程を行うが、これらの工程は、例えば、前記工程（ｄ）と前記工程（ｅ）の間に実施しても、前記工程（ｆ）と前記工程（ｇ）の間に実施してもよい。
［工程（ｉ）］
工程（ｉ）は、前記回路形成基板から前記支持体を剥離する工程である。工程（ｉ）を経ると、図１Ｋに示すように、半導体素子が実装された積層体から支持体が剥離され、半導体素子実装基板３０を得ることができる。支持体を剥離する手段は物理的手段又は化学的手段のいずれも採用することができるが、例えば、耐熱フィルム層に物理的な力を加えて、物理的に支持体を剥離することが好ましい。
（実施形態２）
本発明を実施するための第２の形態（実施形態２）における半導体素子実装基板の製造方法は、以下の工程を含む。
（ａ）第１の絶縁樹脂層と、剥型層と、銅箔と、をこの順で含む回路形成用支持基板を形成する工程
（ｂ）前記回路形成用支持基板の前記銅箔上に、第１の配線導体を形成する工程
（ｃ）前記第１の配線導体と接するように第２の絶縁樹脂層を配置し、前記第２の絶縁樹脂層を加熱及び加圧して積層する工程
（ｄ）前記第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び／又は無電解銅めっきによって接続させて第２の配線導体を形成する工程
（ｊ）前記第１及び第２の配線導体が形成された回路形成基板に前記支持体をプレスして積層する工程
（ｋ）前記支持体が積層された回路形成基板から、前記第１の絶縁樹脂層を剥離する工程
（ｌ）前記回路形成基板から前記剥型層及び／又は前記銅箔を除去する工程
（ｈ）前記回路形成基板の前記配線導体上に半導体素子を実装する工程
（ｉ）前記回路形成基板から前記支持体を剥離する工程
ここで、工程（ａ）～（ｄ）、（ｈ）、（ｉ）は、前記した実施形態１における各工程と同様であるので、説明を省略する。
なお、実施形態２においても、実施形態１と同様に、３層構造以上（３層構造、４層構造、・・・ｎ層構造）のビルドアップ構造を有する半導体素子搭載用パッケージ基板を形成してもよい。すなわち、前記工程（ｄ）と前記工程（ｊ）の間に、前記第１及び第２の配線導体が形成された回路形成基板に対して、絶縁樹脂層積層工程及び配線導体形成工程を繰り返し行い、ビルドアップ構造を形成する工程を更に含んでいてもよい。
［工程（ｊ）］
工程（ｊ）は、前記第１及び第２の配線導体が形成された回路形成基板（図２Ａ）に前記支持体をプレスして積層する工程である。具体的には、回路形成基板の第２の配線導体８が形成された面に、支持体の耐熱フィルム層１１が接するように配置した後、プレスする。工程（ｊ）を経ると、図２Ｂに示すように、回路形成基板の第２の配線導体が形成された面に支持体が積層された積層体が形成される。なお、図２Ｂに示した図は、回路形成基板にソルダーレジストを塗布してソルダーレジスト層９を形成した後、支持体をプレスして積層した場合の積層体を示すが、ソルダーレジスト層を形成せずに、工程（ｄ）から直接工程（ｊ）を実施してもよい。ソルダーレジスト層の形成する方法は、前記のとおりである。
支持体をプレスする方法としては、前記した工程（ｇ）と同様である。
［工程（ｋ）］
工程（ｋ）は、前記支持体が積層された回路形成基板から、前記第１の絶縁樹脂層を剥離する工程である。工程（ｋ）を経ると、図２Ｃに示すように、剥型層３との界面において第１の絶縁樹脂層が剥離され、剥型層３と銅箔４上に、第１の配線導体５、第２の絶縁樹脂層６及び第２の配線導体８が積層し、第２の配線導体が形成された面に支持体が積層された積層体が形成される。
工程（ｋ）においては、第１の絶縁樹脂層と剥型層との界面で第１の絶縁樹脂層が剥離されることが好ましいが、例えば、剥型層の一部が第１の絶縁樹脂層とともに剥離されてもよい。また、剥型層と銅箔との界面において、剥型層と共に第１の絶縁樹脂層が剥離される態様も含まれる。第１の絶縁樹脂層を剥離する手段は物理的手段又は化学的手段のいずれも採用することができるが、例えば剥型層に物理的な力を加えて、物理的に第１の絶縁樹脂層を剥離することが好ましい。
［工程（ｌ）］
工程（ｌ）は、前記回路形成基板から前記剥型層及び／又は前記銅箔を除去する工程である。工程（ｌ）を経ると、図２Ｄに示すように、第１の配線導体５（内層）が第２の絶縁樹脂層６中に埋設されており、第１の配線導体５（内層）と第２の配線導体８（外層）とが電気的に接合された半導体素子搭載用の回路形成基板に支持体が積層された積層体２０を形成することができる。工程（ｌ）においては、例えば、前記剥型層及び／又は前記極薄銅箔の除去を硫酸系又は過酸化水素系エッチング液を用いて除去することができる。例えば、工程（ｋ）において、第１の絶縁樹脂層が剥型層との界面において剥離された場合、及び、剥型層が破壊されてその一部が第１の絶縁樹脂層と共に剥離された場合には、除去工程（ｌ）において剥型層の全体又はその一部及び銅箔が除去される。また、工程（ｋ）において第１の絶縁樹脂層が剥型層と共に剥型層と銅箔との界面で剥離された場合、除去工程（ｌ）においては銅箔のみが除去されることとなる。硫酸系又は過酸化水素系エッチング液は、特に限定されず、当業界で使用されているものを適宜選択して使用することができる。
なお、前記したとおり、通常、半導体素子を実装する前に、配線導体上に開口部を有するソルダーレジスト層を形成した後、その開口部に金めっき層を形成する工程を行うが、これらの工程は、例えば、前記した工程（ｌ）工程と前記（ｈ）工程の間に実施してもよい。
以上、本実施形態の半導体素子実装体の製造方法の実施形態１及び実施形態２について説明したが、実施形態１は、支持体をプレスする前に回路形成基板を用いて電気的な試験を行うことができるという観点からは、実施形態２よりも好ましい。
なお、本発明はこれらの実施形態に特に限定されることはなく、前記した実施形態１及び実施形態２以外のその実施形態も包含する。
以下に、実施例により本実施形態を具体的に説明するが、本実施形態はこれらの実施例により何ら制限されるものではない。
［実施例１］
＜支持体の作製＞
ビスマレイミドトリアジン樹脂（ＢＴ樹脂）をガラスクロス（ガラス繊維）に含浸させてＢステージとしたプリプレグ（厚さ０．１００ｍｍ：三菱ガス化学（株）製、製品名：ＧＨＰＬ－８３０ＮＳ ＳＴ５６）の片面に、厚さ２７μｍの接着層付きポリイミドフィルム（接着層の厚さ：１５μｍ、ニッカン工業株式会社製、製品名：ＣＩＳＶ）を、接着層面が絶縁樹脂層と接するように配置し、もう一方の面に厚さ１８μｍの銅箔（三井金属鉱業株式会社製、製品名：３ＥＣ－ＶＬＰ）を配置し、温度８０±２℃、圧力１．０±０．２ＭＰａ、保持時間３分間の条件にて真空プレスを実施し、支持体（ａ）（厚さ１４５μｍ）を作製した。
＜工程（ａ）＞
ビスマレイミドトリアジン樹脂（ＢＴ樹脂）をガラスクロス（ガラス繊維）に含浸させてＢステージとしたプリプレグ（厚さ０．１００ｍｍ：三菱ガス化学（株）製、製品名：ＧＨＰＬ－８３０ＮＳ ＳＴ５６）の両面に、厚さ１２μｍの銅箔にシラン化合物で構成された剥型層が塗布により形成された剥型層付銅箔（ＪＸ日鉱日石金属株式会社製、製品名：ＰＣＳ）を、剥型層面が前記プリプレグと接するように配置し、温度２２０±２℃、圧力５±０．２ＭＰａ、保持時間６０分間の条件にて真空プレスを実施した。その後、過水硫酸系のソフトエッチング液を用いたエッチングにより前記銅箔の厚さを３μｍに調整して、第１の絶縁樹脂層の両面に剥型層と銅箔とがこの順で設けられた回路形成用支持基板を作製した。
＜工程（ｂ）＞
回路形成用支持基板に、日立ビアメカニクス株式会社製のルータ加工機を用いてガイド穴を形成し、その後、過水硫酸系のソフトエッチング液を用いて表面を１～２μｍエッチングした。次いで、温度１１０±１０℃、圧力０．５０±０．０２ＭＰａの条件で、ドライフィルムレジストＮＩＴ２２５（ニチゴー・モートン株式会社製、製品名）をラミネートした。ドライフィルムレジストへの回路パターンの焼付けを、前記ガイド穴を基準として平行露光機にて実施した後、１％炭酸ナトリウム水溶液を用いてドライフィルムレジストを現像し、めっき用レジストパターンを形成した。次いで、硫酸銅濃度６０～８０ｇ／Ｌ、硫酸濃度１５０～２００ｇ／Ｌの硫酸銅めっきラインにて１５～２０μｍほどのパターン電解銅めっき（電解銅めっき）を施し、第１の配線導体を形成した。その後、アミン系のレジスト剥離液を用いてドライフィルムレジストを剥離除去した。
＜工程（ｃ）＞
絶縁樹脂との密着力を得るため、第１の配線導体（銅パターン）表面を、銅表面粗化液ＣＺ－８１００（メック株式会社製、製品名）を用いて粗化処理を施した。次いで、第１の配線導体が形成された回路形成用支持基板の両面に、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）をガラスクロス（ガラス繊維）に含浸させてＢステージとしたプリプレグ（厚さ０．１００ｍｍ：三菱ガス化学（株）製、製品名：ＧＨＰＬ－８３０ＮＳ ＳＴ５６）を配置した。次いで、プリプレグ上に厚さ１８μｍのキャリア銅箔付極薄銅箔（極薄銅箔（金属層）；厚さ２μｍ：三井金属鉱業株式会社製、製品名：ＭＴＥｘ）を、キャリア銅箔側がプリプレグと接するように配置し、圧力２．５±０．２ＭＰａ、温度２２０±２℃、保持時間６０分間の条件で、真空プレスした。その後、厚さ１８μｍのキャリア銅箔を剥離して、第１の配線導体上に第２の絶縁樹脂層と厚さ２μｍの極薄銅箔とが積層された回路形成用支持基板を得た。
＜工程（ｄ）＞
第１の配線導体上に第２の絶縁樹脂層と金属層とが積層された回路形成用支持基板の両面に、炭酸ガスレーザー加工機ＬＣ－１Ｃ／２１（日立ビアメカニクス株式会社製、製品名）を用いて、ビーム照射径Φ０．２１ｍｍ、周波数５００Ｈｚ、パルス幅１０μｓ、照射回数７ショットの条件にて１穴ずつ加工し、金属層を介して第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成した。
次いで非貫通孔が形成された回路形成用支持基板に対し、温度８０±５℃、濃度５５±１０ｇ／Ｌの過マンガン酸ナトリウム水溶液を用いてデスミア処理を施し、更に、無電解銅めっきにて０．４～０．８μｍの厚みのめっきを実施した後、電解銅めっきにて１５～２０μｍの厚みのめっきを実施した。これにより、非貫通孔の内壁がめっきによって接続され、第１の配線導体（内層）と金属層（外層）とが、非貫通孔内壁のめっきによって電気的に接続されたことになる。
次に、基板表面（金属層）の整面を実施し、温度１１０±１０℃、圧力０．５０±０．０２ＭＰａの条件でドライフィルムレジストＮＩＴ２２５（ニチゴー・モートン株式会社製、製品名）をラミネートした。その後、ネガ型マスクを張り合わせた後、平行露光機を用いて回路パターンを焼付け、１％炭酸ナトリウム水溶液を用いてドライフィルムレジストを現像してエッチングレジストを形成した。次いで、エッチングレジストのない部分の銅を塩化第二鉄水溶液で除去した後、水酸化ナトリウム水溶液を用いてドライフィルムレジストを除去し、第２の配線導体を形成した。
＜工程（ｅ）＞
第２の配線導体を形成した後、剥型層付銅箔と第１の絶縁樹脂層（プリプレグ層）の境界部に物理的な力を加えて、第１の配線導体及び第２の配線導体が形成された回路形成用支持基板から、第１の絶縁樹脂層（プリプレグ層）を剥離し、一組の積層体とした。
＜工程（ｆ）＞
剥離工程（ｅ）において、第１の絶縁樹脂層（プリプレグ層）を剥離した後、極薄銅箔と剥型層とを、過水硫酸系のソフトエッチング液を用いて除去した。その後、１０μｍのソルダーレジストを形成し、金めっき仕上げを行った。
＜工程（ｇ）＞
除去工程（ｆ）において、１０μｍのソルダーレジストを形成し、金めっき仕上げを行った回路形成基板の片側を支持体（ａ）のポリイミド層が接するように配置し、温度１６０±２℃、圧力３．０±０．２ＭＰａ、保持時間６０分間の条件にて真空プレスを実施し、積層体を作製した。
＜工程（ｈ）及び工程（ｉ）＞
工程（ｇ）において得られた積層体をパッケージサイズに切断加工し、半導体素子搭載用パッケージ基板を得た。次いで金めっき層上に半田ボールを搭載して約２６０℃にてリフローを行い、半田ボールが形成された多層プリント配線板を作製した。その後、得られた多層プリント配線板とアルミ電極部に金ワイヤのボールボンディング法によって金バンプを形成したベアチップとを位置合せし、多層プリント配線板上にベアチップをマウントした。次いで、ベアチップをマウントした多層プリント配線板を約２６０℃でリフローしてはんだ接続を行った後、洗浄し、モールド樹脂にて樹脂封止を行った。その後、ソルダーレジスト層とポリイミド層の境界部に物理的な力を加えて、多層プリント配線板から支持体（ａ）を剥離して、半導体素子実装基板を作製した。
［実施例２］
<工程（ｃ）＞
実施例１における工程（ａ）及び工程（ｂ）を行い、絶縁樹脂層との密着力を得るため、第１の配線導体（銅パターン）表面を、銅表面粗化液ＣＺ－８１００（メック株式会社製、製品名）を用いて粗化処理を施した。次いで、第１の配線導体が形成された回路形成用支持基板の両面に、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）を厚さ１８μｍのキャリア銅箔付極薄銅箔（極薄銅箔（金属層）；厚さ２μｍ：三井金属鉱業株式会社製、製品名：ＭＴＥｘ）に塗布してＢステージ化した樹脂付き銅箔（厚さ１５μｍ：三菱ガス化学（株）製、製品名：ＣＲＳ－３８１ ＮＳＩ）を配置し、圧力２．５±０．２ＭＰａ、温度２２０±２℃、保持時間６０分間の条件で、真空プレスした。その後、厚さ１８μｍのキャリア銅箔を剥離して、第１の配線導体上に第２の絶縁樹脂層と厚さ２μｍの極薄銅箔とが積層された回路形成用支持基板を得た。
＜工程（ｄ）＞
第１の配線導体上に第２の絶縁樹脂層と金属層とが積層された回路形成用支持基板の両面に、炭酸ガスレーザー加工機ＬＣ－１Ｃ／２１（日立ビアメカニクス株式会社製、製品名）を用いて、ビーム照射径Φ０．２１ｍｍ、周波数５００Ｈｚ、パルス幅１０μｓ、照射回数７ショットの条件にて１穴ずつ加工し、金属層を介して第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成した。
次いで非貫通孔が形成された回路形成用支持基板に対し、温度８０±５℃、濃度５５±１０ｇ／Ｌの過マンガン酸ナトリウム水溶液を用いてデスミア処理を施し、更に、無電解銅めっきにて０．４～０．８μｍの厚みのめっきを実施した後、電解銅めっきにて１５～２０μｍの厚みのめっきを実施した。これにより、非貫通孔の内壁がめっきによって接続され、第１の配線導体（内層）と金属層（外層）とが、非貫通孔内壁のめっきによって電気的に接続されたことになる。
次に、基板表面（金属層）の整面を実施し、温度１１０±１０℃、圧力０．５０±０．０２ＭＰａの条件でドライフィルムレジストＮＩＴ２２５（ニチゴー・モートン株式会社製、製品名）をラミネートした。その後、ネガ型マスクを張り合わせた後、平行露光機を用いて回路パターンを焼付け、その後、１％炭酸ナトリウム水溶液を用いてドライフィルムレジストを現像してエッチングレジストを形成した。次いで、エッチングレジストのない部分の銅を塩化第二鉄水溶液で除去した後、水酸化ナトリウム水溶液を用いてドライフィルムレジストを除去し、第２の配線導体を形成した。
＜工程（ｅ）＞
第２の配線導体を形成した後、第２の配線導体上に１０μｍのソルダーレジストを形成し、剥型層付銅箔と第１の絶縁樹脂層（プリプレグ層）の境界部に物理的な力を加えて、第１の配線導体及び第２の配線導体が形成された回路形成用支持基板から、第１の絶縁樹脂層（プリプレグ層）を剥離し、一組の積層体とした。
＜工程（ｆ）＞
剥離工程（ｅ）において、第１の絶縁樹脂層（プリプレグ層）を剥離した後、極薄銅箔と剥型層とを、過水硫酸系のソフトエッチング液を用いて除去した。その後、１０μｍのソルダーレジストを形成し、金めっき仕上げを行った。
＜工程（ｇ）＞
除去工程（ｆ）において、１０μｍのソルダーレジストを形成し、金めっき仕上げを行った回路形成基板の片側を支持体（ａ）のポリイミド部が接するように配置し、温度１６０±２℃、圧力３．０±０．２ＭＰａ、保持時間６０分間の条件にて真空プレスを実施し、積層体を作製した。
＜工程（ｈ）及び工程（ｉ）＞
工程（ｇ）において得られた積層体をパッケージサイズに切断加工し、半導体素子搭載用パッケージ基板を得た。次いで金めっき層上に半田ボールを搭載して約２６０℃にてリフローを行い、半田ボールが形成された多層プリント配線板を作製した。その後、得られた多層プリント配線板とアルミ電極部に金ワイヤのボールボンディング法によって金バンプを形成したベアチップとを位置合せし、多層プリント配線板上にベアチップをマウントした。次いで、ベアチップをマウントした多層プリント配線板を約２６０℃でリフローしてはんだ接続を行った後、洗浄し、モールド樹脂にて樹脂封止を行った。その後、ソルダーレジスト層とポリイミド層の境界部に物理的な力を加えて、多層プリント配線板から支持体（ａ）を剥離して、半導体素子実装基板を作製した。
［実施例３］
＜工程（ｊ）＞
実施例２における工程（ａ）から工程（ｄ）までを順次行い、第２の配線導体上に１０μｍのソルダーレジストを形成し、金めっき仕上げを行った。その後、回路形成用支持基板の片側を支持体（ａ）のポリイミド部が接するように配置し、温度１６０±２℃、圧力３．０±０．２ＭＰａ、保持時間６０分間の条件にて真空プレスを実施し、積層体を作製した。
＜工程（ｋ）及び（ｌ）＞
剥離工程において、積層体から第１の絶縁樹脂層（プリプレグ層）を剥離した後、極薄銅箔と剥型層とを、過水硫酸系のソフトエッチング液を用いて除去した。その後、１０μｍのソルダーレジストを形成した。
＜工程（ｈ）及び工程（ｉ）＞
工程（ｌ）において得られた積層体をパッケージサイズに切断加工し、半導体素子搭載用パッケージ基板を得た。次いで金めっき層上に半田ボールを搭載して約２６０℃にてリフローを行い、半田ボールが形成された多層プリント配線板を作製した。その後、得られた多層プリント配線板とアルミ電極部に金ワイヤのボールボンディング法によって金バンプを形成したベアチップとを位置合せし、多層プリント配線板上にベアチップをマウントした。次いで、ベアチップをマウントした多層プリント配線板を約２６０℃でリフローしてはんだ接続をおこなった後、洗浄し、モールド樹脂にて樹脂封止を行った。その後、ソルダーレジスト層とポリイミド層の境界部に物理的な力を加えて、多層プリント配線板から支持体（ａ）を剥離して、半導体素子実装基板を作製した。
［比較例１］
支持体（ａ）を用いずに、実施例１における工程（ａ）から工程（ｆ）、工程（ｈ）及び工程（ｉ）までを順次行い、半導体素子搭載用パッケージ基板を作製した（厚み６０μｍ）。その後、金めっき層上に半田ボールを搭載して約２６０℃にてリフローを行ったが、基板が薄く剛性も小さいため、基板が破損してしまった。
本出願は、２０１７年４月２７日出願の日本特許出願（特願２０１７－０８８８３４）に基づくものであり、その内容はここに参照として取り込まれる。
本実施形態における支持体は、半導体素子実装基板を製造する際の、半導体搭載用パッケージ基板の支持体としての産業上利用可能性を有する。
１・・・回路形成用支持基板
２・・・第１の絶縁樹脂層
３・・・剥型層
４・・・銅箔
５・・・第１の配線導体
６・・・第２の絶縁樹脂層
７・・・金属層
８・・・第２の配線導体
９・・・ソルダーレジスト層
１０・・・回路形成基板
１１・・・耐熱フィルム層
１２・・・樹脂層
１３・・・はんだボール
１４・・・ベアチップ
１５・・・モールド樹脂
２０・・・積層体
３０・・・半導体素子実装基板

Claims (11)

  1. 耐熱フィルム層と、樹脂層と、含む支持体であって、
    前記樹脂層の少なくとも一方の面（第１の面）に前記耐熱フィルム層が積層されており、
    前記樹脂層が半硬化状態（Ｂステージ）であり、
    前記樹脂層の前記耐熱フィルム層が積層された面とは反対側の面（第２の面）に、銅箔が更に積層されており、
    前記耐熱フィルム層が、ポリイミド樹脂、ポリアミドイミド樹脂、及びナイロン樹脂からなる群から選択される１種以上の樹脂を含み、
    前記耐熱フィルム層は接着層付き耐熱フィルム層であり、前記接着層が、フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、イソシアネート樹脂、ベンゾシクロブテン樹脂、及びビニル樹脂からなる群から選択される１種以上の樹脂を含む、
    支持体。
  2. １０～４００μｍの厚さを有する、請求項１に記載の支持体。
  3. 前記樹脂層はガラスクロスに熱硬化性樹脂を含浸させたプリプレグを含む、請求項１又は２に記載の支持体。
  4. 前記熱硬化性樹脂は、フェノール樹脂、エポキシ樹脂、シアネート樹脂、マレイミド樹脂、ビスマレイミドトリアジン樹脂、イソシアネート樹脂、ベンゾシクロブテン樹脂及びビニル樹脂からなる群から選択される１種以上の樹脂を含む、請求項３に記載の支持体。
  5. 前記耐熱フィルム層は前記樹脂層よりも表面積が小さい、請求項１～４のいずれか一項に記載の支持体。
  6. 以下の工程（ａ）～（ｉ）をこの順で含む、請求項１～５のいずれか一項に記載の支持体を用いた半導体素子実装基板の製造方法。
    （ａ）第１の絶縁樹脂層と、剥型層と、銅箔と、をこの順で含む回路形成用支持基板を形成する工程
    （ｂ）前記銅箔上に、第１の配線導体を形成する工程
    （ｃ）前記第１の配線導体と接するように第２の絶縁樹脂層を配置し、前記第２の絶縁樹脂層上に金属層を配置し、前記第２の絶縁樹脂層と前記金属層とを加熱及び加圧して積層する工程
    （ｄ）前記第２の絶縁樹脂層に、前記第１の配線導体に達する非貫通孔を形成し、前記非貫通孔の内壁を電解銅めっき及び／又は無電解銅めっきによって接続させて、かつ、前記金属層をパターニングすることにより第２の配線導体を形成することで、回路形成基板を形成する工程
    （ｅ）前記第１の絶縁樹脂層と前記剥型層との界面、又は、前記剥型層と前記銅箔との界面を剥離することで、前記第１の配線導体及び前記第２の配線導体が形成された回路形成基板から、前記第１の絶縁樹脂層を剥離する工程
    （ｆ）前記第１の絶縁樹脂層が前記第１の絶縁樹脂層と前記剥型層との界面で剥離される場合、前記回路形成基板から前記剥型層及び前記銅箔を除去する工程、又は、
    前記第１の絶縁樹脂層が前記剥型層と前記銅箔との界面で前記剥型層と共に剥離される場合、前記回路形成基板から前記銅箔を除去する工程
    （ｆ'）前記第１の配線導体上に、開口部を有するソルダーレジスト層を形成し、その後、前記開口部に金めっき層を形成する工程
    （ｇ）前記回路形成基板に前記支持体をプレスして積層し、積層体を形成する工程
    （ｈ）前記積層体上に半導体素子を実装する工程であって、前記半導体素子が、前記回路形成基板の前記第１の配線導体上に接合材を介して実装され、前記接合材が前記金めっき層上に搭載され、２６０℃にてリフローを行う工程
    （ｉ）前記回路形成基板から前記支持体を剥離する工程。
  7. 前記工程（ｄ）と前記工程（ｅ）の間に、前記第１の配線導体及び前記第２の配線導体が形成された回路形成基板に対して、絶縁樹脂層積層工程及び配線導体形成工程を繰り返し行い、ビルドアップ構造を形成する工程を更に含む、請求項６に記載の半導体素子実装基板の製造方法。
  8. 前記工程（ｄ）と前記工程（ｅ）の間に、ソルダーレジスト層を形成する工程を含む、請求項６又は７に記載の半導体素子実装基板の製造方法。
  9. 前記ソルダーレジスト層を形成する工程の後、金めっき層を形成する工程を更に含む、請求項８に記載の半導体素子実装基板の製造方法。
  10. 前記工程（ｅ）～（ｇ）の代わりに、以下の工程（ｊ）～（ｌ'）をこの順で含む、請求項６に記載の半導体素子実装基板の製造方法。
    （ｊ）前記第１の配線導体及び前記第２の配線導体が形成された回路形成基板に、前記支持体をプレスして積層する工程
    （ｋ）前記第１の絶縁樹脂層と前記剥型層との界面、又は、前記剥型層と前記銅箔との界面を剥離することで、前記回路形成基板から、前記第１の絶縁樹脂層を剥離する工程
    （ｌ）前記第１の絶縁樹脂層が前記第１の絶縁樹脂層と前記剥型層との界面で剥離される場合、前記回路形成基板から前記剥型層及び前記銅箔を除去することにより前記積層体を形成する工程、又は、
    前記第１の絶縁樹脂層が前記剥型層と前記銅箔との界面で前記剥型層と共に剥離される場合、前記回路形成基板から前記銅箔を除去することにより前記積層体を形成する工程
    （ｌ'）前記第１の配線導体上に、開口部を有するソルダーレジスト層を形成し、その後、前記開口部に金めっき層を形成する工程。
  11. 前記工程（ｄ）と前記工程（ｊ）の間に、前記第１の配線導体及び前記第２の配線導体が形成された回路形成基板に対して、絶縁樹脂層積層工程及び配線導体形成工程を繰り返し行い、ビルドアップ構造を形成する工程を更に含む、請求項１０に記載の半導体素子実装基板の製造方法。
JP2019514480A 2017-04-27 2018-04-23 支持体及びそれを用いた半導体素子実装基板の製造方法 Active JP7145403B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017088834 2017-04-27
JP2017088834 2017-04-27
PCT/JP2018/016410 WO2018199003A1 (ja) 2017-04-27 2018-04-23 支持体及びそれを用いた半導体素子実装基板の製造方法

Publications (2)

Publication Number Publication Date
JPWO2018199003A1 JPWO2018199003A1 (ja) 2020-03-12
JP7145403B2 true JP7145403B2 (ja) 2022-10-03

Family

ID=63919037

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019514480A Active JP7145403B2 (ja) 2017-04-27 2018-04-23 支持体及びそれを用いた半導体素子実装基板の製造方法

Country Status (7)

Country Link
US (1) US11081367B2 (ja)
EP (1) EP3618587A4 (ja)
JP (1) JP7145403B2 (ja)
KR (1) KR102419707B1 (ja)
CN (1) CN110547053B (ja)
TW (1) TWI835731B (ja)
WO (1) WO2018199003A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12119277B2 (en) 2018-12-14 2024-10-15 Mitsubishi Gas Chemical Company, Inc. Method for producing package substrate for mounting semiconductor device
CN114040590B (zh) * 2021-10-22 2023-06-16 重庆康佳光电技术研究院有限公司 双面电路基板、显示面板及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101137A (ja) 2003-09-24 2005-04-14 Hitachi Chem Co Ltd 回路形成用支持基板と、半導体素子搭載用パッケージ基板及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218524A (ja) * 2002-01-25 2003-07-31 Sumitomo Bakelite Co Ltd 多層配線板および半導体パッケージ
JP2006222406A (ja) * 2004-08-06 2006-08-24 Denso Corp 半導体装置
JP2008205269A (ja) * 2007-02-21 2008-09-04 Toppan Printing Co Ltd 半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器
JP4994988B2 (ja) * 2007-07-31 2012-08-08 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法
JP2014090123A (ja) * 2012-10-31 2014-05-15 Nitto Denko Corp 半導体装置の製造方法、及び、接着シート
EP2717307A1 (en) * 2012-10-04 2014-04-09 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO Releasable substrate on a carrier
JP2014130856A (ja) * 2012-12-28 2014-07-10 Kyocer Slc Technologies Corp 配線基板の製造方法
US8962449B1 (en) * 2013-07-30 2015-02-24 Micron Technology, Inc. Methods for processing semiconductor devices
TWI576032B (zh) * 2014-05-26 2017-03-21 旭德科技股份有限公司 基板結構及其製作方法
SG11201700368WA (en) * 2014-07-18 2017-02-27 Mitsubishi Gas Chemical Co Laminate and substrate for mounting a semiconductor device, and methods for producing the same
US10815349B2 (en) * 2015-07-06 2020-10-27 Mitsubishi Gas Chemical Company, Inc. Resin composition, prepreg, resin sheet, metal foil-clad laminate, and printed circuit board
KR102605758B1 (ko) * 2015-07-06 2023-11-23 미츠비시 가스 가가쿠 가부시키가이샤 수지 조성물, 프리프레그, 레진 시트, 적층판, 및 프린트 배선판
JP6732215B2 (ja) * 2015-07-06 2020-07-29 三菱瓦斯化学株式会社 樹脂組成物、プリプレグ、レジンシート、金属箔張積層板及びプリント配線板
JP6565118B2 (ja) * 2015-08-24 2019-08-28 株式会社村田製作所 窒化アルミニウム圧電薄膜及びその製造方法、並びに圧電材及び圧電部品及び窒化アルミニウム圧電薄膜の製造方法
JP6696128B2 (ja) * 2015-08-25 2020-05-20 大日本印刷株式会社 部品実装薄膜配線基材の製造方法
JP2017088834A (ja) 2015-11-17 2017-05-25 旭化成株式会社 発泡体
TWI801346B (zh) * 2016-08-05 2023-05-11 日商三菱瓦斯化學股份有限公司 支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101137A (ja) 2003-09-24 2005-04-14 Hitachi Chem Co Ltd 回路形成用支持基板と、半導体素子搭載用パッケージ基板及びその製造方法

Also Published As

Publication number Publication date
KR102419707B1 (ko) 2022-07-11
EP3618587A1 (en) 2020-03-04
CN110547053A (zh) 2019-12-06
KR20190097186A (ko) 2019-08-20
CN110547053B (zh) 2022-12-30
EP3618587A4 (en) 2020-04-08
TW201906724A (zh) 2019-02-16
JPWO2018199003A1 (ja) 2020-03-12
US11081367B2 (en) 2021-08-03
WO2018199003A1 (ja) 2018-11-01
TWI835731B (zh) 2024-03-21
US20200043752A1 (en) 2020-02-06

Similar Documents

Publication Publication Date Title
JP7172597B2 (ja) 支持基板、支持基板付積層体及び半導体素子搭載用パッケージ基板の製造方法
JP2005101137A (ja) 回路形成用支持基板と、半導体素子搭載用パッケージ基板及びその製造方法
US10727081B2 (en) Method for manufacturing package substrate for mounting a semiconductor device, and method for manufacturing semiconductor device mounting substrate
TWI830797B (zh) 半導體元件搭載用封裝基板之製造方法
JP7145403B2 (ja) 支持体及びそれを用いた半導体素子実装基板の製造方法
US11990349B2 (en) Method for producing package substrate for loading semiconductor device
JP7164839B2 (ja) 積層体、金属箔張積層板、パターニングされた金属箔付き積層体、ビルドアップ構造を有する積層体、プリント配線板、多層コアレス基板、及びその製造方法
WO2023106208A1 (ja) 支持体付き配線基板、支持体付き配線基板の製造方法、及び、電子部品実装基板の製造方法
WO2023054517A1 (ja) 半導体素子搭載用パッケージ基板の製造方法
WO2023054516A1 (ja) 半導体素子搭載用パッケージ基板の製造方法及び支持基板付積層体
TW202410319A (zh) 積層體、及無芯基板之製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191010

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220818

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220831

R151 Written notification of patent or utility model registration

Ref document number: 7145403

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151