KR20190097186A - 지지체 및 그것을 사용한 반도체 소자 실장 기판의 제조 방법 - Google Patents

지지체 및 그것을 사용한 반도체 소자 실장 기판의 제조 방법 Download PDF

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KR20190097186A
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다카아키 오가시와
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Abstract

내열 필름층과, 수지층을 포함하는 지지체로서, 상기 수지층의 적어도 일방의 면 (제 1 면) 에 상기 내열 필름층이 적층되어 있고, 상기 수지층이 반경화 상태 (B 스테이지) 인, 지지체.

Description

지지체 및 그것을 사용한 반도체 소자 실장 기판의 제조 방법
본 발명은 반도체 소자를 실장할 때의 기판의 핸들링성을 향상시킬 수 있는 지지체 및 그것을 사용한 반도체 소자 실장 기판의 제조 방법에 관한 것이다.
전자 기기, 통신 기기 및 퍼스널 컴퓨터 등에 널리 사용되는 반도체 패키지의 고기능화 및 소형화는, 최근, 더욱더 가속되고 있다. 그에 따라, 반도체 패키지에 있어서의 프린트 배선판 및 반도체 소자 탑재용 패키지 기판의 박형화가 요구되고 있다. 통상, 프린트 배선판 및 반도체 소자 탑재용 패키지 기판은, 지지 기판 상에 회로 패턴이 되는 층 (이하, 간단히 「배선 도체」 라고도 한다) 과 절연 재료를 적층시켜 제조된다.
이와 같은 반도체 소자 탑재용 패키지 기판의 제조 방법으로는, 예를 들어, 캐리어박 부착 극박 동박의 캐리어박면에 제 1 절연 수지를 형성하여 이루어지는 회로 형성용 지지 기판을 사용하여, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하고, 추가로, 제 2 절연 수지를 적층하고, 그 후 제 2 배선 도체를 형성하는 방법이 개시되어 있다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2005-101137호
상기한 바와 같이, 최근, 반도체 소자를 탑재하기 위한 패키지 기판의 박형화가 진행되고 있으며, 두께 90 ㎛ 정도의 3 층 코어리스 기판 (ETS) 이 양산화되고 있다. 앞으로는 추가적인 박형화가 진행될 것으로 생각되며, 수년 이내에는 두께 60 ㎛ 정도의 기판이 유통될 것이 예상되고 있다. 그러나, 기판의 두께가 얇아짐에 따라 핸들링성도 악화되기 때문에, 기판에 반도체 소자를 실장하는 것이 곤란해진다는 문제가 있다.
상기의 사정을 감안하여, 본 발명은, 패키지 기판의 핸들링성을 향상시켜, 반도체 소자의 실장을 용이하게 하는 것이 가능한 지지체를 제공하는 것을 목적으로 한다.
나아가서는, 그 지지체를 사용한 반도체 소자 실장 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은 예의 검토한 결과, 내열 필름층과, 수지층을 포함하고, 수지층이 반경화 상태 (B 스테이지) 인 지지체에 의해, 상기 과제를 해결할 수 있는 것을 알아내어, 본 발명을 완성시켰다.
즉, 본 발명은 이하와 같다.
[1]
내열 필름층과, 수지층을 포함하는 지지체로서,
상기 수지층의 적어도 일방의 면 (제 1 면) 에 상기 내열 필름층이 적층되어 있고,
상기 수지층이 반경화 상태 (B 스테이지) 인, 지지체.
[2]
상기 수지층의 상기 내열 필름층이 적층된 면과는 반대측의 면 (제 2 면) 에, 동박이 추가로 적층된, 상기 [1] 에 기재된 지지체.
[3]
상기 내열 필름층은, 폴리이미드 수지, 폴리아미드이미드 수지, 나일론 수지 및 불소계 수지로 이루어지는 군에서 선택되는 1 종 이상의 수지를 포함하는, 상기 [1] 또는 [2] 에 기재된 지지체.
[4]
상기 내열 필름층은 접착층 부착 내열 필름층으로서, 상기 접착층은, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 이소시아네이트 수지, 벤조시클로부텐 수지 및 비닐 수지로 이루어지는 군에서 선택되는 1 종 이상의 수지를 포함하는, 상기 [1] ∼ [3] 중 어느 하나에 기재된 지지체.
[5]
10 ∼ 400 ㎛ 의 두께를 갖는, 상기 [1] ∼ [4] 중 어느 하나에 기재된 지지체.
[6]
상기 수지층은 유리 클로스에 열경화성 수지를 함침시킨 프리프레그를 포함하는, 상기 [1] ∼ [5] 중 어느 하나에 기재된 지지체.
[7]
상기 열경화성 수지는, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 비스말레이미드트리아진 수지, 이소시아네이트 수지, 벤조시클로부텐 수지 및 비닐 수지로 이루어지는 군에서 선택되는 1 종 이상의 수지를 포함하는, 상기 [6] 에 기재된 지지체.
[8]
상기 내열 필름층은 상기 수지층보다 표면적이 작은, 상기 [1] ∼ [7] 중 어느 하나에 기재된 지지체.
[9]
상기 [1] ∼ [8] 중 어느 하나에 기재된 지지체를 사용한 반도체 소자 실장 기판의 제조 방법으로서,
제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 상기 지지체를 프레스하여 적층한 후, 상기 배선 도체 상에 반도체 소자를 실장하는 공정을 포함하는, 제조 방법.
[10]
이하의 공정을 포함하는, 상기 [9] 에 기재된 반도체 소자 실장 기판의 제조 방법.
(a) 제 1 절연 수지층과, 박형층과, 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 공정
(b) 상기 회로 형성용 지지 기판의 상기 동박 상에, 제 1 배선 도체를 형성하는 공정
(c) 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 및 가압하여 적층하는 공정
(d) 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 공정
(e) 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정
(f) 상기 회로 형성 기판으로부터 상기 박형층 및/또는 상기 동박을 제거하는 공정
(g) 상기 회로 형성 기판에 상기 지지체를 프레스하여 적층하는 공정
(h) 상기 회로 형성 기판의 상기 배선 도체 상에 반도체 소자를 실장하는 공정
(i) 상기 회로 형성 기판으로부터 상기 지지체를 박리하는 공정
[11]
상기 공정 (d) 와 상기 공정 (e) 사이에, 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 대해, 절연 수지층 적층 공정 및 배선 도체 형성 공정을 반복해서 실시하여, 빌드업 구조를 형성하는 공정을 추가로 포함하는, 상기 [10] 에 기재된 반도체 소자 실장 기판의 제조 방법.
[12]
상기 공정 (f) 와 상기 공정 (g) 사이에, 솔더 레지스트층을 형성하는 공정을 추가로 포함하는, 상기 [10] 또는 [11] 에 기재된 반도체 소자 실장 기판의 제조 방법.
[13]
상기 솔더 레지스트층을 형성하는 공정 후, 금 도금층을 형성하는 공정을 추가로 포함하는, 상기 [12] 에 기재된 반도체 소자 실장 기판의 제조 방법.
[14]
상기 공정 (d) 와 상기 공정 (e) 사이에, 솔더 레지스트층을 형성하는 공정을 포함하는, 상기 [10] 또는 [11] 에 기재된 반도체 소자 실장 기판의 제조 방법.
[15]
상기 솔더 레지스트층을 형성하는 공정 후, 금 도금층을 형성하는 공정을 추가로 포함하는, 상기 [14] 에 기재된 반도체 소자 실장 기판의 제조 방법.
[16]
이하의 공정을 포함하는, 상기 [9] 에 기재된 반도체 소자 실장 기판의 제조 방법.
(a) 제 1 절연 수지층과, 박형층과, 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 공정
(b) 상기 회로 형성용 지지 기판의 상기 동박 상에, 제 1 배선 도체를 형성하는 공정
(c) 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 및 가압하여 적층하는 공정
(d) 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 공정
(j) 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 상기 지지체를 프레스하여 적층하는 공정
(k) 상기 지지체가 적층된 회로 형성 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정
(l) 상기 회로 형성 기판으로부터 상기 박형층 및/또는 상기 동박을 제거하는 공정
(h) 상기 회로 형성 기판의 상기 배선 도체 상에 반도체 소자를 실장하는 공정
(i) 상기 회로 형성 기판으로부터 상기 지지체를 박리하는 공정
[17]
상기 공정 (d) 와 상기 공정 (e) 사이에, 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 대해, 절연 수지층 적층 공정 및 배선 도체 형성 공정을 반복해서 실시하여, 빌드업 구조를 형성하는 공정을 추가로 포함하는, 상기 [16] 에 기재된 반도체 소자 실장 기판의 제조 방법.
[18]
상기 공정 (l) 과 상기 공정 (h) 사이에, 솔더 레지스트층을 형성하는 공정을 추가로 포함하는, 상기 [16] 또는 [17] 에 기재된 반도체 소자 실장 기판의 제조 방법.
[19]
상기 솔더 레지스트층을 형성하는 공정 후, 금 도금층을 형성하는 공정을 추가로 포함하는, 상기 [18] 에 기재된 반도체 소자 실장 기판의 제조 방법.
본 발명의 지지체를 사용함으로써, 반도체 소자 탑재용의 패키지 기판의 핸들링성이 향상되어, 기판에 대한 반도체 소자의 실장이나 솔더 레지스트의 도포가 용이해진다.
도 1 은, 실시형태 1 의 제조 방법을 개략적으로 나타내는 도면 (도 1A ∼ 도 1D) 이다.
도 2 는, 실시형태 1 의 제조 방법을 개략적으로 나타내는 도면 (도 1E ∼ 도 1H) 이다.
도 3 은, 실시형태 1 의 제조 방법을 개략적으로 나타내는 도면 (도 1I ∼ 도 1K) 이다.
도 4 는, 실시형태 2 의 제조 방법을 개략적으로 나타내는 도면 (도 2A ∼ 도 2D) 이다.
이하, 본 발명을 실시하기 위한 형태 (이하, 「본 실시형태」 라고 한다) 에 대해 상세하게 기재한다. 또한, 본 발명은 이하의 실시형태에 한정되는 것은 아니며, 그 요지의 범위 내에서 여러 가지 변형하여 실시할 수 있다.
또한, 본 실시형태에 있어서, 「(메트)아크릴로」 란 「아크릴로」 및 그에 대응하는 「메타크릴로」 의 양방을 의미하고, 「(메트)아크릴」 이란 「아크릴」 및 그에 대응하는 「메타크릴」 의 양방을 의미하고, 「(메트)아크릴레이트」 란 「아크릴레이트」 및 그에 대응하는 「메타크릴레이트」 의 양방을 의미한다.
<지지체>
본 실시형태에 있어서의 지지체는,
내열 필름층과, 수지층을 포함하는 지지체로서,
상기 수지층의 적어도 일방의 면 (제 1 면) 에 상기 내열 필름층이 적층되어 있고,
상기 수지층이 반경화 상태 (B 스테이지) 이다.
[수지층]
수지층으로는, 특별히 한정되지 않고, 후술하는 제 1 및 제 2 절연 수지층과 동일한 것을 사용할 수 있지만, 그 중에서도, 기판의 내열성이나 치수 안정성의 관점에서, 유리 클로스에 열경화성 수지를 함침시킨 프리프레그를 포함하는 것이 바람직하다.
유리 클로스로는, 특별히 한정되지 않고, 예를 들어, 유리 섬유나 평직의 유리 클로스를 들 수 있다. 이들 유리 클로스는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
열경화성 수지로는, 예를 들어, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 비스말레이미드트리아진 수지 (「BT 수지」 라고도 칭한다), 이소시아네이트 수지, 벤조시클로부텐 수지 및 비닐 수지를 들 수 있다. 이들 열경화성 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 이들 열경화성 수지 중에서도, 기판의 내열성이나 치수 안정성의 관점에서, 비스말레이미드트리아진 수지, 에폭시 수지, 시아네이트 수지 및 말레이미드 수지가 바람직하고, 비스말레이미드트리아진 수지가 보다 바람직하다. 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 이소시아네이트 수지, 벤조시클로부텐 수지 및 비닐 수지의 각각의 구체예는, 후술하는 절연 재료의 수지 조성물에 사용되는 열경화성 수지에 기재된 바와 같다.
수지층은, 그 경화의 정도가 반경화 상태 (B 스테이지) 이다. 수지층이 반경화 상태임으로써, 반도체 소자 탑재용의 기판에 대한 지지체의 추종성이 향상됨과 동시에, 반도체 소자 실장 후에 지지체를 물리적인 힘에 의해 박리하는 것이 용이해진다.
프리프레그로는, 시판품을 사용할 수도 있고, 예를 들어, 미츠비시 가스 화학 (주) 제조의 GHPL-830NS (제품명) 를 사용할 수 있다.
[내열 필름층]
본 실시형태에 있어서의 지지체는, 수지층의 적어도 일방의 면에 내열 필름층이 적층되어 있다. 내열 필름층으로는, 내열성 수지로 이루어지는 필름이면 특별히 한정되지 않고, 내열성 수지로는, 예를 들어, 폴리이미드 수지, 폴리아미드이미드 수지, 나일론 수지 및 불소계 수지를 들 수 있다. 이들 내열성 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 이들 내열성 수지 중에서도, 내열성의 관점에서, 폴리이미드 수지, 불소계 수지가 바람직하다.
폴리이미드 수지로는, 특별히 한정되지 않고, 예를 들어, 폴리아미드이미드, 폴리피로멜리트디이미드, 비스말레이미드 및 폴리에테르이미드를 들 수 있다. 이들 폴리이미드 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
폴리아미드이미드 수지로는, 특별히 한정되지 않고, 예를 들어, 트리멜리트산 무수물, 벤조페논테트라카르복실산 무수물 및 비톨릴렌디이소시아네이트를 N-메틸-2-피롤리돈 및/또는 N,N-디메틸아세트아미드의 용제 중에서 가열함으로써 얻어지는 수지나, 트리멜리트산 무수물, 디페닐메탄디이소시아네이트 및 카르복실기 말단 (메트)아크릴로니트릴-부타디엔 고무를 N-메틸-2-피롤리돈 및/또는 N,N-디메틸아세트아미드 등의 용제 중에서 가열함으로써 얻어지는 것을 들 수 있다. 이들 폴리아미드이미드 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
나일론 수지로는, 특별히 한정되지 않고, 예를 들어, 나일론 6, 나일론 6, 6 및 아라미드를 들 수 있다. 이들 나일론 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
불소계 수지로는, 특별히 한정되지 않고, 예를 들어, 폴리테트라플루오로에틸렌, 폴리비닐리덴플루오라이드 및 폴리클로로트리플루오로에틸렌을 들 수 있다. 이들 불소계 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
내열 필름층은 접착층 부착 내열 필름층이어도 된다. 내열 필름층이 접착층 부착 내열 필름층인 경우에는, 접착층면이 절연 수지층과 접하도록 배치한다.
접착층을 구성하는 수지로는, 특별히 한정되지 않고, 예를 들어, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 이소시아네이트 수지, 벤조시클로부텐 수지, 비스말레이미드트리아진 수지 및 비닐 수지를 들 수 있다. 이들 접착층을 구성하는 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 이소시아네이트 수지, 벤조시클로부텐 수지 및 비닐 수지의 각각의 구체예는, 후술하는 절연 재료의 수지 조성물에 사용되는 열경화성 수지에 기재된 바와 같다.
접착층 부착 내열 필름으로는, 시판품을 사용할 수도 있고, 예를 들어, 닛칸공업 (주) 제조의 CISV (제품명) 를 사용할 수 있다.
[동박]
본 실시형태에 있어서의 지지체는, 상기 절연 수지층의 상기 내열 필름층이 적층된 면과는 반대측의 면 (제 2 면) 에, 동박이 추가로 적층되어 있어도 된다. 수지층의 제 2 면에 동박이 추가로 적층되어 있음으로써, 기판의 강성을 높일 수 있다는 이점을 갖는다.
동박으로는, 후술하는 동박과 동일한 것을 사용할 수 있다.
지지체의 두께는, 특별히 한정되지 않지만, 기판의 핸들링성 향상의 관점에서, 바람직하게는 10 ㎛ 이상이고, 보다 바람직하게는 50 ㎛ 이상이고, 더욱 바람직하게는 100 ㎛ 이상이다. 지지체의 두께의 상한으로는 특별히 한정되지 않지만, 지나치게 두꺼우면 운반성이나 양산성 등이 떨어지는 경향이 있기 때문에, 바람직하게는 400 ㎛ 이하이고, 보다 바람직하게는 300 ㎛ 이하이고, 더욱 바람직하게는 200 ㎛ 이하이다.
또, 본 실시형태에 있어서의 지지체는, 내열 필름층의 표면적이 수지층의 표면적보다 작아도 된다. 내열 필름층의 표면적이 수지층의 표면적보다 작은 경우, 지지체와 회로 형성 기판의 접착력을 높일 수 있고, 반도체 소자를 실장하기 전에 적층 기판을 패키지 사이즈로 절단 가공하는 것이 용이해진다는 이점을 갖는다.
지지체의 제조 방법으로는 특별히 한정되지 않고, 예를 들어, 수지층의 적어도 일방의 면에 내열 필름층을 배치하고, 필요에 따라 내열 필름층이 적층된 면과는 반대측의 면에 동박을 배치한 후, 온도 40 ∼ 100 ℃, 압력 1 ∼ 3 ㎫, 유지 시간 1 ∼ 20 분간의 조건으로 진공 프레스를 실시하는 방법 등을 들 수 있다.
<반도체 소자 실장 기판의 제조 방법>
본 실시형태에 있어서의 반도체 소자 실장 기판의 제조 방법은, 상기 지지체를 사용한 제조 방법으로서, 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 상기 지지체를 프레스하여 적층한 후, 상기 배선 도체 상에 반도체 소자를 실장하는 공정을 포함한다. 본 실시형태의 반도체 소자 실장 기판의 제조 방법은, 상기 지지체를 사용함으로써 기판의 핸들링성을 향상시킬 수 있기 때문에, 기판이 매우 얇은 경우에도, 반도체 소자의 실장이나 솔더 레지스트의 도포가 용이해진다.
이하, 보다 구체적인 제조 방법에 대해 설명한다.
(실시형태 1)
본 발명을 실시하기 위한 제 1 형태 (실시형태 1) 에 있어서의 반도체 소자 실장 기판의 제조 방법은, 이하의 공정을 포함한다.
(a) 제 1 절연 수지층과, 박형층과, 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 공정
(b) 상기 회로 형성용 지지 기판의 상기 동박 상에, 제 1 배선 도체를 형성하는 공정
(c) 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 및 가압하여 적층하는 공정
(d) 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 공정
(e) 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정
(f) 상기 회로 형성 기판으로부터 상기 박형층 및/또는 상기 동박을 제거하는 공정
(g) 상기 회로 형성 기판에 상기 지지체를 프레스하여 적층하는 공정
(h) 상기 회로 형성 기판의 상기 배선 도체 상에 반도체 소자를 실장하는 공정
(i) 상기 회로 형성 기판으로부터 상기 지지체를 박리하는 공정
[공정 (a)]
본 실시형태에 있어서의 공정 (a) 는, 제 1 절연 수지층과, 박형층과, 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 공정이다.
제 1 절연 수지층에는, 편면에만 박형층과 동박이 배치되어 있어도 되지만, 이들 층이 제 1 절연 수지층의 양면에 배치되어 있는 것이 바람직하다. 즉, 본 실시형태에 있어서의 회로 형성용 지지 기판은, 박형층 부착 2 층 코어 기판인 것이 바람직하다. 도 1 을 사용하여 회로 형성용 지지 기판 (박형층 부착 2 층 코어 기판) (1) 의 구성에 대해 설명한다. 도 1B 에 나타내는 바와 같이, 회로 형성용 지지 기판 (1) 은, 제 1 절연 수지층 (예를 들어, 프리프레그) (2) 의 양면에, 박형층 (3) 과 동박 (4) 이, 제 1 절연 수지층 (2) 의 표면측으로부터 순서대로 형성되어 있다.
회로 형성용 지지 기판의 형성 방법으로는, 동박 상에 박형층을 형성하고, 이것을 제 1 절연 수지층에 배치함으로써 형성할 수 있지만, 당해 형성 방법에 한정되는 것은 아니며, 제 1 절연 수지층 상에 박형층 및 동박이 이 순서로 적층되는 방법이면, 특별히 한정되지 않는다. 예를 들어, 박형층이 형성된 일정 두께의 동박 (이하, 「박형층 부착 동박」 이라고도 한다) 을, 박형층면이 프리프레그 등의 제 1 절연 수지층과 접하도록 배치하고, 가열 및 가압하여 적층함으로써 제 1 절연 수지층 상에 박형층 및 동박을 형성할 수 있다. 이 경우, 적층 후, 필요에 따라, 상기 동박이 원하는 두께가 되도록 에칭 처리 등의 공지된 처리를 실시함으로써, 제 1 절연 수지층과, 박형층과, 동박을, 이 순서로 포함하는 회로 형성용 지지 기판을 형성할 수 있다. 상기 박형층 부착 동박으로는, 특별히 한정되는 것은 아니지만, 예를 들어, 두께가 1 ㎛ ∼ 20 ㎛ 인 동박 상에 상기 박형층이 형성된 것을 사용할 수 있다. 또, 제 1 절연 수지층 상에 박형층을 형성하고, 그 후 동박을 배치하여, 회로 형성용 지지 기판을 형성해도 된다.
적층의 방법이나 조건은, 특별히 한정되는 것은 아니지만, 예를 들어, 온도 220 ± 2 ℃, 압력 5 ± 0.2 ㎫, 유지 시간 60 분간의 조건으로 진공 프레스를 실시함으로써, 회로 형성용 지지 기판을 형성할 수 있다.
(제 1 절연 수지층)
공정 (a) 에 있어서의 제 1 절연 수지층으로는, 특별히 한정되는 것은 아니지만, 예를 들어, 유리 클로스 등의 기재에 열경화성 수지 등의 절연성의 수지 재료 (절연 재료) 를 함침시킨 프리프레그나, 절연성의 필름재 등을 사용할 수 있다.
「프리프레그」 는, 수지 조성물 등의 절연 재료를 기재에 함침 또는 도포하여 이루어지는 것이다. 기재로는, 특별히 한정되지 않고, 각종 전기 절연 재료용 적층판에 사용되는 주지된 것을 적절히 사용할 수 있다. 기재를 구성하는 재료로는, 예를 들어, E 유리, D 유리, S 유리 및 Q 유리의 무기 섬유 ; 폴리이미드, 폴리에스테르 및 테트라플루오로에틸렌의 유기 섬유 ; 및 그들의 혼합물을 들 수 있다. 기재는, 특별히 한정되는 것은 아니지만, 예를 들어, 직포, 부직포, 로빙, 촙드 스트랜드 매트 및 서페이싱 매트의 형상을 갖는 것을 적절히 사용할 수 있다. 기재의 재질 및 형상은, 목적으로 하는 성형물의 용도나 성능에 따라 선택되고, 필요에 의해 단독 혹은 2 종류 이상의 재질 및 형상을 사용해도 된다.
기재의 두께는, 특별히 제한되지 않지만, 통상 0.02 ∼ 0.50 ㎜ 의 것을 사용할 수 있다. 또, 기재로는, 실란 커플링제 등으로 표면 처리한 것이나 기계적으로 개섬 (開纖) 처리를 실시한 것을 사용할 수 있고, 이들 기재는 내열성이나 내습성, 가공성의 면에서 바람직하다.
상기 절연 재료로는, 특별히 한정되지 않고, 프린트 배선판의 절연 재료로서 사용되는 공지된 수지 조성물을 적절히 선택하여 사용할 수 있다. 상기 수지 조성물로는, 내열성, 내약품성이 양호한 열경화성 수지를 베이스로 하여 사용할 수 있다. 열경화성 수지로는, 특별히 한정되지 않고, 예를 들어, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 비스말레이미드트리아진 수지, 이소시아네이트 수지, 벤조시클로부텐 수지 및 비닐 수지를 들 수 있다. 이들 열경화성 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
페놀 수지로는, 특별히 한정되지 않고, 1 분자 중에 2 개 이상의 하이드록실기를 갖는 페놀 수지이면, 일반적으로 공지된 것을 사용할 수 있다. 예를 들어, 비스페놀 A 형 페놀 수지, 비스페놀 E 형 페놀 수지, 비스페놀 F 형 페놀 수지, 비스페놀 S 형 페놀 수지, 페놀 노볼락 수지, 비스페놀 A 노볼락형 페놀 수지, 글리시딜에스테르형 페놀 수지, 아르알킬 노볼락형 페놀 수지, 비페닐아르알킬형 페놀 수지, 크레졸 노볼락형 페놀 수지, 다관능 페놀 수지, 나프톨 수지, 나프톨 노볼락 수지, 다관능 나프톨 수지, 안트라센형 페놀 수지, 나프탈렌 골격 변성 노볼락형 페놀 수지, 페놀아르알킬형 페놀 수지, 나프톨아르알킬형 페놀 수지, 디시클로펜타디엔형 페놀 수지, 비페닐형 페놀 수지, 지환식 페놀 수지, 폴리올형 페놀 수지, 인 함유 페놀 수지 및 수산기 함유 실리콘 수지류를 들 수 있다. 이들 페놀 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
열경화성 수지 중에서도, 에폭시 수지는 내열성, 내약품성 및 전기 특성이 우수하고, 비교적 저렴한 점에서, 절연 재료로서 바람직하게 사용할 수 있다. 에폭시 수지로는, 특별히 한정되지 않고, 예를 들어, 비스페놀 A 형 에폭시 수지, 비스페놀 F 형 에폭시 수지, 비스페놀 S 형 에폭시 수지, 지환식 에폭시 수지, 지방족 사슬형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비스페놀 A 노볼락형 에폭시 수지, 비페놀의 디글리시딜에테르화물, 나프탈렌디올의 디글리시딜에테르화물, 페놀류의 디글리시딜에테르화물, 알코올류의 디글리시딜에테르화물, 및 이들 알킬 치환체, 할로겐화물, 수소 첨가물을 들 수 있다. 이들 에폭시 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 또, 이 에폭시 수지와 함께 사용하는 경화제는 에폭시 수지를 경화시키는 것이면, 한정되는 일 없이 사용할 수 있고, 예를 들어, 다관능 페놀류, 다관능 알코올류, 아민류, 이미다졸 화합물, 산무수물, 유기 인 화합물 및 이들의 할로겐화물을 들 수 있다. 이들 에폭시 수지 경화제는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
상기 시아네이트 수지는, 가열에 의해 트리아진 고리를 반복 단위로 하는 경화물을 생성하는 수지이고, 경화물은 유전 특성이 우수하다. 이 때문에, 특히 고주파 특성이 요구되는 경우 등에 바람직하다. 시아네이트 수지로는, 특별히 한정되지 않고, 예를 들어, 2,2-비스(4-시아나토페닐)프로판, 비스(4-시아나토페닐)에탄, 2,2-비스(3,5디메틸-4-시아나토페닐)메탄, 2,2-(4-시아나토페닐)-1,1,1,3,3,3-헥사플루오로프로판, α,α'-비스(4-시아나토페닐)-m-디이소프로필벤젠, 페놀 노볼락 및 알킬페놀 노볼락의 시아네이트에스테르화물을 들 수 있다. 이들 시아네이트 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 또, 상기 시아네이트에스테르 화합물은 미리 일부가 3 량체나 5 량체로 올리고머화되어 있어도 된다. 이들 중에서도, 2,2-비스(4-시아나토페닐)프로판은, 경화물의 유전 특성과 경화성의 밸런스가 특히 양호하고, 비용적으로도 저렴하기 때문에 바람직하다.
또한, 시아네이트 수지에 대해 경화 촉매나 경화 촉진제를 병용할 수도 있다.
경화 촉매로는, 예를 들어, 망간, 철, 코발트, 니켈, 구리, 아연의 금속류를 사용할 수 있고, 구체적으로는, 2-에틸헥산산염, 옥틸산염 등의 유기 금속염이나 아세틸아세톤 착물 등의 유기 금속 착물을 들 수 있다. 이들 경화 촉매는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
경화 촉진제로는 페놀류를 사용하는 것이 바람직하고, 노닐페놀, 파라쿠밀페놀 등의 단관능 페놀이나, 비스페놀 A, 비스페놀 F, 비스페놀 S 등의 2 관능 페놀, 또는 페놀 노볼락, 크레졸 노볼락 등의 다관능 페놀 등을 사용할 수 있다. 이들 경화 촉진제는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
말레이미드 화합물로는, 1 분자 중에 1 개 이상의 말레이미드기를 갖는 화합물이면, 일반적으로 공지된 것을 사용할 수 있다. 예를 들어, 4,4-디페닐메탄비스말레이미드, 페닐메탄말레이미드, m-페닐렌비스말레이미드, 2,2-비스(4-(4-말레이미드페녹시)-페닐)프로판, 3,3-디메틸-5,5-디에틸-4,4-디페닐메탄비스말레이미드, 4-메틸-1,3-페닐렌비스말레이미드, 1,6-비스말레이미드-(2,2,4-트리메틸)헥산, 4,4-디페닐에테르비스말레이미드, 4,4-디페닐술폰비스말레이미드, 1,3-비스(3-말레이미드페녹시)벤젠, 1,3-비스(4-말레이미드페녹시)벤젠, 폴리페닐메탄말레이미드, 노볼락형 말레이미드, 비페닐아르알킬형 말레이미드, 및 이들 말레이미드 화합물의 프레폴리머, 혹은 말레이미드 화합물과 아민 화합물의 프레폴리머를 들 수 있지만, 특별히 제한되는 것은 아니다. 이들 말레이미드 화합물은, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
이소시아네이트 수지로는, 특별히 한정되지 않고, 예를 들어, 페놀류와 할로겐화시안의 탈할로겐화 수소 반응에 의해 얻어지는 이소시아네이트 수지가 있다. 이소시아네이트 수지로는, 예를 들어, 4,4'-디페닐메탄디이소시아네이트 MDI, 폴리메틸렌폴리페닐폴리이소시아네이트, 톨릴렌디이소시아네이트, 헥사메틸렌디이소시아네이트를 들 수 있다. 이들 이소시아네이트 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
벤조시클로부텐 수지로는, 시클로부텐 골격을 포함하는 수지이면 특별히 한정되지 않지만, 예를 들어, 디비닐실록산-비스벤조시클로부텐 (다우 케미컬사 제조) 을 사용할 수 있다. 이들 벤조시클로부텐 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
비닐 수지로는, 비닐 모노머의 중합체 혹은 공중합체이면 특별히 한정되지 않는다. 비닐 모노머로는, 특별히 제한되지 않고, 예를 들어, (메트)아크릴산에스테르 유도체, 비닐에스테르 유도체, 말레산디에스테르 유도체, (메트)아크릴아미드 유도체, 스티렌 유도체, 비닐에테르 유도체, 비닐케톤 유도체, 올레핀 유도체, 말레이미드 유도체, (메트)아크릴로니트릴을 들 수 있다. 이들 비닐 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
상기 절연 재료로서 사용되는 수지 조성물에는, 유전 특성, 내충격성 및 필름 가공성 등을 고려하여, 열가소성 수지를 블렌드할 수도 있다. 열가소성 수지로는, 특별히 한정되지 않고, 예를 들어, 불소 수지, 폴리페닐렌에테르, 변성 폴리페닐렌에테르, 폴리페닐렌술파이드, 폴리카보네이트, 폴리에테르이미드, 폴리에테르에테르케톤, 폴리(메트)아크릴레이트, 폴리아미드, 폴리아미드이미드 및 폴리부타디엔을 들 수 있다. 이들 열가소성 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
불소 수지로는, 특별히 한정되지 않고, 예를 들어, 폴리테트라플루오로에틸렌, 폴리클로로트리플루오로에틸렌, 폴리불화비닐리덴 및 폴리불화비닐을 들 수 있다. 이들 불소 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
열가소성 수지 중에서도, 경화물의 유전 특성을 향상시킬 수 있다는 관점에서, 폴리페닐렌에테르 및/또는 변성 폴리페닐렌에테르를 배합하여 사용하는 것이 유용하다. 폴리페닐렌에테르 및 변성 폴리페닐렌에테르로는, 특별히 한정되지 않고, 예를 들어, 폴리(2,6-디메틸-1,4-페닐렌)에테르, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 폴리스티렌의 알로이화 폴리머, 폴리(2,6디메틸-1,4-페닐렌)에테르와 스티렌-부타디엔 코폴리머의 알로이화 폴리머, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 스티렌-무수 말레산 코폴리머의 알로이화 폴리머, 폴리(3,6-디메틸-1,4-페닐렌)에테르와 폴리아미드의 알로이화 폴리머, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 스티렌-부타디엔-(메트)아크릴로니트릴 코폴리머의 알로이화 폴리머를 들 수 있다. 이들 폴리페닐렌에테르 및 변성 폴리페닐렌에테르는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 또, 폴리페닐렌에테르에 반응성이나 중합성을 부여하기 위해, 폴리머 사슬 말단에 아민기, 에폭시기, 카르복실기, 스티릴기 등의 관능기를 도입하거나, 폴리머 사슬 측사슬에 아민기, 에폭시기, 카르복실기, 스티릴기, 메타크릴기 등의 관능기를 도입해도 된다.
폴리페닐렌술파이드는, 방향족 고리를 술파이드 결합으로 중합체로 한 것이고, 분기형, 혹은 직사슬형의 폴리페닐렌술파이드 및 그 공중합체를 예시할 수 있다. 예를 들어, 파라페닐렌술파이드, 메타페닐렌술파이드 및 이들의 중합체나, 이들과 공중합 가능한 에테르 유닛, 술폰 유닛, 비페닐 유닛, 나프틸 유닛, 치환 페닐술파이드 유닛, 3 관능 페닐술파이드 유닛 등을 분자 중에 갖는 공중합체를 들 수 있다. 이들 폴리페닐렌술파이드는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
폴리카보네이트로는, 특별히 한정되지 않고, 예를 들어, 브롬화폴리카보네이트 올리고머를 들 수 있다. 브롬화폴리카보네이트 올리고머의 분자량은 특별히 한정되지 않지만, 중량 평균 분자량으로 500 ∼ 3500 의 것이 바람직하다.
폴리에테르이미드로는, 특별히 한정되지 않고, 예를 들어, 2,2-비스[4-(2,3-디카르복시페녹시)페닐]프로판 2 무수물과 m-페닐렌디아민 또는 p-페닐렌디아민의 축합물 및 이들의 공중합체 그리고 변성체를 들 수 있다. 이들 폴리에테르이미드는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 폴리에테르이미드로는, 시판품을 사용할 수도 있고, 예를 들어, GE 플라스틱스사 제조의 "Ultem (등록상표)" 1000, 5000 및 6000 시리즈를 들 수 있다.
폴리에테르에테르케톤으로는, 특별히 한정되지 않고, 예를 들어, 4,4'-디플루오로벤조페논과 하이드로퀴논의 공중합체를 들 수 있다. 이들 폴리에테르에테르케톤은, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
폴리(메트)아크릴레이트로는, 특별히 한정되지 않고, 예를 들어, 트리스(2-(메트)아크릴로일옥시에틸)이소시아누레이트를 들 수 있다. 이들 폴리(메트)아크릴레이트는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
폴리아미드로는, 특별히 한정되지 않고, 예를 들어, 폴리아미드 12, 폴리아미드 11, 폴리아미드 6, 폴리아미드 6, 6 및 폴리아미드 6/12 공중합체를 들 수 있다. 이들 폴리아미드는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
상기의 열가소성 수지 중에서도, 내습성이 우수하고, 또한 금속에 대한 접착제가 양호하다는 관점에서, 폴리아미드이미드 수지가 유용하다. 폴리아미드이미드 수지의 원료는, 특별히 한정되지 않고, 산 성분으로는, 무수 트리멜리트산, 무수 트리멜리트산모노클로라이드를 들 수 있다. 아민 성분으로는, 특별히 한정되지 않고, 메타페닐렌디아민, 파라페닐렌디아민, 4,4'-디아미노디페닐에테르, 4,4'-디아미노디페닐메탄, 비스[4-(아미노페녹시)페닐]술폰, 2,2'-비스[4-(4-아미노페녹시)페닐]프로판을 들 수 있다. 폴리아미드이미드 수지는, 건조성을 향상시키기 위해서 실록산 변성으로 해도 되고, 이 경우, 아미노 성분으로서 실록산 디아민을 사용할 수 있다. 폴리아미드이미드 수지는, 필름 가공성을 고려하면, 분자량이 5 만 이상인 것을 사용하는 것이 바람직하다. 폴리아미드이미드 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
폴리부타디엔으로는, 특별히 한정되지 않고, 예를 들어, 1,4-폴리부타디엔, 1,2-폴리부타디엔, 말단 (메트)아크릴레이트 변성 폴리부타디엔, 말단 우레탄메타크릴레이트 변성 폴리부타디엔을 들 수 있다. 이들 폴리부타디엔은, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
상기의 열가소성 수지에 대해서는, 주로 프리프레그에 사용되는 절연 재료로서 설명을 했지만, 이들 열가소성 수지는 프리프레그로서의 사용에 한정되지 않는다. 예를 들어, 상기의 열가소성 수지를 사용하여 필름으로 가공한 것 (필름재) 을, 상기 회로 형성용 지지 기판에 있어서의 제 1 절연 수지층으로서 사용해도 된다.
절연 재료로서 사용되는 수지 조성물에는, 무기 필러가 혼합되어 있어도 된다. 무기 필러는, 특별히 한정되지 않고, 예를 들어, 알루미나, 수산화알루미늄, 수산화마그네슘, 클레이, 탤크, 삼산화안티몬, 오산화안티몬, 산화아연, 용융 실리카, 유리 분말, 석영 분말 및 시라스 벌룬을 들 수 있다. 이들 무기 필러는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
절연 재료로서 사용되는 수지 조성물은, 유기 용매를 함유하고 있어도 된다. 유기 용매로는, 특별히 한정되지 않고, 예를 들어, 벤젠, 톨루엔, 자일렌, 트리메틸벤젠과 같은 방향족 탄화수소계 용매 ; 아세톤, 메틸에틸케톤, 메틸이소부틸케톤과 같은 케톤계 용매 ; 테트라하이드로푸란과 같은 에테르계 용매 ; 이소프로판올, 부탄올과 같은 알코올계 용매 ; 2-메톡시에탄올, 2-부톡시에탄올과 같은 에테르알코올 용매 ; N-메틸피롤리돈, N,N-디메틸포름아미드, N,N-디메틸아세트아미드와 같은 아미드계 용매를, 1 종 단독으로, 또는 원하는 바에 따라 혼합하여 사용할 수 있다. 또한, 프리프레그를 제조하는 경우에 있어서의 바니시 중의 용매량은, 수지 조성물 전체에 대하여 40 ∼ 80 질량％ 범위로 하는 것이 바람직하다. 또, 상기 바니시의 점도는 20 ∼ 100 cP (20 ∼ 100 mPa·s) 의 범위인 것이 바람직하다.
절연 재료로서 사용되는 수지 조성물은, 난연제를 함유하고 있어도 된다. 난연제로는, 특별히 한정되지 않고, 예를 들어, 데카브로모디페닐에테르, 테트라브로모비스페놀 A, 테트라브로모 무수 프탈산, 트리브로모페놀 등의 브롬 화합물, 트리페닐포스페이트, 트리자일렐포스페이트, 크레실디페닐포스페이트 등의 인 화합물, 수산화마그네슘, 수산화알루미늄 등의 금속 수산화물, 적린 및 그 변성물, 삼산화안티몬, 오산화안티몬 등의 안티몬 화합물, 멜라민, 시아누르산, 시아누르산멜라민 등의 트리아진 화합물 등 공지 관례의 난연제를 사용할 수 있다. 이들 난연재는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
절연 재료로서 사용되는 수지 조성물에 대해, 필요에 따라 상기의 경화제, 경화 촉진제나, 그 밖에, 열가소성 입자, 착색제, 자외선 불투과제, 산화 방지제 및 환원제 등의 각종 첨가제나 충전제를 추가로 첨가할 수 있다. 이들 첨가제나 충전재는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
본 실시형태에 있어서 프리프레그는, 예를 들어, 상기의 기재에 대한 수지 조성물의 부착량이, 건조 후의 프리프레그에 있어서의 수지 함유율로 20 ∼ 90 질량％ 가 되도록, 수지 조성물 (바니시를 포함한다) 을 기재에 함침 또는 도포한 후, 100 ∼ 200 ℃ 의 온도에서 1 ∼ 30 분간 가열 건조시킴으로써, 반경화 상태 (B 스테이지 상태) 의 프리프레그로서 얻을 수 있다. 그러한 프리프레그로는, 시판품을 사용할 수도 있고, 예를 들어, 미츠비시 가스 화학 (주) 제조의 GHPL-830NS (제품명) 를 사용할 수 있다. 본 실시형태에 있어서의 공정 (a) 에 있어서는, 예를 들어, 이 프리프레그를, 원하는 절연 수지층의 두께가 되도록, 1 ∼ 20 장 겹치고, 그 양면에, 예를 들어, 박형층 부착 동박 등의 동박이 접하도록 배치한 구성으로 가열 및 가압할 수 있다. 성형 방법으로는, 통상적인 구리 피복 적층판의 수법을 적용할 수 있고, 예를 들어, 다단 프레스, 다단 진공 프레스, 연속 성형, 오토클레이브 성형기 등을 사용하여, 통상, 온도 100 ∼ 250 ℃, 압력 2 ∼ 100 ㎏/㎠, 가열 시간 0.1 ∼ 5 시간의 범위에서 성형하거나, 진공 라미네이트 장치를 사용하여 라미네이트 조건 50 ∼ 200 ℃, 0.1 ∼ 10 MPs 의 조건으로 진공 또는 대기압의 조건으로 실시할 수 있다. 또한, 제 1 절연 수지층으로는 상기 외에, 구리 피복 적층판 (Copper clad laminate ; CCL) 등으로서 시판되고 있는 금속박 피복 적층판이나, 상기 CCL 로부터 동박을 제거한 것을 사용할 수 있다.
제 1 절연 수지층의 두께는, 원하는 바에 따라 적절히 설정하므로 특별히 한정되지 않지만, 0.02 ㎜ ∼ 2.0 ㎜ 로 할 수 있고, 0.03 ㎜ ∼ 0.2 ㎜ 가 바람직하고, 0.04 ㎜ ∼ 0.15 ㎜ 가 보다 바람직하다.
(박형층)
본 실시형태에 있어서의 회로 형성용 지지 기판은, 박형층을 포함한다. 박형층은, 규소 화합물을 적어도 포함하는 것이 바람직하다.
「박형층」 이란, 적어도 규소 화합물을 포함하는 것이 바람직하고, 제 1 절연 수지층과 동박 사이에 위치하고, 적어도 제 1 절연 수지층과 박형층의 박리 강도 (x) 가, 동박과 제 1 배선 도체의 박리 강도 (y) 에 대해, x < y 의 관계를 갖는 층을 의미한다. 박형층은, 규소 화합물 외에 필요에 따라 수지 조성물을 포함할 수 있다. 수지 조성물로는, 예를 들어, 상기의 열경화성 수지를 사용할 수 있다. 또한, 특별히 한정되는 것은 아니지만, 박형층과 동박의 박리 강도 (z) 는, 박리 강도 (x) 와의 관계에 있어서 x < z 의 관계를 가지고 있는 것이 바람직하다.
규소 화합물은, 특별히 한정되지 않고, 예를 들어, 하기 식 (1) 로 나타내는 실란 화합물이나, 그 가수분해 생성물 또는 가수분해 생성물의 축합체 (이하, 이들을 총칭하여 간단히 「실란 화합물」 이라고 칭하는 경우가 있다) 를 사용할 수 있다. 이들 실란 화합물은, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 박형층은, 예를 들어, 동박 또는 극박 동박 상에, 실란 화합물을 단독 또는 복수 조합하여 이루어지는 규소 화합물을 부여함으로써, 형성할 수 있다. 또한, 규소 화합물을 부여하는 수단은, 특별히 한정되지 않고, 예를 들어, 도포 등의 공지된 수단을 사용할 수 있다.
[화학식 1]
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식 (1) 중, R1 은 알콕시기 또는 할로겐 원자이고, R2 는 알킬기, 시클로알킬기 및 아릴기로 이루어지는 군에서 선택되는 탄화수소기, R3 및 R4 는 각각 독립적으로, 할로겐 원자, 알콕시기, 또는 알킬기, 시클로알킬기 및 아릴기로 이루어지는 군에서 선택되는 탄화수소기이다. 상기 탄화수소기는, 하나 이상의 수소 원자가 할로겐 원자로 치환되어 있어도 된다. R1 ∼ R4 는, 각각 독립적으로, 동일해도 되고, 상이해도 된다.
상기 식 (1) 로 나타내는 실란 화합물은, 동박과의 밀착성이 지나치게 저하되는 것을 방지하는 관점에서, 알콕시기를 적어도 하나 갖는 것이 바람직하다. 또, 동일한 관점에서, 상기 식 (1) 로 나타내는 실란 화합물은, 알킬기, 시클로알킬기 및 아릴기로 이루어지는 군에서 선택되는 탄화수소기를 적어도 하나 갖는 것이 바람직하다.
박리 강도, 특히 박리 강도 (x) 를 조정하는 관점에서, 상기 식 (1) 로 나타내는 실란 화합물은, 알콕시기를 3 개, 알킬기, 시클로알킬기 및 아릴기로 이루어지는 군에서 선택되는 탄화수소기를 1 개 가지고 있는 것이 바람직하다. 예를 들어, 식 (1) 에 있어서, R3 및 R4 의 양방이 알콕시기인 것이 바람직하다.
알콕시기로는, 특별히 한정되지 않고, 예를 들어, 직사슬형, 분기형 혹은 고리형의 탄소수 1 ∼ 20, 바람직하게는 탄소수 1 ∼ 10, 보다 바람직하게는 탄소수 1 ∼ 5 의 알콕시기를 들 수 있다. 알콕시기로는, 예를 들어, 메톡시기, 에톡시기, n- 또는 iso-프로폭시기, n-, iso- 또는 tert-부톡시기, n-, iso- 또는 neo-펜톡시기, n-헥속시기, 시클로헥속시기, n-헵톡시기, 또는 n-옥톡시기를 들 수 있다.
할로겐 원자로는, 불소 원자, 염소 원자, 브롬 원자 및 요오드 원자를 들 수 있다.
알킬기로는, 특별히 한정되지 않고, 예를 들어, 직사슬형 또는 분기형의 탄소수 1 ∼ 20, 바람직하게는 탄소수 1 ∼ 10, 보다 바람직하게는 탄소수 1 ∼ 5 의 알킬기를 들 수 있다. 알킬기로는, 예를 들어, 메틸기, 에틸기, n- 또는 iso-프로필기, n-, iso- 또는 tert-부틸기, n-, iso- 또는 neo-펜틸기, n-헥실기, n-옥틸기, n-데실기를 들 수 있다.
시클로알킬기로는, 특별히 한정되지 않고, 예를 들어, 탄소수 3 ∼ 10, 바람직하게는 탄소수 5 ∼ 7 의 시클로알킬기를 들 수 있다. 시클로알킬기로는, 예를 들어, 시클로프로필기, 시클로부틸기, 시클로펜틸기, 시클로헥실기, 시클로헵틸기, 시클로옥틸기를 들 수 있다.
아릴기로는, 특별히 한정되지 않고, 예를 들어, 탄소수 6 ∼ 20, 바람직하게는 탄소수 6 ∼ 14 의 아릴기를 들 수 있다. 아릴기로는, 예를 들어, 페닐기, 톨릴기 및 자일릴기의 알킬기로 치환된 페닐기, 1- 또는 2-나프틸기, 안트릴기를 들 수 있다.
탄화수소기는, 하나 이상의 수소 원자가 할로겐 원자로 치환되어도 되고, 예를 들어, 불소 원자, 염소 원자, 또는 브롬 원자로 치환되어 있어도 된다.
상기 실란 화합물의 예로는, 특별히 한정되지 않지만, 실리콘 화합물 이외의 화합물이 바람직하다. 예를 들어, 메틸트리메톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 에틸트리메톡시실란, n- 또는 iso-프로필트리메톡시실란, n-, iso- 또는 tert-부틸트리메톡시실란, n-, iso- 또는 neo-펜틸트리메톡시실란, 헥실트리메톡시실란, 옥틸트리메톡시실란, 데실트리메톡시실란, 페닐트리메톡시실란 ; 알킬 치환 페닐트리메톡시실란 (예를 들어, p-(메틸)페닐트리메톡시실란), 메틸트리에톡시실란, 에틸트리에톡시실란, n- 또는 iso-프로필트리에톡시실란, n-, iso- 또는 tert-부틸트리에톡시실란, 펜틸트리에톡시실란, 헥실트리에톡시실란, 옥틸트리에톡시실란, 데실트리에톡시실란, 페닐트리에톡시실란, 알킬 치환 페닐트리에톡시실란 (예를 들어, p-(메틸)페닐트리에톡시실란), (3,3,3-트리플루오로프로필)트리메톡시실란, 및 트리데카플루오로옥틸트리에톡시실란, 메틸트리클로로실란, 디메틸디클로로실란, 트리메틸클로로실란, 페닐트리클로로실란, 트리메틸플루오로실란, 디메틸디브로모실란, 디페닐디브로모실란, 이들의 가수분해 생성물, 및 이들의 가수분해 생성물의 축합체를 들 수 있다. 이들 중에서도, 입수의 용이성의 관점에서, 디메틸디메톡시실란, n-프로필트리메톡시실란, 페닐트리메톡시실란, 헥실트리메톡시실란, 메틸트리에톡시실란, 디메틸디에톡시실란, (3,3,3-트리플루오로프로필)트리메톡시실란, 디메틸디클로로실란이 바람직하고, 디메틸디메톡시실란, n-프로필트리메톡시실란, 메틸트리에톡시실란, 디메틸디에톡시실란, (3,3,3-트리플루오로프로필)트리메톡시실란, 디메틸디클로로실란이 더욱 바람직하다.
이와 같은 실란 화합물을 규소 화합물로서 사용하여 박형층을 동박 또는 극박 동박 상에 형성한 것으로는, 시판품을 사용해도 된다. 시판품으로는, 예를 들어, 디메틸디메톡시실란, n-프로필트리메톡시실란, 페닐트리메톡시실란, 헥실트리메톡시실란으로 이루어지는 군에서 선택되는 적어도 1 종을 규소 화합물로서 포함하는 박형층을 동박 상에 형성한 것을 사용할 수 있고, 예를 들어, JX 닛코 닛세키 금속 주식회사 제조의 「PCS」 (제품명) 를 들 수 있다.
박형층과 제 1 절연 수지층의 박리 강도 (x) 는, 특별히 한정되지 않고, 본 실시형태의 제조 방법에 있어서, 박리 공정 (e) 보다 전의 공정에 있어서 제 1 절연 수지층이 박리되는 것을 방지하면서, 박리 공정 (e) 에 있어서 제 1 절연 수지층을 물리적으로 박리할 수 있는 관점에서, 3 ∼ 20 N·m 이 바람직하고, 5 ∼ 15 N·m 이 보다 바람직하고, 8 ∼ 12 N·m 이 더욱 바람직하다. 예를 들어, 박리 강도 (x) 가 상기의 범위인 경우, 반송시나 가공시에 박리되는 일이 없는 한편, 박리 공정 (e) 에 있어서, 사람의 손 등으로 물리적으로 제 1 절연 수지층을 용이하게 벗길 수 있다.
또, 특별히 한정되는 것은 아니지만, 박리 공정 (e) 에 있어서의 제 1 절연 수지층의 박리시에, 동박까지 박리되는 것을 방지하는 관점에서, 박리 강도 (y) 와 박리 강도 (x) 의 차 (y - x) 는, 예를 들어, 50 N·m 이상이 바람직하고, 100 N·m 이상이 보다 바람직하고, 200 N·m 이상이 더욱 바람직하다.
박리 강도 (x) 및/또는 박리 강도 (y) 는, 예를 들어, 박리 강도 (x) 에 대해서는 박형층 중의 규소 화합물의 종류나 규소 화합물의 도포량을 조정하거나, 박리 강도 (y) 에 대해서는 프레스 조건이나 도금 두께, 재료, 조화 (粗化) 처리에서의 조건을 조정하거나 함으로써, 상기의 범위로 조정할 수 있다.
박형층의 두께는, 특별히 한정되지 않지만, 5 ㎚ ∼ 100 ㎚ 가 바람직하고, 10 ㎚ ∼ 80 ㎚ 가 보다 바람직하고, 20 ㎚ ∼ 60 ㎚ 가 더욱 바람직하다.
[동박]
동박은, 특별히 한정되지 않지만, 통상, 두께가 1 ㎛ ∼ 5 ㎛ 이고, 바람직하게는 2 ㎛ ∼ 4 ㎛ 이고, 더욱 바람직하게는 2.5 ㎛ ∼ 3.5 ㎛ 의 극박 동박이다. 동박은, 특별히 한정되지 않지만, JISB0601 : 2001 에 나타내는 10 점의 평균 조도 (Rzjis) 가 양면 모두 0.3 ㎛ ∼ 3.0 ㎛ 인 것이 바람직하고, 0.5 ㎛ ∼ 2.0 ㎛ 가 보다 바람직하고, 0.7 ㎛ ∼ 1.5 ㎛ 가 더욱 바람직하다.
동박 상에는, 혹상의 전착물층 (「버닝 도금」 이라고 칭하는 경우도 있다) 을 형성시키거나, 산화 처리, 환원 처리, 에칭으로 조화 처리를 실시할 수 있다. 동박의 제조 조건은, 특별히 한정되지 않고, 황산구리욕의 경우, 황산 50 ∼ 100 g/ℓ, 구리 30 ∼ 100 g/ℓ, 액온 20 ∼ 80 ℃, 전류 밀도 0.5 ∼ 100 A/dm2 의 조건, 피로인산구리욕의 경우, 피로인산칼륨 100 ∼ 700 g/ℓ, 구리 10 ∼ 50 g/ℓ, 액온 30 ∼ 60 ℃, pH8 ∼ 12, 전류 밀도 0.5 ∼ 10 A/dm2 의 조건이 일반적으로 자주 사용된다. 구리욕에는, 구리의 물성이나 평활성을 고려하여 각종 첨가제를 첨가하는 경우도 있다.
동박은, 예를 들어, 필러블 타입을 사용하여 형성하는 것이나, 일정 두께의 동박을 사용하여 형성할 수 있다. 필러블 타입의 동박이란, 캐리어를 갖는 동박이고, 캐리어가, 예를 들어 박리 가능한 동박인 것을 말한다. 필러블 타입의 것을 사용하는 경우, 공정 (a) 에 있어서 동박으로부터 캐리어를 박리하여 사용한다.
공정 (a) 에 있어서 일정 두께의 동박을 사용하여 극박 동박을 형성하는 경우에 대해 설명한다. 일정 두께의 동박을 사용하여 극박 동박을 형성하는 경우, 먼저, 일정 두께의 동박 상에 박형층을 형성하여, 박형층 부착 동박으로 한다. 동박 상에 박형층을 형성하는 수단은 특별히 한정되지 않고, 예를 들어, 도포 등의 공지된 방법에 의해 상기의 규소 화합물을 동박 상에 부여함으로써 박형층을 형성할 수 있다. 또, 상기 박형층 부착 동박으로는, 시판품을 사용할 수도 있고, 예를 들어, 상기의 JX 닛코 닛세키 금속 주식회사 제조의 「PCS」 (제품명) 를 박형층 부착 동박으로서 사용할 수 있다. 일정 두께의 동박 (즉 박형층 부착 동박의 동박 부분) 의 두께는, 특별히 한정되지 않지만, 필요에 따라 에칭 등의 두께 감소 수단에 의해 원하는 두께 (예를 들어, 1 ㎛ ∼ 5 ㎛) 까지 불필요부를 제거하는 관점에서, 1 ㎛ 이상인 것이 바람직하고, 1 ㎛ ∼ 20 ㎛ 가 보다 바람직하다. 단, 일정 두께의 동박의 두께가 1 ㎛ ∼ 5 ㎛ 인 경우에는, 두께 감소 수단에 의한 처리가 불필요한 경우가 있다. 상기 두께 감소 수단으로는, 공지된 방법을 적절히 적용할 수 있지만, 예를 들어, 에칭 처리를 들 수 있다. 상기 에칭 처리로는, 특별히 한정되지 않고, 예를 들어, 과수황산계의 소프트 에칭액을 사용한 에칭에 의해 실시할 수 있다.
상기와 같이 일정 두께의 동박을 사용하여 극박 동박을 형성하는 경우, 예를 들어, 두께가 1 ㎛ ∼ 20 ㎛ 인 동박 상에 상기 박형층이 형성된 박형층 부착 동박을 사용할 수 있다. 상세하게는, 공정 (a) 에 있어서, 두께가 1 ㎛ ∼ 20 ㎛ 의 동박 상에 상기 박형층이 형성된 박형층 부착 동박을, 상기 박형층과 상기 제 1 절연 수지층이 접하도록 상기 제 1 절연 수지층 상에 배치하고, 그 후 상기 박형층 부착 동박의 상기 동박 부분에 에칭 처리를 실시하여 상기 극박 동박으로 하는 공정 (a-1) 을 거침으로써, 공정 (a) 에 있어서 일정 두께의 동박으로부터 극박 동박을 형성할 수 있다. 본 실시형태의 제조 방법은 본 양태에 한정되는 것은 아니지만, 예를 들어, 12 ㎛ 의 동박을 사용한 경우, 박형층을 도포 등에 의해 형성하고, 제 1 절연 수지층과 적층 프레스한 후, 동박의 소프트 에칭을 실시하여, 동박의 두께를 예를 들어 3 ㎛ 로 조정하여 극박 동박으로 함으로써, 회로 형성용 지지 기판을 제조할 수 있다. 상기 에칭 처리는, 특별히 한정되지 않고, 박형층 부착 동박을 제 1 절연 수지층에 가열 및 가압한 후에 실시할 수 있다.
또, 동박의 박형층과의 접착면에는 방청 처리를 실시 (방청 처리층을 형성한다) 할 수 있다. 상기 방청 처리는, 니켈, 주석, 아연, 크롬, 몰리브덴, 코발트 중 어느 것, 혹은 그들의 합금을 사용하여 실시할 수 있다. 이들은 스퍼터나 전기 도금, 무전해 도금에 의해 동박 상에 박막 형성을 실시하는 것이지만, 비용 면에서 전기 도금이 바람직하다. 구체적으로는, 도금층으로서, 니켈, 주석, 아연, 크롬, 몰리브덴 및 코발트로 이루어지는 군에서 선택되는 1 종류 이상의 금속염을 포함하는 약액을 사용하여 도금을 실시한다. 금속 이온의 석출을 용이하게 하기 위해, 도금액에는, 시트르산염, 타르타르산염, 술팜산 등의 착화제를 필요량 첨가해도 된다. 도금액은, 통상 산성 영역에서 사용하고, 실온 ∼ 80 ℃ 의 온도에서 도금을 실시한다. 도금은, 통상 전류 밀도 0.1 ∼ 10 A/dm2, 통상 시간 1 ∼ 60 초간, 바람직하게는 1 ∼ 30 초간의 범위에서 적절히 선택한다. 방청 처리에 사용하는 금속의 양은, 금속의 종류에 따라서도 상이하고, 특별히 한정되지 않지만, 합계로 10 ∼ 2000 ㎍/dm2 가 바람직하다. 방청 처리층의 두께에 대해서는, 지나치게 두꺼우면 에칭 저해와 전기 특성의 저하를 일으키고, 지나치게 얇으면 수지와의 필 강도 저하의 요인이 될 수 있다.
또한 방청 처리층 상에 크로메이트 처리층이 형성되어 있으면, 박형층과의 접착 강도 저하를 억제할 수 있기 때문에 유용하다. 구체적으로는, 6 가 크롬 이온을 포함하는 수용액을 사용하여 실시된다. 크로메이트 처리는, 특별히 한정되지 않고, 예를 들어, 단순한 침지 처리로도 가능하지만, 바람직하게는 음극 처리로 실시한다. 음극 처리는, 중크롬산나트륨 0.1 ∼ 50 g/ℓ, pH1 ∼ 13, 욕온 0 ∼ 60 ℃, 전류 밀도 0.1 ∼ 5 A/dm2, 전류 시간 0.1 ∼ 100 초의 조건으로 실시하는 것이 바람직하다. 중크롬산나트륨 대신에, 크롬산 혹은 중크롬산칼륨을 사용하여 실시할 수도 있다.
본 실시형태에 있어서는, 방청 처리층 상에 추가로 커플링제가 흡착되어 있는 것이 바람직하다. 실란 커플링제로는, 특별히 한정되지 않고, 예를 들어, 3-글리시독시프로필트리메톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란의 에폭시 관능성 실란, 3-아미노프로필트리메톡시실란, N-2-(아미노에틸)-3-아미노프로필트리메톡시실란, N-2-(아미노에틸)-3-아미노프로필메틸디메톡시실란의 아민 관능성 실란, 비닐트리메톡시실란, 비닐페닐트리메톡시실란, 비닐트리스(2-메톡시에톡시)실란의 올레핀 관능성 실란, 3-(메트)아크릴옥시프로필트리메톡시실란의 (메트)아크릴 관능성 실란, 3-메르캅토프로필트리메톡시실란의 메르캅토 관능성 실란이 사용된다. 이들 실란 커플링제는 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 이들 커플링제는, 물 등의 용매에 0.1 ∼ 15 g/ℓ 의 농도로 용해시켜 실온 ∼ 50 ℃ 의 온도에서 금속박에 도포하거나, 전착시키거나 하여 흡착시킨다. 이들 실란 커플링제는, 동박 표면의 방청 금속의 수산기와 축합 결합함으로써 피막을 형성한다. 실란 커플링 처리 후에는 가열, 자외선 조사 등에 의해 안정적 결합을 형성한다. 가열이면 80 ∼ 200 ℃ 의 온도에서 2 ∼ 60 초 건조시킨다. 자외선 조사이면 200 ∼ 400 ㎚, 200 ∼ 2500 mJ/dm2 의 범위에서 실시한다.
[공정 (b)]
공정 (b) 는, 상기의 회로 형성용 지지 기판의 동박 상에, 제 1 배선 도체를 형성하는 공정이다. 공정 (b) 를 거침으로써, 도 1C 에 나타내는 바와 같이, 회로 형성용 지지 기판 (1) 의 동박 (4) 상에 제 1 배선 도체 (5) 가 형성된다. 제 1 배선 도체의 형성 수단은, 특별히 한정되지 않고, 예를 들어, 이하의 공정에 의해 제 1 배선 도체를 형성할 수 있다.
공정 (b) 로는, 예를 들어, 상기 동박 상에 도금용 레지스트를 라미네이트하고 (공정 (b-1)), 포토리소그래피에 의해 도금용 레지스트에 배선 회로 패턴을 형성하고 (공정 (b-2)), 상기 도금용 레지스트에 배선 회로 패턴이 형성된 상기 동박 상에, 패턴 전해 구리 도금에 의해 제 1 배선 도체를 형성하고 (공정 (b-3)), 상기 도금용 레지스트를 제거 (공정 (b-4)) 함으로써, 제 1 배선 도체를 동박 상에 형성할 수 있다. 상기 공정 중, 공정 (b-2) 에 있어서는, 동박 상에 라미네이트된 도금용 레지스트를 포토리소그래피에 의해 노광 및 현상을 실시하여, 도금용 레지스트에 배선 회로 패턴을 형성할 수 있다. 이어서, 공정 (b-3) 에 의해, 도금용 레지스트에 배선 회로 패턴이 형성된 동박에, 패턴 전해 구리 도금 처리를 실시함으로써 도금 구리에 의해 제 1 배선 도체를 형성할 수 있다. 제 1 배선 도체를 형성 후, 도금용 레지스트는 공정 (b-4) 에서 제거된다.
상기의 도금용 레지스트는, 특별히 한정되지 않고, 예를 들어, 시판되는 드라이 필름 레지스트 등 공지된 것을 적절히 선택하여 사용할 수 있다. 또, 도금용 레지스트에 배선 회로 패턴을 형성할 때의 포토리소그래피 (노광, 현상, 레지스트의 제거를 포함한다) 는, 특별히 한정되지 않고, 공지된 수단 및 장치를 사용하여 실시할 수 있다. 또한, 제 1 배선 도체를 형성하기 위한 상기 패턴 전해 구리 도금에 대해서도, 특별히 한정되지 않고, 공지된 방법을 적절히 사용할 수 있다.
제 1 배선 도체의 패턴폭은, 특별히 한정되지 않고, 용도에 따라 적절히 그 폭을 선택할 수 있지만, 예를 들어, 5 ∼ 100 ㎛ 로 할 수 있고, 바람직하게는 10 ∼ 30 ㎛ 로 할 수 있다.
[공정 (c)]
공정 (c) 는, 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 및 가압하여 적층하는 공정이다. 공정 (c) 는, 상기 제 2 절연 수지층 상에 금속층을 추가로 배치하고, 가열 및 가압하여, 상기 제 2 절연 수지층과 상기 금속층을 적층하는 공정이어도 된다. 공정 (c) 를 거침으로써, 도 1D 에 나타내는 바와 같이, 제 1 배선 도체 (5) 와 접하도록 제 2 절연 수지층 (6) 과 금속층 (7) 을 적층시킬 수 있다. 또한, 도 1D 에 있어서는, 금속층을 형성한 양태를 하고 있지만 본 발명은 당해 양태에 한정되는 것은 아니다.
제 2 절연 수지층으로는, 상기의 제 1 절연 수지층과 동일한 재료 (예를 들어, 프리프레그) 를 사용할 수 있다. 또, 제 2 절연 수지층의 두께는, 원하는 바에 따라 적절히 설정되기 때문에, 특별히 한정되지 않지만, 예를 들어, 0.02 ㎜ ∼ 2.0 ㎜ 로 할 수 있고, 0.03 ㎜ ∼ 0.2 ㎜ 가 바람직하고, 0.04 ㎜ ∼ 0.15 ㎜ 가 보다 바람직하다.
금속층으로는, 예를 들어, 상기의 동박과 동일한 것을 사용할 수 있다. 동박으로는, 예를 들어, 캐리어 동박 부착 극박 동박을 사용할 수 있다. 이 경우, 캐리어는, 극박 동박을 제 2 절연 수지층과 접하도록 배치하고, 가열 및 가압에 의해 적층한 후에 박리된다. 캐리어 동박 부착 극박 동박으로는, 시판품을 사용할 수도 있고, 예를 들어, 미츠이 금속 광업 주식회사 제조의 MTEx (제품명) 를 사용할 수 있다.
제 2 절연 수지층으로는, 시판품을 사용할 수도 있고, 예를 들어, 미츠비시 가스 화학 (주) 제조의 CRS-381 NSI (제품명) 를 사용할 수 있다.
상기 제 2 절연 수지층, 금속층의 가열 및 가압 조건은, 특별히 한정되지 않고, 예를 들어, 온도 220 ± 2 ℃, 압력 2.5 ± 0.2 ㎫, 유지 시간 60 분간의 조건으로 진공 프레스를 실시함으로써, 제 2 절연 수지층 및 금속층을 적층할 수 있다.
공정 (c) 는, 특별히 한정되지 않고, 예를 들어, 이하의 공정에 의해 제 2 절연 수지층과 금속층을 적층할 수 있다. 공정 (c) 로는, 예를 들어, 상기 제 1 배선 도체 표면에 제 2 절연 수지층과의 밀착력을 얻기 위한 조화 처리를 실시하고 (공정 (c-1)), 상기 제 2 절연 수지층을, 상기 조화 처리를 실시한 상기 제 1 배선 도체와 접하도록 배치하고, 상기 제 2 절연 수지층 상에 금속층을 추가로 배치하고, 가열 및 가압하여, 상기 제 2 절연 수지층과 상기 금속층을 적층 (공정 (c-2)) 할 수 있다. 상기 조화 처리는, 특별히 한정되지 않고, 공지된 수단을 적절히 사용할 수 있고, 예를 들어, 구리 표면 조화액을 사용하는 수단을 들 수 있다.
[공정 (d)]
공정 (d) 는, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜, 제 2 배선 도체를 형성하는 공정이다. 제 2 배선 도체 형성 공정 (d) 에 있어서는, 전해 구리 도금 및/또는 무전해 구리 도금이 실시됨으로써, 도 1E 에 나타내는 바와 같이, 제 1 배선 도체 (5) 와 금속층 (7) 이, 비관통공의 내벽에 형성된 도금 구리를 통해서 전기적으로 접속된다. 그 후, 도 1F 에 나타내는 바와 같이, 금속층 (7) 을 패터닝함으로써, 제 2 절연 수지층 (6) 상에 제 2 배선 도체 (8) 를 형성할 수 있다.
비관통공을 형성하는 수단은, 특별히 한정되지 않고, 예를 들어, 탄산 가스 레이저 등의 레이저나 드릴 등의 공지된 수단을 사용할 수 있다. 비관통공은, 금속층을 개재하여 제 2 절연 수지층에 형성되고, 본 공정에서 형성되는 제 2 배선 도체와 제 1 배선 도체를 전기적으로 접속시키기 위해서 형성된다. 비관통공의 수나 사이즈는, 원하는 바에 따라 적절히 선정할 수 있다. 또, 비관통공을 형성한 후에, 과망간산나트륨 수용액 등을 사용하여 디스미어 처리를 실시할 수 있다.
공정 (d) 에 있어서는, 비관통공을 형성한 후, 전해 구리 도금 및/또는 무전해 구리 도금을 실시하여 비관통공의 내벽에 구리 도금막을 형성하고, 제 1 배선 도체와 제 2 배선 도체를 전기적으로 접속한다. 전해 구리 도금 및/또는 무전해 도금을 실시하는 방법은, 특별히 한정되지 않고, 공지된 방법을 채용할 수 있다. 당해 구리 도금은, 전해 구리 도금 및 무전해 도금 중 어느 일방만이어도 되지만, 전해 구리 도금 및 무전해 도금의 양방을 실시하는 것이 바람직하다.
공정 (d) 는, 전해 및/또는 무전해 구리 도금 처리 후, 제 2 배선 도체를 형성한다. 제 2 배선 도체의 형성 방법은, 특별히 한정되지 않고, 예를 들어, 서브트랙티브 공법이나 세미애디티브 공법 등의 공지된 수단을 적절히 채용할 수 있다.
공정 (d) 는, 특별히 한정되지 않고, 예를 들어, 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하고 (공정 (d-1)), 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시키고 (공정 (d-2)), 제 2 배선 도체를 서브트랙티브 공법 또는 세미애디티브 공법으로 형성 (공정 (d-3)) 할 수 있다. 공정 (d-3) 에 있어서는, 특별히 한정되지 않고, 예를 들어, 금속층의 정면 (整面) 을 실시하고, 드라이 필름 레지스트 등을 라미네이트하고, 또한, 네거티브형 마스크를 접착한 후, 노광기로 회로 패턴을 베이킹하고, 현상액으로 드라이 필름 레지스트를 현상하여, 에칭 레지스트를 형성할 수 있다. 그 후, 에칭 처리를 실시하고, 에칭 레지스트가 없는 부분의 구리를 염화 제 2 철 수용액 등으로 제거한 후, 레지스트를 제거함으로써, 제 2 배선 도체를 형성할 수 있다.
그 밖에, 본 실시형태에 있어서 적용 가능한 층간 접속 방법으로는, 공지된 레이저 형성된 블라인드 비아부에 화학 구리 도금을 하여 적용한 방법 (레이저 가공에 의해 배선 회로를 형성하고, 그 후 화학 구리 도금에 의해 패터닝, 층간 접속을 실시하는 방법) 이나, 미리 접속부가 되는 부분에 도금이나 금속박을 에칭하는 것 등에 의해 형성한 금속 범프 (바람직하게는 구리 범프) 에 의해 절연층째 찔러, 층간 접속을 실시하는 방법, 나아가서는 땜납이나 은 및 구리 등의 금속 필러를 절연 수지에 함유한 금속 페이스트를 스크린 인쇄 등에 의해 소정 지점에 범프 인쇄 후, 건조에 의해 페이스트를 경화시키고, 가열 및 가압에 의해 내외층 사이에서의 전기적 도통을 확보하는 것 등을 적용할 수 있다.
[공정 (e)]
공정 (e) 는, 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정이다. 공정 (e) 를 거치면, 도 1G 에 나타내는 바와 같이, 박형층 (3) 과의 계면에 있어서 제 1 절연 수지층이 박리되고, 박형층 (3) 과 동박 (4) 상에, 제 1 배선 도체 (5), 제 2 절연 수지층 (6) 및 제 2 배선 도체 (8) 가 적층한 적층체가 형성된다.
공정 (e) 에 있어서는, 제 1 절연 수지층과 박형층의 계면에서 제 1 절연 수지층이 박리되는 것이 바람직하지만, 예를 들어, 박형층의 일부가 제 1 절연 수지층과 함께 박리되어도 된다. 또, 박형층과 동박의 계면에 있어서, 박형층과 함께 제 1 절연 수지층이 박리되는 양태도 포함된다. 제 1 절연 수지층을 박리하는 수단은 물리적 수단 또는 화학적 수단 모두 채용할 수 있지만, 예를 들어 박형층에 물리적인 힘을 가하여, 물리적으로 제 1 절연 수지층을 박리하는 것이 바람직하다.
[공정 (f)]
공정 (f) 는, 상기 회로 형성 기판으로부터 상기 박형층 (3) 및/또는 상기 동박 (4) 을 제거하는 공정이다. 공정 (f) 를 거치면, 도 1H 에 나타내는 바와 같이, 제 1 배선 도체 (5) (내층) 가 제 2 절연 수지층 (6) 중에 매설되어 있고, 제 1 배선 도체 (5) (내층) 와 제 2 배선 도체 (8) (외층) 가 전기적으로 접합된 반도체 소자 탑재용의 회로 형성 기판 (10) 을 형성할 수 있다. 공정 (f) 에 있어서는, 예를 들어, 상기 박형층 및/또는 상기 동박 (바람직하게는, 극박 동박) 의 제거를 황산계 또는 과산화수소계 에칭액을 사용하여 제거할 수 있다. 예를 들어, 공정 (e) 에 있어서, 제 1 절연 수지층이 박형층과의 계면에 있어서 박리되었을 경우, 및 박형층이 파괴되어 그 일부가 제 1 절연 수지층과 함께 박리된 경우에는, 제거 공정 (f) 에 있어서 박형층의 전체 또는 그 일부 및 동박이 제거된다. 또, 공정 (e) 에 있어서 제 1 절연 수지층이 박형층과 함께 박형층과 동박의 계면에서 박리되었을 경우, 제거 공정 (f) 에 있어서는 동박만이 제거되게 된다. 황산계 또는 과산화수소계 에칭액은, 특별히 한정되지 않고, 당업계에서 사용되고 있는 것을 적절히 선택하여 사용할 수 있다.
본 실시형태를 예시적으로 설명한 도 1 및 2 에 있어서는, 회로 형성 기판 (10) 은, 2 층 구조의 반도체 소자 탑재용 패키지 기판이 되지만, 본 실시형태는 이것에 한정되는 것은 아니며 3 층 구조 이상 (3 층 구조, 4 층 구조, … n 층 구조) 의 빌드업 구조를 갖는 반도체 소자 탑재용 패키지 기판을 형성할 수 있다. 즉, 본 실시형태에 있어서의 반도체 소자 실장 기판의 제조 방법은, 상기 공정 (d) 와 상기 공정 (e) 사이에, 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 대해, 절연 수지층 적층 공정 및 배선 도체 형성 공정을 반복해서 실시하여, 빌드업 구조를 형성하는 공정을 추가로 포함하고 있어도 된다. 여기서, 절연 수지층 적층 공정 및 배선 도체 형성 공정은, 각각 공정 (c) 및 공정 (d) 와 동일한 순서에 의해 실시된다.
본 실시형태에 있어서의 반도체 소자 실장 기판의 제조 방법에 있어서는, 상기 제 2 배선 도체가 형성된 회로 형성 기판에 대해, 솔더 레지스트층을 형성하는 공정을 추가로 포함하고 있어도 된다. 이 공정은, 예를 들어, 상기 공정 (d) 와 상기 공정 (e) 사이에 실시해도 되고, 상기 공정 (f) 와 후술하는 공정 (g) 사이에 실시해도 된다. 솔더 레지스트층은, 특별히 한정되지 않고, 예를 들어, 라미네이터나 핫 프레스에 의해 형성할 수 있다.
[공정 (g)]
공정 (g) 는, 상기 회로 형성 기판에 상기한 지지체를 프레스하여 적층하는 공정이다. 구체적으로는, 회로 형성 기판의 제 2 배선 도체 (8) 가 형성된 면에, 지지체의 내열 필름층 (11) 이 접하도록 배치한 후, 프레스한다. 공정 (g) 를 거치면, 도 1I 에 나타내는 바와 같이, 회로 형성 기판의 제 2 배선 도체가 형성된 면에 지지체가 적층된 적층체 (20) 가 형성된다. 또한, 도 1I 에 나타낸 도면은, 회로 형성 기판의 편면에 솔더 레지스트를 도포하여 솔더 레지스트층 (9) 을 형성한 후, 지지체를 프레스하여 적층했을 경우의 적층체를 나타내지만, 회로 형성 기판의 양면에 솔더 레지스트층이 형성된 구조체 또는 솔더 레지스트층 (9) 을 형성하지 않고, 공정 (f) 로부터 직접 공정 (g) 를 실시한 구조체를 사용해도 된다.
지지체를 프레스하는 방법으로는, 특별히 한정되지 않고, 예를 들어, 회로 형성 기판의 제 2 배선 도체가 형성된 면에 지지체의 내열 필름층이 접하도록 배치한 후, 온도 120 ∼ 200 ℃, 압력 1 ∼ 4 ㎫, 유지 시간 30 ∼ 120 분간의 조건으로 진공 프레스를 실시한다.
[공정 (h)]
공정 (h) 는, 상기 회로 형성 기판의 배선 도체 상에 반도체 소자를 실장하는 공정이다. 공정 (h) 를 거치면, 도 1J 에 나타내는 바와 같이, 반도체 소자가 실장된 적층체가 형성된다. 도 1J 는, 제 1 배선 도체 상에, 땜납 볼 (13) 을 개재하여 페어 칩 (14) 이 실장되고, 또한 몰드 수지 (15) 에 의해 수지 봉지 (封止) 되어 있다.
공정 (h) 에 있어서는, 접합재를 개재하여 배선 도체 상에 상기 반도체 소자를 실장할 수 있다. 여기서, 통상, 반도체 소자를 실장하기 전에, 배선 도체 상에 개구부를 갖는 솔더 레지스트층을 형성한 후, 그 개구부에 금 도금층을 형성하고, 추가로, 금 도금층 상에 접합재를 탑재하고 약 260 ℃ 에서 리플로우를 실시하여, 접합재가 형성된 다층 프린트 배선판을 제조한다. 금 도금층은, 특별히 한정되지 않고, 예를 들어, 전해, 무전해 및 페이스트에 의해 형성할 수 있다. 접합재는 도전 수단을 갖는 것이면 특별히 한정되지 않고, 예를 들어, 땜납 (예를 들어, 땜납 볼, 땜납 페이스트) 을 사용할 수 있다. 상기 접합재로서 땜납을 사용한 경우 등, 반도체 소자를 배선 도체 상에 실장한 후에, 리플로우 등의 처리를 실시할 수 있다. 이 때, 리플로우의 온도는 접합재의 융점 등에 의해 적절히 선택되는 것이지만, 예를 들어, 260 ℃ 이상으로 하는 것이 바람직하다.
반도체 소자는 특별히 한정되지 않고, 원하는 소자를 적절히 사용할 수 있지만, 예를 들어, 알루미늄 전극부에 금 와이어의 볼 본딩법에 의해 금 범프를 형성한 베어 칩을 사용할 수 있다.
몰드 수지로는, 봉지재 용도로 사용되는 공지된 수지를 적절히 선정하여 사용할 수 있다.
상기한 바와 같이, 통상, 반도체 소자를 실장하기 전에, 배선 도체 상에 개구부를 갖는 솔더 레지스트층을 형성한 후, 그 개구부에 금 도금층을 형성하는 공정을 실시하지만, 이들 공정은, 예를 들어, 상기 공정 (d) 와 상기 공정 (e) 사이에 실시해도 되고, 상기 공정 (f) 와 상기 공정 (g) 사이에 실시해도 된다.
[공정 (i)]
공정 (i) 는, 상기 회로 형성 기판으로부터 상기 지지체를 박리하는 공정이다. 공정 (i) 를 거치면, 도 1K 에 나타내는 바와 같이, 반도체 소자가 실장된 적층체로부터 지지체가 박리되어, 반도체 소자 실장 기판 (30) 을 얻을 수 있다. 지지체를 박리하는 수단은 물리적 수단 또는 화학적 수단 모두 채용할 수 있지만, 예를 들어, 내열 필름층에 물리적인 힘을 가하여, 물리적으로 지지체를 박리하는 것이 바람직하다.
(실시형태 2)
본 발명을 실시하기 위한 제 2 형태 (실시형태 2) 에 있어서의 반도체 소자 실장 기판의 제조 방법은, 이하의 공정을 포함한다.
(a) 제 1 절연 수지층과, 박형층과, 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 공정
(b) 상기 회로 형성용 지지 기판의 상기 동박 상에, 제 1 배선 도체를 형성하는 공정
(c) 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 및 가압하여 적층하는 공정
(d) 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 공정
(j) 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 상기 지지체를 프레스하여 적층하는 공정
(k) 상기 지지체가 적층된 회로 형성 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정
(l) 상기 회로 형성 기판으로부터 상기 박형층 및/또는 상기 동박을 제거하는 공정
(h) 상기 회로 형성 기판의 상기 배선 도체 상에 반도체 소자를 실장하는 공정
(i) 상기 회로 형성 기판으로부터 상기 지지체를 박리하는 공정
여기서, 공정 (a) ∼ (d), (h), (i) 는, 상기한 실시형태 1 에 있어서의 각 공정과 동일하므로, 설명을 생략한다.
또한, 실시형태 2 에 있어서도, 실시형태 1 과 동일하게, 3 층 구조 이상 (3 층 구조, 4 층 구조, … n 층 구조) 의 빌드업 구조를 갖는 반도체 소자 탑재용 패키지 기판을 형성해도 된다. 즉, 상기 공정 (d) 와 상기 공정 (e) 사이에, 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 대해, 절연 수지층 적층 공정 및 배선 도체 형성 공정을 반복해서 실시하여, 빌드업 구조를 형성하는 공정을 추가로 포함하고 있어도 된다.
[공정 (j)]
공정 (j) 는, 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판 (도 2A) 에 상기 지지체를 프레스하여 적층하는 공정이다. 구체적으로는, 회로 형성 기판의 제 2 배선 도체 (8) 가 형성된 면에, 지지체의 내열 필름층 (11) 이 접하도록 배치한 후, 프레스한다. 공정 (j) 를 거치면, 도 2B 에 나타내는 바와 같이, 회로 형성 기판의 제 2 배선 도체가 형성된 면에 지지체가 적층된 적층체가 형성된다. 또한, 도 2B 에 나타낸 도면은, 회로 형성 기판에 솔더 레지스트를 도포하여 솔더 레지스트층 (9) 을 형성한 후, 지지체를 프레스하여 적층했을 경우의 적층체를 나타내지만, 솔더 레지스트층을 형성하지 않고, 공정 (d) 로부터 직접 공정 (j) 를 실시해도 된다. 솔더 레지스트층을 형성하는 방법은 상기와 같다.
지지체를 프레스하는 방법으로는, 상기한 공정 (g) 와 동일하다.
[공정 (k)]
공정 (k) 는, 상기 지지체가 적층된 회로 형성 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정이다. 공정 (k) 를 거치면, 도 2C 에 나타내는 바와 같이, 박형층 (3) 과의 계면에 있어서 제 1 절연 수지층이 박리되고, 박형층 (3) 과 동박 (4) 상에, 제 1 배선 도체 (5), 제 2 절연 수지층 (6) 및 제 2 배선 도체 (8) 가 적층하고, 제 2 배선 도체가 형성된 면에 지지체가 적층된 적층체가 형성된다.
공정 (k) 에 있어서는, 제 1 절연 수지층과 박형층의 계면에서 제 1 절연 수지층이 박리되는 것이 바람직하지만, 예를 들어, 박형층의 일부가 제 1 절연 수지층과 함께 박리되어도 된다. 또, 박형층과 동박의 계면에 있어서, 박형층과 함께 제 1 절연 수지층이 박리되는 양태도 포함된다. 제 1 절연 수지층을 박리하는 수단은 물리적 수단 또는 화학적 수단 모두 채용할 수 있지만, 예를 들어 박형층에 물리적인 힘을 가하여, 물리적으로 제 1 절연 수지층을 박리하는 것이 바람직하다.
[공정 (l)]
공정 (l) 은, 상기 회로 형성 기판으로부터 상기 박형층 및/또는 상기 동박을 제거하는 공정이다. 공정 (l) 을 거치면, 도 2D 에 나타내는 바와 같이, 제 1 배선 도체 (5) (내층) 가 제 2 절연 수지층 (6) 중에 매설되어 있고, 제 1 배선 도체 (5) (내층) 와 제 2 배선 도체 (8) (외층) 가 전기적으로 접합된 반도체 소자 탑재용의 회로 형성 기판에 지지체가 적층된 적층체 (20) 를 형성할 수 있다. 공정 (l) 에 있어서는, 예를 들어, 상기 박형층 및/또는 상기 극박 동박의 제거를 황산계 또는 과산화수소계 에칭액을 사용하여 제거할 수 있다. 예를 들어, 공정 (k) 에 있어서, 제 1 절연 수지층이 박형층과의 계면에 있어서 박리되었을 경우, 및 박형층이 파괴되어 그 일부가 제 1 절연 수지층과 함께 박리된 경우에는, 제거 공정 (l) 에 있어서 박형층의 전체 또는 그 일부 및 동박이 제거된다. 또, 공정 (k) 에 있어서 제 1 절연 수지층이 박형층과 함께 박형층과 동박의 계면에서 박리되었을 경우, 제거 공정 (l) 에 있어서는 동박만이 제거되게 된다. 황산계 또는 과산화수소계 에칭액은, 특별히 한정되지 않고, 당업계에서 사용되고 있는 것을 적절히 선택하여 사용할 수 있다.
또한, 상기한 바와 같이, 통상, 반도체 소자를 실장하기 전에, 배선 도체 상에 개구부를 갖는 솔더 레지스트층을 형성한 후, 그 개구부에 금 도금층을 형성하는 공정을 실시하지만, 이들 공정은, 예를 들어, 상기한 공정 (l) 공정과 상기 (h) 공정 사이에 실시해도 된다.
이상, 본 실시형태의 반도체 소자 실장체의 제조 방법의 실시형태 1 및 실시형태 2 에 대해 설명했지만, 실시형태 1 은, 지지체를 프레스하기 전에 회로 형성 기판을 사용하여 전기적인 시험을 실시할 수 있다는 관점에서는, 실시형태 2 보다 바람직하다.
또한, 본 발명은 이들 실시형태에 특별히 한정되지 않고, 상기한 실시형태 1 및 실시형태 2 이외의 그 실시형태도 포함한다.
실시예
이하에, 실시예에 의해 본 실시형태를 구체적으로 설명하지만, 본 실시형태는 이들 실시예에 의해 전혀 제한되는 것은 아니다.
[실시예 1]
<지지체의 제조>
비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (두께 0.100 ㎜ : 미츠비시 가스 화학 (주) 제조, 제품명 : GHPL-830NS ST56) 의 편면에, 두께 27 ㎛ 의 접착층 부착 폴리이미드 필름 (접착층의 두께 : 15 ㎛, 닛칸 공업 주식회사 제조, 제품명 : CISV) 을, 접착층면이 절연 수지층과 접하도록 배치하고, 다른 일방의 면에 두께 18 ㎛ 의 동박 (미츠이 금속 광업 주식회사 제조, 제품명 : 3EC-VLP) 을 배치하고, 온도 80 ± 2 ℃, 압력 1.0 ± 0.2 ㎫, 유지 시간 3 분간의 조건으로 진공 프레스를 실시하여, 지지체 (a) (두께 145 ㎛) 를 제조하였다.
<공정 (a)>
비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (두께 0.100 ㎜ : 미츠비시 가스 화학 (주) 제조, 제품명 : GHPL-830NS ST56) 의 양면에, 두께 12 ㎛ 의 동박에 실란 화합물로 구성된 박형층이 도포에 의해 형성된 박형층 부착 동박 (JX 닛코 닛세키 금속 주식회사 제조, 제품명 : PCS) 을, 박형층면이 상기 프리프레그와 접하도록 배치하고, 온도 220 ± 2 ℃, 압력 5 ± 0.2 ㎫, 유지 시간 60 분간의 조건으로 진공 프레스를 실시하였다. 그 후, 과수황산계의 소프트 에칭액을 사용한 에칭에 의해 상기 동박의 두께를 3 ㎛ 로 조정하고, 제 1 절연 수지층의 양면에 박형층과 동박이 이 순서로 형성된 회로 형성용 지지 기판을 제조하였다.
<공정 (b)>
회로 형성용 지지 기판에, 히타치 비아메카닉스 주식회사 제조의 라우터 가공기를 사용하여 가이드공을 형성하고, 그 후, 과수황산계의 소프트 에칭액을 사용하여 표면을 1 ∼ 2 ㎛ 에칭하였다. 이어서, 온도 110 ± 10 ℃, 압력 0.50 ± 0.02 ㎫ 의 조건으로, 드라이 필름 레지스트 NIT225 (니치고·모톤 주식회사 제조, 제품명) 를 라미네이트하였다. 드라이 필름 레지스트에 대한 회로 패턴의 베이킹을, 상기 가이드공을 기준으로 하여 평행 노광기로 실시한 후, 1 ％ 탄산나트륨 수용액을 사용하여 드라이 필름 레지스트를 현상하여, 도금용 레지스트 패턴을 형성하였다. 이어서, 황산구리 농도 60 ∼ 80 g/ℓ, 황산 농도 150 ∼ 200 g/ℓ 의 황산구리 도금 라인으로 15 ∼ 20 ㎛ 정도의 패턴 전해 구리 도금 (전해 구리 도금) 을 실시하여, 제 1 배선 도체를 형성하였다. 그 후, 아민계의 레지스트 박리액을 사용하여 드라이 필름 레지스트를 박리 제거하였다.
<공정 (c)>
절연 수지와의 밀착력을 얻기 위해, 제 1 배선 도체 (구리 패턴) 표면을, 구리 표면 조화액 CZ-8100 (멕 주식회사 제조, 제품명) 을 사용하여 조화 처리를 실시하였다. 이어서, 제 1 배선 도체가 형성된 회로 형성용 지지 기판의 양면에, 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (두께 0.100 ㎜ : 미츠비시 가스 화학 (주) 제조, 제품명 : GHPL-830NS ST56) 를 배치하였다. 이어서, 프리프레그 상에 두께 18 ㎛ 의 캐리어 동박 부착 극박 동박 (극박 동박 (금속층) ; 두께 2 ㎛ : 미츠이 금속 광업 주식회사 제조, 제품명 : MTEx) 을, 캐리어 동박측이 프리프레그와 접하도록 배치하고, 압력 2.5 ± 0.2 ㎫, 온도 220 ± 2 ℃, 유지 시간 60 분간의 조건으로, 진공 프레스하였다. 그 후, 두께 18 ㎛ 의 캐리어 동박을 박리하고, 제 1 배선 도체 상에 제 2 절연 수지층과 두께 2 ㎛ 의 극박 동박이 적층된 회로 형성용 지지 기판을 얻었다.
<공정 (d)>
제 1 배선 도체 상에 제 2 절연 수지층과 금속층이 적층된 회로 형성용 지지 기판의 양면에, 탄산 가스 레이저 가공기 LC-1C/21 (히타치 비아메카닉스 주식회사 제조, 제품명) 을 사용하여, 빔 조사 직경 Φ0.21 ㎜, 주파수 500 ㎐, 펄스폭 10 ㎲, 조사 횟수 7 쇼트의 조건으로 1 구멍씩 가공하고, 금속층을 개재하여 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하였다.
이어서 비관통공이 형성된 회로 형성용 지지 기판에 대해, 온도 80 ± 5 ℃, 농도 55 ± 10 g/ℓ 의 과망간산나트륨 수용액을 사용하여 디스미어 처리를 실시하고, 또한, 무전해 구리 도금으로 0.4 ∼ 0.8 ㎛ 의 두께의 도금을 실시한 후, 전해 구리 도금으로 15 ∼ 20 ㎛ 의 두께의 도금을 실시하였다. 이로써, 비관통공의 내벽이 도금에 의해 접속되고, 제 1 배선 도체 (내층) 와 금속층 (외층) 이, 비관통공 내벽의 도금에 의해 전기적으로 접속된 것이 된다.
다음으로, 기판 표면 (금속층) 의 정면을 실시하고, 온도 110 ± 10 ℃, 압력 0.50 ± 0.02 ㎫ 의 조건으로 드라이 필름 레지스트 NIT225 (니치고·모톤 주식회사 제조, 제품명) 를 라미네이트하였다. 그 후, 네거티브형 마스크를 접착한 후, 평행 노광기를 사용하여 회로 패턴을 베이킹하고, 1 ％ 탄산나트륨 수용액을 사용하여 드라이 필름 레지스트를 현상하여 에칭 레지스트를 형성하였다. 이어서, 에칭 레지스트가 없는 부분의 구리를 염화 제 2 철 수용액으로 제거한 후, 수산화나트륨 수용액을 사용하여 드라이 필름 레지스트를 제거하여, 제 2 배선 도체를 형성하였다.
<공정 (e)>
제 2 배선 도체를 형성한 후, 박형층 부착 동박과 제 1 절연 수지층 (프리프레그층) 의 경계부에 물리적인 힘을 가하여, 제 1 배선 도체 및 제 2 배선 도체가 형성된 회로 형성용 지지 기판으로부터, 제 1 절연 수지층 (프리프레그층) 을 박리하여, 1 세트의 적층체로 하였다.
<공정 (f)>
박리 공정 (e) 에 있어서, 제 1 절연 수지층 (프리프레그층) 을 박리한 후, 극박 동박과 박형층을, 과수황산계의 소프트 에칭액을 사용하여 제거하였다. 그 후, 10 ㎛ 의 솔더 레지스트를 형성하고, 금 도금 마무리를 실시하였다.
<공정 (g)>
제거 공정 (f) 에 있어서, 10 ㎛ 의 솔더 레지스트를 형성하고, 금 도금 마무리를 실시한 회로 형성 기판의 편측을 지지체 (a) 의 폴리이미드층이 접하도록 배치하고, 온도 160 ± 2 ℃, 압력 3.0 ± 0.2 ㎫, 유지 시간 60 분간의 조건으로 진공 프레스를 실시하여, 적층체를 제조하였다.
<공정 (h) 및 공정 (i)>
공정 (g) 에 있어서 얻어진 적층체를 패키지 사이즈로 절단 가공하여, 반도체 소자 탑재용 패키지 기판을 얻었다. 이어서 금 도금층 상에 땜납 볼을 탑재하고 약 260 ℃ 에서 리플로우를 실시하여, 땜납 볼이 형성된 다층 프린트 배선판을 제조하였다. 그 후, 얻어진 다층 프린트 배선판과 알루미늄 전극부에 금 와이어의 볼 본딩법에 의해 금 범프를 형성한 베어 칩을 위치 맞춤하고, 다층 프린트 배선판 상에 베어 칩을 마운트하였다. 이어서, 베어 칩을 마운트한 다층 프린트 배선판을 약 260 ℃ 에서 리플로우하여 땜납 접속을 실시한 후, 세정하고, 몰드 수지로 수지 봉지를 실시하였다. 그 후, 솔더 레지스트층과 폴리이미드층의 경계부에 물리적인 힘을 가하여, 다층 프린트 배선판으로부터 지지체 (a) 를 박리하여, 반도체 소자 실장 기판을 제조하였다.
[실시예 2]
<공정 (c)>
실시예 1 에 있어서의 공정 (a) 및 공정 (b) 를 실시하고, 절연 수지층과의 밀착력을 얻기 위해, 제 1 배선 도체 (구리 패턴) 표면을, 구리 표면 조화액 CZ-8100 (멕 주식회사 제조, 제품명) 을 사용하여 조화 처리를 실시하였다. 이어서, 제 1 배선 도체가 형성된 회로 형성용 지지 기판의 양면에, 비스말레이미드트리아진 수지 (BT 수지) 를 두께 18 ㎛ 의 캐리어 동박 부착 극박 동박 (극박 동박 (금속층) ; 두께 2 ㎛ : 미츠이 금속 광업 주식회사 제조, 제품명 : MTEx) 에 도포하여 B 스테이지화한 수지 부착 동박 (두께 15 ㎛ : 미츠비시 가스 화학 (주) 제조, 제품명 : CRS-381 NSI) 을 배치하고, 압력 2.5 ± 0.2 ㎫, 온도 220 ± 2 ℃, 유지 시간 60 분간의 조건으로, 진공 프레스하였다. 그 후, 두께 18 ㎛ 의 캐리어 동박을 박리하여, 제 1 배선 도체 상에 제 2 절연 수지층과 두께 2 ㎛ 의 극박 동박이 적층된 회로 형성용 지지 기판을 얻었다.
<공정 (d)>
제 1 배선 도체 상에 제 2 절연 수지층과 금속층이 적층된 회로 형성용 지지 기판의 양면에, 탄산 가스 레이저 가공기 LC-1C/21 (히타치 비아메카닉스 주식회사 제조, 제품명) 을 사용하여, 빔 조사 직경 Φ 0.21 ㎜, 주파수 500 ㎐, 펄스폭 10 ㎲, 조사 횟수 7 쇼트의 조건으로 1 구멍씩 가공하고, 금속층을 개재하여 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하였다.
이어서 비관통공이 형성된 회로 형성용 지지 기판에 대해, 온도 80 ± 5 ℃, 농도 55 ± 10 g/ℓ 의 과망간산나트륨 수용액을 사용하여 디스미어 처리를 실시하고, 또한, 무전해 구리 도금으로 0.4 ∼ 0.8 ㎛ 의 두께의 도금을 실시한 후, 전해 구리 도금으로 15 ∼ 20 ㎛ 의 두께의 도금을 실시하였다. 이로써, 비관통공의 내벽이 도금에 의해 접속되고, 제 1 배선 도체 (내층) 와 금속층 (외층) 이, 비관통공 내벽의 도금에 의해 전기적으로 접속된 것이 된다.
다음으로, 기판 표면 (금속층) 의 정면을 실시하고, 온도 110 ± 10 ℃, 압력 0.50 ± 0.02 ㎫ 의 조건으로 드라이 필름 레지스트 NIT225 (니치고·모톤 주식회사 제조, 제품명) 를 라미네이트하였다. 그 후, 네거티브형 마스크를 접착한 후, 평행 노광기를 사용하여 회로 패턴을 베이킹하고, 그 후, 1 ％ 탄산나트륨 수용액을 사용하여 드라이 필름 레지스트를 현상하여 에칭 레지스트를 형성하였다. 이어서, 에칭 레지스트가 없는 부분의 구리를 염화 제 2 철 수용액으로 제거한 후, 수산화나트륨 수용액을 사용하여 드라이 필름 레지스트를 제거하여, 제 2 배선 도체를 형성하였다.
<공정 (e)>
제 2 배선 도체를 형성한 후, 제 2 배선 도체 상에 10 ㎛ 의 솔더 레지스트를 형성하고, 박형층 부착 동박과 제 1 절연 수지층 (프리프레그층) 의 경계부에 물리적인 힘을 가하여, 제 1 배선 도체 및 제 2 배선 도체가 형성된 회로 형성용 지지 기판으로부터, 제 1 절연 수지층 (프리프레그층) 을 박리하여, 1 세트의 적층체로 하였다.
<공정 (f)>
박리 공정 (e) 에 있어서, 제 1 절연 수지층 (프리프레그층) 을 박리한 후, 극박 동박과 박형층을, 과수황산계의 소프트 에칭액을 사용하여 제거하였다. 그 후, 10 ㎛ 의 솔더 레지스트를 형성하고, 금 도금 마무리를 실시하였다.
<공정 (g)>
제거 공정 (f) 에 있어서, 10 ㎛ 의 솔더 레지스트를 형성하고, 금 도금 마무리를 실시한 회로 형성 기판의 편측을 지지체 (a) 의 폴리이미드부가 접하도록 배치하고, 온도 160 ± 2 ℃, 압력 3.0 ± 0.2 ㎫, 유지 시간 60 분간의 조건으로 진공 프레스를 실시하여, 적층체를 제조하였다.
<공정 (h) 및 공정 (i)>
공정 (g) 에 있어서 얻어진 적층체를 패키지 사이즈로 절단 가공하여, 반도체 소자 탑재용 패키지 기판을 얻었다. 이어서 금 도금층 상에 땜납 볼을 탑재하고 약 260 ℃ 에서 리플로우를 실시하여, 땜납 볼이 형성된 다층 프린트 배선판을 제조하였다. 그 후, 얻어진 다층 프린트 배선판과 알루미늄 전극부에 금 와이어의 볼 본딩법에 의해 금 범프를 형성한 베어 칩을 위치 맞춤하고, 다층 프린트 배선판 상에 베어 칩을 마운트하였다. 이어서, 베어 칩을 마운트한 다층 프린트 배선판을 약 260 ℃ 에서 리플로우하여 땜납 접속을 실시한 후, 세정하고, 몰드 수지로 수지 봉지를 실시하였다. 그 후, 솔더 레지스트층과 폴리이미드층의 경계부에 물리적인 힘을 가하여, 다층 프린트 배선판으로부터 지지체 (a) 를 박리하여, 반도체 소자 실장 기판을 제조하였다.
[실시예 3]
<공정 (j)>
실시예 2 에 있어서의 공정 (a) 내지 공정 (d) 까지를 순차 실시하여, 제 2 배선 도체 상에 10 ㎛ 의 솔더 레지스트를 형성하고, 금 도금 마무리를 실시하였다. 그 후, 회로 형성용 지지 기판의 편측을 지지체 (a) 의 폴리이미드부가 접하도록 배치하고, 온도 160 ± 2 ℃, 압력 3.0 ± 0.2 ㎫, 유지 시간 60 분간의 조건으로 진공 프레스를 실시하여, 적층체를 제조하였다.
<공정 (k) 및 (l)>
박리 공정에 있어서, 적층체로부터 제 1 절연 수지층 (프리프레그층) 을 박리한 후, 극박 동박과 박형층을, 과수황산계의 소프트 에칭액을 사용하여 제거하였다. 그 후, 10 ㎛ 의 솔더 레지스트를 형성하였다.
<공정 (h) 및 공정 (i)>
공정 (l) 에 있어서 얻어진 적층체를 패키지 사이즈로 절단 가공하여, 반도체 소자 탑재용 패키지 기판을 얻었다. 이어서 금 도금층 상에 땜납 볼을 탑재하고 약 260 ℃ 에서 리플로우를 실시하여, 땜납 볼이 형성된 다층 프린트 배선판을 제조하였다. 그 후, 얻어진 다층 프린트 배선판과 알루미늄 전극부에 금 와이어의 볼 본딩법에 의해 금 범프를 형성한 베어 칩을 위치 맞춤하고, 다층 프린트 배선판 상에 베어 칩을 마운트하였다. 이어서, 베어 칩을 마운트한 다층 프린트 배선판을 약 260 ℃ 에서 리플로우하여 땜납 접속을 실시한 후, 세정하고, 몰드 수지로 수지 봉지를 실시하였다. 그 후, 솔더 레지스트층과 폴리이미드층의 경계부에 물리적인 힘을 가하여, 다층 프린트 배선판으로부터 지지체 (a) 를 박리하여, 반도체 소자 실장 기판을 제조하였다.
[비교예 1]
지지체 (a) 를 사용하지 않고, 실시예 1 에 있어서의 공정 (a) 내지 공정 (f), 공정 (h) 및 공정 (i) 까지를 순차 실시하여, 반도체 소자 탑재용 패키지 기판을 제조하였다 (두께 60 ㎛). 그 후, 금 도금층 상에 땜납 볼을 탑재하고 약 260 ℃ 에서 리플로우를 실시했지만, 기판이 얇아 강성도 작기 때문에, 기판이 파손되어 버렸다.
본 출원은 2017년 4월 27일 출원의 일본 특허출원 (일본 특허출원 2017-088834) 에 기초하는 것이며, 그 내용은 여기에 참조로서 받아들여진다.
산업상 이용가능성
본 실시형태에 있어서의 지지체는, 반도체 소자 실장 기판을 제조할 때의 반도체 탑재용 패키지 기판의 지지체로서의 산업상 이용 가능성을 갖는다.
1…회로 형성용 지지 기판
2…제 1 절연 수지층
3…박형층
4…동박
5…제 1 배선 도체
6…제 2 절연 수지층
7…금속층
8…제 2 배선 도체
9…솔더 레지스트층
10…회로 형성 기판
11…내열 필름층
12…수지층
13…땜납 볼
14…베어 칩
15…몰드 수지
20…적층체
30…반도체 소자 실장 기판

Claims (19)

  1. 내열 필름층과, 수지층을 포함하는 지지체로서,
    상기 수지층의 적어도 일방의 면 (제 1 면) 에 상기 내열 필름층이 적층되어 있고,
    상기 수지층이 반경화 상태 (B 스테이지) 인, 지지체.
  2. 제 1 항에 있어서,
    상기 수지층의 상기 내열 필름층이 적층된 면과는 반대측의 면 (제 2 면) 에, 동박이 추가로 적층된, 지지체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 내열 필름층은, 폴리이미드 수지, 폴리아미드이미드 수지, 나일론 수지 및 불소계 수지로 이루어지는 군에서 선택되는 1 종 이상의 수지를 포함하는, 지지체.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 내열 필름층은 접착층 부착 내열 필름층으로서, 상기 접착층은, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 이소시아네이트 수지, 벤조시클로부텐 수지 및 비닐 수지로 이루어지는 군에서 선택되는 1 종 이상의 수지를 포함하는, 지지체.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    10 ∼ 400 ㎛ 의 두께를 갖는, 지지체.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 수지층은 유리 클로스에 열경화성 수지를 함침시킨 프리프레그를 포함하는, 지지체.
  7. 제 6 항에 있어서,
    상기 열경화성 수지는, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 비스말레이미드트리아진 수지, 이소시아네이트 수지, 벤조시클로부텐 수지 및 비닐 수지로 이루어지는 군에서 선택되는 1 종 이상의 수지를 포함하는, 지지체.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 내열 필름층은 상기 수지층보다 표면적이 작은, 지지체.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 지지체를 사용한 반도체 소자 실장 기판의 제조 방법으로서,
    제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 상기 지지체를 프레스하여 적층한 후, 상기 배선 도체 상에 반도체 소자를 실장하는 공정을 포함하는, 반도체 소자 실장 기판의 제조 방법.
  10. 제 9 항에 있어서,
    이하의 공정을 포함하는, 반도체 소자 실장 기판의 제조 방법.
    (a) 제 1 절연 수지층과, 박형층과, 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 공정
    (b) 상기 회로 형성용 지지 기판의 상기 동박 상에, 제 1 배선 도체를 형성하는 공정
    (c) 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 및 가압하여 적층하는 공정
    (d) 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 공정
    (e) 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정
    (f) 상기 회로 형성 기판으로부터 상기 박형층 및/또는 상기 동박을 제거하는 공정
    (g) 상기 회로 형성 기판에 상기 지지체를 프레스하여 적층하는 공정
    (h) 상기 회로 형성 기판의 상기 배선 도체 상에 반도체 소자를 실장하는 공정
    (i) 상기 회로 형성 기판으로부터 상기 지지체를 박리하는 공정
  11. 제 10 항에 있어서,
    상기 공정 (d) 와 상기 공정 (e) 사이에, 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 대해, 절연 수지층 적층 공정 및 배선 도체 형성 공정을 반복해서 실시하여, 빌드업 구조를 형성하는 공정을 추가로 포함하는, 반도체 소자 실장 기판의 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 공정 (f) 와 상기 공정 (g) 사이에, 솔더 레지스트층을 형성하는 공정을 추가로 포함하는, 반도체 소자 실장 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 솔더 레지스트층을 형성하는 공정 후, 금 도금층을 형성하는 공정을 추가로 포함하는, 반도체 소자 실장 기판의 제조 방법.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 공정 (d) 와 상기 공정 (e) 사이에, 솔더 레지스트층을 형성하는 공정을 포함하는, 반도체 소자 실장 기판의 제조 방법.
  15. 제 14 항에 있어서,
    상기 솔더 레지스트층을 형성하는 공정 후, 금 도금층을 형성하는 공정을 추가로 포함하는, 반도체 소자 실장 기판의 제조 방법.
  16. 제 9 항에 있어서,
    이하의 공정을 포함하는, 반도체 소자 실장 기판의 제조 방법.
    (a) 제 1 절연 수지층과, 박형층과, 동박을 이 순서로 포함하는 회로 형성용 지지 기판을 형성하는 공정
    (b) 상기 회로 형성용 지지 기판의 상기 동박 상에, 제 1 배선 도체를 형성하는 공정
    (c) 상기 제 1 배선 도체와 접하도록 제 2 절연 수지층을 배치하고, 상기 제 2 절연 수지층을 가열 및 가압하여 적층하는 공정
    (d) 상기 제 2 절연 수지층에, 상기 제 1 배선 도체에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽을 전해 구리 도금 및/또는 무전해 구리 도금에 의해 접속시켜 제 2 배선 도체를 형성하는 공정
    (j) 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 상기 지지체를 프레스하여 적층하는 공정
    (k) 상기 지지체가 적층된 회로 형성 기판으로부터, 상기 제 1 절연 수지층을 박리하는 공정
    (l) 상기 회로 형성 기판으로부터 상기 박형층 및/또는 상기 동박을 제거하는 공정
    (h) 상기 회로 형성 기판의 상기 배선 도체 상에 반도체 소자를 실장하는 공정
    (i) 상기 회로 형성 기판으로부터 상기 지지체를 박리하는 공정
  17. 제 16 항에 있어서,
    상기 공정 (d) 와 상기 공정 (e) 사이에, 상기 제 1 및 제 2 배선 도체가 형성된 회로 형성 기판에 대해, 절연 수지층 적층 공정 및 배선 도체 형성 공정을 반복해서 실시하여, 빌드업 구조를 형성하는 공정을 추가로 포함하는, 반도체 소자 실장 기판의 제조 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 공정 (l) 와 상기 공정 (h) 사이에, 솔더 레지스트층을 형성하는 공정을 추가로 포함하는, 반도체 소자 실장 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 솔더 레지스트층을 형성하는 공정 후, 금 도금층을 형성하는 공정을 추가로 포함하는, 반도체 소자 실장 기판의 제조 방법.
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