KR20210100589A - 반도체 소자 탑재용 패키지 기판의 제조 방법 - Google Patents

반도체 소자 탑재용 패키지 기판의 제조 방법 Download PDF

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슌스케 히라노
šœ스케 히라노
요시히로 가토
다카아키 오가시와
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미츠비시 가스 가가쿠 가부시키가이샤
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Abstract

절연층과 절연층 상에 형성된 배선 도체를 구비한 반도체 소자 탑재용 패키지 기판의 제조 방법으로서, 두께가 1 ㎛ ∼ 80 ㎛ 인 코어 수지층의 양면에 두께가 1 ㎛ ∼ 70 ㎛ 이며 또한 코어 수지층으로부터 박리 가능한 제 1 금속층과 제 1 절연성 수지층과 제 2 금속층이 배치된 적층체를 형성하고, 적층체를 일괄적으로 가열 가압하여 제 1 기판을 형성하는 제 1 기판 형성 공정 (a) 과, 제 1 기판의 제 2 금속층에 패턴을 형성하는 패터닝 공정 (b) 과, 상기 제 1 기판의 제 2 금속층 표면에 제 2 절연성 수지층과 제 3 금속층을 배치하여 형성한 적층체를 가열 가압하여 제 2 기판을 형성하는 제 2 기판 형성 공정 (c) 과, 코어 수지층으로부터, 제 1 금속층과 제 1 절연성 수지층과 제 2 금속층과 제 2 절연성 수지층과 제 3 금속층을 구비한 제 3 기판을 박리하는 박리 공정 (d) 을 포함한다.

Description

반도체 소자 탑재용 패키지 기판의 제조 방법
본 발명은 반도체 소자 탑재용 패키지 기판의 제조 방법에 관한 것이다.
전자 기기, 통신 기기, 및 퍼스널 컴퓨터 등에 널리 사용되는 반도체 패키지의 고기능화 및 소형화는 최근 더욱 더 가속되고 있다. 그에 따라서, 반도체 패키지에 있어서의 프린트 배선판 및 반도체 소자 탑재용 패키지 기판의 박형화가 요구되고 있다. 통상적으로 프린트 배선판 및 반도체 소자 탑재용 패키지 기판은, 지지 기판 상에 회로 패턴이 되는 층 (이하, 간단히「배선 도체」라고도 한다.) 과 절연 재료를 적층시켜 제작된다.
이와 같은 반도체 소자 탑재용 패키지 기판의 제조 방법으로는, 예를 들어, 캐리어박이 부착된 극박 동박의 캐리어 박면에 제 1 절연 수지를 형성하여 이루어지는 회로 형성용 기판을 사용하여, 패턴 전해동 도금에 의해서 제 1 배선 도체를 형성하고, 추가로, 제 2 절연 수지를 적층하고, 그 후 제 2 배선 도체를 형성하는 방법이 개시되어 있다 (예를 들어, 하기 특허문헌 1 참조.). 또, 수지제의 판상 캐리어와, 그 캐리어의 적어도 일방의 면에, 박리 가능하게 밀착시킨 금속박으로 이루어지는 적층물을 사용한 프린트 배선판을 제조하는 기술이 개시되어 있다 (예를 들어, 하기 특허문헌 2 참조.).
일본 공개특허공보 2005-101137호 국제 공개공보 WO2014/046291호
반도체 소자 탑재용 패키지 기판을 제조하는 수법으로서, 코어 수지층의 양면에 금속박이 설치된 구리 피복 적층판을 중심으로 하여, 그 양면에 프리프레그 등의 절연층 및 금속박을 빌드업하여 형성된 회로 형성용 기판을 사용하는 수법이 알려져 있다. 회로 형성용 기판은, 금속박을 4 층 갖는 경우에는 "4 층 코어리스 실드판" 이라고도 칭해지고, 예를 들어, 4 층 코어리스 실드판은, 그 후 패터닝 공정 등을 거쳐, 6 층 코어리스 실드판이 되고, 코어 수지층으로부터 그 양면에 형성된 각각의 기판 (적층체) 이 박리된다.
일반적으로 회로 형성용 기판의 제조 방법에서는, 코어 수지층의 양면에 금속층을 배치한 후, 구리 피복 적층판을 형성하기 위해서 가열 및 가압에 의해서 1 회째의 프레스 공정을 실시하고, 그 후, 수지층 등을 적층한 후에 2 회째의 프레스 공정을 실시하여 회로 형성용 기판을 형성한다.
이에 반하여, 얼라인먼트나 프레스 기술 등의 발전도 수반하여, 공정수 삭감의 관점에서, 회로 형성용 기판을 일괄적으로 형성하는 것이 검토되고 있다. 일괄적으로 회로 형성용 기판을 형성할 경우, 구리 피복 적층판을 형성하기 위한 1 회째의 프레스 공정이 생략되고, 2 회째의 프레스 공정만을 실시하여 회로 형성용 기판을 형성한다.
이와 같이, 일괄적으로 회로 형성용 기판을 형성하면 프레스 공정을 1 회 생략할 수 있기 때문에. 회로 형성용 기판 및 이것을 사용한 반도체 소자 탑재용 패키지 기판의 제조 효율을 향상시킬 수 있다. 그러나, 일괄적으로 회로 기판 형성 기판을 제작하면, 코어 수지층으로부터 그 양면에 형성된 각각의 기판을 박리했을 때에, 박리된 코어 수지층측의 금속박에 주름이나 요철이 발생되는 경우가 있다. 이와 같이 주름이나 요철이 있는 금속박은 패터닝 불량의 원인이 되고, 결과적으로, 일괄적으로 회로 형성용 기판을 형성했을 경우에, 반도체 소자 탑재용 패키지 기판의 수율이 저하되어 버리는 경우가 있다.
상기 서술한 과제를 해결하기 위해서, 본 발명은 생산 효율이 좋고, 수율이 우수한 반도체 소자 탑재용 패키지 기판의 제조 방법을 제공하는 것을 목적으로 한다.
＜1＞ 절연층과, 상기 절연층 상에 형성된 배선 도체를 구비한 반도체 소자 탑재용 패키지 기판의 제조 방법으로서,
두께가 1 ㎛ ∼ 80 ㎛ 인 코어 수지층의 양면에, 두께가 1 ㎛ ∼ 70 ㎛ 이며 또한 상기 코어 수지층으로부터 박리 가능한 제 1 금속층과, 제 1 절연성 수지층과, 제 2 금속층이 이 순서로 배치된 적층체를 형성하고, 상기 적층체를 일괄적으로 가열 가압하여, 제 1 기판을 형성하는 제 1 기판 형성 공정 (a) 과,
상기 제 1 기판의 상기 제 2 금속층에 패턴을 형성하는 패터닝 공정 (b) 과,
상기 제 1 기판의 상기 제 2 금속층 표면에, 제 2 절연성 수지층과, 제 3 금속층을 이 순서로 배치하여 형성한 적층체를 가열 가압하여 제 2 기판을 형성하는 제 2 기판 형성 공정 (c) 과,
상기 코어 수지층으로부터, 상기 제 1 금속층과 상기 제 1 절연성 수지층과 상기 제 2 금속층과 상기 제 2 절연성 수지층과 상기 제 3 금속층을 이 순서로 구비한 제 3 기판을 박리하는 박리 공정 (d)
을 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
＜2＞ 추가로, 상기 제 3 기판의 표면에, 상기 제 2 금속층 표면에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽에 전해동 도금 및/또는 무전해동 도금을 실시하고, 상기 제 2 금속층과. 상기 제 1 금속층 및 상기 제 3 금속층의 각각을 접속시켜, 상기 제 3 기판의 표면에 제 4 금속층을 형성하고, 상기 제 4 금속층에 패턴을 형성하여 상기 배선 도체를 형성하는 배선 도체 형성 공정 (e) 을 포함하는 상기 ＜1＞ 에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
＜3＞ 상기 제 3 기판의 두께가, 5 ㎛ ∼ 100 ㎛ 인 상기 ＜1＞ 또는 ＜2＞ 에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
＜4＞ 상기 제 1 금속층이 박형층을 구비하고, 상기 적층체는, 상기 박형층과 상기 코어 수지층이 접하도록 상기 제 1 금속층이 배치된 상기 ＜1＞ ∼ ＜3＞ 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
＜5＞ 상기 제 3 금속층이 캐리어층을 구비하고, 상기 제 2 기판 형성 공정 (c) 에 있어서 상기 제 1 기판이 가열 가압된 후에, 상기 제 3 금속층으로부터 상기 캐리어층이 제거되는 상기 ＜1＞ ∼ ＜4＞ 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
＜6＞ 상기 제 1 금속층, 상기 제 2 금속층, 및, 상기 제 3 금속층 중의 적어도 어느 하나가 동박인 상기 ＜1＞ ∼ ＜5＞ 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
＜7＞ 상기 코어 수지층, 제 1 절연성 수지층, 및, 제 2 절연성 수지층 중의 적어도 어느 하나가, 수지를 기재에 함침한 프리프레그인 상기 ＜1＞ ∼ ＜6＞ 중 어느 하나에 기재된 반도체 소자 탑재용 패키지 기판의 제조 방법.
본 발명에 의하면, 생산 효율이 좋고, 수율이 우수한 반도체 소자 탑재용 패키지 기판의 제조 방법을 제공할 수 있다.
도 1 은, 본 발명의 반도체 소자 탑재용 패키지 기판의 제조 방법의 일 실시형태를 설명하기 위한 개략도이다.
이하, 본 발명에 대해서 실시형태를 예로 설명한다. 단, 본 발명의 양태는 아래에서 설명하는 실시형태에 한정되는 것은 아니다.
본 실시형태의 반도체 소자 탑재용 패키지 기판의 제조 방법 (이하, 간단히「본 실시형태의 제조 방법」으로 칭하는 경우가 있다.) 은,
절연층과, 상기 절연층 상에 형성된 배선 도체를 구비한 반도체 소자 탑재용 패키지 기판의 제조 방법으로서,
두께가 1 ㎛ ∼ 80 ㎛ 인 코어 수지층의 양면에, 두께가 1 ㎛ ∼ 70 ㎛ 이며 또한 상기 코어 수지층으로부터 박리 가능한 제 1 금속층과, 제 1 절연성 수지층과, 제 2 금속층이 이 순서로 배치된 적층체를 형성하고, 상기 적층체를 일괄적으로 가열 가압하여, 제 1 기판을 형성하는 제 1 기판 형성 공정 (a) 과,
상기 제 1 기판의 상기 제 2 금속층에 패턴을 형성하는 패터닝 공정 (b) 과,
상기 제 1 기판의 상기 제 2 금속층 표면에, 제 2 절연성 수지층과, 제 3 금속층을 이 순서로 배치하여 형성한 적층체를 가열 가압하여 제 2 기판을 형성하는 제 2 기판 형성 공정 (c) 과,
상기 코어 수지층으로부터, 상기 제 1 금속층과 상기 제 1 절연성 수지층과 상기 제 2 금속층과 상기 제 2 절연성 수지층과 상기 제 3 금속층을 이 순서로 구비한 제 3 기판을 박리하는 박리 공정 (d)
을 포함한다.
본 실시형태의 반도체 소자 탑재용 패키지 기판의 제조 방법은, 두께가 1 ㎛ ∼ 80 ㎛ 인 코어 수지층의 양면에, 두께가 1 ㎛ ∼ 70 ㎛ 이며 또한 상기 코어 수지층으로부터 박리 가능한 제 1 금속층과, 제 1 절연성 수지층과, 제 2 금속층이 이 순서로 배치된 적층체를 형성하고, 상기 적층체를 일괄적으로 가열 가압하여, 제 1 기판을 형성한다. 당해 제 1 기판은, 회로 형성용 기판에 상당하는 기판이다. 여기서,「회로 형성용 기판」이란, 코어 수지층과, 금속박과, 수지층을 포함하는 적층체이고, 금속박에 패터닝 등이 실시되어 있지 않은 상태를 의미한다. 또, 본 실시형태의 제조 방법에 있어서는, 제 1 기판 (회로 형성용 기판) 을 일괄적으로 형성한다. 여기서,「제 1 기판 (회로 형성용 기판) 을 일괄적으로 형성한다」란, 제 1 기판 형성 공정 (a) 에 있어서, 코어 수지층을 중심으로 하여, 그 양면에 제 1 금속층, 제 1 절연성 수지층 및 제 2 금속층까지를 이 순서로 배치한 후에, 가열 가압하여 (프레스 공정을 실시하여) 제 1 기판 (회로 형성용 기판) 을 형성하는 공정이고, 구리 피복 적층판 (코어 수지층의 양면에 제 1 금속층만이 적층된 상태) 을 형성하기 위한 프레스 공정이 생략되고, 1 회의 프레스 공정을 실시함으로써 제 1 기판을 형성하는 것을 의미한다.
또한, 본 실시형태의 제조 방법은, 두께가 1 ㎛ ∼ 80 ㎛ 인 코어 수지층을 사용한다. 즉, 본 실시형태의 제조 방법은, 두께가 1 ㎛ ∼ 80 ㎛ 인 코어 수지층을 사용함으로써, 제 1 기판 (회로 형성용 기판) 을 일괄적으로 형성해도, 박리 공정 (d) 에 있어서, 코어 수지층으로부터 박리된 기판 (제 3 기판) 의 코어 수지층측의 금속층에 주름이나 요철이 발생되는 것을 억제할 수 있다. 이 때문에, 본 실시형태의 제조 방법은, 제 1 기판 (회로 형성용 기판) 을 일괄적으로 형성함으로써 생산 효율을 높이면서, 추가로 패터닝 불량의 발생이 되는 금속층의 주름이나 요철의 발생이 억제되어 있기 때문에, 반도체 소자 탑재용 패키지 기판의 수율을 향상시킬 수 있다.
이하, 본 실시형태의 제조 방법에 대해서 상세하게 기재한다.
[제 1 기판 형성 공정 (a)]
제 1 기판 형성 공정 (a) 은, 두께가 1 ㎛ ∼ 80 ㎛ 인 코어 수지층의 양면에, 두께가 1 ㎛ ∼ 70 ㎛ 이며 또한 상기 코어 수지층으로부터 박리 가능한 제 1 금속층과, 제 1 절연성 수지층과, 제 2 금속층이 이 순서로 배치된 적층체를 형성하고, 상기 적층체를 일괄적으로 가열 가압하여, 제 1 기판을 형성하는 공정이다. 도 1 을 이용하여 제 1 기판 (회로 형성용 기판) 의 구성에 대해서 설명한다. 도 1 은, 본 발명의 반도체 소자 탑재용 패키지 기판의 제조 방법의 일 실시형태를 설명하기 위한 개략도이다. 도 1(A) 및 도 1(B) 에 나타내는 바와 같이, 회로 형성용 기판 (제 1 기판) (1) 은, 코어 수지층 (2) (예를 들어, 프리프레그) 의 양면에, 제 1 금속층 (3) 과 제 1 절연성 수지층 (4) 과 제 2 금속층이, 코어 수지층 (2) 의 표면측부터 차례로 형성되어 있다.
제 1 기판 형성 공정 (a) 에 있어서는, 코어 수지층을 중심으로 하여, 그 양면에 제 1 금속층, 제 1 절연성 수지층 및 제 2 금속층까지를 이 순서대로 배치하여 적층체로 한 후에, 가열 가압하여 제 1 기판이 형성된다. 이 때, 구리 피복 적층판 (코어 수지층의 양면에 제 1 금속층만이 적층된 상태) 을 형성하기 위한 프레스 공정은 실시되지 않고, 제 1 절연성 수지층 및 제 2 금속층까지를 적층한 후, 1 회의 프레스 공정을 실시함으로써 제 1 기판이 형성된다.
적층체를 형성하는 적층의 방법이나 조건은 특별히 한정되는 것은 아니지만, 예를 들어, 적층체를 온도 220 ± 2 ℃, 압력 5 ± 0.2 ㎫, 유지 시간 60 분간의 조건에서 진공 프레스를 실시함으로써, 제 1 기판을 형성할 수 있다. 또, 각 금속층과 코어 수지층 또는 각 절연성 수지층의 밀착력을 얻기 위해서, 각 금속층의 표면에 조화 (粗化) 처리를 실시해도 된다. 상기 조화 처리는 특별히 한정되는 것이 아니고, 공지된 수단을 적절히 사용할 수 있고, 예를 들어, 구리 표면 조화액을 사용하는 수단을 들 수 있다.
(코어 수지층)
제 1 기판 형성 공정 (a) 에 있어서의 코어 수지층으로는 특별히 한정되는 것은 아니지만, 예를 들어, 유리 클로스 등의 기재에 열경화성 수지 등의 절연성의 수지 재료 (절연 재료) 를 함침시킨 프리프레그나, 절연성의 필름재 등을 사용할 수 있다.
코어 수지층의 두께는 1 ㎛ ∼ 80 ㎛ 이다. 코어 수지층의 두께가 1 ㎛ 미만이면 수지의 성형 불량이 되고, 80 ㎛ 를 초과하면 일괄적으로 제 1 기판을 형성했을 때, 박리 공정 후에 코어 수지층으로부터 박리된 제 3 기판 표면의 금속층에 주름이나 요철이 발생되어 버린다. 코어 수지층의 두께는, 적층 성형성의 관점에서, 3 ㎛ ∼ 40 ㎛ 가 바람직하고, 10 ㎛ ∼ 25 ㎛ 가 더욱 바람직하다.
"프리프레그" 는 수지 조성물 등의 절연 재료를 기재에 함침 또는 도공하여 이루어지는 것이다. 기재로는 특별히 한정되지 않고, 각종 전기 절연 재료용 적층판에 사용되는 주지된 것을 적절히 사용할 수 있다. 기재를 구성하는 재료로는, 예를 들어, E 유리, D 유리, S 유리 또는 Q 유리 등의 무기 섬유 ; 폴리이미드, 폴리에스테르 또는 테트라플루오로에틸렌 등의 유기 섬유 ; 및 그것들의 혼합물 등을 들 수 있다. 기재는 특별히 한정되는 것은 아니지만, 예를 들어, 직포, 부직포, 로빙, 촙드 스트랜드 매트, 서피싱 매트 등의 형상을 갖는 것을 적절히 사용할 수 있다. 기재의 재질 및 형상은, 목적으로 하는 성형물의 용도나 성능에 의해서 선택되고, 필요에 따라서 단독 혹은 2 종류 이상의 재질 및 형상의 사용도 가능하다.
기재의 두께는, 코어 수지층의 두께가 1 ㎛ ∼ 80 ㎛ 의 범위가 되면 특별히 제한은 없지만, 통상적으로 10 ㎛ ∼ 30 ㎛ 의 것을 사용할 수 있다. 또, 기재로는, 실란 커플링제 등으로 표면 처리한 것이나 기계적으로 개섬 처리를 실시한 것을 사용할 수 있고, 이들 기재는 내열성이나 내습성, 가공성의 면에서 바람직하다.
상기 절연 재료로는 특별히 한정되지 않고, 프린트 배선판의 절연 재료로서 사용되는 공지된 수지 조성물을 적절히 선정하여 사용할 수 있다. 상기 수지 조성물로는, 내열성, 내약품성의 양호한 열경화성 수지를 베이스로 하여 사용할 수 있다. 열경화성 수지로는 특별히 한정되는 것은 아니지만, 페놀 수지, 에폭시 수지, 시아네이트 수지, 말레이미드 수지, 이소시아네이트 수지, 벤조시클로부텐 수지, 비닐 수지 등을 예시할 수 있다. 열경화성 수지는 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
열경화성 수지 중에서도, 에폭시 수지는 내열성, 내약품성, 전기 특성이 우수하고, 비교적 저렴한 점에서, 절연 재료로서 바람직하게 사용할 수 있다. 에폭시 수지로는, 예를 들어, 비스페놀 A 형 에폭시 수지, 비스페놀 F 형 에폭시 수지, 비스페놀 S 형 에폭시 수지, 지환식 에폭시 수지, 지방족 사슬형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비스페놀 A 노볼락형 에폭시 수지, 비페놀의 디글리시딜에테르화물, 나프탈렌디올의 디글리시딜에테르화물, 페놀류의 디글리시딜에테르화물, 알코올류의 디글리시딜에테르화물, 및 이것들의 알킬 치환체, 할로겐화물, 수소 첨가물 등을 들 수 있다. 에폭시 수지는 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 또, 이 에폭시 수지와 함께 사용하는 경화제는, 에폭시 수지를 경화시키는 것이면 한정되지 않고 사용할 수 있고, 예를 들어, 다관능 페놀류, 다관능 알코올류, 아민류, 이미다졸 화합물, 산 무수물, 유기 인 화합물 및 이것들의 할로겐화물 등이 있다. 이들 에폭시 수지 경화제는 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
상기 시아네이트 수지는, 가열에 의해서 트리아진 고리를 반복 단위로 하는 경화물을 생성하는 수지이고, 경화물은 유전 특성이 우수하다. 이 때문에, 특히 고주파 특성이 요구되는 경우 등에 바람직하다. 시아네이트 수지로는 특별히 한정되지 않는데, 예를 들어, 2,2-비스(4-시아나토페닐)프로판, 비스(4-시아나토페닐)에탄, 2,2-비스(3,5-디메틸-4-시아나토페닐)메탄, 2,2-(4-시아나토페닐)-1,1,1,3,3,3-헥사플루오로프로판, α,α'-비스(4-시아나토페닐)-m-디이소프로필벤젠, 페놀 노볼락 및 알킬페놀 노볼락의 시아네이트에스테르화물 등을 들 수 있다. 그 중에서도, 2,2-비스(4-시아나토페닐)프로판은, 경화물의 유전 특성과 경화성의 밸런스가 특히 양호하고, 비용적으로도 저렴하기 때문에 바람직하다. 이들 시아네이트에스테르 화합물 등의 시아네이트 수지는, 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다. 또, 상기 시아네이트에스테르 화합물은 미리 일부가 삼량체나 오량체로 올리고머화 되어 있어도 된다.
또한, 시아네이트 수지에 대해서 경화 촉매나 경화 촉진제를 병용할 수도 있다. 경화 촉매로는, 예를 들어, 망간, 철, 코발트, 니켈, 구리, 아연 등의 금속류를 사용할 수 있고, 구체적으로는, 2- 에틸헥산산염, 옥틸산염 등의 유기 금속염이나 아세틸아세톤 착물 등의 유기 금속 착물을 들 수 있다. 경화 촉매는 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
또, 경화 촉진제로는 페놀류를 사용하는 것이 바람직하고, 노닐페놀, 파라쿠밀페놀 등의 단관능 페놀이나, 비스페놀 A, 비스페놀 F, 비스페놀 S 등의 2 관능 페놀, 또는, 페놀 노볼락, 크레졸 노볼락 등의 다관능 페놀 등을 사용할 수 있다. 경화 촉진제는 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
상기 절연 재료로서 사용되는 수지 조성물에는, 유전 특성, 내충격성, 필름 가공성 등을 고려하여, 열가소성 수지를 블렌드할 수도 있다. 열가소성 수지로는 특별히 한정되는 것은 아니지만, 예를 들어, 불소 수지, 폴리페닐렌에테르, 변성 폴리페닐렌에테르, 폴리페닐렌술파이드, 폴리메보네이트, 폴리에테르이미드, 폴리에테르에테르케톤, 폴리아크릴레이트, 폴리아미드, 폴리아미드이미드, 폴리부타디엔 등을 들 수 있다. 열가소성 수지는 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
열가소성 수지 중에서도, 경화물의 유전 특성을 향상시킬 수 있다는 관점에서, 폴리페닐렌에테르 및 변성 폴리페닐렌에테르를 배합하여 사용하는 것이 유용하다. 폴리페닐렌에테르 및 변성 폴리페닐렌에테르로는, 예를 들어, 폴리(2,6-디메틸-1,4-페닐렌)에테르, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 폴리스티렌의 얼로이화 폴리머, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 스티렌-부타디엔 코폴리머의 얼로이화 폴리머, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 스티렌-무수 말레산 코폴리마의 얼로이화 폴리머, 폴리(3,6-디메틸-1,4-페닐렌)에테르와 폴리아미드의 얼로이화 폴리머, 폴리(2,6-디메틸-1,4-페닐렌)에테르와 스티렌-부타디엔-아크릴로니트릴 코폴리머의 얼로이화 폴리머 등을 들 수 있다. 또, 폴리페닐렌에테르에 반응성이나 중합성을 부여하기 위해서, 폴리머 사슬 말단에 아민기, 에폭시기, 카르복시기, 스티릴기 등의 관능기를 도입하거나, 폴리머 사슬 측사슬에 아민기, 에폭시기, 카르복시기, 스티릴기, 메타크릴기 등의 관능기를 도입해도 된다.
열가소성 수지 중에서도, 내습성이 우수하고, 또한 금속에 대한 접착제가 양호한 관점에서 폴리아미드이미드 수지가 유용하다. 폴리아미드이미드 수지의 원료는 특별히 한정되는 것은 아니지만, 산 성분으로는, 무수 트리멜리트산, 무수 트리멜리트산모노클로라이드를 들 수 있고, 아민 성분으로는, 메타페닐렌디아민, 파라페닐렌디아민, 4,4'-디아미노디페닐에테르, 4,4'-디아미노디페닐메탄, 비스[4-(아미노페녹시)페닐]술폰, 2,2'-비스[4-(4-아미노페녹시)페닐]프로판 등을 들 수 있다. 폴리아미드이미드 수지는 건조성을 향상시키기 위해서 실록산 변성으로 해도 되고, 이 경우, 아미노 성분으로서 실록산디아민을 사용할 수 있다. 폴리아미드이미드 수지는, 필름 가공성을 고려하면 분자량이 5 만 이상인 것을 사용하는 것이 바람직하다.
상기 서술한 열가소성 수지에 대해서는, 주로 프리프레그에 사용되는 절연 재료로서 설명을 했지만, 이들 열가소성 수지는 프리프레그로서의 사용에 한정되지 않는다. 예를 들어, 상기 서술한 열가소성 수지를 사용하여 필름으로 가공한 것 (필름재) 을, 상기 회로 형성용 기판에 있어서의 코어 수지층으로서 사용해도 된다.
절연 재료로서 사용되는 수지 조성물에는, 무기 필러가 혼합되어 있어도 된다. 무기 필러는 특별히 한정되지 않는데, 예를 들어, 알루미나, 수산화알루미늄, 수산화마그네슘, 클레이, 탤크, 삼산화안티몬, 오산화안티몬, 산화아연, 용융 실리카, 유리 가루, 석영 가루, 실러스 벌룬 등을 들 수 있다. 이들 무기 필러는 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
절연 재료로서 사용되는 수지 조성물은, 유기 용매를 함유하고 있어도 된다. 유기 용매로는, 특별히 한정되는 것이 아니고, 벤젠, 톨루엔, 자일렌, 트리메틸벤젠과 같은 방향족 탄화수소계 용매 ; 아세톤, 메틸에틸케톤, 메틸이노부틸케톤과 같은 케톤계 용매 ; 테트라하이드로푸란 와 같은 에테르계 용매 ; 이소프로판올, 부탄올과 같은 알코올계 용매 ; 2-메톡시에탄올, 2-부톡시에탄올과 같은 에테르알코올 용매 ; N-메틸피롤리돈, N,N-디메틸포름아미드, N,N-디메틸아세트아미드와 같은 아미드계 용매 등을 원하는 바에 따라서 병용할 수 있다. 또한, 프리프레그를 제작하는 경우에 있어서의 바니시 중의 용매량은, 수지 조성물 전체에 대해서 40 ∼ 80 질량％ 의 범위로 하는 것이 바람직하다. 또, 상기 바니시의 점도는 20 ∼ 100 cP (20 ∼ 100 mPa·s) 의 범위가 바람직하다.
절연 재료로서 사용되는 수지 조성물은, 난연제를 함유하고 있어도 된다. 난연제로는 특별히 한정되는 것은 아니지만, 예를 들어, 데카브로모디페닐에테르, 테트라브로모비스페놀 A, 테트라브로모 무수 프탈산, 트리브로모페놀 등의 브롬 화합물, 트리페닐포스페이트, 트리자일렌포스페이트, 크레질디페닐포스페이트 등의 인 화합물, 수산화마그네슘, 수산화알루미늄 등의 금속 수산화물, 적린 및 그 변성물, 삼산화안티몬, 오산화안티몬 등의 안티몬 화합물, 멜라민, 시아누르산, 시아누르산멜라민 등의 트리아진 화합물 등 공지 관례의 난연제를 사용할 수 있다.
절연 재료로서 사용되는 수지 조성물에 대해서, 추가로 필요에 따라서 상기 서술한 경화제, 경화 촉진제나, 그 밖에 열가소성 입자, 착색제, 자외선 불투과제, 산화 방지제, 환원제 등의 각종 첨가제나 충전제를 첨가할 수 있다.
본 실시형태에 있어서 프리프레그는, 예를 들어, 상기 서술한 기재에 대한 수지 조성물의 부착량이, 건조 후의 프리프레그에 있어서의 수지 함유율로 20 ∼ 90 질량％ 가 되도록, 수지 조성물 (바니시를 포함한다) 을 기재에 함침 또는 도공한 후, 100 ∼ 200 ℃ 의 온도에서 1 ∼ 30 분간 가열 건조시킴으로써, 반경화 상태 (B 스테이지 상태) 의 프리프레그로서 얻을 수 있다. 그와 같은 프리프레그로는, 예를 들어, 미츠비시 가스 화학 제조의 GHPL-830NSF 시리즈 (제품명) 를 사용할 수 있다.
(제 1 금속층)
제 1 금속층은, 두께가 1 ㎛ ∼ 70 ㎛ 이며 또한 상기 코어 수지층으로부터 박리 가능한 금속박이 사용된다. 제 1 금속층의 두께가 1 ㎛ 미만이면 제 1 ∼ 제 3 기판이 성형 불량이 되고, 70 ㎛ 를 초과하면 표면 불량이 되어 버린다. 제 1 금속층의 두께는, 회로 형성성의 관점에서 1 ㎛ ∼ 12 ㎛ 가 바람직하고, 2 ㎛ ∼ 5 ㎛ 가 더욱 바람직하다.
후술하는 바와 같이, 제 3 기판은, 박리 공정에 있어서 코어 수지층과 제 1 금속층의 계면으로부터 박리된다. 박리 공정에 있어서 코어 수지층으로부터 박리되었을 때의 제 1 금속층의 표면 조도 (JISB0601 : 2001 에 나타내는 10 개 지점의 평균 거칠기 (Rzjis) 는, 박리 불량을 저감하는 관점에서 1 ㎛ ∼ 3 ㎛ 가 바람직하고, 1 ㎛ ∼ 2 ㎛ 가 더욱 바람직하며, 1 ㎛ ∼ 1.5 ㎛ 가 특히 바람직하다. 제 1 금속층의 표면 조도는, 예를 들어, 샘플을 5 × 5 ㎝ 커트한 후, 1 × 1 ㎝ 의 범위를 마이크로스코프 VR-3100 (키엔스사 제조) 을 사용하여 측정할 수 있다.
제 1 금속층으로는, 예를 들어 동박을 사용할 수 있다. 또, 동박으로는, 예를 들어 필러블 타입의 것을 사용할 수 있다. "필러블 타입" 의 동박이란, 박형층을 갖는 극박 동박으로서, 박형층이 예를 들어 박리 가능한 동박인 것을 말한다. 필러블 타입의 동박을 사용할 경우, 제 1 금속층은 박형층이 코어 수지층과 접하도록 적층된다.
박형층으로는, 예를 들어, 규소 화합물을 적어도 함유하는 층을 들 수 있고, 예를 들어, 동박 또는 극박 동박 상에 실란 화합물을 단독 또는 복수 조합하여 이루어지는 규소 화합물을 부여함으로써 형성할 수 있다. 또한, 규소 화합물을 부여하는 수단은 특별히 한정되는 것이 아니고, 예를 들어, 도포 등의 공지된 수단을 사용할 수 있다. 동박의 박형층과의 접착면에는 녹 방지 처리를 실시 (녹 방지 처리층을 형성) 할 수 있다. 상기 녹 방지 처리는 니켈, 주석, 아연, 크롬, 몰리브덴, 코발트 중의 어느 하나 혹은 그것들의 합금을 사용하여 행할 수 있다.
박형층의 층 두께는 특별히 한정되는 것은 아니지만, 제거성 및 박리성의 관점에서 5 ㎚ ∼ 100 ㎚ 가 바람직하고, 10 ㎚ ∼ 80 ㎚ 가 더욱 바람직하며, 20 ㎚ ∼ 60 ㎚ 가 특히 바람직하다.
(제 1 절연성 수지층)
제 1 절연성 수지층으로는, 상기 서술한 코어 수지층과 동일한 재료 (예를 들어, 프리프레그) 를 사용할 수 있다. 또, 제 1 절연성 수지층의 두께는, 원하는 바에 따라서 적절히 설정되기 때문에 특별히 한정되지 않는데, 예를 들어, 10 ㎛ ∼ 100 ㎛ 로 할 수 있고, 10 ㎛ ∼ 50 ㎛ 가 바람직하며, 10 ㎛ ∼ 30 ㎛ 가 더욱 바람직하다.
(제 2 금속층)
제 2 금속층으로는, 예를 들어, 상기 서술한 제 1 금속층과 동일한 재료 (예를 들어, 동박) 를 사용할 수 있다. 제 2 금속층의 두께는, 원하는 바에 따라서 적절히 설정되기 때문에 특별히 한정되지 않는데, 예를 들어, 2 ㎛ ∼ 70 ㎛ 로 할 수 있고, 2 ㎛ ∼ 18 ㎛ 가 바람직하며, 2 ㎛ ∼ 12 ㎛ 가 더욱 바람직하다.
또, 제 2 금속층으로는, 예를 들어, 캐리어가 부착된 극박 동박을 사용할 수 있다. 이 경우, 제 2 금속층은 동박 등이 제 2 절연성 수지층과 접하도록 배치되고, 가열 가압에 의해서 제 1 기판을 형성한 후에 캐리어가 박리된다.
[패터닝 공정 (b)]
패터닝 공정 (b) 은, 상기 서술한 제 1 기판 (회로 형성용 기판) 의 제 2 금속층에 패턴을 형성하는 공정이다. 패터닝 공정 (b) 을 거침으로써, 도 1(C) 에 나타내는 바와 같이, 회로 형성용 기판 (1) 의 제 2 금속층 (5) 에 패턴이 형성된다. 제 2 금속층의 패턴의 형성 수단은 특별히 한정되는 것은 아니지만, 예를 들어, 아래의 공정에 의해서 형성할 수 있다.
패터닝 공정 (b) 은 특별히 한정되는 경우는 없는데, 예를 들어, 제 2 금속층을 정면 (整面) 하여, 드라이 필름 레지스트 등을 라미네이트하고, 다시, 네거티브형 마스크를 맞붙인 후, 노광기로 회로 패턴을 베이킹하고, 현상액으로 드라이 필름 레지스트를 현상하여 에칭 레지스트를 형성할 수 있다. 그 후, 에칭 처리를 실시하여, 에칭 레지스트가 없는 부분의 구리를 염화제2철 수용액 등으로 제거한 후, 레지스트를 제거함으로써 제 2 금속층에 패턴을 형성할 수 있다.
상기 서술한 레지스트는 특별히 한정되지 않고, 예를 들어, 시판되는 드라이 필름 레지스트 등 공지된 것을 적절히 선정하여 사용할 수 있다. 또, 제 2 금속층에 패턴을 형성할 때의 포토리소그래피 (노광, 현상, 레지스트의 제거를 포함한다) 는 특별히 한정되지 않고, 공지된 수단 및 장치를 사용하여 실시할 수 있다.
제 2 금속층의 패턴 폭은 특별히 한정되지 않고, 용도에 따라서 적절히 그 폭을 선정할 수 있는데, 예를 들어, 5 ∼ 100 ㎛ 로 할 수 있고, 바람직하게는 10 ∼ 30 ㎛ 로 할 수 있다.
[제 2 기판 형성 공정 (c)]
제 2 기판 형성 공정 (c) 은, 상기 제 1 기판의 상기 제 2 금속층 표면에, 제 2 절연성 수지층과, 제 3 금속층을 이 순서로 배치하여 형성한 적층체를 가열 가압하여 제 2 기판을 형성하는 공정이다. 제 2 기판 형성 공정 (c) 을 거침으로써, 도 1(D) 에 나타내는 바와 같이, 제 2 금속층 (5) 상에 제 2 절연성 수지층 (6) 과 제 3 금속층 (7) 이 적층된 제 2 기판 (8) 을 얻을 수 있다.
(제 2 절연성 수지층)
제 2 절연성 수지층으로는, 상기 서술한 코어 수지층과 동일한 재료 (예를 들어, 프리프레그) 를 사용할 수 있다. 또, 제 2 절연성 수지층의 두께는, 원하는 바에 따라서 적절히 설정되기 때문에 특별히 한정되지 않는데, 예를 들어, 10 ㎛ ∼ 100 ㎛ 로 할 수 있고, 10 ㎛ ∼ 50 ㎛ 가 바람직하며, 10 ㎛ ∼ 30 ㎛ 가 더욱 바람직하다.
(제 3 금속층)
제 3 금속층으로는, 예를 들어, 상기 서술한 제 1 금속층과 동일한 재료 (예를 들어, 동박) 를 사용할 수 있다. 제 3 금속층의 두께는, 원하는 바에 따라서 적절히 설정되기 때문에 특별히 한정되지 않는데, 예를 들어, 2 ㎛ ∼ 70 ㎛ 로 할 수 있고, 2 ㎛ ∼ 18 ㎛ 가 바람직하며, 2 ㎛ ∼ 5 ㎛ 가 더욱 바람직하다.
또, 제 3 금속층으로는, 예를 들어, 캐리어가 부착된 극박 동박을 사용할 수 있다. 이 경우, 제 3 금속층은 동박 등이 제 2 절연성 수지층과 접하도록 배치되고, 가열 가압에 의해서 제 2 기판을 형성한 후에 캐리어가 박리된다.
(적층 방법·조건)
제 2 기판을 얻기 위해서, 제 2 절연성 수지층 (6) 및 제 3 금속층을 적층하는 방법이나 조건은 특별히 한정되는 것은 아니지만, 예를 들어, 제 1 기판에 제 2 절연성 수지층 (6) 및 제 3 금속층을 적층한 후, 온도 220 ± 2 ℃, 압력 5 ± 0.2 ㎫, 유지 시간 60 분간의 조건에서 진공 프레스를 실시함으로써, 제 2 기판을 형성할 수 있다. 또, 제 2 금속층과 제 2 절연 수지층의 밀착력을 얻기 위해서, 제 2 금속층의 표면에 조화 처리를 실시해도 된다.
[박리 공정 (d)]
박리 공정 (d) 은, 상기 코어 수지층으로부터, 상기 제 1 금속층과 상기 제 1 절연성 수지층과 상기 제 2 금속층과 상기 제 2 절연성 수지층과 상기 제 3 금속층을 이 순서로 구비한 제 3 기판을 박리하는 공정이다. 박리 공정 (d) 을 거치면, 도 1(E) 에 나타내는 바와 같이, 제 2 기판을, 코어 수지층 (2) 과, 그 양면에 배치된 제 1 금속층 (3) 의 계면에서 분리함으로써, 제 1 금속층 (3) 과 제 1 절연성 수지층 (4) 과 제 2 금속층 (5) 과 제 2 절연성 수지층 (6) 과 제 3 금속층 (7) 을 이 순서로 구비한 2 개의 제 3 기판 (9) 을 얻을 수 있다.
제 3 기판의 두께는, 원하는 바에 따라서 적절히 설정되기 때문에 특별히 한정되지 않는데, 예를 들어, 5 ㎛ ∼ 400 ㎛ 로 할 수 있고, 5 ㎛ ∼ 200 ㎛ 가 바람직하며, 5 ㎛ ∼ 100 ㎛ 가 더욱 바람직하다.
박리 공정 (d) 에 있어서는, 코어 수지층과 제 1 금속층의 계면에서 코어 수지층이 박리되는 것이 바람직한데, 예를 들어, 제 1 금속층이 박형층을 가질 경우, 그 일부가 코어 수지층 (6) 과 함께 박리되어도 된다. 또, 제 1 금속층의 박형층과 동박의 계면에 있어서, 박형층과 함께 코어 수지층이 박리되는 양태도 포함된다. 제 1 금속층 상에 박형층이 잔존할 경우에는, 예를 들어, 황산계 또는 과산화수소계 에칭액을 사용하여 박형층을 제거할 수 있다. 황산계 또는 과산화수소계 에칭액은 특별히 한정되는 것이 아니고, 당업계에서 사용되고 있는 것을 사용할 수 있다.
[배선 도체 형성 공정 (e)]
본 실시형태의 제조 방법은, 추가로, 상기 제 3 기판의 표면에, 상기 제 2 금속층 표면에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽에 전해동 도금 및/또는 무전해동 도금을 실시하고, 상기 제 2 금속층과. 상기 제 1 금속층 및 상기 제 3 금속층의 각각을 접속시켜, 상기 제 3 기판의 표면에 제 4 금속층을 형성하고, 상기 제 4 금속층에 패턴을 형성하여 상기 배선 도체를 형성하는 배선 도체 형성 공정 (e) 을 포함할 수 있다. 배선 도체 형성 공정 (e) 을 거치면, 도 1(I) 에 나타내는 바와 같이, 절연층 (10) 의 양면에 배선 도체 (11) 가 형성된 반도체 소자 탑재용 패키지 기판 (12) 을 얻을 수 있다. 또한, 절연층 (10) 은, 제 1 절연성 수지층 (4) 및 제 2 절연성 수지층 (6) 으로 구성되고, 배선 도체 (11) 는, 각각 패터닝된 제 1 금속층 (3), 제 2 금속층 (5) 및 제 3 금속층 (7) 을 전해동 도금 및/또는 무전해동 도금에 의해서 층간 접속함으로써 형성된다.
(비관통공의 형성)
배선 도체 형성 공정 (e) 에 있어서, 제 3 기판의 표면에, 제 2 금속층 표면에 이르는 비관통공을 형성한다. 도 1(F) 에 나타내는 바와 같이, 비관통공 (13) 은 제 3 기판 (9) 의 양면에 형성된다. 즉, 도 1(F) 에 있어서의 지면 상측에서는, 제 3 금속층 (7) 을 개재하여 비관통공 (13) 이 제 2 절연성 수지층 (6) 에 형성된다. 마찬가지로, 도 1(F) 에 있어서의 지면 하측에서는, 제 1 금속층 (3) 을 개재하여 비관통공 (13) 이 제 1 절연성 수지층 (4) 에 형성된다.
비관통공의 형성 수단은 특별히 한정되지 않고, 예를 들어, 탄산 가스 레이저 등의 레이저나 드릴 등의 공지된 수단을 사용할 수 있다. 비관통공의 수나 사이즈는, 원하는 바에 따라서 적절히 선정할 수 있다. 또, 비관통공을 형성한 후에, 과망간산나트륨 수용액 등을 사용하여 디스미어 처리를 실시할 수 있다.
(층간 접속 및 제 4 금속층의 형성)
배선 도체 형성 공정 (e) 에 있어서는, 도 1(G) 에 나타내는 바와 같이, 비관통공 (13) 을 형성한 후, 전해동 도금 및/또는 무전해동 도금을 실시하여 비관통공 (13) 의 내벽에 구리 도금막을 형성하고, 각각 패터닝된 제 1 금속층 (3), 제 2 금속층 (5) 및 제 3 금속층 (7) 을 전기적으로 접속한다. 또한, 당해 전해동 도금 및/또는 무전해동 도금에 의해서, 제 3 기판 양면의 제 1 및 제 3 금속층의 두께를 증가시킴으로써 제 4 금속층 (14) 이 형성된다. 전해동 도금 및/무전해 도금을 실시하는 방법은 특별히 한정되는 것이 아니고, 공지된 방법을 채용할 수 있다. 당해 구리 도금은, 전해동 도금 및 무전해 도금은 어느 일방만이어도 되지만, 전해동 도금 및 무전해 도금의 양방을 실시하는 것이 바람직하다.
(막두께 조정)
배선 도체 형성 공정 (e) 에 있어서는, 도 1(H) 에 나타내는 바와 같이, 전해/무전해동 도금 처리 후, 필요에 따라서, 제 4 금속층 (14) 이 원하는 두께가 되도록 에칭 처리 등의 공지된 처리를 실시하여, 제 4 금속층 (14) 의 막두께를 조정할 수 있다.
조정 후의 제 4 기판의 두께는, 원하는 바에 따라서 적절히 설정되기 때문에 특별히 한정되지 않는데, 예를 들어, 5 ㎛ ∼ 30 ㎛ 로 할 수 있고, 5 ㎛ ∼ 20 ㎛ 가 바람직하며, 5 ㎛ ∼ 12 ㎛ 가 더욱 바람직하다.
(패터닝)
배선 도체 형성 공정 (e) 에 있어서는, 필요에 따라서 제 4 금속층 (14) 을 정면한 후, 드라이 필름 레지스트 등을 라미네이트하고, 다시, 네거티브형 마스크를 맞붙인 후, 노광기로 회로 패턴을 베이킹하고, 현상액으로 드라이 필름 레지스트를 현상하여 에칭 레지스트를 형성할 수 있다. 그 후, 에칭 처리를 실시하여, 에칭 레지스트가 없는 부분의 구리를 염화제2철 수용액 등으로 제거한 후, 레지스트를 제거함으로써, 도 1(I) 에 나타내는 바와 같이, 절연층 (10) 의 양면에 배선 도체 (11) 를 형성할 수 있다.
그 밖에, 본 실시형태에 있어서 적용 가능한 층간 접속 방법으로는, 공지된 레이저로 형성된 블라인드 비아부에 화학 구리 도금을 하여 적용한 방법 (레이저 가공에 의해서 배선 회로를 형성하고, 그 후 화학 구리 도금에 의해서 패터닝, 층간 접속을 행하는 방법) 이나, 미리 접속부가 될 부분에 도금이나 금속박을 에칭하거나 함으로써 형성한 금속 범프 (바람직하게는 구리 범프) 에 의해서 절연층째로 찔러 층간 접속을 행하는 방법, 나아가서는 땜납이나 은 및 구리 등의 금속 필러를 절연 수지에 함유된 금속 페이스트를 스크린 인쇄 등에 의해서 소정 지점에 범프 인쇄 후, 건조에 의해서 페이스트를 경화시키고, 가열 가압에 의해서 내외 층간에서의 전기적 도통을 확보하는 것 등을 적용할 수 있다.
본 실시형태를 예시적으로 설명한 도 1 에 있어서는, 반도체 소자 탑재용 패키지 기판 (12) 은, 3 층 구조의 반도체 소자 탑재용 패키지 기판이 되지만, 본 발명은 이에 한정되는 것이 아니고, 5 층 구조 등의 추가적인 빌드업 구조를 갖는 반도체 소자 탑재용 패키지 기판을 형성할 수 있다. 예를 들어, 배선 도체 형성 공정 (e) 에 있어서, 배선 도체를 형성한 후에, 추가로 절연성 수지층과 금속층을 적층하고, 패터닝 및 층간 접속을 반복하여 행함으로써, 빌드업 구조를 갖는 반도체 소자 탑재용 패키지 기판을 제조하는 것이 형성 가능해진다.
《반도체 소자 탑재용 패키지 기판의 제조 방법》
본 실시형태의 반도체 소자 탑재용 패키지 기판의 제조 방법에 있어서는, 상기 서술한 바와 같이, 반도체 소자용 패키지 기판을 형성한 후에, 원하는 바에 따라서 예를 들어 베어 칩 등의 반도체 소자를 탑재시킬 수 있다.
상기 반도체 소자는 특별히 한정되는 것은 아니고, 원하는 소자를 적절히 사용할 수 있는데, 예를 들어, 알루미늄 전극부에 금 와이어의 볼 본딩법에 의해서 금 범프를 형성한 베어 칩 등을 사용할 수 있다. 반도체 소자는 접합재를 개재하여 반도체 소자 탑재용 패키지 기판의 배선 도체 상에 탑재할 수 있다. 상기 접합재는 도전 수단을 갖는 것이면 특별히 한정되는 것은 아닌데, 예를 들어, 땜납 등 (예를 들어, 땜납 볼, 땜납 페이스트 등) 을 사용할 수 있다. 또, 반도체 소자 탑재용 패키지 기판의 배선 도체에 표면 처리를 실시한 후에, 접합재를 개재하여 반도체 소자를 탑재시킬 수 있다. 상기 표면 처리는 특별히 한정되는 것은 아닌데, 예를 들어, 니켈층이나 금 도금층의 형성을 들 수 있다. 상기 접합재로서 땜납을 사용한 경우 등, 반도체 소자를 배선 도체 상에 탑재한 후에, 리플로 등의 처리를 실시할 수 있다. 이 때, 리플로의 온도는 접합재의 융점 등에 의해서 적절히 선정되는 것인데, 예를 들어, 260 ℃ 이상으로 할 수 있다.
실시예
이하, 실시예에 의해서 본 발명의 제조 방법에 대해서 구체적으로 설명한다.
[비교예 1]
비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (코어 수지층 (6) : 두께 0.087 ㎜ : 미츠비시 가스 화학 제조 GHPL-830NSF FX64) 를, 그 양면에 동박 두께 2 ㎛ 로 박리층이 도포된 동박 (JX 닛코닛세키킨조쿠 (주) 제조, 상품명 : PCS) 을 박형층면이 상기 프리프레그와 접착하도록 배치하고, 추가로 그 위에 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (두께 0.025 ㎜ : 미츠비시 가스 화학 제조 GHPL-830NSF FF70) 를 개재하여, 12 ㎛ 의 동박 (미츠이 금속 광업 (주) 제조, 상품명 : 3EC-VLP) 을 진공 프레스로 압력 2.5 ± 0.2 ㎫, 온도 220 ± 2 ℃, 유지 시간 60 분간의 조건에서 적층하였다.
얻어진 기판 표면을 정면하고, 온도 110 ± 10 ℃, 압력 0.50 ± 0.02 ㎫ 에서 드라이 필름 레지스트 (니치고·모튼 (주) 제조, 상품명 : NIT225) 를 라미네이트하였다. 그 후, 네거티브형 마스크를 맞붙인 후, 평행 노광기로 회로 패턴을 베이킹하고, 1 ％ 탄산나트륨 수용액으로 드라이 필름 레지스트를 현상하여 에칭 레지스트를 형성하여, 에칭 레지스트가 없는 부분의 구리를 염화제2철 수용액으로 제거하였다. 그 후, 수산화나트륨 수용액으로 드라이 필름 레지스트를 제거하여, 회로 패턴을 형성하였다.
회로 패턴이 형성된 기판의 표면을, 구리 표면 조화액 (맥크 (주) 제조, 제품명 : CZ-8100) 을 사용하여 조화하고, 기판의 양면에 대해서, 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (두께 0.025 ㎜ : 미츠비시 가스 화학 제조 GHPL-830NSF FF70) 를 개재하여, 18 ㎛ 의 캐리어 동박이 부착된 2 ㎛ 동박 (미츠이 금속 광업 (주) 제조, 상품명 : MTEx) 을 진공 프레스로 압력 2.5 ± 0.2 ㎫, 온도 220 ± 2 ℃, 유지 시간 60 분간의 조건에서 적층한 후 18 ㎛ 의 캐리어 동박을 박리하였다.
얻어진 기판에 대해서, 코어 수지층과 PCS 와 동박의 경계부에 물리적인 힘을 가하여 박리시켰다. 그러나, 박리면의 동박 표면에 요철이 많아, 레이저 가공 및 회로 형성시에 수율이 저하되어 버렸다.
[실시예 1]
＜제 1 기판 형성 공정 (a)＞
비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (도 1(A) 에 있어서의 코어 수지층 (2) ; 두께 25 ㎛ : 미츠비시 가스 화학 제조 GHPL-830NSF FF70) 의 양면에, 동박 두께 2 ㎛ 로 박리층 (JX 닛코닛세키킨조쿠 (주) 제조, 상품명 : PCS) 이 도포된 박형층이 부착된 동박 (도 1(A) 에 있어서의 제 1 금속층 (3)) 을, 박형층면이 상기 코어 수지층과 접하도록 배치하고, 추가로 그 위에 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (도 1(A) 에 있어서의 제 1 절연성 수지층 (4) ; 두께 0.025 ㎜ : 미츠비시 가스 화학 제조 GHPL-830NSF FF70) 를 개재하여, 12 ㎛ 의 동박 (도 1(A) 에 있어서의 제 2 금속층 (5) ; 미츠이 금속 광업 (주) 제조, 상품명 : 3EC-VLP) 을, 진공 프레스로 압력 2.5 ± 0.2 ㎫, 온도 220 ± 2 ℃, 유지 시간 60 분간의 조건에서 적층하고, 제 1 기판 (도 1(B) 에 있어서의 회로 형성용 기판 (제 1 기판) 1) 을 제작하였다.
＜패터닝 공정 (b)＞
이어서, 제 1 기판 표면을 정면하고, 온도 110 ± 10 ℃, 압력 0.50 ± 0.02 ㎫ 로 제 2 금속층 표면에 드라이 필름 레지스트 (니치고·모튼 (주) 제조, 상품명 : NIT225) 를 라미네이트하였다. 그 후, 네거티브형 마스크를 맞붙여 평행 노광기로 회로 패턴을 베이킹하고, 1 ％ 탄산나트륨 수용액으로 드라이 필름 레지스트를 현상하여 에칭 레지스트를 형성하여, 에칭 레지스트가 없는 부분의 구리를 염화제2철 수용액으로 제거한 후, 수산화나트륨 수용액으로 드라이 필름 레지스트를 제거하여, 제 2 금속층 (5) 에 패턴을 형성하였다 (도 1(C) 참조).
＜제 2 기판 형성 공정 (c)＞
이어서, 패터닝된 제 2 금속층 (5) 의 표면을, 구리 표면 조화액 (맥크 (주) 제조, 제품명 : CZ-8100) 을 사용하여 조화하고, 회로 형성용 기판 (1) 의 양면에 형성된 제 2 금속층 (5) 의 표면에 대해서, 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (도 1(D) 에 있어서의 제 2 절연성 수지층 (6) ; 두께 0.025 ㎜ : 미츠비시 가스 화학 제조 GHPL-830NSF FF70) 를 개재하여, 18 ㎛ 의 캐리어 동박이 부착된 2 ㎛ 동박 (도 1(D) 에 있어서의 제 3 금속층 (7) ; 미츠이 금속 광업 (주) 제조, 상품명 : MTEx) 을 진공 프레스에서, 압력 2.5 ± 0.2 ㎫, 온도 220 ± 2 ℃, 유지 시간 60 분간의 조건에서 적층하였다. 그 후 18 ㎛ 의 캐리어 동박을 박리하여, 제 2 기판 (도 1(D) 에 있어서의 제 2 기판 (8)) 을 제작하였다.
＜박리 공정 (d)＞
제 2 기판에 있어서, 박형층이 부착된 동박 (제 1 금속층 (3)) 과 프리프레그 (코어 수지층 (2)) 의 경계부에 물리적인 힘을 가하여 박리시켜, 제 3 기판 (도 1(E) 에 있어서의 제 3 기판 (9)) 을 얻었다. 박리면의 동박 표면의 요철은 아래의 방법으로 측정하였다. 박리면의 동박 표면의 요철은 2.25 ㎛ 였다.
박리면의 동박 표면의 요철을 측정하였다. 표면 요철의 측정에는 마이크로스코프 VR-3100 (키엔스사 제조) 을 사용하여, 5 × 5 ㎝ 로 커트한 샘플에 대해서 1 × 1 ㎝ 의 범위를 상기 장치로 측정하여 행하였다.
＜배선 도체 형성 공정 (e)＞
제 3 기판의 양면에 탄산 가스 레이저 가공기 (히타치 비아메카닉스 (주) 제조, 상품명 : LC-1C/21) 에 의해서 빔 조사 직경 Φ0.21 ㎜, 주파수 500 Hz, 펄스폭 10 ㎲ 의 조건에서 1 구멍씩 가공하여, 제 3 기판의 양면에 비관통공 (도 1(F) 에 있어서의 비관통공 (13)) 을 형성하였다. 이어서, 온도 80 ± 5 ℃, 농도 55 ± 10 g/ℓ 의 과망간산나트륨 수용액을 사용하여 디스미어 처리를 실시하였다.
또한, 무전해동 도금으로 0.4 ∼ 0.8 ㎛ 의 두께가 되도록 도금 처리를 실시한 후, 전해동 도금으로 8 ㎛ 의 두께의 도금을 실시하여 제 4 금속층을 형성하였다 (도 1(G) 에 있어서의 제 4 금속층 (14)). 이로써, 제 1 및 제 3 금속층이 제 2 금속층을 개재하여, 비관통공에 의해서 전기적으로 접속된 것이 된다. 다음으로, 제 4 금속층 표면을 정면하고, 온도 110 ± 10 ℃, 압력 0.50 ± 0.02 ㎫ 에서 드라이 필름 레지스트 (니치고·모튼 (주) 제조, 상품명 : NIT225) 를 라미네이트하였다. 그 후, 네거티브형 마스크를 맞붙인 후, 평행 노광기로 회로 패턴을 베이킹하여, 1 ％ 탄산나트륨 수용액으로 드라이 필름 레지스트를 현상하여 에칭 레지스트를 형성하고, 에칭 레지스트가 없는 부분의 구리를 염화제2철 수용액으로 제거하였다. 그 후, 수산화나트륨 수용액으로 드라이 필름 레지스트를 제거하고, 제 4 금속층에 패턴을 형성하여, 반도체 소자 탑재용 패키지 기판 (도 1(I) 에 있어서의 절연층 (10) 의 양면에 배선 도체 (11) 가 형성된 반도체 소자 탑재용 패키지 기판 (12)) 을 제작하였다.
얻어진 반도체 소자 탑재용 패키지 기판에, 솔더 레지스트 형성 처리 및 금 도금 마무리를 행하고, 패키지 사이즈로 절단 가공을 실시함으로써 실시예 1 의 반도체 소자 탑재용 패키지 기판을 얻었다.
[실시예 2]
실시예 1 에 있어서 코어 수지층 (2) 으로서, 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (미츠비시 가스 화학 제조 GHPL-830NSF FF67 ; 두께 20 ㎛) 를 사용한 것 이외에는, 실시예 1 과 동일하게 하여 반도체 소자 탑재용 패키지 기판을 얻었다. 또한, 박리면의 동박 표면의 요철은 실시예 1 과 동일한 방법으로 측정하였다. 박리면의 동박 표면의 요철은 1.79 ㎛ 였다.
[실시예 3]
실시예 1 에 있어서 코어 수지층 (2) 으로서, 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (미츠비시 가스 화학 제조 GHPL-830NSF FF74 ; 두께 30 ㎛) 를 사용한 것 이외에는, 실시예 1 과 동일하게 하여 반도체 소자 탑재용 패키지 기판을 얻었다. 또한, 박리면의 동박 표면의 요철은 실시예 1 과 동일한 방법으로 측정하였다. 박리면의 동박 표면의 요철은 3.15 ㎛ 였다.
[실시예 4]
실시예 1 에 있어서 코어 수지층 (2) 으로서, 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (미츠비시 가스 화학 제조 GHPL-830NSF FF78 ; 두께 35 ㎛) 를 사용한 것 이외에는, 실시예 1 과 동일하게 하여 반도체 소자 탑재용 패키지 기판을 얻었다. 또한, 박리면의 동박 표면의 요철은 실시예 1 과 동일한 방법으로 측정하였다. 박리면의 동박 표면의 요철은 3.32 ㎛ 였다.
실시예 1 ∼ 4 의 반도체 소자 탑재용 패키지 기판은, 일괄적으로 회로 형성용 기판 (제 1 기판) 을 형성하고 있기 때문에, 또, 비교예와 비교하여 생산 효율이 좋고, 레이저 가공 및 회로 형성시에 수율에서 불량품이 적어 수율이 우수하였다.
[비교예 2]
실시예 1 에 있어서 코어 수지층 (2) 으로서, 비스말레이미드트리아진 수지 (BT 수지) 를 유리 클로스 (유리 섬유) 에 함침시켜 B 스테이지로 한 프리프레그 (미츠비시 가스 화학 제조 GHPL-830NXA ; 두께 110 ㎛) 를 사용한 것 이외에는, 실시예 1 과 동일하게 하여 반도체 소자 탑재용 패키지 기판을 얻었다. 또한, 박리면의 동박 표면의 요철은 실시예 1 과 동일한 방법으로 측정하였다. 박리면의 동박 표면의 요철은 6.00 ㎛ 이고, 다음 공정의 회로 형성에서의 레지스트 밀착성이 저하되어, 제품의 수율이 저하되어 버렸다.
2018년 12월 14일에 출원된 일본 특허출원 2018-234665호의 개시는, 그 전체가 참조에 의해서 본 명세서에 받아들여진다.
또, 명세서에 기재된 모든 문헌, 특허출원 및 기술 규격은, 개개의 문헌, 특허출원 및 기술 규격이 참조에 의해서 받아들여지는 것이 구체적이면서 개개에 기재된 경우와 동일한 정도로 본 명세서 중에 참조에 의해서 받아들여진다.
1 : 회로 형성용 기판 (제 1 기판),
2 : 코어 수지층,
3 : 제 1 금속층,
4 : 제 1 절연성 수지층,
5 : 제 2 금속층,
6 : 제 2 절연성 수지층,
7 : 제 3 금속층,
8 : 제 2 기판,
9 : 제 3 기판,
10 : 절연층,
11 : 배선 도체,
12 : 반도체 소자 탑재용 패키지 기판,
13 : 비관통공,
14 : 제 4 금속층

Claims (7)

  1. 절연층과, 상기 절연층 상에 형성된 배선 도체를 구비한 반도체 소자 탑재용 패키지 기판의 제조 방법으로서,
    두께가 1 ㎛ ∼ 80 ㎛ 인 코어 수지층의 양면에, 두께가 1 ㎛ ∼ 70 ㎛ 이며 또한 상기 코어 수지층으로부터 박리 가능한 제 1 금속층과, 제 1 절연성 수지층과, 제 2 금속층이 이 순서로 배치된 적층체를 형성하고, 상기 적층체를 일괄적으로 가열 가압하여, 제 1 기판을 형성하는 제 1 기판 형성 공정 (a) 과,
    상기 제 1 기판의 상기 제 2 금속층에 패턴을 형성하는 패터닝 공정 (b) 과,
    상기 제 1 기판의 상기 제 2 금속층 표면에, 제 2 절연성 수지층과, 제 3 금속층을 이 순서로 배치하여 형성한 적층체를 가열 가압하여 제 2 기판을 형성하는 제 2 기판 형성 공정 (c) 과,
    상기 코어 수지층으로부터, 상기 제 1 금속층과 상기 제 1 절연성 수지층과 상기 제 2 금속층과 상기 제 2 절연성 수지층과 상기 제 3 금속층을 이 순서로 구비한 제 3 기판을 박리하는 박리 공정 (d)
    을 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  2. 제 1 항에 있어서,
    추가로, 상기 제 3 기판의 표면에, 상기 제 2 금속층 표면에 이르는 비관통공을 형성하고, 상기 비관통공의 내벽에 전해동 도금 및/또는 무전해동 도금을 실시하고, 상기 제 2 금속층과. 상기 제 1 금속층 및 상기 제 3 금속층의 각각을 접속시켜, 상기 제 3 기판의 표면에 제 4 금속층을 형성하고, 상기 제 4 금속층에 패턴을 형성하여 상기 배선 도체를 형성하는 배선 도체 형성 공정 (e) 을 포함하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 기판의 두께가, 5 ㎛ ∼ 100 ㎛ 인 반도체 소자 탑재용 패키지 기판의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 금속층이 박형층을 구비하고, 상기 적층체는, 상기 박형층과 상기 코어 수지층이 접하도록 상기 제 1 금속층이 배치된 반도체 소자 탑재용 패키지 기판의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 3 금속층이 캐리어층을 구비하고, 상기 제 2 기판 형성 공정 (c) 에 있어서 상기 제 1 기판이 가열 가압된 후에, 상기 제 3 금속층으로부터 상기 캐리어층이 제거되는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 금속층, 상기 제 2 금속층, 및, 상기 제 3 금속층 중의 적어도 어느 하나가 동박인 반도체 소자 탑재용 패키지 기판의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 코어 수지층, 제 1 절연성 수지층, 및, 제 2 절연성 수지층 중의 적어도 어느 하나가, 수지를 기재에 함침한 프리프레그인 반도체 소자 탑재용 패키지 기판의 제조 방법.
KR1020217008037A 2018-12-14 2019-10-21 반도체 소자 탑재용 패키지 기판의 제조 방법 KR20210100589A (ko)

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