TW201639173A - 顯示裝置 - Google Patents
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Abstract
本發明提供之顯示裝置，其薄膜電晶體結構包括：基板；閘極，位於基板上；閘極絕緣層，位於基板與閘極上；通道層，位於閘極絕緣層上並對應閘極；以及源極與汲極，分別接觸通道層的兩側並延伸至閘極絕緣層上，其中通道層包括第一金屬氧化物半導體層，且第一金屬氧化物半導體層之組成包含(1)錫與(2)鎵、鉿、與鋁中至少一者。
Description
本發明係關於顯示裝置，更特別關於其薄膜電晶體結構之通道層組成。
顯示器主要包含薄膜電晶體及其他電子元件。在薄膜電晶體的結構中，半導體層的材料主要為非晶矽(Amorphous silicon,a-Si)。但隨著技術發展，上述半導體層的材料漸漸轉變為金屬氧化物，其中又以銦鎵鋅氧化物(IGZO)具有較佳的電子遷移率。然而以IGZO半導體層作為通道層的薄膜電晶體之製程中，一般濕蝕刻製程中之蝕刻液(例如鋁酸(Al acid))，對於半導體層材料銦鎵鋅氧化物(IGZO)和用於源極與汲極材料如含鋁之多層結構(Mo/Al/Mo)的蝕刻選擇比極低。換言之，圖案化源極與汲極之蝕刻製程同樣會蝕刻IGZO通道層，甚至造成IGZO通道層因過度蝕刻而小於IGZO通道層預期的厚度，而導至薄膜電晶體電性不佳而無法正常操作。
綜上所述，目前亟需新的通道層組成，以避免上述蝕刻源極與汲極之製程同時蝕刻IGZO通道層，而使薄膜電晶體無法正常操作的問題。
本發明一實施例提供之顯示裝置，包含薄膜電晶
體結構，包括：通道層，該通道層包括第一金屬氧化物半導體層，且第一金屬氧化物半導體層之組成包含(1)錫與(2)鎵、鉿、與鋁中至少一者。
10‧‧‧薄膜電晶體基板
11、21‧‧‧閘極
13、23‧‧‧閘極絕緣層
15‧‧‧IGZO通道層
17A、27A‧‧‧源極
17B、27B‧‧‧汲極
19‧‧‧凹陷
20‧‧‧基板
25‧‧‧通道層
25'‧‧‧金屬氧化物半導體層
30‧‧‧液晶層
50‧‧‧彩色濾光基板
第1圖係一薄膜電晶體結構之剖視圖。
第2A至2D圖係本發明一實施例中，薄膜電晶體之製程剖視圖。
第3圖係本發明一實施例中，薄膜電晶體之剖視圖。
第4圖係一顯示裝置。
第4圖係一顯示裝置如液晶顯示裝置，其包含薄膜電晶體基板10、液晶層30、及彩色濾光基板50。第1圖係於薄膜電晶體基板10上形成薄膜電晶體結構之剖視圖。薄膜電晶體基板10上依序為閘極11、閘極絕緣層13、與IGZO通道層15。源極17A與汲極17B分別位於IGZO通道層15的兩側，並延伸至閘極絕緣層13上。源極17A與汲極17B之形成方法如下：形成金屬層(未圖示)如Mo/Al/Mo之三層結構於IGZO通道層15及閘極絕緣層上。接著以微影製程形成遮罩層(未圖示)覆蓋欲保留之金屬層，再以含鋁酸之蝕刻液蝕刻遮罩層未覆蓋之Mo/Al/Mo之金屬層，即形成源極17A與汲極17B。上述製程的問題在於蝕刻液除了移除遮罩層未覆蓋之金屬層外，也會蝕刻IGZO通道層15以形成凹陷19。在最惡劣的情況下，凹陷19
可能穿透整層IGZO通道層15而使其無法作為通道層。在習知製程中，多在IGZO通道層15上額外形成保護層以避免定義源極17A與汲極17B之蝕刻製程影響IGZO通道層15，但此保護層需要額外光罩與工序而增加成本。
為解決上述問題，本發明一實施例提供包含薄膜電晶體結構的顯示裝置，電晶體結構的形成方法如第2A至2D圖所示。在第2A圖中，形成閘極21於基板20上。基板20可為透光(如玻璃、石英、或類似物)或不透光(如晶圓、陶瓷、金屬、金屬合金或類似物)之剛性無機材質，亦可為塑膠、橡膠、聚酯、或聚碳酸酯等可撓性有機材質，亦可為有機/無機之複合材質或上述材質之複數疊合結構。在某些實施例中的基板20採用透光材質，最後形成的薄膜電晶體陣列基板可應用於穿透式、反射式、半穿透半反射式液晶顯示器、或自發光型顯示器。在其他實施例中的薄膜電晶體基板10採用不透光或透光性不佳的材質，形成的薄膜電晶體應用於反射式液晶顯示器或自發光型顯示器。
在本發明一實施例中，閘極21的形成方法包括沉積導電層於基板20上，再圖案化導電層以形成閘極21。在本發明一實施例中，閘極21之厚度介於100nm~1500nm之間。在另一實施例中，閘極21之厚度介於300nm~1000nm之間。閘極21之厚度可依據產品需求而調整。若閘極21之厚度過厚，則薄膜與蝕刻產能受到影響，且閘極21側邊的傾角(Taper)與臨界尺度(Critical Dimension，CD)調整不易。若閘極21之厚度過薄，則閘極訊號容易失真，影響面板操作。導電層之材質
可為金屬、合金、或上述之多層結構。在某些實施例中，導電層為鉬、鋁、銅、鈦、金、銀等單層或多層材料之組合或其合金。上述導電層之形成方法可為物理氣相沉積法(PVD)、化學氣相沉積法(CVD)、濺鍍法、或類似方法。在本發明一實施例中，圖案化導電層以形成閘極21的方法包含微影製程與蝕刻製程。微影製程一般包含下述步驟：塗佈光阻、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影、沖洗、乾燥如硬烘烤、其他合適製程、或上述之組合。光阻的塗佈方法可為旋轉式、狹縫式、滾筒式、噴墨式、或噴霧式等塗佈法。上述微影製程可形成圖案化光阻。移除部份導電層之蝕刻製程可採用圖案化光阻作為遮罩，進行乾蝕刻、濕蝕刻、或上述之組合。在形成閘極21後需移除圖案化光阻，其移除方式可為乾式灰化或濕式剝除。
接著如第2B圖所示，沉積閘極絕緣層23於基板20與閘極21上。在本發明一實施例中，閘極絕緣層23之厚度介於100nm~1500nm之間。在本發明另一實施例中，閘極絕緣層23之厚度介於300nm~1000nm之間。閘極絕緣層23之厚渡可依產品需求進行調整。若閘極絕緣層23之厚度過厚，則薄膜電晶體充電能力下降。若閘極絕緣層23之厚度過薄，則閘極走線與訊號線(data line)電容偶合過大，訊號容易失真。閘極絕緣層23之形成方法可為化學氣相沉積、物理氣相沉積、原子層沉積、濺鍍、或類似方法。閘極絕緣層23可為氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鑭、氧化鉿、氮氧化鉿、氧化鋯、其他合適材料，或上述單層材料堆疊之多層結構。
接著如第2C圖所示，形成通道層25於閘極絕緣層23上，且通道層25對應閘極21。在本發明一實施例中，通道層25的形成方法為形成金屬氧化物半導體層於閘極絕緣層25上，再圖案化金屬氧化物半導體層以形成通道層25。在本發明一實施例中，通道層25之厚度介於10nm~160nm之間。在本發明另一實施例中，通道層25之厚度介於30nm~100nm之間。若通道層25之厚度過厚，則薄膜電晶體容易有漏電流過大之問題。若通道層25之厚度過薄，則薄膜電晶體充電能力會降低。在本發明一實施例中，通道層25之金屬氧化物半導體包含(1)錫與(2)鎵、鉿、與鋁中至少一者。舉例來說，通道層25係銦鎵鋅錫氧化物(IGZTO，即包含In、Ga、Zn、Sn、O之化合物)。上述IGZTO中錫與銦之原子比例可介於1：1至1：1.5之間。若銦之比例過高，則薄膜電晶體雖然充電能力上升，但是容易造成薄膜電晶體漏電流過大之問題。若銦之比例過低，將造成薄膜電晶體充電能力低落。上述IGZTO中錫與鎵之原子比例可介於1：2至1：2.5之間。若鎵之比例過高，則薄膜電晶體充電能力過低。若鎵之比例過低，則薄膜電晶體氧缺陷容易增加，有漏電流過大之問題。上述IGZTO中錫與鋅之原子比例可介於1：3至1：4之間。若鋅之比例過高，則薄膜電晶體充電能力降低。若鋅之比例過低，則金屬氧化物半導體可能形成結晶，影響電性均勻性。上述IGZTO中錫與氧之原子比例可介於1：7至1：10之間。若氧之比例過高，則薄膜電晶體氧缺陷過低，使充電能力下降。若氧之比例過低，則薄膜電晶體氧缺陷偏高，雖然充電能力較高，但是容易有漏電流過
大之問題。在上述範圍中，IGZTO各元素比例可為錫與銦之原子比例可介於1：1.2至1：1.4之間。錫與鎵之原子比例可介於1：2.1至1：2.3之間。錫與鋅之原子比例可介於1：3.3至1：3.6之間。錫與氧之原子比例可介於1：8至1：9.5之間。在又一實施例中，IGZTO各元素的原子比例為In：Ga：Zn：Sn：O=1.3：2.2：3.5：1：9。
在本發明另一實施例中，通道層25之金屬氧化物半導體也可以是銦鉿鋅錫氧化物(IHZTO，即包含In、Hf、Zn、Sn、O之化合物)。上述IHZTO中錫與銦之原子比例可介於1：1至1：1.5之間。上述IHZTO中錫與鉿之原子比例可介於1：2至1：2.5之間。上述IHZTO中錫與鋅之原子比例可介於1：3至1：4之間。上述IHZTO中錫與氧之原子比例可介於1：7至1：10之間。
在本發明另一實施例中，通道層25之金屬氧化物半導體也可以是銦鋁鋅錫氧化物(IAZTO，即包含In、Al、Zn、Sn、O之化合物)。上述IAZTO中錫與銦之原子比例可介於1：1至1：1.5之間。上述IAZTO中錫與鋁之原子比例可介於1：2至1：2.5之間。上述IAZTO中錫與鋅之原子比例可介於1：3至1：4之間。上述IAZTO中錫與氧之原子比例可介於1：7至1：10之間。
上述通道層25中不同元素的原子比例取決於金屬氧化物半導體之製程參數。舉例來說，若採用濺鍍法形成金屬氧化物半導體，即使採用相同的靶材(比如銦鎵鋅錫氧化物(IGZTO))，也可調整濺鍍製程之參數(如氣體流速、功率、及/或抽氣速率)調整錫與銦、鎵、鋅、及氧之原子比例。在本發明一實施例中，以銦鎵鋅錫氧化物靶材作為濺鍍靶材，以
六代線機台為例，調整濺鍍腔室中的壓力為0.2Pa~0.7Pa之間，調整基板溫度為室溫至200℃之間、調整氣體氬(Ar)流速為200~500sccm之間，調整射頻功率為30~70KW之間，並調整O2流速為10~100sccm之間，使通道層具有合適之元素原子比。
圖案化金屬氧化物半導體層以形成通道層25的方法包含微影製程與蝕刻製程。微影製程如前述，在此不贅述。移除部份金屬氧化物半導體層之蝕刻製程，可採用微影製程形成之圖案化光阻作為遮罩進行濕蝕刻。以IGZTO之金屬氧化物半導體層為例，其濕蝕刻所用之蝕刻液包含草酸。在定義通道層25後需移除圖案化光阻，其移除方式可為乾式灰化或濕式剝除。
接著如第2D圖所示，形成源極27A與汲極27B分別接觸通道層25之兩側，且源極27A與27B分別延伸至閘極絕緣層23上。在本發明一實施例中，源極27A與27B的形成方法係形成導電層於通道層25與閘極絕緣層23上，再圖案化導電層以形成源極27A與汲極27B。在本發明一實施例中，導電層、源極27A、與汲極27B之厚度介於100nm~1500nm之間，較佳為300nm~1000nm，並可根據產品需求而調整。若導電層、源極27A、與汲極27B之厚度過厚，則薄膜與蝕刻產能受到影響，且源極27A/汲極27B側邊的傾角(Taper)與臨界尺度(Critical Dimension，CD)調整不易。若導電層、源極27A、與汲極27B之厚度過薄，則訊號容易失真，影響面板操作。在本發明一實施例中，導電層、源極27A、與汲極27B之組成含鋁，比如Mo/Al/Mo之三層結構。上述含鋁導電層之形成方法可為物理
氣相沉積、濺鍍、或類似方法。在本發明一實施例中，圖案化含鋁導電層以形成源極27A與汲極27B的方法包含微影製程與蝕刻製程。微影製程如前述，在此不贅述。移除部份含鋁導電層之蝕刻製程可採用微影製程形成之圖案化光阻作遮罩，以含鋁酸之蝕刻液進行濕蝕刻。
在本發明另一實施例中，導電層、源極27A、與汲極27B之組成含銅，比如Cu/Ti或Cu/Mo之雙層結構。上述含銅導電層之形成方法可為物理氣相沉積、濺鍍、或類似方法。在本發明一實施例中，圖案化含銅導電層以形成源極27A與汲極27B的方法包含微影製程與蝕刻製程。微影製程如前述，在此不贅述。移除部份含銅導電層之蝕刻製程可採用微影製程形成之圖案化光阻作遮罩，以含過氧化氫之蝕刻液進行濕蝕刻。
在本發明另一實施例中，導電層、源極27A、與汲極27B之組成含鈦，比如Al/Ti或Cu/Ti之雙層結構。上述含鈦導電層之形成方法可為物理氣相沉積、濺鍍、或類似方法。在本發明一實施例中，圖案化含鈦導電層以形成源極27A與汲極27B的方法包含微影製程與蝕刻製程。微影製程如前述，在此不贅述。移除部份含鈦導電層之蝕刻製程可採用微影製程形成之圖案化光阻作遮罩，以含過氧化氫之蝕刻液進行濕蝕刻，並進一步進行乾蝕刻。
由於前述之通道層25之組成包含(1)錫與(2)鎵、鉿、與鋁中至少一者(比如IGZTO)，上述定義源極27A與汲極27B之蝕刻步驟不會影響通道層25，即不形成第1圖所示之凹
陷19，並改善薄膜電晶體的效能。
在本發明另一實施例中，可進一步形成另一金屬氧化物半導體層31於通道層25下方，如第3圖所示，即金屬氧化物半導體層31位於通道層25及閘極絕緣23之間。另一金屬氧化半導體層31可視作通道層的一部份。在本發明一實施例中，金屬氧化物半導體層31之厚度介於5nm~30nm之間。在本發明另一實施例中，金屬氧化物半導體層31之厚度介於7nm~25nm之間。若金屬氧化物半導體層31之厚度過厚，則薄膜電晶體有漏電流過大之風險。在本發明一實施例中，金屬氧化物半導體層31之組成包含鎵、鉿、與鋁中至少一者，比如IGZO。在本發明另一實施例中，金屬氧化物半導體層31之組成不含鎵、鉿、或鋁，比如銦錫氧化物(ITO)或銦鋅氧化物(IZO)。不論金屬氧化物半導體31之組成為何，其形成方法均為形成金屬氧化物半導體層(用以定義金屬氧化物半導體層31)於閘極絕緣23上，再形成另一金屬氧化物半導體層(用以定義通道層25)於前述之金屬氧化物半導體層上，再進行微影製程與蝕刻製程如前述，即可同時定義金屬氧化物半導體層31與通道層25。
以上第1、2A~2D或3圖中的各元件之間的堆疊結構、步驟與相對位置的關係僅是為了方便說明所繪製的示意圖，但並不以此為限，熟習該項技術者依據佈線的情況改變各元件之間的堆疊結構、步驟與相對位置的關係皆在本發明的保護範圍內。
本發明以製作IGZTO為例所進行的實驗例如下：
完成閘極以及閘極絕緣層後，以六代線機台為例，30~70KW(以PVD製程為例)之低功率射頻激發氬氣/氧氣流(流速為300sccm/30sccm)形成含氬離子/氧離子之電漿，轟擊IGZTO靶材後沉積約50nm厚之IGZTO膜於基材上，完成微影製程後以草酸進行蝕刻。完成IGZTO圖形化以後，進行源極以及汲極沉膜黃光微影，以鋁(Al)酸(也可使用磷酸/硝酸/醋酸)進行源極/汲極圖形化，此時IGZTO同時受到鋁酸蝕刻，其蝕刻率小於1nm/s，而後以X射線光電子能譜儀(X-ray photoelectron spectroscopy，XPS)測得IGZTO膜之各原子比例。
本發明以相同的實驗條件分別製作以IGZTO膜及IGZO膜為通道層的兩種薄膜電晶體進行比較，並透過掃描式電子顯微鏡(SEM)觀察以IGZTO膜為通道層的薄膜電晶體，其通道層的厚度大約為50nm；而以IGZO膜為通道層的薄膜電晶體，其通道層幾乎被鋁(Al)酸蝕刻殆盡。
另外，第1表的4個實驗例主要用以說明將一覆蓋層(passivation，未繪示)形成在源極/汲極及通道層表面時，以4個實驗條件對覆蓋層進行處理之後，測得IGZTO各原子比例的變化。由第1表可知，在這些變化的實驗條件之下，IGZTO各原子比例仍滿足本發明前述所揭露的範圍。
實驗例1實驗條件：覆蓋層採用介於3~7KW較低功率(以CVD製程為例)範圍之製程條件，降低通道層損害程度。
實驗例2實驗條件：覆蓋層採用大於7KW較高功率(以CVD製程為例)範圍之製程條件，增加通道層損害程度。
實驗例3實驗條件：覆蓋層採用介於3~7KW較低功率(以CVD製程為例)範圍之製程條件，降低通道層損害程度。且在覆蓋層沉積前額外增加一氧化二氮處理，以確認該額外處理對薄膜電晶體元件操作之影響效果。
實驗例4實驗條件：覆蓋層採用大於7KW較高功率(以CVD製程為例)範圍之製程條件，增加通道層損害程度。且在覆蓋層沉積前額外增加一氧化二氮處理，以確認該額外處理對薄膜電晶體元件操作之影響效果。
由上述可知，本發明將特定元素依比例摻入之金屬氧化物半導體層以作為通道層，可抵抗常用於形成定義源極與汲極之濕式蝕刻液(如鋁酸與過氧化氫)，進而避免通道層因過度蝕刻而小於通道層預期的厚度，而使元件無法正常操作的問題。
雖然本發明已以數個實施例揭露如上，然其並非用以限定本發明，任何本技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧基板
21‧‧‧閘極
23‧‧‧閘極絕緣層
25‧‧‧通道層
27A‧‧‧源極
27B‧‧‧汲極
Claims (12)
- 一種顯示裝置，包含：一薄膜電晶體結構，且該薄膜電晶體結構包括一通道層，其中該通道層包括一第一金屬氧化物半導體層，且該第一金屬氧化物半導體層之組成包含(1)錫與(2)鎵、鉿、與鋁中至少一者。
- 如申請專利範圍第1項所述之顯示裝置，更包括：一基板；一閘極，位於該基板上；一閘極絕緣層，位於該基板與該閘極上，該通道層位於該閘極絕緣層上並對應該閘極；以及一源極與一汲極，分別接觸該通道層的兩側並延伸至該閘極絕緣層上。
- 如申請專利範圍第1項所述之顯示裝置，其中該第一金屬氧化物半導體層係銦鎵鋅錫氧化物(IGZTO)。
- 如申請專利範圍第3項所述之顯示裝置，其中錫與銦之原子比例介於1：1至1：1.5之間，錫與鎵之原子比例介於1：2至1：2.5之間，錫與鋅之原子比例介於1：3至1：4之間，且錫與氧之原子比例介於1：7至1：10之間。
- 如申請專利範圍第3項所述之顯示裝置，其中錫與銦之原子比例介於1：1.2至1：1.4之間，錫與鎵之原子比例介於1：2.1至1：2.3之間，錫與鋅之原子比例介於1：3.3至1：3.6之間， 且錫與氧之原子比例介於1：8至1：9.5之間。
- 如申請專利範圍第1項所述之顯示裝置，其中該通道層更包括一第二金屬氧化物半導體層介於該第一金屬氧化物半導體層與該閘極絕緣層之間。
- 如申請專利範圍第6項所述之顯示裝置，其中該第二金屬氧化物半導體層之組成包含鎵、鉿、與鋁中至少一者。
- 如申請專利範圍第7項所述之顯示裝置，其中該第二金屬氧化物半導體層包括銦鎵鋅氧化物(IGZO)。
- 如申請專利範圍第6項所述之顯示裝置，其中該第二金屬氧化物半導體層之組成不含鎵、鉿、或鋁。
- 如申請專利範圍第9項所述之顯示裝置，其中該第二金屬氧化物半導體層包括銦錫氧化物(ITO)或銦鋅氧化物(IZO)。
- 如申請專利範圍第1項所述之顯示裝置，其中該源極與該汲極之組成含鋁、銅、或鈦。
- 如申請專利範圍第1項所述之顯示裝置，其中該源極與該汲極為Mo/Al/Mo之三層結構、Cu/Ti之雙層結構、Cu/Mo之雙層結構、Al/Ti之雙層結構、或Cu/Ti之雙層結構。
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