TW201620093A - 半導體封裝件及其製法 - Google Patents

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Abstract

一種半導體封裝件及其製法，半導體封裝件包括增層結構、至少一半導體元件、封裝膠體以及強化層。增層結構係具有相對之第一底面與第一頂面。半導體元件係設置於增層結構之第一頂面上並電性連接增層結構。封裝膠體係形成於增層結構之第一頂面上以包覆半導體元件，且封裝膠體具有相對之第二底面與第二頂面，第二底面面向增層結構之第一頂面。強化層係形成於封裝膠體之第二頂面上、增層結構與封裝膠體之間、或增層結構之第一底面上。藉此，本發明可減少封裝膠體之翹曲與半導體元件之破裂情形。

Description

半導體封裝件及其製法
本發明係關於一種半導體封裝件及其製法，特別是指一種具有強化層之半導體封裝件及其製法。
覆晶(Flip-Chip)技術因具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域。例如，晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)、及多晶片模組封裝(Multi Chip Module,MCM)等型態的封裝模組，均可以利用覆晶技術達到封裝之目的。
在覆晶封裝製程中，由於晶片與線路基板之熱膨脹係數的差異甚大，故晶片外圍之凸塊無法與線路基板上對應之接點形成良好的接合，使得凸塊可能自線路基板上剝離。
另一方面，隨著積體電路之積集度的增加，因晶片與線路基板之間的熱膨脹係數(Coefficient of Thermal Expansion,CTE)不匹配(mismatch)，以致所產生的熱應力(thermal stress)與翹曲(warpage)之現象也日益嚴重，從而導致晶片與線路基板之間的電性連接可靠度(reliability)下 降，並造成信賴性測試的失敗。
為了解決上述問題，習知技術提出了採用穿矽中介板(Through silicon interposer,TSI)製作線路基板之製程，藉由穿矽中介板與晶片的矽材質接近，以有效避免熱膨脹係數不匹配所產生的問題，例如第1圖所示之半導體封裝件1。
第1圖係繪示習知技術之一半導體封裝件1之剖視示意圖。該半導體封裝件1包括一線路基板10、一穿矽中介板11、複數銲球12、一凸塊底下金屬層13、一晶片14以及複數銲球15。
該線路基板10係具有相對之第一表面10a與第二表面10b、複數銲墊101及複數銲墊102。該穿矽中介板11係具有相對之底面11a與頂面11b、一第一線路層111、一第二線路層112、複數矽導通孔(Through Silicon Via,TSV)113、一第一絕緣保護層114及一第二絕緣保護層115，該些矽導通孔113係電性連接該第一線路層111及第二線路層112。
該些銲球12係電性連接該線路基板10與該第一線路層111，該凸塊底下金屬層13係形成於該第二線路層112上。該晶片14係具有複數銲墊141，並透過該些銲球15與該凸塊底下金屬層13電性連接該第二線路層112。
該半導體封裝件1除可避免上述問題外，也可使其整體尺寸更加縮小，例如一般線路基板之最小線寬/線距僅能做到12/12微米(μm)，而當晶片之輸入輸出(IO)數增加時，現有的線路基板之線寬/線距並無法再縮小，故須加大 線路基板之面積以提高布線密度，方可接置具有高輸入輸出數之晶片。
但因第1圖之半導體封裝件1係將該晶片14接置於一具有矽導通孔113之穿矽中介板11上，藉由該穿矽中介板11作為轉接板，以將該晶片14電性連接至該線路基板10上，該穿矽中介板11可以半導體製程做出線寬/線距為3/3微米或以下，故當該晶片14具有高輸入輸出數時，該穿矽中介板11之面積已足夠連接高輸入輸出數之晶片14。同時，將該晶片14連接於該穿矽中介板11之電性傳輸速度，亦較該晶片14直接接置於該線路基板10之速度來的快又高，此因該穿矽中介板11具有細線寬/線距與電性傳輸距離短之特性。
惟，上述具有該穿矽中介板11之半導體封裝件1之製作成本過高，故目前業界積極開發不具有該穿矽中介板11且體積小於該半導體封裝件1之封裝結構，因而發展出無矽基材之線路互連封裝技術(Si Less Interconnect Technology)，其主要製程例如第2A圖至第2E圖所示。
第2A圖至第2E圖係繪示習知技術之另一半導體封裝件2及其製法之剖視示意圖。該半導體封裝件2之主要製法如下：如第2A圖所示，先提供一承載板20與一增層結構21，該承載板20係具有相對之第一表面20a與第二表面20b，該增層結構21係具有相對之第一底面21a與第一頂面21b、至少一介電層211、複數導電盲孔212、至少一線 路層213及複數電性連接墊214，且該增層結構21之第一底面21a與第一頂面21b上分別形成有第一絕緣保護層22及第二絕緣保護層23。接著，將該承載板20設置於該第一絕緣保護層22上，並形成凸塊底下金屬層24於該些電性連接墊214上。
如第2B圖所示，提供一晶片25且其具有相對之主動面25a與被動面25b、以及複數銲墊251，並藉由複數銲球26將該晶片25接置於該凸塊底下金屬層24上。
如第2C圖所示，形成底膠27於該晶片25與該第二絕緣保護層23之間。
如第2D圖所示，形成一具有相對之第二底面28a與第二頂面28b之封裝膠體28於該第二絕緣保護層23上。
如第2E圖所示，藉由機械研磨方式，自該第二頂面28b薄化該封裝膠體28之厚度。之後，可再進行薄化與蝕刻該承載板20等後續作業。
惟，上述半導體封裝件2之製法中，由於該封裝膠體28(或底膠27)與該晶片25之熱膨脹係數之差異甚大，以致該封裝膠體28會產生翹曲，故需以機械研磨方式薄化該封裝膠體28。如有需要加強該晶片25之散熱效果，則會再進一步研磨以外露出該晶片25之被動面25b。然而，即使薄化該封裝膠體28之厚度，甚至外露出該晶片25之被動面25b，仍然無法使該封裝膠體28之翹曲現象完全消除，導致該晶片25容易產生裂痕或破裂(crack)之情形。
因此，如何克服上述習知技術的問題，實已成目前亟 欲解決的課題。
本發明係提供一種半導體封裝件，其包括：增層結構，係具有相對之第一底面與第一頂面；至少一半導體元件，係設置於該增層結構之第一頂面上，且該半導體元件係電性連接該增層結構；封裝膠體，係形成於該增層結構之第一頂面上以包覆該半導體元件，該封裝膠體係具有相對之第二底面與第二頂面，且該第二底面係面向該增層結構之第一頂面；以及強化層，係形成於該封裝膠體之第二頂面上、該增層結構與該封裝膠體之間、或該增層結構之第一底面上。
當該強化層是形成於該封裝膠體之第二頂面上、或該增層結構與該封裝膠體之間時，該半導體封裝件可包括第一絕緣保護層，該第一絕緣保護層係形成於該增層結構之第一底面上，並具有複數第一貫穿孔以分別外露出該增層結構之複數導電盲孔。該半導體封裝件可包括複數第二電性連接墊，係形成於該第一絕緣保護層上至該些第一貫穿孔內以分別電性連接該些導電盲孔。
當該強化層是形成於該封裝膠體之第二頂面上時，該半導體封裝件可包括形成於該強化層上之絕緣層。該半導體封裝件可包括黏著層，係形成於該封裝膠體與該強化層之間。
當該強化層是形成於該增層結構與該封裝膠體之間時，該強化層具有複數開孔以分別外露出該增層結構之複 數第一電性連接墊。
當該強化層是形成於該增層結構之第一底面上時，該半導體封裝件可包括第一絕緣保護層與複數第二貫穿孔，該第一絕緣保護層係形成於該增層結構與該強化層之間，該些第二貫穿孔係形成於該強化層至該第一絕緣保護層中以分別外露出該增層結構之複數導電盲孔。該半導體封裝件可包括絕緣層，係形成於該強化層與該些第二貫穿孔之壁面上。該半導體封裝件可包括複數第二電性連接墊，係形成於該絕緣層上至該些第二貫穿孔內以分別電性連接該些導電盲孔。
該半導體封裝件可包括凸塊底下金屬層與複數導電元件，該凸塊底下金屬層係形成於該增層結構之複數第一電性連接墊上，該些導電元件係形成於該半導體元件與該凸塊底下金屬層之間。
該半導體封裝件可包括底膠，係形成於該半導體元件之主動面上以包覆該凸塊底下金屬層與該些導電元件。
本發明亦提供一種半導體封裝件之製法，其包括：提供一具有相對之第一底面與第一頂面之增層結構；設置至少一半導體元件於該增層結構之第一頂面上，且該半導體元件係電性連接該增層結構；形成一具有相對之第二底面與第二頂面之封裝膠體於該增層結構之第一頂面上以包覆該半導體元件，且該第二底面係面向該增層結構之第一頂面；自該第二頂面薄化該封裝膠體之厚度；以及形成強化層於該封裝膠體之第二頂面上。
本發明又提供一種半導體封裝件之製法，其包括：提供一具有相對之第一底面與第一頂面之增層結構；形成強化層於該增層結構之第一頂面上；設置至少一半導體元件於該強化層上，且該半導體元件係電性連接至該增層結構；形成一具有相對之第二底面與第二頂面之封裝膠體於該強化層上以包覆該半導體元件，且該第二底面係面向該強化層；以及自該第二頂面薄化該封裝膠體之厚度。
本發明再提供一種半導體封裝件之製法，其包括：提供一具有相對之第一底面與第一頂面之增層結構；設置至少一半導體元件於該增層結構之第一頂面上，且該半導體元件係電性連接該增層結構；形成一具有相對之第二底面與第二頂面之封裝膠體於該增層結構之第一頂面上以包覆該半導體元件，且該第二底面係面向該增層結構之第一頂面；自該第二頂面薄化該封裝膠體之厚度；以及形成強化層於該增層結構之第一底面上。
該半導體封裝件及其製法中，該增層結構可具有至少一介電層、複數形成於該介電層中之導電盲孔、及至少一形成於該介電層上並電性連接該些導電盲孔之線路層，且該線路層係具有複數第一電性連接墊。
該強化層之材質可為彈性材料、緩衝材料或半導體材料。當該強化層是形成於該封裝膠體之第二頂面或該增層結構之第一底面上時，該強化層之材質係為矽。而當該強化層是形成於該增層結構與該封裝膠體之間時，該強化層之材質係為聚苯噁唑。
該半導體封裝件之製法可包括：形成第一絕緣保護層於該增層結構之第一底面上；設置一具有相對之第一表面與第二表面之承載板於該第一絕緣保護層上；在薄化該封裝膠體之厚度後，自該第一表面薄化該承載板之厚度；藉由蝕刻方式移除該承載板之剩餘部分以外露出該第一絕緣保護層；形成複數第一貫穿孔於該第一絕緣保護層中以分別外露出該增層結構之複數導電盲孔；以及形成複數第二電性連接墊於該第一絕緣保護層上至該些第一貫穿孔內以分別電性連接該些導電盲孔。
該半導體封裝件之製法可包括：形成絕緣層於該強化層上；以及形成黏著層於該封裝膠體與該強化層之間。
該強化層具有複數開孔以分別外露出該增層結構之複數第一電性連接墊。
形成該強化層之製程可包括：形成第一絕緣保護層於該增層結構之第一底面上；設置一具有相對之第一表面與第二表面之承載板於該第一絕緣保護層上；以及在薄化該封裝膠體之厚度後，自該第一表面薄化該承載板之厚度，以利用該承載板之剩餘部分作為該強化層。
該半導體封裝件之製法可包括：在薄化該承載板之厚度前，先形成一蝕刻終止層於該承載板之預定深度內，以依據該蝕刻終止層薄化該承載板之厚度；形成複數第二貫穿孔於該強化層至該第一絕緣保護層中以分別外露出該增層結構之複數導電盲孔；形成絕緣層於該強化層與該些第二貫穿孔之壁面上；以及形成複數第二電性連接墊於該絕 緣層上至該些第二貫穿孔內以分別電性連接該些導電盲孔。
該半導體封裝件及其製法可包括：形成第二絕緣保護層於該增層結構之第一頂面上，該第二絕緣保護層並外露出該增層結構之複數第一電性連接墊；形成凸塊底下金屬層於該些第一電性連接墊上；形成複數導電元件於該半導體元件與該凸塊底下金屬層之間；以及形成底膠於該半導體元件之主動面上以包覆該凸塊底下金屬層與該些導電元件。
由上可知，本發明之半導體封裝件及其製法中，主要係形成強化層於該封裝膠體之第二頂面上、該增層結構與該封裝膠體之間、或該增層結構之第一底面上。
因此，當該封裝膠體(或底膠)與該半導體元件之間的熱膨脹係數之差異較大，需對該封裝膠體之厚度進行薄化時，該強化層可緩衝該封裝膠體或底膠之拉力，並降低該封裝膠體產生翹曲之狀況，且該強化層能減少該半導體元件產生裂痕或破裂之情形，藉以強化該半導體封裝件整體結構之信賴性。
1、2、3a、3b、3c‧‧‧半導體封裝件
10‧‧‧線路基板
10a、20a、30a‧‧‧第一表面
10b、20b、30b‧‧‧第二表面
101、102、141、251、351‧‧‧銲墊
11‧‧‧穿矽中介板
11a‧‧‧底面
11b‧‧‧頂面
111‧‧‧第一線路層
112‧‧‧第二線路層
113‧‧‧矽導通孔
114、22、32‧‧‧第一絕緣保護層
115、23、33‧‧‧第二絕緣保護層
12、15、26‧‧‧銲球
13、24、34‧‧‧凸塊底下金屬層
14、25‧‧‧晶片
20、30‧‧‧承載板
21、31‧‧‧增層結構
21a、31a‧‧‧第一底面
21b、31b‧‧‧第一頂面
211、311‧‧‧介電層
212、312‧‧‧導電盲孔
213、313‧‧‧線路層
214‧‧‧電性連接墊
25a、35a‧‧‧主動面
25b、35b‧‧‧被動面
27、37‧‧‧底膠
28、38‧‧‧封裝膠體
28a、38a‧‧‧第二底面
28b、38b‧‧‧第二頂面
314‧‧‧第一電性連接墊
321‧‧‧第一貫穿孔
35‧‧‧半導體元件
36‧‧‧第一導電元件
39‧‧‧強化層
391‧‧‧開孔
392‧‧‧第二貫穿孔
40‧‧‧絕緣層
41‧‧‧黏著層
42‧‧‧第二電性連接墊
43‧‧‧第二導電元件
44‧‧‧蝕刻終止層
第1圖係繪示習知技術之一半導體封裝件之剖視示意圖；第2A圖至第2E圖係繪示習知技術之另一半導體封裝件及其製法之剖視示意圖；第3A圖至第3I圖係繪示本發明之半導體封裝件及其 製法之第一實施例之剖視示意圖；第4A圖至第4I圖係繪示本發明之半導體封裝件及其製法之第二實施例之剖視示意圖；以及第5A圖至第5H圖係繪示本發明之半導體封裝件及其製法之第三實施例之剖視示意圖，其中，第5D'圖為第5D圖之另一態樣。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。
同時，本說明書中所引用之如「上」、「一」、「第一」、「第二」、「表面」、「底面」、「頂面」、「主動面」或「被動面」等用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第3A圖至第3I圖係繪示本發明之半導體封裝件3a及其製法之第一實施例之剖視示意圖。
如第3A圖所示，先提供一承載板30與一增層結構31，該承載板30係具有相對之第一表面30a與第二表面30b，該增層結構31係具有相對之第一底面31a與第一頂面31b、至少一介電層311、複數形成於該介電層311中之導電盲孔312、及至少一形成於該介電層311上並電性連接該些導電盲孔312之線路層313，且該線路層313係具有複數第一電性連接墊314。
同時，可分別形成第一絕緣保護層32與第二絕緣保護層33於該增層結構31之第一底面31a及第一頂面31b上，且該第二絕緣保護層33外露出該增層結構31之第一電性連接墊314。
接著，以該第二表面30b將該承載板30設置於該第一絕緣保護層32上，且形成凸塊底下金屬層34於該些第一電性連接墊314上。
如第3B圖所示，設置至少一半導體元件35(如晶片)於該第二絕緣保護層33上，且該半導體元件35係電性連接該增層結構31。在其他實施例中，若未形成有該第二絕緣保護層33，則可直接設置該半導體元件35於該增層結構31之第一頂面31b上。
詳言之，該半導體元件35可具有相對之主動面35a與被動面35b、及複數形成於該主動面35a之銲墊351。同時，可形成複數第一導電元件36(如銲球)於該些銲墊351與該凸塊底下金屬層34之間，以透過該些第一導電元件36與該凸塊底下金屬層34電性連接該半導體元件35至該增層 結構31之第一電性連接墊314。
接著，形成底膠37於該半導體元件35之主動面35a與該第二絕緣保護層33之間，以包覆該凸塊底下金屬層34與該些第一導電元件36。在本實施例中，係將二底膠37分別形成於二半導體元件35與該第二絕緣保護層33之間，且該二底膠37之間具有間隙(間距)。但在其他實施例中，亦可將一底膠37同時形成於至少二半導體元件35與該第二絕緣保護層33之間，或者不形成該底膠37於該半導體元件35與該第二絕緣保護層33之間。
如第3C圖所示，形成一具有相對之第二底面38a與第二頂面38b之封裝膠體38於該第二絕緣保護層33上，以包覆該半導體元件35及該底膠37。在其他實施例中，若未形成有該第二絕緣保護層33，則可直接形成該封裝膠體38於該增層結構31之第一頂面31b上，且該封裝膠體38之第二底面38a面向該增層結構31之第一頂面31b。
如第3D圖所示，藉由研磨(如機械研磨)等方式，自該第二頂面38b薄化該封裝膠體38之厚度(高度)至接近該半導體元件35之被動面35b。在其他實施例中，亦可薄化該封裝膠體38之厚度至該半導體元件35之被動面35b以外露出該被動面35b。
如第3E圖所示，形成強化層39於該封裝膠體38之第二頂面38b上。該強化層39之材質可為半導體材料(如矽)，但不以此為限。
在本實施例中，亦可形成絕緣層40於該強化層39上； 或者，形成黏著層41於該封裝膠體38之第二頂面38b與該強化層39之間。
如第3F圖所示，藉由研磨等方式，自該第一表面30a薄化該承載板30之厚度。
如第3G圖所示，藉由蝕刻等方式，移除該承載板30之剩餘(未研磨)部分以外露出該第一絕緣保護層32。該蝕刻方式可為化學蝕刻、濕式蝕刻(wet etching)或反應式離子蝕刻(Reactive-Ion Etching,RIE)等方式，但不以此為限。
如第3H圖所示，形成複數第一貫穿孔321於該第一絕緣保護層32中以分別外露出該些導電盲孔312。
如第3I圖所示，形成複數第二電性連接墊42於該第一絕緣保護層32上至該些第一貫穿孔321內以分別電性連接該些導電盲孔312，再形成複數第二導電元件43(如銲球)於該些第二電性連接墊42上。藉此，形成一半導體封裝件3a。
第4A圖至第4I圖係繪示本發明之半導體封裝件3b及其製法之第二實施例之剖視示意圖。第4A圖至第4I圖之半導體封裝件3b之製法係與上述第3A圖至第3I圖之半導體封裝件3a之製法大致相同，故相同之處不再重覆敘述，其主要差異如下：在第4A圖中，未先形成第3A圖之凸塊底下金屬層34於該些第一電性連接墊314上。
在第4B圖中，形成該強化層39於該第二絕緣保護層33上；或者，在未形成有該第二絕緣保護層33時，直接 形成該強化層39於該增層結構31之第一頂面31b上。同時，該強化層39可具有複數開孔391以分別外露出該些第一電性連接墊314。該強化層39之材質可為彈性材料或緩衝材料，如聚苯噁唑(Polybenzoxazole,PBO)等，且該強化層39之厚度可為數十微米，但不以此為限。
在第4C圖中，形成該凸塊底下金屬層34於該強化層39上至該些開孔391內以分別電性連接該些第一電性連接墊314上。
在第4D圖中，將一底膠37同時形成於至少二半導體元件35之主動面35a與該第二絕緣保護層33之間。
在第4E圖中，形成該封裝膠體38於該強化層39上以包覆該半導體元件35及該底膠37，使得該強化層39位於該第二絕緣保護層33與該封裝膠體38(底膠37)之間。在其他實施例中，若未形成有該第二絕緣保護層33，則該強化層39可位於該增層結構31與該封裝膠體38(底膠37)之間。
在第4F圖中，可薄化該封裝膠體38之厚度至該半導體元件35之被動面35b以外露出該被動面35b，藉此加強該半導體元件35之散熱效果。
第5A圖至第5H圖係繪示本發明之半導體封裝件3c及其製法之第三實施例之剖視示意圖，其中，第5D'圖為第5D圖之另一態樣。第5A圖至第5H圖之半導體封裝件3c之製法係與上述第3A圖至第3I圖之半導體封裝件3a之製法大致相同，故相同之處不再重覆敘述，其主要差異 如下：在第5B圖中，可不必形成該底膠37於該半導體元件35與該第二絕緣保護層33之間。
在第5C圖中，可直接形成該封裝膠體38於該半導體元件35之主動面35a與該第二絕緣保護層33之間，以包覆該凸塊底下金屬層34與第一導電元件36。
在第5D圖與第5E圖中，在薄化該封裝膠體38之厚度後，利用該承載板30之剩餘部分作為該強化層39，使得該強化層39位於該增層結構31之第一底面31a上。而且，該強化層39(承載板30)之材質可為半導體材料(如矽)，且該強化層39之厚度可為5至20微米，但不以此為限。
詳言之，形成該強化層39之製程包括：形成第一絕緣保護層32於該增層結構31之第一底面31a上，並設置一具有相對之第一表面30a與第二表面30b之承載板30於該第一絕緣保護層32上(見第5A圖)；在薄化該封裝膠體38之厚度後，自該第一表面30a薄化該承載板之厚度，以利用該承載板30之剩餘部分作為該強化層39(見第5D圖與第5E圖)。
在第5D'圖中，在第5D圖進行薄化該承載板30之厚度前，先以離子佈植法(ion implantation)形成一蝕刻終止層44於該承載板30之預定深度內，並依據該蝕刻終止層44且藉由蝕刻方式薄化該承載板30至預定或精準的厚度。
在第5F圖中，形成複數第二貫穿孔392於該強化層 39至該第一絕緣保護層32中，且該些第二貫穿孔392分別外露出該增層結構31之複數導電盲孔312。
在第5G圖中，形成絕緣層40於該強化層39之第一表面30a與該些第二貫穿孔392之壁面上。
在第5H圖中，形成複數第二電性連接墊42於該絕緣層40之第一表面30a上至該些第二貫穿孔392內，以使該些第二電性連接墊42分別電性連接該些導電盲孔312，且該絕緣層40可避免相鄰之第二電性連接墊42互相電性連接而造成短路或電性訊號干擾。
本發明復提供一種半導體封裝件3a，如第3I圖所示。該半導體封裝件3a主要包括增層結構31、至少一半導體元件35(如晶片)、封裝膠體38以及強化層39。
該增層結構31係具有相對之第一底面31a與第一頂面31b、至少一介電層311、複數形成於該介電層311中之導電盲孔312、及至少一形成於該介電層311上並電性連接該些導電盲孔312之線路層313，且該線路層313係具有複數第一電性連接墊314。
該半導體元件35係設置於該增層結構31之第一頂面31b(或第二絕緣保護層33)上，且該半導體元件35可具有相對之主動面35a與被動面35b、及複數形成於該主動面35a之銲墊351。
該封裝膠體38係形成於該增層結構31之第一頂面31b上以包覆該半導體元件35，且該封裝膠體38可具有相對之第二底面38a與第二頂面38b，該第二底面38a係面向該 增層結構31之第一頂面31b。
該強化層39係形成於該封裝膠體38之第二頂面38b上，且該強化層39之材質可為半導體材料(如矽)，但不以此為限。
該半導體封裝件3a可包括第一絕緣保護層32，該第一絕緣保護層32係形成於該增層結構31之第一底面31a上，並具有複數第一貫穿孔321以分別外露出該些導電盲孔312。
該半導體封裝件3a可包括複數第二電性連接墊42，係形成於該第一絕緣保護層32上至該些第一貫穿孔321內以分別電性連接該些導電盲孔312。
該半導體封裝件3a可包括絕緣層40或黏著層41，該絕緣層40係形成於該強化層39上，該黏著層41係形成於該封裝膠體38之第二頂面38b與該強化層39之間。
該半導體封裝件3a可包括凸塊底下金屬層34與複數第一導電元件36(如銲球)，該凸塊底下金屬層34係形成於該些第一電性連接墊314上，該些第一導電元件36係形成於該些銲墊351與該凸塊底下金屬層34之間，以透過該些第一導電元件36與該凸塊底下金屬層34電性連接該半導體元件35至該增層結構31之第一電性連接墊314。
該半導體封裝件3a可包括底膠37，係形成於該半導體元件35之主動面35a上以包覆該凸塊底下金屬層34與該些第一導電元件36，且該封裝膠體38包覆該底膠37。
在本實施例中，係將二底膠37分別形成於二半導體元 件35與該第二絕緣保護層33之間，且該二底膠37之間具有間隙(間距)。但在其他實施例中，亦可將一底膠37同時形成於至少二半導體元件35與該第二絕緣保護層33之間，或者不形成該底膠37於該半導體元件35與該第二絕緣保護層33之間。
該半導體封裝件3c可包括第二絕緣保護層33，係形成於該增層結構31之第一頂面31b上，並外露出該些第一電性連接墊314。
該半導體封裝件3c可包括複數第二導電元件43(如銲球)，係形成於該些第二電性連接墊42上。
本發明又提供一種半導體封裝件3b，如第4I圖所示。第4I圖之半導體封裝件3b係與上述第3I圖之半導體封裝件3a大致相同，故相同之處不再重覆敘述，其主要差異如下：在第4I圖中，係將該強化層39形成於該第二絕緣保護層33與該封裝膠體38(底膠37)之間。或者，在未形成有該第二絕緣保護層33時，將該強化層39形成於增層結構31之第一頂面31b與該封裝膠體38(底膠37)之間。
同時，該強化層39可具有複數開孔391以分別外露出該些第一電性連接墊314，且該強化層39之材質可為彈性材料或緩衝材料，如聚苯噁唑(PBO)等，但不以此為限。
在本實施例中，該底膠37可同時形成於至少二半導體元件35與該第二絕緣保護層33之間。
本發明另提供一種半導體封裝件3c，如第5H圖所示。 第5H圖之半導體封裝件3c係與上述第3I圖之半導體封裝件3a大致相同，故相同之處不再重覆敘述，其主要差異如下：在第5H圖中，該強化層39是形成於該增層結構31之第一底面31a上，且該強化層39之材質可為半導體材料(如矽)。
該半導體封裝件3c可包括第一絕緣保護層32與複數第二貫穿孔392，該第一絕緣保護層32係形成於該增層結構31之第一底面31a與該強化層39之間，該些第二貫穿孔392係形成於該強化層39至該第一絕緣保護層32中以分別外露出該增層結構31之複數導電盲孔312。
該半導體封裝件3c可包括絕緣層40，係形成於該強化層39與該些第二貫穿孔392之壁面上。
該半導體封裝件3c可包括複數第二電性連接墊42，係形成於該絕緣層40上至該些第二貫穿孔392內以分別電性連接該些導電盲孔312，且該絕緣層40可避免相鄰之第二電性連接墊42互相電性連接而造成短路或電性訊號干擾。
在本實施例中，可不必形成該底膠37於該半導體元件35與該第二絕緣保護層33之間。
由上可知，本發明之半導體封裝件及其製法中，主要係形成強化層於該封裝膠體之第二頂面上、該增層結構與該封裝膠體之間、或該增層結構之第一底面上。
因此，當該封裝膠體(或底膠)與該半導體元件之間的 熱膨脹係數之差異較大，需對該封裝膠體之厚度進行薄化時，該強化層可緩衝該封裝膠體或底膠之拉力，並降低該封裝膠體產生翹曲之狀況，且該強化層能減少該半導體元件產生裂痕或破裂之情形，藉以強化該半導體封裝件整體結構之信賴性。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如申請專利範圍所列。
3a‧‧‧半導體封裝件
31‧‧‧增層結構
31a‧‧‧第一底面
31b‧‧‧第一頂面
311‧‧‧介電層
312‧‧‧導電盲孔
313‧‧‧線路層
314‧‧‧第一電性連接墊
32‧‧‧第一絕緣保護層
321‧‧‧第一貫穿孔
33‧‧‧第二絕緣保護層
34‧‧‧凸塊底下金屬層
35‧‧‧半導體元件
35a‧‧‧主動面
35b‧‧‧被動面
351‧‧‧銲墊
36‧‧‧第一導電元件
37‧‧‧底膠
38‧‧‧封裝膠體
38a‧‧‧第二底面
38b‧‧‧第二頂面
39‧‧‧強化層
40‧‧‧絕緣層
41‧‧‧黏著層
42‧‧‧第二電性連接墊
43‧‧‧第二導電元件

Claims (35)

  1. 一種半導體封裝件，其包括：增層結構，係具有相對之第一底面與第一頂面；至少一半導體元件，係設置於該增層結構之第一頂面上，且該半導體元件係電性連接該增層結構；封裝膠體，係形成於該增層結構之第一頂面上以包覆該半導體元件，該封裝膠體係具有相對之第二底面與第二頂面，且該第二底面係面向該增層結構之第一頂面；以及強化層，係形成於該封裝膠體之第二頂面上、該增層結構與該封裝膠體之間、或該增層結構之第一底面上。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該增層結構係具有至少一介電層、複數形成於該介電層中之導電盲孔、及至少一形成於該介電層上並電性連接該些導電盲孔之線路層，且該線路層係具有複數第一電性連接墊。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，當該強化層是形成於該封裝膠體之第二頂面上、或該增層結構與該封裝膠體之間時，該半導體封裝件復包括第一絕緣保護層，該第一絕緣保護層係形成於該增層結構之第一底面上，並具有複數第一貫穿孔以分別外露出該增層結構之複數導電盲孔。
  4. 如申請專利範圍第3項所述之半導體封裝件，復包括 複數第二電性連接墊，係形成於該第一絕緣保護層上至該些第一貫穿孔內以分別電性連接該些導電盲孔。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，當該強化層是形成於該封裝膠體之第二頂面上時，該半導體封裝件復包括形成於該強化層上之絕緣層。
  6. 如申請專利範圍第5項所述之半導體封裝件，復包括黏著層，係形成於該封裝膠體與該強化層之間。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，當該強化層是形成於該增層結構與該封裝膠體之間時，該強化層具有複數開孔以分別外露出該增層結構之複數第一電性連接墊。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，當該強化層是形成於該增層結構之第一底面上時，該半導體封裝件復包括第一絕緣保護層與複數第二貫穿孔，該第一絕緣保護層係形成於該增層結構與該強化層之間，該些第二貫穿孔係形成於該強化層至該第一絕緣保護層中以分別外露出該增層結構之複數導電盲孔。
  9. 如申請專利範圍第8項所述之半導體封裝件，復包括絕緣層，係形成於該強化層與該些第二貫穿孔之壁面上。
  10. 如申請專利範圍第9項所述之半導體封裝件，復包括複數第二電性連接墊，係形成於該絕緣層上至該些第二貫穿孔內以分別電性連接該些導電盲孔。
  11. 如申請專利範圍第1項所述之半導體封裝件，復包括第二絕緣保護層，係形成於該增層結構之第一頂面上，並外露出該增層結構之複數第一電性連接墊。
  12. 如申請專利範圍第1項所述之半導體封裝件，復包括凸塊底下金屬層與複數導電元件，該凸塊底下金屬層係形成於該增層結構之複數第一電性連接墊上，該些導電元件係形成於該半導體元件與該凸塊底下金屬層之間。
  13. 如申請專利範圍第12項所述之半導體封裝件，復包括底膠，係形成於該半導體元件之主動面上以包覆該凸塊底下金屬層與該些導電元件。
  14. 如申請專利範圍第1項所述之半導體封裝件，其中，該強化層之材質係為彈性材料、緩衝材料或半導體材料。
  15. 如申請專利範圍第1項所述之半導體封裝件，其中，當該強化層是形成於該封裝膠體之第二頂面或該增層結構之第一底面上時，該強化層之材質係為矽。
  16. 如申請專利範圍第1項所述之半導體封裝件，其中，當該強化層是形成於該增層結構與該封裝膠體之間時，該強化層之材質係為聚苯噁唑。
  17. 一種半導體封裝件之製法，其包括：提供一具有相對之第一底面與第一頂面之增層結構；設置至少一半導體元件於該增層結構之第一頂面 上，且該半導體元件係電性連接該增層結構；形成一具有相對之第二底面與第二頂面之封裝膠體於該增層結構之第一頂面上以包覆該半導體元件，且該第二底面係面向該增層結構之第一頂面；自該第二頂面薄化該封裝膠體之厚度；以及形成強化層於該封裝膠體之第二頂面上。
  18. 一種半導體封裝件之製法，其包括：提供一具有相對之第一底面與第一頂面之增層結構；形成強化層於該增層結構之第一頂面上；設置至少一半導體元件於該強化層上，且該半導體元件係電性連接至該增層結構；形成一具有相對之第二底面與第二頂面之封裝膠體於該強化層上以包覆該半導體元件，且該第二底面係面向該強化層；以及自該第二頂面薄化該封裝膠體之厚度。
  19. 一種半導體封裝件之製法，其包括：提供一具有相對之第一底面與第一頂面之增層結構；設置至少一半導體元件於該增層結構之第一頂面上，且該半導體元件係電性連接該增層結構；形成一具有相對之第二底面與第二頂面之封裝膠體於該增層結構之第一頂面上以包覆該半導體元件，且該第二底面係面向該增層結構之第一頂面； 自該第二頂面薄化該封裝膠體之厚度；以及形成強化層於該增層結構之第一底面上。
  20. 如申請專利範圍第17項、第18項或第19項所述之半導體封裝件之製法，其中，該增層結構係具有至少一介電層、複數形成於該介電層中之導電盲孔、及至少一形成於該介電層上並電性連接該些導電盲孔之線路層，且該線路層係具有複數第一電性連接墊。
  21. 如申請專利範圍第17項或第18項所述之半導體封裝件之製法，復包括：形成第一絕緣保護層於該增層結構之第一底面上；以及設置一具有相對之第一表面與第二表面之承載板於該第一絕緣保護層上。
  22. 如申請專利範圍第21項所述之半導體封裝件之製法，復包括：在薄化該封裝膠體之厚度後，自該第一表面薄化該承載板之厚度；以及藉由蝕刻方式移除該承載板之剩餘部分以外露出該第一絕緣保護層。
  23. 如申請專利範圍第22項所述之半導體封裝件之製法，復包括：形成複數第一貫穿孔於該第一絕緣保護層中以分別外露出該增層結構之複數導電盲孔；以及形成複數第二電性連接墊於該第一絕緣保護層上 至該些第一貫穿孔內以分別電性連接該些導電盲孔。
  24. 如申請專利範圍第18項所述之半導體封裝件之製法，復包括形成絕緣層於該強化層上。
  25. 如申請專利範圍第24項所述之半導體封裝件之製法，復包括形成黏著層於該封裝膠體與該強化層之間。
  26. 如申請專利範圍第18項所述之半導體封裝件之製法，其中，該強化層具有複數開孔以分別外露出該增層結構之複數第一電性連接墊。
  27. 如申請專利範圍第19項所述之半導體封裝件之製法，其中，形成該強化層之製程包括：形成第一絕緣保護層於該增層結構之第一底面上；設置一具有相對之第一表面與第二表面之承載板於該第一絕緣保護層上；以及在薄化該封裝膠體之厚度後，自該第一表面薄化該承載板之厚度，以利用該承載板之剩餘部分作為該強化層。
  28. 如申請專利範圍第27項所述之半導體封裝件之製法，復包括在薄化該承載板之厚度前，先形成一蝕刻終止層於該承載板之預定深度內，以依據該蝕刻終止層薄化該承載板之厚度。
  29. 如申請專利範圍第28項所述之半導體封裝件之製法，復包括形成複數第二貫穿孔於該強化層至該第一絕緣保護層中以分別外露出該增層結構之複數導 電盲孔。
  30. 如申請專利範圍第29項所述之半導體封裝件之製法，復包括形成絕緣層於該強化層與該些第二貫穿孔之壁面上。
  31. 如申請專利範圍第30項所述之半導體封裝件之製法，復包括形成複數第二電性連接墊於該絕緣層上至該些第二貫穿孔內以分別電性連接該些導電盲孔。
  32. 如申請專利範圍第17項、第18項或第19項所述之半導體封裝件之製法，復包括形成第二絕緣保護層於該增層結構之第一頂面上，該第二絕緣保護層並外露出該增層結構之複數第一電性連接墊。
  33. 如申請專利範圍第32項所述之半導體封裝件之製法，復包括：形成凸塊底下金屬層於該些第一電性連接墊上；以及形成複數導電元件於該半導體元件與該凸塊底下金屬層之間。
  34. 如申請專利範圍第33項所述之半導體封裝件之製法，復包括形成底膠於該半導體元件之主動面上以包覆該凸塊底下金屬層與該些導電元件。
  35. 如申請專利範圍第17項、第18項或第19項所述之半導體封裝件之製法，其中，該強化層之材質係為彈性材料、緩衝材料或半導體材料。
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