TW201611015A - 高密度單電晶體反熔絲記憶體單元 - Google Patents

高密度單電晶體反熔絲記憶體單元 Download PDF

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Abstract

本發明揭示涉及單電晶體二極體連接反熔絲記憶體單元的多個方法及裝置。一示例性記憶體單元包括一薄閘極絕緣體。該記憶體單元亦包括一第一導電類型之一塊體區，其與該薄閘極絕緣體之一第一側接觸。該記憶體單元亦包括該第一導電類型之一多晶矽閘極電極，其與該薄閘極絕緣體之一第二側接觸。該記憶體單元亦包括一第二導電類型之一源極區，其在一接面處與該塊體區接觸。該多晶矽閘極電極及該源極區操作地耦合至藉由熔斷該薄閘極絕緣體而定址該記憶體單元之一程式化電壓源。該接面形成該記憶體單元之一二極體。該塊體區可位於一絕緣體結構上一半導體之一作用層中。

Description

高密度單電晶體反熔絲記憶體單元 【相關申請交叉參考】
本申請案主張2014年5月30日提交之美國申請案第14/292,395號之優先權，該案之全文以引用的方式併入本文中。
本發明係有關於高密度單電晶體反熔絲記憶體單元。
發明背景
非揮發性記憶體(NVM)容許電子裝置在從該裝置移除電力時保持資訊。NVM最常見之實例為：以不同型樣之磁儲存資料之磁儲存裝置，諸如硬碟驅動器；硬接線唯讀記憶體(ROM)，諸如基於其實體組態儲存資訊之電路組態；以及一次性可程式化(OPT)記憶體，其以記憶體單元之變化之實體特徵儲存資訊。OTP記憶體有時因為一旦被程式化其便僅可被讀取且無法被重寫而稱為ROM子集。OTP記憶體可包含熔絲或反熔絲記憶體單元。
熔絲及反熔絲OTP記憶體單元在程式化單元時記憶體單元之實體狀態如何變化方面無法區別。熔絲記憶體最初呈現低電阻路徑且藉由永久破壞該低電阻路徑而程式化。熔絲記憶體之實例為在兩個電路節點之間藉由暴露服務該兩個節點之間之導電路徑之雷射條而程式化的 金屬化薄條。反熔絲記憶體單元以兩個電路節點之間之高電阻狀態開始，且藉由在該等節點之間永久創建低阻抗電路支路而程式化。反熔絲記憶體單元之實例為在兩個電路節點之間可透過施加程式化電壓而熔斷之電容器。
圖1中之記憶體陣列100繪示一組OTP記憶體單元101。各記憶體單元101包含電容器102及二極體103。記憶體陣列100包含三個字線：WL1、WL2、及WL3。字線連接至由數個字線設定之數個電容器盤。由於記憶體陣列100包含三個位線：BL1、BL2及BL3，所以各字線連接至三個電容器盤。電容器102為記憶體單元101之反熔絲元件。導電路徑104表示已藉由熔斷相關電容器而程式化之電容器。由於記憶體單元鏈接記憶體中之位線與字線，所以各單元可描述為位於記憶體陣列之交點處。程式化係藉由改變字線及位線上之電壓以破壞記憶體單元之鏈接特定字線與位線的電容器而進行。二極體103是讀取不同字線上之記憶體單元時隔離無效字線所必需的。應注意，雖然記憶體陣列100繪示為具有多個字線及多個位線，但是記憶體陣列可具有單個字線。
OTP記憶體可用於區別單個電子裝置與其他類似裝置之任何類型之資訊中之程式化。例如，OTP記憶體用於以關於特定裝置之資訊諸如裝置批號或序列號程式化電子裝置。OTP記憶體亦可用於將抵消可能已被引入特定裝置之製造變動的代碼鍵入至微調電路中。
在一實施例中，提供一種記憶體單元。該記憶體單元包括一薄閘極絕緣體。該記憶體單元亦包括一第一導電類型之塊體區，其與該薄閘極絕緣體之一第一側接觸。該記憶體單元亦包括該第一導電類型之一多晶矽閘極 電極，其與該薄閘極絕緣體之一第二側接觸。該記憶體單元亦包括一第二導電類型之一源極區，其在一接面處與該塊體區接觸。該多晶矽閘極電極及該源極區操作地耦合至藉由熔斷該薄閘極絕緣體而定址該記憶體單元之一程式化電壓源。該接面形成該記憶體單元之一二極體。
在另一實施例中，提供一種記憶體單元。該記憶體單元包括一薄閘極絕緣體。該記憶體單元亦包括在一絕緣體上半導體晶圓之一作用層中之一塊體區。該塊體區接觸該薄閘極絕緣體之一第一側。該記憶體單元亦包括接觸該薄閘極絕緣體之一第二側之一閘極電極。該記憶體單元亦包括在該絕緣體上半導體晶圓之該作用層中之一源極區。該源極區在一接面處接觸該塊體區。該閘極電極及該源極區操作地耦合至藉由熔斷該薄閘極絕緣體而定址該記憶體單元之一程式化電壓源。該接面形成該記憶體單元之一二極體。
在另一實施例中，提供一種設備。該設備包括一作用層，其具有位於一薄閘極絕緣體之一側與一絕緣體上半導體晶圓之一埋入絕緣體之間之一第一區。該設備亦包括與該薄閘極絕緣體之一第二側接觸之一閘極電極。該設備亦包括耦合至該作用層之一接觸件。該設備亦包括一程式控制線，其造成一程式化電壓施加至該閘極電極及該接觸件。破壞該薄閘極絕緣體以在施加該程式化電壓時形成從該閘極電極通過該第一區至該接觸件之一電路支路。該電流支路上之接面形成一二極體。
100‧‧‧記憶體陣列
101‧‧‧記憶體單元
102、203‧‧‧電容器
103、201‧‧‧二極體
104、403‧‧‧導電路徑
200、400、500、700‧‧‧半導體結構
204‧‧‧薄閘極絕緣體
205、401‧‧‧塊體區
206、302、402‧‧‧閘極電極
207‧‧‧源極區
208、303‧‧‧源極接觸件
209、304‧‧‧閘極接觸件
210‧‧‧程式化電壓源
300‧‧‧平面圖
301‧‧‧擴散區
304‧‧‧閘極接觸件
305‧‧‧源極-塊體接面
306‧‧‧(摻雜)區
307‧‧‧第二摻雜(劑)區/摻雜區
501‧‧‧SOI晶圓
502‧‧‧作用層
503‧‧‧埋入絕緣體層
504‧‧‧基板層
600‧‧‧方法
601-605‧‧‧步驟
701‧‧‧遮罩層
702‧‧‧未摻雜多晶矽(區)
WL1、WL2、WL3‧‧‧字線
BL1、BL2、BL3‧‧‧位線
圖1繪示根據相關技術位於非揮發性記憶體之交點處的反熔絲記憶體單元。
圖2繪示根據本發明之實施例之單電晶體記 憶體單元之橫截面及示意覆蓋。
圖3繪示根據本發明之實施例之單電晶體記憶體單元平面圖。
圖4繪示根據本發明之實施例之單電晶體記憶體單元之另一橫截面及示意覆蓋。
圖5繪示根據本發明之實施例之絕緣體晶圓上之半導體上之單電晶體記憶體單元平面圖。
圖6繪示根據本發明之實施例之製造單電晶體記憶體單元之方法的流程圖。
圖7繪示根據本發明之實施例之具有矽化物阻擋層之單電晶體記憶體單元的橫截面。
現將詳細參考本發明之實施例，其一或多個實例繪示於附圖中。各實例係藉由闡釋本技術提供，而不是提供為本技術之限制。實際上，熟悉此項技術者將顯而易知可在本技術中進行修改及變動而不脫離其精神及範疇。例如，繪示或描述為一實施例之部分之特徵可搭配另一實施例使用以產生又另一實施例。因此，希望本標的涵蓋在隨附申請專利範圍及其等效物內之所有此類修改及變動。
可使用單電晶體形成反熔絲記憶體單元。圖2中之半導體結構200繪示可充當圖1之記憶體陣列100中之電容器102及二極體103的二極體201及電容器203。電容器203之介電質為薄閘極絕緣體204。薄閘極絕緣體204沿第一側與塊體區205接觸且沿第二側與閘極電極206接觸。薄閘極絕緣體204可為二氧化矽。閘極電極206可為多晶矽。源極區207與塊體區205接觸。在特定做法中，源極區207可透過用於摻雜塊體區之化學擴散或離子植入 步驟而形成於塊體區中。接觸件208提供與源極區207之電接觸。接觸件209提供與源極區206之電接觸。雖然接觸件描繪為在此橫截面之平面中，但是其可在繪示之橫截面外部，使得信號無需行經頁面到達任一接觸件。然而，其中將接觸件提供成近接由圖2繪示之橫截面界定之平面之做法有如下文參考圖3之平面圖所述的特定優點。
半導體結構200使用單電晶體形成記憶體單元。記憶體單元可位於記憶體陣列中之交點。例如，源極接觸件208可連接至記憶體陣列之位線，且閘極接觸件209可連接至記憶體陣列之字線。取決於二極體201之極性，此等接觸件至記憶體陣列之連接可能需要為相反。二極體201防止電流在接達記憶體陣列中之第二記憶體單元時流經記憶體單元。記憶體單元可藉由對閘極電極206及源極區207施加來自程式化電壓源210之程式化電壓而程式化。
程式化電壓源可經由建立在與記憶體單元相同之基板上之系統而提供，或者其可自外部系統提供。電壓可自外部電池或其他電壓供應器提供，且可由線性或切換電力調節器調節。程式化電壓需要足夠高以熔斷薄閘極絕緣體204以創建從閘極電極206至塊體區205之短路。如此，程式化電壓可比更廣泛用於記憶體單元為其部分之系統中之另一標準電壓更高。程式化電壓源可包含電荷泵以使標準電壓聲壓至升壓位準以產生程式化電壓。
程式化電壓、閘極絕緣體之表面積、閘極絕緣體之厚度，以及用於薄閘極絕緣體之材料全部可經選擇以最大化記憶體單元之可靠性。記憶體單元之可靠性係藉由確保在施加程式化電壓時熔斷而不是在施加程式化電壓之前熔斷閘極而增加，且不會在程式化裝置之後干擾從閘極電極206至塊體區205的可靠電流。在特定做法中，閘 極絕緣體將為小於50埃厚之二氧化矽層。在特定做法中，程式化電壓將超過10伏特。閘極絕緣體亦可為氮化矽、氮氧化物、氧化鉿或其他高K介電質。
二極體可藉由源極區207與塊體區205之接面而形成。例如，源極區207可為摻雜造成其具有第一導電類型之第一摻雜物的半導體，而塊體區205可為摻雜造成其具有第二導電類型之摻雜物的半導體。源極區207可包括重度p型摻雜矽(P+)且塊體區205可包括輕度n型摻雜矽(N-)。與本實例一致，閘極電極206可為n型摻雜多晶矽。在這種情況中，將形成二極體之接面為源極區207與塊體區205之間之接面。所得二極體將為P+/N-二極體。若三個區之各者之導電類型相反使得所得二極體為N+/P-二極體，則可實現相同結果。在替代做法中，塊體區可摻雜與閘極電極不同之導電類型。然而，如下文參考圖4所述，在此做法下所得記憶體單元可能無法良好發揮功用。
單電晶體反熔絲記憶體單元之源極-塊體接面可與電晶體之閘極絕緣體間隔開。如圖2所示，半導體結構200中之源極-塊體接面在閘極絕緣體204之橫向範圍外部有大量餘裕。微米量級之任何裝置之製造需要微妙精細且通常高度取決於製造線變動。當製造程序包含電路元件之有目的的銷毀時，需要以更大位準之關注管理此等製造容限。破壞閘極絕緣體204會對半導體結構200之其他區引入損壞的可能。特定言之，結構中緊密近接閘極之區存在損壞且無法預期發揮功用之風險。因此，二極體201與閘極絕緣體間隔開以確保一旦毀壞閘極絕緣體時其仍按需發揮功用。因為二極體201尤其有意用於其中已毀壞閘極的情況，所以當程式化記憶體單元時必須進行關注以避免其被毀壞的風險。
雖然可增加閘極與二極體間距以確保記憶體單元之可靠性，但是由於其造成記憶體單元密度之相當減少所以過多間距是不希望的。因此，有利的是判定將提供希望程度之可靠性的最小距離，且在實施記憶體單元時不超過該最小距離。從閘極絕緣體之接面之最小距離取決於程式化電壓、用於閘極絕緣體之材料、用於源極區207之材料，以及用於塊體區205之材料。然而，在大多數應用中，若接面與薄閘極氧化物隔開至少0.3微米，則接面將會免遭損壞。在程式化電壓小於9伏特之情況中，閘極絕緣體為40埃厚二氧化矽，且塊體區輕度摻雜矽；最小間距應為至少0.5微米。
圖3繪示半導體結構200之平面圖300。平面圖300繪示擴散區301，其形成於半導體基板中且將用作記憶體單元之導電路徑之一部分。平面圖300額外展示閘極電極302、源極接觸件303及閘極接觸件304。取決於哪個類型之接面將用作記憶體單元之二極體，額外遮罩步驟可引入摻雜劑以改變各個材料區的導電類型。如所示，兩個額外遮罩步驟在區306中引入摻雜劑以創建P+摻雜源極區且在區307中摻雜第二摻雜劑以創建N+摻雜閘極電極。應注意，此等摻雜步驟歸因於所繪示結構具有與閘極間隔開之源極區之事實而不與傳統自對準電晶體處理一致，以保護由源極-汲極接面形成之二極體。然而，在接面未間隔開之情況中，可使用傳統自對準程序進行源極摻雜。
平面圖300繪示之記憶體單元之小佔用面積容許稠密記憶體陣列。如前所述，因為所得布局之y軸間距之主分量由相關材料區之最小間距需求設定，所以將源極接觸件303及閘極接觸件304放置成與擴散區301之中部一致會有利減小記憶體單元之密度。平面圖300之x軸 間距之主分量由可靠閘極絕緣體之最小需求設定，且保護間距設定在源極-塊體接面305與閘極絕緣體之間。在接面未間隔開之情況中，單元減少至程序容許的幾乎最小大小電晶體之一半大小。單元減少至最小電晶體之一半大小的原因在於擴散301無須提供汲極區。結果，擴散區301實體上遠距基板中具有與區306相同導電性的所有區，除了區306本身之外。
由於記憶體單元之電晶體無意在源極與汲極之間傳導電流，所以整個汲極區是多於的，且無需包含在內。此在圖3中具體繪示，其中擴散區301未與汲極區接觸。實際上，平面圖300並未將汲極區包含至閘極電極302右側，此並非是因為其被忽略，而是因為裝置中並無汲極區。在此角度言之，電晶體之源極區因為其位於常規電晶體之源極區通常將位於之處而稱為源極，而不是因為該裝置之該區之行為如何。取決於塊體區及源極區之相對導電性以及記憶體陣列之組態，電子可流入或流出接觸件303使得源極區可用作如參考電路原理中之電晶體之運算特徵所使用之此等術語的「汲極」或「源極」。換言之，此處使用術語指的是電晶體源極之通常的抽象實體組態，且無意從原理角度描述裝置之操作。
二極體與閘極絕緣體之最小間距以未經描述之另一方式影響記憶體單元之效能。破壞閘極絕緣體204本身並不會創建從閘極電極206至源極區207之完全導電的路徑。在標準組態中，塊體區205之頂表面需要在閘極204下反轉以形成電荷載子可通過其穿過源極與汲極之間之塊體區的通道。此係因為標準電晶體包括兩個接面-一個在源極與塊體之間，且一個在汲極與塊體之間。在其中塊體區205為具有第一導電類型之半導體材料且閘極電極 206具有第二導電類型或為金屬或金屬矽化物之情況中，熔斷閘極絕緣體將在塊體區中創建定位成緊密近接閘極絕緣體之損壞部分的接面。此接面可有效充當汲極-塊體接面且禁止電荷載子在源極區與閘極電極之間之流動。此接面之特徵因為閘極絕緣體204並未以一致且重複的方式損壞而難以特徵化。然而，足以注意到在此等情況中從源極區至閘極電極之導電路徑一定程度上是不可靠的且增加源極至塊體接面與有效「汲極」至塊體接面之間之「通道」之長度可能增強此不可預測性。因此，若特定材料用於閘極電極及塊體區，則增加二極體與閘極絕緣體之間之間距可減少記憶體單元之可靠性。針對在熔斷閘極時損壞之可能性，透過上述交替影響增加二極體接面與閘極絕緣體之間距而增加記憶體單元之可靠性是成問題的。
除了塊體區401及閘極電極402為具有相同導電類型之半導體材料之外，圖4中之半導體結構400類似於圖2中之半導體結構200。例如，塊體區401可為輕度摻雜n型材料且閘極電極402可為重度摻雜n型材料。當熔斷閘極電極204時，將從閘極接觸件209一路至P+/N-源極-塊體接面形成導電路徑。由於閘極電極與塊體區之導電性相同，所以沿此導電路徑將不形成能量障壁。若三個區之各者之導電類型相反使得所得二極體為N+/P-二極體，則可實現相同結果。在任一情況中，當熔斷閘極絕緣體204時，通過閘極絕緣體204之導電路徑403形成從閘極電極402一路至源極區207之更可靠導電路徑的部分。因此，此做法使接面之間距與記憶體單元之導電-程式化狀態之可靠性不掛鉤，且可僅考量記憶體單元之密度及二極體之保護而設定接面間距。
其中記憶體單元之密度可增加之另一方法 為藉由在絕緣體上半導體(SOI)晶圓上實施單元。圖5顯示包含SOI晶圓501之一部分的半導體結構500，該SOI晶圓501之部分具有作用層502、埋入絕緣體層503及基板層504。記憶體單元之源極區及塊體區形成於作用層502中。SOI晶圓上之記憶體單元之特定實施提供源極區及塊體區無需放置在裝置上之井區中之顯著優點。在習知塊體半導體中，井區可能需要形成源極區及塊體區。井會在半導體程序規則中引入額外間距需求。結果，平面圖300將包含圍繞整個布局或該裝置之至少一半之井。在任一情況中，裝置之整體面積消耗將增加，且進一步言之，可改變記憶體單元之佔用面積使得其無法以如平面圖300繪示之均勻矩形容許之有效方式放置在陣列中。
取決於選擇用於閘極電極、塊體區及源極區之材料，一旦已程式化單元，則可形成若干不同二極體用作記憶體單元之二極體。已提供數個實例。二極體可為在源極-塊體接面處形成之強摻雜或弱摻雜材料之任何組合的P/N二極體。二極體亦可為在閘極-塊體接面處形成之強摻雜或弱摻雜材料之任何組的P/N二極體。另外，二極體亦可為肖特基金屬/N或金屬/P二極體，其中半導體可為在閘極-塊體接面處形成之強摻雜或弱摻雜材料。金屬可為純元素金屬或金屬合金，諸如硒化物。在其中二極體由閘極-塊體接面形成且記憶體單元形成於SOI裝置上之做法中，源極區可能完全是非必需的，且對快體區之接達可由通過塊體區之矽化表面之直接金屬接觸提供。組合SOI裝置、閘極-塊體接面以及肖特基做法將展現記憶體單元無需任何摻雜劑遮罩圖案之優點。
在特定做法中，閘極電極可為在弱摻雜n型或p型材料之塊體區上未摻雜矽化多晶矽，使得所得二極 體為肖特基矽化物/N-或矽化物/P-二極體。再次參考圖3，此特定做法具有展現高密度之可能，因為可消除延伸至第二摻雜劑區307之左側之閘極電極302之部分。下文參考圖7描述可消除此部分之原因。作為此做法之額外優點，因為無需對準用於摻雜區306之遮罩與用於摻雜區307之個別遮罩之控制，得以簡化處理步驟。
圖6繪示用於生產高密度單電晶體反熔絲記憶體單元之方法600。方法600可以步驟601開始，其中記憶體單元之源極區形成於半導體基板上之塊體區中。塊體區可在形成於基板上之井中、可為基板本身之部分、可形成於基板中，或可形成於SOI基板之作用層中。方法600可替代地以在其中形成電晶體之閘極的步驟602開始。閘極將包含薄閘極氧化物及閘極電極。閘極電極可為多晶矽。閘極可透過圖案化蝕刻以在絕緣體上方創建導電材料凸起坪而形成。塊體區可包括第一導電類型材料，諸如N-半導體材料。源極區可包括第二導電類型材料，諸如P+半導體材料。兩個步驟可互換之原因在於源極可在已形成閘極之後或之前形成。在任一情況中，可使用使用其自身之遮罩以界定源極區摻雜之摻雜程序形成源極。然而，在首先形成閘極之情況中，亦可使用閘極結構作為源極植入物之遮罩而形成源極。在該情況中，步驟601及步驟602亦可包含在閘極之側上形成間隔件以確保源極-塊體接面與閘極絕緣體間隔開。
方法600可以在步驟603中選用形成遮罩層而繼續。遮罩層可為矽化物阻擋層。遮罩層可覆蓋閘極電極在面向源極區之側上之一部分。遮罩層可覆蓋源極-塊體接面且亦可為記憶體單元提供從源極-塊體接面向上閘極坪之側且至閘極電極之覆蓋部分上的連續覆蓋。遮罩層可 透過空白沈積之後繼續蝕刻以曝露閘極區及源極區之個別部分而形成。矽化物阻擋之蝕刻可分兩個部分進行，其中第一步驟在步驟603中曝露閘極電極中未在最終結構中覆蓋之部分，以及第二步驟在步驟604之後曝露源極區。
方法600可以在步驟604中選用摻雜閘極電極而繼續。在上述特定做法中，摻雜閘極電極以匹配塊體區之導電性，或摻雜以形成具有塊體區之特定接面。此步驟可組合在步驟603中創建矽化物阻擋層進行。另外，在其中亦摻雜源極區之情況中，可根據對準個別摻雜劑之處理需求而進行此步驟。
方法600以其中對記憶體單元之源極區及閘極區形成接觸件之步驟605繼續。在特定做法中，接觸件將透過曝露閘極電極之表面及源極區以及使用步驟603中形成之矽化物阻擋層引入矽化物步驟而形成。在其他做法中，遮罩層可用於將矽化物引入閘極電極之表面及源極區。在其中未形成個別源極區之裝置中，相同遮罩或矽化物阻擋層可用於將矽化物引入作用區之表面。半導體區之矽化可藉由形成可接觸至金屬化層以對感測與程式化電路定路徑之通孔而完成。特定言之，接觸件可操作地耦合至程式化電壓源以熔斷記憶體單元之閘極絕緣體以程式化該單元。
圖7繪示包含步驟603中形成之遮罩層701之半導體結構700。遮罩層701覆蓋閘極電極中之未摻雜多晶矽702之區。遮罩層701同樣覆蓋源極區207與塊體區401之間之接面且與之接觸。遮罩層701用於防止用於閘極電極之摻雜劑進入塊體區或影響二極體接面。如此，其在摻雜閘極電極之前被適當安置，此係未摻雜多晶矽區702可與閘極電極之剩餘者區別的原因。源極區及閘極電極曝 露至矽化程序以形成其各自接觸件時遮罩層701亦用作矽化物阻擋。如前所述，在其中未摻雜閘極電極之情況中，第二摻雜區307並不存在，將非希望摻雜劑引入塊體區之相當風險亦不存在，且可消除閘極電極302與第二摻雜區307之間之橫向程度之緩衝以進一步增加記憶體單元之密度。
雖然以上揭示內容之一些實施例涉及其中裝置之閘極電極上覆稱為塊體區之區之情況，但是此術語無意排除基板中形成之井區，同樣，術語塊體區意指涵蓋其如由此項技術者使用之最寬廣意義。此外，雖然記憶體單元稱為在記憶體陣列中，但是記憶體陣列可包含單尺寸，且本文揭示之記憶體單元可用於隔離以儲存單個資訊位。此外，在需要具有程式化及非程式化狀態之非揮發性裝置之任何處可使用上文討論之做法，且該等做法不限於記憶體。此外，雖然在上文提供之實例之多數中矽用作示例性半導體材料，但是可適當使用之半導體材料包含複合半導體，諸如砷化鎵、氮化鋁及磷化銦。
雖然已詳細參考本發明之特定實施例描述本說明書，但是應明白在理解上文之後，熟悉此項技術者可容易設想此等實施例之替代、變動及等效物。熟悉此項技術者可在不脫離尤其在隨附申請專利範圍中提出之本發明之精神及範疇的情況下實踐本發明之此等及其他修改及變動。
200‧‧‧半導體結構
201‧‧‧二極體
203‧‧‧電容器
204‧‧‧薄閘極絕緣體
205‧‧‧塊體區
206‧‧‧閘極電極
207‧‧‧源極區
208‧‧‧源極接觸件
209‧‧‧閘極接觸件
210‧‧‧程式化電壓源

Claims (20)

  1. 一種記憶體單元，其包括：一薄閘極絕緣體；一第一導電類型之一塊體區，其與該薄閘極絕緣體之一第一側接觸；該第一導電類型之一多晶矽閘極，其與該薄閘極絕緣體之一第二側接觸；及一第二導電類型之一源極區，其在一接面處與該塊體區接觸；其中該多晶矽閘極電極及該源極區操作地耦合至藉由熔斷該薄閘極絕緣體而定址該記憶體單元之一程式化電壓源；且其中該接面形成該記憶體單元之一二極體。
  2. 如申請專利範圍第1項之記憶體單元，其中：該薄閘極絕緣體小於50埃厚；該程式化電壓源將超過10伏特之一程式化電壓提供至該多晶矽閘極電極及該源極區；且該塊體區及該源極區位於一絕緣體晶圓上半導體之一作用層中。
  3. 如申請專利範圍第1項之記憶體單元，其中：該記憶體單元位於一記憶體陣列之一交點處；該源極區連接至該記憶體陣列之一位線；該多晶矽閘極電極連接至該記憶體陣列之一字線；且該二極體防止電流在接達該記憶體陣列中之一第二記憶體單元時流經該記憶體單元。
  4. 如申請專利範圍第1項之記憶體單元，其中：該接面離該薄閘極絕緣體至少0.3微米。
  5. 如申請專利範圍第1項之記憶體單元，其進一步包括：一多晶矽層，其包括該第一導電類型之該多晶矽閘極電極及未摻雜多晶矽之一區；其中該未摻雜多晶矽之區與該薄閘極絕緣體之該第二側及一遮罩層接觸；且 其中該接面亦與該遮罩層接觸。
  6. 如申請專利範圍第1項之記憶體單元，其中：該記憶體單元位於一基板上；除了該源極區之外，該塊體區實體遠距該基板中之該第二導電類型之各個區。
  7. 一種記憶體單元，其包括：一薄閘極絕緣體；一絕緣體晶圓上一半導體之一作用層中之一塊體區，其中該塊體區接觸該薄閘極絕緣體之一第一側；一閘極電極，其接觸該薄閘極絕緣體之一第二側；及該絕緣體晶圓上半導體之該作用層中之一源極區，其中該源極區在一接面處接觸該塊體區；其中該閘極電極及該源極區操作地耦合至藉由熔斷該薄閘極絕緣體而定址該記憶體單元之一程式化電壓源；且其中該接面形成該記憶體單元之一二極體。
  8. 如申請專利範圍第7項之記憶體單元，其中：該薄閘極絕緣體小於50埃厚；且該程式化電壓源將超過10伏特之一程式化電壓提供至該多晶矽閘極電極及該源極區。
  9. 如申請專利範圍第7項之記憶體單元，其進一步包括：該記憶體單元位於一記憶體陣列之一交點處；該源極區連接至該記憶體陣列之一位線；該多晶矽閘極電極連接至該記憶體陣列之一字線；且該二極體防止電流在接達該記憶體陣列中之一第二記憶體單元時流經該記憶體單元。
  10. 如申請專利範圍第7項之記憶體單元，其中：該接面離該薄閘極絕緣體至少0.3微米。
  11. 如申請專利範圍第7項之記憶體單元，其中：該塊體區不與一汲極區接觸。
  12. 如申請專利範圍第7項之記憶體單元，其中： 該塊體區具有一第一導電類型；該閘極電極為該第一導電類型之多晶矽；且該源極區具有一第二導電類型。
  13. 如申請專利範圍第7項之記憶體單元，其進一步包括：一多晶矽層，其包括該第一導電類型之該閘極電極及未摻雜多晶矽之一區；其中該未摻雜多晶矽之區與該薄閘極絕緣體之該第二側及一遮罩層接觸；且其中該接面亦與該遮罩層接觸。
  14. 一種設備，其包括：一作用層，其具有位於一薄閘極絕緣體之一側與一絕緣體晶圓上半導體之一埋入絕緣體之間之一第一區；一閘極電極，其與該薄閘極絕緣體之一第二側接觸；一接觸件，其耦合至該作用層；一程式控制線，其造成一程式化電壓施加至該閘極電極及該接觸件；其中破壞該薄閘極絕緣體以在施加該程式化電壓時形成從該閘極電極通過該第一區至該接觸件之一電流支路；且其中該電流支路上之一接面形成一二極體。
  15. 如申請專利範圍第14項之設備，其中：該閘極電極為未摻雜矽化多晶矽；且該二極體為一肖特基二極體。
  16. 如申請專利範圍第14項之設備，其進一步包括：一記憶體單元，其位於一記憶體陣列之一交點處；一第二記憶體單元，其位於該記憶體陣列之一第二交點處；該記憶體陣列之一位線，其操作地耦合至該接觸件；及該記憶體陣列之一字線，其操作地耦合至該閘極電極；其中該二極體防止電流在讀取該第二記憶體單元時流經該記憶體單元。
  17. 如申請專利範圍第14項之設備，其中： 該薄閘極絕緣體小於40埃厚且包括二氧化矽；該程式化電壓大於9伏特；且該接面離該薄閘極絕緣體至少0.5微米。
  18. 如申請專利範圍第14項之設備，其進一步包括：該作用層之一第二區，其具有與該第一區相對之一導電類型；其中該接面由由該第一區及該第二區共用之一共同表面界定。
  19. 如申請專利範圍第18項之設備，其中：該閘極電極包括多晶矽，該多晶矽被摻雜成具有與該第一區相同之導電類型。
  20. 如申請專利範圍第19項之設備，其中：該閘極電極進一步包括未摻雜多晶矽之一區；且該未摻雜多晶矽之區由一遮罩層覆蓋。
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