JPH01258299A

JPH01258299A - リードオンリーメモリー

Info

Publication number: JPH01258299A
Application number: JP63085164A
Authority: JP
Inventors: Masataka Kase; 正隆加勢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-04-08
Filing date: 1988-04-08
Publication date: 1989-10-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕半導体装置、より詳しくは、リードオンリーメモリー（
ＲＯＭ）に関し、データプログラム用マスクを用いることなくデータをＭ
ＩＳＦＥＴメモリーセルに書込みを行なえるリードオン
リーメモリーを提供することを目的とし、半導体基板に
ソース領域およびドレイン領域を有するＭＩＳＦＥＴメ
モリーセルからなるリードオンリーメモリーにおいて、
ソース領域又はドレイン領域と前記半導体基板とのＰＮ
接合がレーザで破壊されて、ゲート制御による前記ＭＩ
Ｓｌ’ＥＴのＯＮ状態でのリーク電流は破壊されたＰＮ
接合のほうが破壊されていないＰＮ接合の場合よりも大
きくなり、このリーク電流の差をビット情報とすること
を特徴とするリードオンリーメモリーに構成する。

〔産業上の利用分野〕

本発明は、半導体装置、より詳しくは、リードオンリー
メモリー（ＲＯＭ）に関するものである。

〔従来の技術〕

ＲＯＭへのデータ書込みをウェハプロセス（製造工程）
中に行なったマスクＲＯＭがあり、マスクパターンを利
用してプログラムしている。例えば、所定のＭＯＳＦＥ
Ｔのゲートを表出するレジストパターンをデータに基づ
いたマスク使用で形成し、イオン注入処理でゲートを貫
通させた不純物ドープによって閾値電圧（Ｖｔｈ）をず
らすこよでデータ（ビット）書込みを行なう。この他に
、拡散層を定義するマスクでプログラムする方式やコン
タクト孔形成用マスクでプログラムする方式などが採用
されている。

〔発明が解決しようとする課題〕

マスクＲＯＭの製造においては、注文してから出来上る
までの期間（ターンアラウドタイム）が長い。例えば、
イオン注入域を定義するマスクでのプログラム方式では
、イオン注入後に、金属配線形成工程、保護膜形成工程
があるなど書込み工程後のウェハプロセス工程が長い。

本発明の課題は、データプログラム用マスクを用いるこ
となくデータをＭＩＳＦＥＴメモリーセルに書込みを行
なえるリードオンリーメモリーを提供することである。

本発明の別の課題は、リードオンリーメモＩＪ−の製造
工程で金属配線形成後に、ユーザーの要求に応じたデー
タ（ビット）を消去不可に書込むことのできるＭＩＳ形
リードオンリーメモリーを提供することである。

〔課題を解決するための手段〕

上述の課題が、半導体基板にソース領域およびドレイン
領域を有するＭＩＳＦＥＴメモリーセルからなるリード
オンリーメモリーにおいて、前記ソース領域又はドレイ
ン領域と前記半導体基板とのＰＮ接合がレーザで破壊さ
れて、ゲート制御による前記ＭＩＳＦＥＴのＯＮ状態で
のリーク電流は破壊されたＰＮ接合のほうが破壊されて
いないＰＮ接合の場合よりも大きくなり、このリーク電
流の差をビット情報とすることを特徴とするリードオン
リーメモリーによって達成される。

本発明に係るリードオンリーメモリー（ＲＯＭ）はレー
ザを利用する点でレーザによるヒユーズ溶断形ＰＲＯＭ
　（Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＵＭ）に似ているが
、ヒユーズを溶断するのに必要なほど大きなレーザ光出
力はいらないしかつヒユーズ飛散による信頼性低下がな
い。また、ＰＮ接合を破壊する点でジャンクション（ダ
イオード）破壊形ＰＲ曲に似ているが、ダイオード２本
を互に逆極性に接続しためんどうな構成と比べると本発
明に係るＲＯＭは構造が簡単であり、かつ過電圧を印加
することによっていずれか一方の接合を破壊するやり方
ではない。

〔実施例〕

以下、添付図面を参照して本発明の実施例によって本発
明の詳細な説明する。

本発明に係る旧５ＦＥＴメモリーセルからなるリードオ
ンリーメモ’Ｊ−（ＲＯＭ）の回路図を第２図に示し、
該ＲＯＭの概略部分断面図を第１図に示す。

第２図の回路図のようにワード線Ｗ＋、Ｗ２とビット線
Ｂ、、Ｂ、、Ｂ、と、ＭＩＳＦ［ＥＴ　１〜６と、ダイ
オード（ＰＮ接合）　７〜１２とで構成されており、Ｍ
ＩＳＦＥＴのゲートがワード線に、ドレインがビット線
に、そしてソースがダイオードに接続しており、ダイオ
ードのＮ側端子が接地（ＧＮＤ）されている。

ＭＩＳＦＢＴＩおよび２でのＲＯＭ断面が第１図であっ
て、シリコン基板２１にドレイン領域２２を共有して形
成されている。ポリシリコンゲートでもあるワード線Ｗ
＋１よびＷ２がゲート酸化膜２３を介してシリコン基板
２１上に形成され、アルミニウム合金配線であるビット
線Ｂ、がドレイン領域２２と接続している。シリコン基
板２１に形成されたソース領域２４および２５が基板２
１とでＰＮ接合を形成して、ダイオード７および８とな
っている。そして、シリコン基板２１底面に電極層２６
が形成されて、これが接地されている。

このようなＲＯＭが次のようにして作られてレーザによ
ってデータ（ビット情報）が書込まれる。

シリコン基板２１を選択酸化してアイソレーションのフ
ィールド酸化膜３１を形成する。シリコン基板２１の素
子形成領域にゲート酸化膜２３でもある薄い絶縁膜を形
成し、その上にポリシリコンゲー）Ｗ＋　およびＷ２を
所定パターンで形成する。薄い絶縁膜を除去してから、
イオン注入法によってドレイン領域２２およびソース領
域２４・２５を形成する。このとき、ポリシリコン’７
’−）トフイールド酸化膜とがマスクとして働く。ｃＶ
Ｄ法によって５ｉ０２（又はＰＳＧ）層間絶縁膜３２を
全面に形成し、ドレイン領域２２にてコンタクト孔を選
択エツチングであける。このコンタクト孔を介してドレ
イン領域２３に接触するアルミニウム合金配線Ｂ、を形
成する。また、シリコン基板２１の底面上に金属電極層
２６を形成する。そして、第１図に示すようにレーザ３
３をプログラムにしたがって所定のＭＩＳＦＥＴメモリ
ーセルのソース領域２４に照射してＰＮ接合を破壊する
（すなわち、リーク電流が多く流れるようになる）。こ
のようにしてデータ書込みを行ない、読み出す場合には
、ワード線のポリシリコンゲートＷ１　に電圧（ｖ６）
をかけてると、ＰＮ接合（ダイオード７）がなくリーク
電流が流れてＭＩＳＦＥＴｌをＯＮ状態にし、このとき
のビット線Ｂ、での電圧降下をセンサアンプにて検出す
る。一方、レーザで書込みを行なわなかったＭＩＳＦＥ
Ｔ　２においては、ワード線のボリシコンゲ−１”Ｗ２
　に電圧（ｖ６〉をかけてもＰＮ接合（ダイオード８）
があってほとんど電流は流れずＭＩＳＦＥＴ　２はＯＦ
Ｆ状態であって、ビット線Ｂ２で電圧降下はない。この
ようにＰＮ接合（ダイオード）の状態に応じて“１″／
“０″を読みとることができる。

なお、レーザによるデータ書込みを行なう際に、有機膜
（レジスト膜）やＰＳＧ膜などの遮光性膜マスクを利用
して所定ＭＩＳＦＥＴのソース領域のみを表出させてお
いてレーザをスキャン（走査）させた全面照射でもって
行なうこともできる。この場合には、レーザの照射位置
決めが容易になる。

〔発明の効果〕

本発明によれば、レーザによって直接にデータ書込みが
できてマスクＲＯＭでのマスクを作成する必要はなく、
ターンアラウドタイムが短かくてすむ。１回のプログラ
ミングで使用されているＯｎｅ　Ｔｉｍｅ　ＰＲＯＭ　
（ＯＴＰＲＯＭ）に本発明に係るＲＯＭは、特に、適し
ている。さらに、接地（ＧＮＤ）線を必要としない構造
でのＲＯＭとなって、それだけ微細化に寄与する。

【図面の簡単な説明】

第１図は、本発明に係るＲＯＭの回路図であり、第２図
は、本発明に係るＲＯＭの概略断面図である。Ｂ、〜Ｂ、・・・ビット線、Ｗ＋　　１Ｗ２・・・ワード線（ポリシリコンゲート）
、１〜６・・・ＭＩＳＦＥＴ１７〜１２・・・ダイオード、２１・・・シリコン基板、２２・・・ドレイン領域、２４．２５・・・ソース領域、３２・・・層間絶縁層、３３・・・レーザ。本発明のＲＯＭの断面図第１　図１〜６・・ＭＩ　５ＦＥＴ７〜１２・・・ダイオードＷ、、”Ｎ２・　・　ワード線巳１〜Ｂ３・・・　ビット線２４．２５・・・ノース領域３３・・・レーザ本発明のＲＯＭ０回路図第　２０

Claims

【特許請求の範囲】

１、半導体基板にソース領域およびドレイン領域を有す
るＭＩＳＦＥＴメモリーセルからなるリードオンリーメ
モリーにおいて、前記ソース領域又はドレイン領域と前
記半導体基板とのＰＮ接合がレーザで破壊されて、ゲー
ト制御による前記ＭＩＳＦＥＴのＯＮ状態でのリーク電
流は破壊されたＰＮ接合のほうが破壊されていないＰＮ
接合の場合よりも大きくなり、このリーク電流の差をビ
ット情報とすることを特徴とするリードオンリーメモリ
ー。