JPH10256398A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10256398A JPH10256398A JP9081888A JP8188897A JPH10256398A JP H10256398 A JPH10256398 A JP H10256398A JP 9081888 A JP9081888 A JP 9081888A JP 8188897 A JP8188897 A JP 8188897A JP H10256398 A JPH10256398 A JP H10256398A
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- Japan
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- semiconductor memory
- memory device
- transistors
- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
Abstract
(57)【要約】
【課題】 複数の半導体装置の識別のために半導体集積
回路内にそれぞれに変更不可能で、なおかつ各々異なる
固有の情報を記憶した識別用のメモリセル部を有する半
導体装置並びにその簡便な製造方法を提供する。 【解決手段】 半導体基板10上にアレ−状に形成された
複数のトランジスタを配置し，前記複数のトランジスタ
と配線層130 との間に開口されたコンタクト100孔に選
択的に散布した絶縁物からなる微粒子110 によって，前
記複数のトランジスタの前記コンタクト100 孔の一部を
無作為に塞がれた識別用メモリセル部を形成することに
より、一つとして同じメモリセル部分を持つ半導体装置
が存在しないようにして、このセルの情報をホストに登
録しておくことにより各々の半導体装置を識別可能とな
し、重要な情報を記録した半導体装置の偽造を防ぐこと
ができるようにする。
回路内にそれぞれに変更不可能で、なおかつ各々異なる
固有の情報を記憶した識別用のメモリセル部を有する半
導体装置並びにその簡便な製造方法を提供する。 【解決手段】 半導体基板10上にアレ−状に形成された
複数のトランジスタを配置し，前記複数のトランジスタ
と配線層130 との間に開口されたコンタクト100孔に選
択的に散布した絶縁物からなる微粒子110 によって，前
記複数のトランジスタの前記コンタクト100 孔の一部を
無作為に塞がれた識別用メモリセル部を形成することに
より、一つとして同じメモリセル部分を持つ半導体装置
が存在しないようにして、このセルの情報をホストに登
録しておくことにより各々の半導体装置を識別可能とな
し、重要な情報を記録した半導体装置の偽造を防ぐこと
ができるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、半導体記憶装置に個別の情報を記憶させ、そ
れぞれの半導体記憶装置が識別可能なように成された個
人認証用の識別情報を有する半導体記憶装置及びその製
造方法に関する。
し、特に、半導体記憶装置に個別の情報を記憶させ、そ
れぞれの半導体記憶装置が識別可能なように成された個
人認証用の識別情報を有する半導体記憶装置及びその製
造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路を用いた携帯カ−
ドが開発、製造されており、各々のカ−ドの識別に用い
る固有のデ−タは磁気記録によって行っていた。半導体
集積回路を用いたカ−ドでは各々の半導体集積回路内に
識別用のデ−タを記憶しておくためのメモリセル部（以
下識別用セルとする）が必要となる。
ドが開発、製造されており、各々のカ−ドの識別に用い
る固有のデ−タは磁気記録によって行っていた。半導体
集積回路を用いたカ−ドでは各々の半導体集積回路内に
識別用のデ−タを記憶しておくためのメモリセル部（以
下識別用セルとする）が必要となる。
【０００３】現在、多数の半導体記憶装置のそれぞれに
他と異なる識別用のデ−タを記憶するメモリセル部を製
造するためには、半導体製造工程のフォトリソグラフィ
−工程において用いるフォトマスクに各々のチップの異
なるデ−タを記憶させる方法や、同工程においてフォト
マスクを用いずに電子ビ−ム描画によって直接デ−タを
書き込む方法、または書換え可能な不揮発性メモリを製
造した後に、各々のチップに異なる情報を記憶させる方
法などがある。
他と異なる識別用のデ−タを記憶するメモリセル部を製
造するためには、半導体製造工程のフォトリソグラフィ
−工程において用いるフォトマスクに各々のチップの異
なるデ−タを記憶させる方法や、同工程においてフォト
マスクを用いずに電子ビ−ム描画によって直接デ−タを
書き込む方法、または書換え可能な不揮発性メモリを製
造した後に、各々のチップに異なる情報を記憶させる方
法などがある。
【０００４】
【発明が解決しようとする課題】前記した従来の方法
は、製造者の所望したデ−タを記憶できるという長所が
あるが、異なるフォトマスクを用いる方法では、各ウエ
ハごとに異なるマスクが必要なため非常にコストがかか
る問題があった。
は、製造者の所望したデ−タを記憶できるという長所が
あるが、異なるフォトマスクを用いる方法では、各ウエ
ハごとに異なるマスクが必要なため非常にコストがかか
る問題があった。
【０００５】また、電子ビ−ム描画を用いる方法では、
チップ毎に異なるデ−タを書き込まなければならないの
でスル−プットが低下する問題があった。また、書換え
可能な不揮発性メモリを用いる方法では、簡単に情報の
変更が可能であり、製造者以外の他者にデ−タを変更さ
れる恐れがあるという問題があった。
チップ毎に異なるデ−タを書き込まなければならないの
でスル−プットが低下する問題があった。また、書換え
可能な不揮発性メモリを用いる方法では、簡単に情報の
変更が可能であり、製造者以外の他者にデ−タを変更さ
れる恐れがあるという問題があった。
【０００６】本発明は前記問題点を解決するために、識
別セル内の無作為に選ばれた一部のトランジスタを動作
不能にすることにより、変更不可能でなおかつ各々異な
る固有の情報を記憶した識別用セルを有する半導体記憶
装置とその簡便な製造方法を提供することにある。この
セルの情報をホストに登録しておくことにより各々の半
導体記憶装置を識別することが出来るため、重要な情報
を記憶した半導体記憶装置の偽造を防ぐことが出来る。
別セル内の無作為に選ばれた一部のトランジスタを動作
不能にすることにより、変更不可能でなおかつ各々異な
る固有の情報を記憶した識別用セルを有する半導体記憶
装置とその簡便な製造方法を提供することにある。この
セルの情報をホストに登録しておくことにより各々の半
導体記憶装置を識別することが出来るため、重要な情報
を記憶した半導体記憶装置の偽造を防ぐことが出来る。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上にアレ−状に形成された複数のMOS型
トランジスタを有し、前記複数のトランジスタによる識
別用セルは統計学的に十分に大きい数のメモリセルアレ
イを構成する。この識別用セルアレイの個数は少なくと
も識別したい半導体記憶装置の個数の２を底とする対数
値より多い個数を備え、実用的には最低100bit以上のメ
モリから構成される。
は、半導体基板上にアレ−状に形成された複数のMOS型
トランジスタを有し、前記複数のトランジスタによる識
別用セルは統計学的に十分に大きい数のメモリセルアレ
イを構成する。この識別用セルアレイの個数は少なくと
も識別したい半導体記憶装置の個数の２を底とする対数
値より多い個数を備え、実用的には最低100bit以上のメ
モリから構成される。
【０００８】前記アレ−状に形成された複数のトランジ
スタと配線層との間に開口されたコンタクト孔に絶縁物
からなる粒子を選択的に散布し、前記コンタクト孔の一
部に絶縁物を埋め込むことによってメモリセルの動作不
能状態をランダムに起し、識別用セルに異なる情報を記
憶した半導体記憶装置を提供する。
スタと配線層との間に開口されたコンタクト孔に絶縁物
からなる粒子を選択的に散布し、前記コンタクト孔の一
部に絶縁物を埋め込むことによってメモリセルの動作不
能状態をランダムに起し、識別用セルに異なる情報を記
憶した半導体記憶装置を提供する。
【０００９】
【作用】本発明によれば、識別用セルに絶縁物からなる
微粒子を散布するため、製造が簡単で低コストであるに
もかかわらず、一つとして同じメモリセル部分を持つチ
ップは存在しないようにすることができる。
微粒子を散布するため、製造が簡単で低コストであるに
もかかわらず、一つとして同じメモリセル部分を持つチ
ップは存在しないようにすることができる。
【００１０】
【実施例】以下に、本発明の半導体記憶装置の実施例
を、図面を参照しながら具体的に説明する。識別用セル
アレイの個数は少なくとも識別したい半導体記憶装置の
個数の２を底とする対数値より多い個数を備え、実用的
には最低100bit以上のメモリから構成される必要があ
る。
を、図面を参照しながら具体的に説明する。識別用セル
アレイの個数は少なくとも識別したい半導体記憶装置の
個数の２を底とする対数値より多い個数を備え、実用的
には最低100bit以上のメモリから構成される必要があ
る。
【００１１】本実施例では、識別用セルとして１Kbitの
ROM(読み出し専用記憶装置) アレイを用い、製造工程の
途中で微粒子を散布することによりトランジスタ配線の
導通、非導通をランダムに起こし、前記の半導体記憶装
置を実現する。
ROM(読み出し専用記憶装置) アレイを用い、製造工程の
途中で微粒子を散布することによりトランジスタ配線の
導通、非導通をランダムに起こし、前記の半導体記憶装
置を実現する。
【００１２】図１は、本実施例に係わる主要製造工程を
示す概略縦断面図を示す。図１(a) に示すように、Ｐ型
半導体基板10上で素子分離領域にフィ−ルド酸化膜20を
熱酸化によって5500Å成長させる。その後、熱酸化によ
ってゲ−ト酸化膜30を12Å成長させる。次に、ゲ−ト電
極となる多結晶シリコンを成膜し、リンを堆積し、エッ
チングによりゲ−ト電極40を加工する。
示す概略縦断面図を示す。図１(a) に示すように、Ｐ型
半導体基板10上で素子分離領域にフィ−ルド酸化膜20を
熱酸化によって5500Å成長させる。その後、熱酸化によ
ってゲ−ト酸化膜30を12Å成長させる。次に、ゲ−ト電
極となる多結晶シリコンを成膜し、リンを堆積し、エッ
チングによりゲ−ト電極40を加工する。
【００１３】次いで、図１(b) に示すように、リンを80
Kev 、2X1013/cm2の条件でイオン注入して低濃度拡散層
を形成した後、全面に酸化膜を成膜する。続いて、全面
を異方性エッチングすることにより、ゲ−ト電極側面に
サイドウオ−ル70を形成する。次に、砒素(As)を50Kev
、3.5X1015/cm2の条件でイオン注入することによって
ソ−ス・ドレインの高濃度不純物拡散層50、60を形成す
る。
Kev 、2X1013/cm2の条件でイオン注入して低濃度拡散層
を形成した後、全面に酸化膜を成膜する。続いて、全面
を異方性エッチングすることにより、ゲ−ト電極側面に
サイドウオ−ル70を形成する。次に、砒素(As)を50Kev
、3.5X1015/cm2の条件でイオン注入することによって
ソ−ス・ドレインの高濃度不純物拡散層50、60を形成す
る。
【００１４】その後、酸化膜80を2000Å堆積し、さらに
BSPG( ボロン珪酸リンガラス) 膜90を6000Å堆積し、そ
の後900 ℃で30分間加熱し平坦化する。次いで、図１
(c) に示すように、ビットラインのコンタクト以外をレ
ジストでマスクした後、等方性エッチングを行い、続い
て異方性エッチングにより直径0.5 μm のコンタクト10
0 を開口する。
BSPG( ボロン珪酸リンガラス) 膜90を6000Å堆積し、そ
の後900 ℃で30分間加熱し平坦化する。次いで、図１
(c) に示すように、ビットラインのコンタクト以外をレ
ジストでマスクした後、等方性エッチングを行い、続い
て異方性エッチングにより直径0.5 μm のコンタクト10
0 を開口する。
【００１５】次いで、図２(a) に示すように、コンタク
ト100 と拡散層50、60との接触部をオ−ミック化するた
め、Asを30Kev 、5X1015/cm2の条件でイオン注入する。
その後に識別用セル以外の部分をレジスト120 でマスク
する。続いて、例えばポリスチレンラテックス(PSL) で
構成された直径0.4 μm の微粒子110 をアトマイザ−(
噴霧器) で散布する。
ト100 と拡散層50、60との接触部をオ−ミック化するた
め、Asを30Kev 、5X1015/cm2の条件でイオン注入する。
その後に識別用セル以外の部分をレジスト120 でマスク
する。続いて、例えばポリスチレンラテックス(PSL) で
構成された直径0.4 μm の微粒子110 をアトマイザ−(
噴霧器) で散布する。
【００１６】前記微粒子110 の散布は、ウエハ全体また
はウエハ表面の一部に選択的に散布し、散布された粒子
がランダムにコンタクト孔100 に埋め込まれる。前記粒
子が埋め込まれている前記コンタクト孔100 は、前記複
数のMOS 型トランジスタの中の一部のトランジスタにお
ける前記ソ−ス・ドレイン拡散層50、60に接続される。
はウエハ表面の一部に選択的に散布し、散布された粒子
がランダムにコンタクト孔100 に埋め込まれる。前記粒
子が埋め込まれている前記コンタクト孔100 は、前記複
数のMOS 型トランジスタの中の一部のトランジスタにお
ける前記ソ−ス・ドレイン拡散層50、60に接続される。
【００１７】標準粒子径はコンタクト孔100 の径よりや
や小さいものを用い、またポリスチレンラテックス以外
の絶縁性の微粒子を用いても良い。次に、窒素ブロ−又
はスクラブ洗浄によってウエハ表面上の微粒子を除去す
る。次いで、レジスト120 を除去した後、メタル配線を
形成する。
や小さいものを用い、またポリスチレンラテックス以外
の絶縁性の微粒子を用いても良い。次に、窒素ブロ−又
はスクラブ洗浄によってウエハ表面上の微粒子を除去す
る。次いで、レジスト120 を除去した後、メタル配線を
形成する。
【００１８】図２(b) に示すように、メタル配線として
アルミニウム130 を配線する。識別用セル内のいくつか
のトランジスタはポリスチレンラテックスによってビッ
トラインを塞がれ導通しないため、それによってメモリ
の中に各集積回路特有のランダムなROM パタ−ンが形成
される。
アルミニウム130 を配線する。識別用セル内のいくつか
のトランジスタはポリスチレンラテックスによってビッ
トラインを塞がれ導通しないため、それによってメモリ
の中に各集積回路特有のランダムなROM パタ−ンが形成
される。
【００１９】次いで、図２(c) に示すように、保護用の
酸化膜140 を5000Å、窒化膜150 を5000Å堆積させ、半
導体記憶装置を完成させる。
酸化膜140 を5000Å、窒化膜150 を5000Å堆積させ、半
導体記憶装置を完成させる。
【００２０】なお、本発明は前記の実施形態に限定され
るものではなく、ROM 以外のメモリ、例えばSRAM、DRAM
やEEPROMなどのメモリアレイにも適用可能である。
るものではなく、ROM 以外のメモリ、例えばSRAM、DRAM
やEEPROMなどのメモリアレイにも適用可能である。
【００２１】
【発明の効果】以上、本発明により各々の半導体記憶装
置の識別用セル部分に変更不可能で、なおかつ全て異な
る情報を有する半導体記憶装置を既存の半導体プロセス
に数工程追加するだけで簡単に製造することが出来る。
このセルの情報をホストに登録しておくことにより各々
の半導体記憶装置を識別することが可能なため、重要な
情報を記録した半導体記憶装置の偽造を確実に防ぐこと
が出来る。
置の識別用セル部分に変更不可能で、なおかつ全て異な
る情報を有する半導体記憶装置を既存の半導体プロセス
に数工程追加するだけで簡単に製造することが出来る。
このセルの情報をホストに登録しておくことにより各々
の半導体記憶装置を識別することが可能なため、重要な
情報を記録した半導体記憶装置の偽造を確実に防ぐこと
が出来る。
【図１】本発明の一実施例を説明するための製造工程順
の概略縦断面図である。
の概略縦断面図である。
【図２】本発明の一実施例を説明するための製造工程順
の概略縦断面図である。
の概略縦断面図である。
10 半導体基板 20 素子分離領域 30 ゲ−ト絶縁膜 40 ゲ−ト電極 50 不純物拡散層 60 不純物拡散層 70 サイドウオ−ル 80 酸化膜 90 BSPG膜 100 コンタクト 110 ポリスチレンラテックス(PSL) 120 レジスト 130 アルミニウム 140 酸化膜 150 窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115
Claims (9)
- 【請求項１】 半導体基板上に形成された複数のトラン
ジスタと、 前記複数のトランジスタの上方に形成された配線層とを
有し、 前記複数のトランジスタと前記配線層との間にコンタク
ト孔が配置され、前記コンタクト孔の一部には絶縁物か
らなる粒子が埋め込まれていることを特徴とする半導体
記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置であっ
て、 前記複数のトランジスタの個数は少なくとも識別したい
半導体記憶装置の個数の２を底とする対数値より多いこ
とを特徴とする半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置であっ
て、 前記粒子が埋め込まれている前記コンタクト孔は、前記
複数のトランジスタの中の一部のトランジスタにおける
ドレイン拡散層に接続されていることを特徴とする半導
体記憶装置。 - 【請求項４】 請求項１に記載の半導体記憶装置であっ
て、 前記コンタクト孔に前記粒子がランダムに埋め込まれて
いることを特徴とする半導体記憶装置。 - 【請求項５】 コンタクト孔が形成された半導体基板上
に微粒子を散布する工程と、 前記半導体基板上にメタル配線を形成する工程とを有す
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 請求項５に記載の半導体記憶装置の製造
方法であって、 前記微粒子の一部が前記コンタクト孔に埋め込まれるこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項７】 請求項５に記載の半導体記憶装置の製造
方法であって、 前記微粒子が絶縁物であることを特徴とする半導体記憶
装置の製造方法。 - 【請求項８】 請求項５に記載の半導体記憶装置の製造
方法であって、 前記微粒子を散布する工程の後に、前記微粒子の一部を
除去する工程を有することを特徴とする半導体記憶装置
の製造方法。 - 【請求項９】 請求項８に記載の半導体記憶装置の製造
方法であって、 前記微粒子を除去する工程は、ブロ−又はスクラブ洗浄
工程であることを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081888A JPH10256398A (ja) | 1997-03-14 | 1997-03-14 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081888A JPH10256398A (ja) | 1997-03-14 | 1997-03-14 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256398A true JPH10256398A (ja) | 1998-09-25 |
Family
ID=13758994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9081888A Withdrawn JPH10256398A (ja) | 1997-03-14 | 1997-03-14 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256398A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1202353A1 (en) * | 2000-10-27 | 2002-05-02 | STMicroelectronics S.r.l. | Mask programmed ROM and method of fabrication |
| WO2002059968A2 (en) * | 2001-01-24 | 2002-08-01 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering using an apparent metal contact line terminating on field oxide and method |
| WO2002103785A3 (en) * | 2001-06-15 | 2003-08-14 | Hrl Lab Llc | Cmos process |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
-
1997
- 1997-03-14 JP JP9081888A patent/JPH10256398A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1202353A1 (en) * | 2000-10-27 | 2002-05-02 | STMicroelectronics S.r.l. | Mask programmed ROM and method of fabrication |
| WO2002059968A2 (en) * | 2001-01-24 | 2002-08-01 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering using an apparent metal contact line terminating on field oxide and method |
| WO2002059968A3 (en) * | 2001-01-24 | 2002-11-14 | Hrl Lab Llc | Integrated circuits protected against reverse engineering using an apparent metal contact line terminating on field oxide and method |
| GB2393851A (en) * | 2001-01-24 | 2004-04-07 | Hrl Lab Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| GB2393851B (en) * | 2001-01-24 | 2005-07-13 | Hrl Lab Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| WO2002103785A3 (en) * | 2001-06-15 | 2003-08-14 | Hrl Lab Llc | Cmos process |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |