TW201539816A - 電阻式隨機存取記憶體裝置及電阻式隨機存取記憶體堆疊之形成方法 - Google Patents
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Abstract
本揭露有關於具有金屬蓋層之電阻式隨機存取記憶體裝置結構，其中金屬蓋層沉積於高介電常數氧化鉿可變電阻介電層沉積之前。在此，蓋層位於高介電常數氧化鉿層之下，且因此在蝕刻電阻式隨機存取記憶體裝置上電極的製程期間，不會發生傷害。金屬蓋層之外側壁實質上對準可變電阻介電層之外側壁，且因此在後續蝕刻製程中，可能發生在易於氧化的金屬蓋層外側壁的任何傷害，其位置可遠離在高介電常數氧化鉿層中的氧空乏細絲(導電細絲)。因此，本揭露之結構，可改善數據保留。
Description
本揭露主張美國臨時專利申請案61/924,504(申請日：2014/01/07；發明名稱：「以氧化鉿前沉積鈦蓋層改善電阻式記憶體記憶能力(improvement of RRAM retention by depositing Ti capping layer before HK HfO)」)之優先權，並將其內容併入本揭露以作為參考。
非揮發性記憶體通常使用於各種商用或軍用電子元件及設備。電阻式隨機存取記憶體(Resistance random access memory,RRAM)因為其結構簡單且包含與CMOS邏輯相容的製程，因此成為下個世代非揮發性記憶體中極有潛力的候選裝置。每個電阻式隨機存取記憶體單元包括金屬氧化物材料夾設於上電極與下電極之間。此金屬氧化物材料具有可變電阻，其電阻能階(resistance level)對應於儲存在電阻式隨機存取記憶體中的數據狀態。
根據以下的詳細說明並配合所附圖式做完整揭
露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖顯示依據本揭露之一些實施例之電阻式隨機存取記憶體堆疊之剖面圖。
第2圖顯示依據本揭露之一些實施例之製作電阻式隨機存取記憶體堆疊之方法之流程圖，其中電阻式隨機存取記憶體包括鈦蓋層形成在高介電常數氧化鉿介電層之前。
第3圖顯示依據本揭露之一些實施例之形成電阻式隨機存取記憶體堆疊之逐步方法之流程圖。
第4-7、8A-8B、9-10圖顯示依據本揭露之一些實施例之形成電阻式隨機存取記憶體堆疊之剖面圖，其中電阻式隨機存取記憶體包括鈦蓋層形成於高介電常數氧化鉿介電層之下。
第11圖顯示依據本揭露之一些實施例之電阻式隨機存取記憶體裝置之剖面圖，其中電阻式隨機存取記憶體裝置具有電阻式隨機存取記憶體堆疊，且電阻式隨機存取記憶體堆疊具有鈦蓋層位於高介電常數氧化鉿介電層之下。
以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦
即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
習知的電阻式隨機存取記憶體(Resistance random access memory,RRAM)包括上電極(陽極)與下電極(陰極)且具有可變電阻介電層(variable resistance dielectric layer)設置於兩電極之間。上電極由雙極性切換層與金屬蓋層所組成，兩者共用一上電極寬度，此寬度由測量上電極的外側壁而得。可變電阻介電層與下電極具有下電極寬度，此下電極寬度小於上電極寬度。在進行電阻式隨機存取記憶體的讀寫操作時，施加設定(set)電壓跨過上電極與下電極，使可變電阻介電層從第一電阻變成第二電阻。類似地，施加重設(reset)電壓跨過這些電極，使可變電阻介電層從第二電阻回到第一電阻。因此，在這種情況下，第一電阻與第二電阻狀態分別對應到邏輯「1」與邏輯「0」的狀態(反之亦然)，設定電壓與重設電壓可用以將數位數據儲存於電阻式隨機存取記憶體中。
據信，發生電阻切換的機制是因為排列於可變電阻介電層中的選擇性導電細絲。這些選擇性導電細絲最初形成在電阻式隨機存取記憶體製程之末端，當施加形成電壓跨過陽極與陰極時。這此形成電壓產生高電場，其將氧原子撞出可變電阻介電層之晶格中，因此形成局部氧空乏(localized oxygen vacancies)。這些局部氧空乏傾向排列形成「細絲(filaments)」，這些細絲相對持久且其延伸存在於上電極與下電極之間。在讀
寫操作期間，藉由填充氧原子到細絲中或是從細絲中剝除氧原子，可以改變細絲之電阻。舉例而言，當施加第一電壓(例如，設定電壓)時，氧原子從金屬蓋層中耗盡且注入細絲中，以提供第一電阻；當施加第二電壓(例如，重設電壓)時，氧原子從細絲中剝除且注入金屬蓋層中，以提供第二電阻。不論真正的機制為何，據信，介於金屬蓋層與細絲之間的氧原子移動支配著電阻式隨機存取記憶體之「設定」電阻與「重設」電阻，其中金屬蓋層係作為氧儲存槽(oxygen reservoir)。
不幸的是，在習知的電阻式隨機存取記憶體製作過程中，使用蝕刻形成相對較窄的上電極結構會至少部分地氧化金屬蓋層之外側壁。在後續的熱處理步驟(例如烘烤或退火)期間，氧會從上述部分地氧化的金屬蓋層中發生不欲產生之擴散，並且與細絲中的氧空乏結合。對於電阻式隨機存取記憶體而言，此現象會有效將一些細絲「固定(pin)」於兩種電阻狀態的其中之一，如此一來，這些電阻式隨機存取記憶體單元(RRAM cell)可能會產生數據保留(data retention)的議題。
因此，本揭露提供一種電阻式隨機存取記憶體單元(RRAM cell)的新穎結構，其中陽極結構(包括金屬蓋層)設置於可變電阻介電層之下且變成相對較寬的電極之一部份。如此一來，金屬蓋層將會形成於可變電阻介電層之下(亦即，陽極現在形成於可變電阻介電層之下)，且當上電極被蝕刻時，金屬蓋層因而不會被氧化。再者，因為金屬蓋層現在是相對較寬的下電極之一部份，所以金屬蓋層之側壁氧化發生在與可變電阻介電層中之細絲區域保持安全距離的位置。因此，可良好地
定義在「設定」與「重設」電阻之間的電阻有效改變，使高電阻狀態與低電阻狀態更容易辨別。
第1圖顯示依據本揭露之一些實施例之電阻式隨機存取記憶體堆疊(RRAM stack)100之剖面圖。電阻式隨機存取記憶體堆疊100包括上(陰極)電極114與下(陽極)電極105，且具有可變電阻介電層110介於兩者之間。可變電阻介電層110包括細絲區域107，其具有細絲形成於其中。可變電阻介電層110包括高介電常數氧化鉿(hafnium oxide)。
電阻式隨機存取記憶體堆疊100位於半導體工作部件103之上，半導體工作部件103包括導電金屬區域101與極低介電常數(extremely low-k)介電區域102位於兩側。在半導體工作部件103正上方為介電保護層104，介電保護層104具有開口區域位於金屬區域101之上，其中介電保護層104之側壁終止於金屬區域101之上。在介電保護層104之上為陽極106，陽極106穿過介電保護層104中的開口而鄰接導電金屬區域101。在一些實施例中，陽極104包括過渡金屬氮化物層。在陽極106之上，設置金屬蓋層108。在一些實施例中，金屬蓋層108包括鈦(Ti)、鉭(Ta)或鉿(Hf)，且作為氧儲存槽。可變電阻介電層110鄰接金屬蓋層108之整個上表面。可變電阻介電層110、金屬蓋層108與陽極106具有彼此對準之垂直側壁。陰極114位於可變電阻介電層110之上且位於可變電阻介電層之預定的中心區域中。陰極114具有第一寬度w1，其藉由測量其外側壁而得，且可變電阻介電層110與金屬蓋層108具有第二寬度w2，其藉由測量其相對的外側壁而得。在一些實施例中，第二寬度w2大於第
一寬度。在一實施例中，陰極114包括第一過渡金屬氮化物層112與第二過渡金屬氮化物層113位於第一過渡金屬氮化物層112的頂部之上。一對側壁間隔物118a與118b設置在陰極114之兩側上。側壁間隔物118a與118b也位於可變電阻介電層110之兩末端位置上。陰極114具有外側壁，外側壁直接鄰接所對應之側壁間隔物118a與118b之內側壁。抗反側層116與陰極114具有彼此對準之垂直側壁。
如同在下文中將更詳細討論之內容，在一些實施例中，不同於習知的方法，金屬蓋層108可包括鈦，其沉積於可變電阻介電層110之前。另言之，相對於習知方法，陽極106與陰極114被翻轉，且金屬蓋層108現在變成下電極105的一部份。當可變電阻介電層110與金屬蓋層108之外側壁實質上彼此對準時，這種結構會使易於氧化的金屬蓋層108之外側壁位置遠離可變電阻介電層110之細絲區域107。因此，可能發生於金屬蓋層108之外側壁的氧化將不會損害可變電阻介電層110之細絲，並且因而得以改善數據保留。
第2圖顯示依據本揭露之一些實施例之製作電阻式隨機存取記憶體堆疊之方法之流程圖200，其中電阻式隨機存取記憶體包括鈦蓋層形成於高介電常數氧化鉿介電層之前。顯示於所揭露之方法200且在下文中描述為一系列動作或事件，應可理解的是，如此的動作或事件的順序不應被限制性的解釋。動作可以依照不同順序發生及/或伴隨著除了本文中顯示及/或描述以外的其它動作或事件。此外，並非所有顯示的動作都需要實施於本文所描述之一或多個方面或實施例。再
者，本中所描述的一或多個行為皆可在一或多個單獨的動作及/或階段中實施。
在步驟202，提供半導體基部表面，半導體基部表面包括金屬內連線結構設置於極低介電常數介電層中。在一些實施例中，金屬內連線結構包括銅。
在步驟204，形成具有開口區域的介電保護層於半導體基部表面之上。在一些實施例中，介電保護層包括碳化矽。
在步驟206，形成陽極層於介電保護層之上。在一些實施例中，陽極包括氮化鉭(TaN)。
在步驟208，形成金屬蓋層於陽極之上。在一些實施例中，金屬蓋層包括鈦(Ti)。
在步驟210，形成可變電阻介電層於金屬蓋層之上。在一些實施例中，可變電阻介電層包括氧化鉿(HfO)。
在步驟212，形成陰極層於可變電阻介電層之上。在一些實施例中，陰極包括第一過渡金屬氮化物層具有第二過渡金屬氮化物層位於其上。在一些實施例中，過渡金屬氮化物層包括氮化鉭(TaN)與氮化鈦(TiN)。舉例而言，第一過渡金屬氮化物層可以是氮化鉭(TaN)，且第二過渡金屬氮化物層可以是氮化鈦(TiN)。
第3圖顯示依據本揭露之一些實施例之形成電阻式隨機存取記憶體堆疊之逐步方法300之流程圖。顯示於所揭露之方法300且在下文中描述為一系列動作或事件，應可理解的是，如此的動作或事件的順序不應被限制性的解釋。動作可以依照不同順序發生及/或伴隨著除了本文中顯示及/或描述以
外的其它動作或事件。此外，並非所有顯示的動作都需要實施於本文所描述之一或多個方面或實施例。再者，本中所描述的一或多個行為皆可在一或多個單獨的動作及/或階段中實施。
在步驟302，形成基部材料之水平堆疊於具有介電保護層位於其上的半導體基部區域上，基部材料之水平堆疊包括陽極、金屬蓋層、可變電阻介電層及陰極。
在步驟304，形成罩幕於陰極層之上。罩幕覆蓋陰極層的一些部份，而使陰極的其他部份暴露出來。
在步驟306，進行第一蝕刻，以移除陰極層的暴露部份，並形成陰極結構。在一些實施例中，第一蝕刻包括乾式蝕刻，乾式蝕刻包括以氯為主之蝕刻劑，例如，氯氣/BCl2(Cl2/BCl2)或以氟為主之蝕刻劑，例如，氟甲烷/三氟甲烷/CH2/六氟化硫(CF4/CHF3/CH2/SF6)。
在步驟308，側壁間隔物形成於陰極之外側壁周圍。側壁間隔物與陰極結構覆蓋可變電阻介電層的一些部份，而使可變電阻介電層的其他部份暴露出來。在一些實施例中，陰極包括氮化鉭(TaN)位於氮化鈦(TiN)之上，且側壁間隔物材料包括氮化矽(SiN)。
在步驟310，進行第二蝕刻，以移除可變電阻介電層的暴露部份。使側壁間隔物與陰極結構設置在適當的位置，而進行第二蝕刻，以移除可變電阻介電層的暴露部份且連帶移除位於其下的金屬蓋層與陽極。第二蝕刻會停在介電保護層。在一些實施例中，陽極包括氮化鉭(TaN)。在一些實施例中，第一蝕刻包括乾式蝕刻，乾式蝕刻包括以氯為主之蝕刻劑，例
如，氯氣/BCl2(Cl2/BCl2)或以氟為主之蝕刻劑，例如，氟甲烷/三氟甲烷/CH2/六氟化硫(CF4/CHF3/CH2/SF6)。
在步驟312，金屬接觸形成於陰極結構之上，其中當進行設定(set)時，陰極結構進一步連接至源極線(source line)，且當進行重新設定(reset)時，陰極結構進一步連接至位元線(bit line)。
第4-10圖顯示依據本揭露之一些實施例之形成電阻式隨機存取記憶體堆疊之剖面圖，其中電阻式隨機存取記憶體包括鈦蓋層形成於高介電常數氧化鉿介電層之下。
第4圖顯示半導體主體之剖面影像圖400，其中半導體主體具有介電保護層404位於半導體工作部件403之上。半導體工作部件403包括金屬內連線結構401設置於極低介電常數介電區域402之中。在一些實施例中，金屬內連線結構401包括銅，且極低介電常數介電區域402包括多孔二氧化矽(porous silicon dioxide)、氟化矽玻璃(fluorinated silica glass)、聚醯亞胺(polyimides)、聚降冰片烯(polynorbornenes)、苯並環丁烯(benzocyclobutene)，或聚四氟乙烯(PTFE)。介電保護層404具有開口朝向中心，其藉由使用罩幕微影步驟而形成。此開口使金屬內連線結構401的一部份暴露出來。在一些實施例中，介電保護層404包括碳化矽。
第5圖顯示半導體主體在後續製程之階段之剖面影像圖500，其中陽極502設置於影像圖400之結構上。透過介電保護層404之開口，陽極502接觸金屬內連線結構401，如此可在後續將電阻式隨機存取記憶體耦合至裝置的其他部份。
第6圖顯示半導體主體在後續製程之階段之剖面影像圖600，其中具有基部材料之水平堆疊。此材料之堆疊包括陽極502、金屬蓋層602、可變電阻介電層604、陰極608及抗反射層610，形成於半導體基部區域403之上。在一些實施例中，陽極502包括氮化鉭，金屬蓋層602包括鈦，可變電阻介電層604包括氧化鉿，陰極608包括第一過渡金屬氮化層606及第二過渡金屬氮化層607位於其上，其中第一過渡金屬氮化層606包括氮化鈦，第二過渡金屬氮化層607包括氮化鉭，且抗反射層610包括氮氧化矽。
第7圖顯示半導體主體在後續製程之階段之剖面影像圖700，其中陰極罩幕(未繪示)形成於水平堆疊600之上，且進行第一蝕刻。在第一蝕刻之後，包括陰極608與抗反射層610之陰極結構形成於可變電阻介電層604之中心，而留下可變電阻介電層604的暴露部份位於兩側。
第8a圖顯示半導體主體在後續製程之階段之剖面影像圖800a，在形成間隔物802a與802b於陰極結構的兩側之後。在一些實施例中，間隙材料包括氮化矽。一般而言，藉由移除陰極罩幕且接著沉積一間隙材料之順應層於工作部件之上，以形成間隔物802a與802b。接著蝕刻所沉積之層，以從工作部件之上移除垂直均勻深度之間隙材料，因而留下間隔物802a與802b在適當的位置。
第8b圖顯示對第8a圖中的半導體主體進行第二蝕刻之後的剖面影像圖800b。使間隔物802a與802b與陰極結構設置在適當的位置，而進行第二蝕刻，以移除可變電阻介電層604
的暴露部份，且連帶移除位於其下的陽極502與蓋層602的一部份，以形成陽極結構。第二蝕刻停止於可變電阻介電層404，以使陽極結構覆蓋可變電阻介電層404的一些部份，而使可變電阻介電層404的其他部份暴露出來。可觀察到氧化區域804位於金屬蓋層602之外側壁周圍。
第9圖顯示沉積介電保護層902及絕緣層904於整個電阻式隨機存取記憶體上之後的剖面影像圖900。在一些實施例中，絕緣層904包括氮氧化矽(SiON)。這些材料隔絕並且保護每一個電阻式隨機存取記憶體單元免於漏電流(current leakage)與電荷擴散(charge diffusion)。再者，層間介電層906形成並且圍繞於絕緣層904上。為了後續的上電極接觸插塞(top electrode contact via,TEVA)，而形成延伸至陰極的蝕刻區域908。
第10圖顯示形成上電極接觸插塞(TEVA)908與上電極接觸1002之後的剖面影像圖1000。在一些實施例中，陰極層之厚度為約220埃(Å)，金屬蓋層之厚度為約100埃(Å)，可變電阻介電層之厚度為約50埃(Å)，陽極氮化鈦層之厚度為約100埃(Å)，陽極氮化鉭層之厚度為約250埃(Å)。
第11圖顯示依據本揭露之一些實施例之電阻式隨機存取記憶體裝置之剖面圖1100，電阻式隨機存取記憶體裝置(RRAM device)具有電阻式隨機存取記憶體堆疊(RRAM stack)，其中具有鈦蓋層位於高介電常數氧化鉿介電層之下。複數個這樣的電阻式隨機存取記憶體裝置形成一個用以儲存數據的記憶體陣列。第11圖包括習知的平坦金屬氧化物半導體
場效電晶體(MOSFET)選擇電晶體1101，用以抑制潛洩路徑漏電流(sneak-path leakage)(亦即，避免原本用於特定記憶體之電流穿過相鄰之記憶體單元)，而提供足夠的驅動電流用於記憶體單元操作。選擇電晶體1101包括位於半導體主體1102中的源極區域1104與汲極區域1106，兩者被通道區域1105水平分隔。閘極電極1108位於半導體主體1102上且位於通道區域1105的位置上方。在一些實施例中，閘極電極1108包括多晶矽，但也可以是金屬。閘極電極1108藉由閘極氧化物層或閘極介電層1107而與源極1104與汲極1106分隔，其中閘極介電層1107水平地延伸於半導體主體1102之表面上。汲極1106藉由第一金屬內連線1112a連接至數據儲存元件或電阻式隨機存取記憶體堆疊1120。源極1104藉由第一金屬接觸1112b而連接。閘極電極連接至字元線1114a，源極透過第一金屬接觸1112b連接至位元線1114b，以及電阻式隨機存取記憶體堆疊1120更藉由第二金屬接觸1112g連接至位於上方金屬化層(upper metallization layer)中的源極線1114c。可使用字元線及位元線選擇性地存取所需的電阻式隨機存取記憶體，以進行讀取、寫入與抹除之操作。在汲極1106及第二金屬接觸1112g之間，以及在源極1104與第一金屬接觸1112b之間可具有一或多個金屬接觸(包括1112c、1112d、1112e、1112f)及金屬接觸通孔(包括1110a、1110b、1110c、1110d、1110e、1110f等)，用以幫助電阻式隨機存取記憶體與外部電路之連接。在一些實施例中，金屬接觸包括銅(Cu)。
電阻式隨機存取記憶體堆疊1120包括可變電阻介
電層1121夾設於陰極1122與陽極1123之間。金屬蓋層(未繪示)設置於可變電阻介電層1121與陽極1123之間。上電極接觸插塞(TEVA)1124連接記憶體單元1120之陰極1122至第二金屬接觸1112g，以及下電極接觸插塞(bottom electrode via,BEVA)1125連接記憶體單元1120之陽極1123至第一金屬內連線1112a。
可以理解的是，整篇說明書中用以舉例的結構與其形成方法(比如圖式所示之結構，以及上述形成方法)並不限於對應的結構。方法與結構應視作彼此獨立，且兩者可單獨存在。方法與結構不必然以圖式中的特定方式實施。此外，此處的層狀物可由任何合適方法形成，比如旋塗法、濺鍍法、成長法及/或沉積法。
此外，本技術領域中具有通常知識者在閱讀及/或理解說明書與附圖後，應可進行等效置換及/或改良。本發明包含但不限於這些置換與改良。舉例來說，雖然圖示及內容中提及特定的掺雜種類，但本技術領域中具有通常知識者自可將其置換為其他掺雜種類。
此外，一或多個實施方式揭露的特定結構或實施例，可依需要與其他實施方式中一或多個其他結構及/或實施例隨意組合。此外，用語「包含」、「具有」、「含」及/或其變化，可延伸解釋為包括性的意義，比如「包括」。此外，「實例」僅僅是某一實例而非最佳實例。可以理解的是，上述結構、層及/或單元對應另一者之特定尺寸及/或方向，僅用於簡化說明和方便理解，其實際尺寸及/或方向可能不同於上述內容。
本揭露有關於具有金屬蓋層之電阻式隨機存取記憶體裝置，其中金屬蓋層沉積於可變電阻介電層沉積之前。此結構具有金屬蓋層之外側壁實質上對準可變電阻介電層之外側壁，如此一來，在蝕刻陰極或位於可變電阻介電層上之電極層的製程期間，可避免金屬蓋層之側壁受到傷害或部份地氧化。因此，不論任何傷害發生在易於氧化的金屬蓋層之側壁，這些傷害皆可遠離可變電阻介電層之細絲區域，因而數據保留不會受到影響。
在一些實施例中，本揭露係關於一種電阻式隨機存取記憶體裝置，包括：可變電阻介電層具有上表面及下表面；陰極設置於可變電阻介電層之上且鄰接於上表面；金屬蓋層設置於可變電阻介電層之下且鄰接於下表面；以及陽極設置於金屬蓋層之下。
在其他實施例中，本揭露係關於一種電阻式隨機存取記憶體裝置的電阻式隨機存取記憶體堆疊，包括：下電極包括氮化鉭；鈦金屬蓋層排列於下電極之上；高介電常數氧化鉿可變電阻介電層排列於鈦金屬蓋層之上；以及上電極包括一氮化鉭層位於一氮化鈦層之上。
在又一實施例中，本揭露係關於一種電阻式隨機存取記憶體堆疊之形成方法，包括：提供半導體基部表面，其包括金屬內連線結構設置於極低介電常數介電層中；形成介電保護層具有開口區域位於半導體基部表面之上，其中開口區域之側壁終止於金屬內連線結構之上；沉積電阻式隨機存取記憶體上電極層於該介電保護層之上，沉積電阻式隨機存取記憶體
上電極層透過在介電保護層中的開口接觸金屬內連線結構；沉積金屬蓋層於電阻式隨機存取記憶體上電極層之上；沉積可變電阻介電層於金屬蓋層之上；以及沉積電阻式隨機存取記憶體下電極層於可變電阻介電層之上。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (20)
- 一種電阻式隨機存取記憶體裝置，包括：一可變電阻介電層，具有一上表面及一下表面；一陰極，設置於該可變電阻介電層之上且鄰接於該上表面；一金屬蓋層，設置於該可變電阻介電層之下且鄰接於該下表面；以及一陽極，設置於該金屬蓋層之下。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體裝置，更包括：一對側壁間隔物側向地排列在該陰極的外側壁周圍，其中該陰極具有一第一寬度，且該第一寬度係藉由測量該陰極的外側壁而得；其中該可變電阻介電層與該金屬蓋層各自具有一第二寬度，且該第二寬度係藉由測量該可變電阻介電層與該金屬蓋層各自的外側壁而得，其中該第二寬度大於該第一寬度。
- 如申請專利範圍第2項所述之電阻式隨機存取記憶體裝置，其中該側壁間隔物包括氮化矽。
- 如申請專利範圍第2項所述之電阻式隨機存取記憶體裝置，其中該金屬蓋層的外側壁遠離一導電細絲區域，其中該導電細絲區域係排列於該陰極之下且位於該可變電阻介電層之中。
- 如申請專利範圍第2項所述之電阻式隨機存取記憶體裝置，更包括：複數個氧化區域鄰接該金屬蓋層的外側壁。
- 如申請專利範圍第2項所述之電阻式隨機存取記憶體裝置，其中該陰極具有複數個外側壁，其中該等外側壁直接鄰接對應之該側壁間隔物的內側壁，沒有氧化區域介於該陰極與該側壁間隔物之間，且其中該陰極之該等外側壁設置於靠近該可變電阻介電層的一中心區域。
- 如申請專利範圍第2項所述之電阻式隨機存取記憶體裝置，其中該可變電阻介電層的外側壁、該金屬蓋層的外側壁及該陽極的外側壁實質上彼此對準。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體裝置，其中：該陰極包括一氮化鉭層位於一氮化鈦層之上；該陽極包括一氮化鉭層；該可變電阻介電層包括氧化鉿(HfOx)；以及該金屬蓋層包括鈦或鉭或鉿。
- 如申請專利範圍第8項所述之電阻式隨機存取記憶體裝置，其中：該陽極之厚度為約200埃(Å)；該金屬蓋層之厚度為約100埃(Å)；該可變電阻介電層之厚度為約50埃(Å)；該陰極之該氮化鈦層之厚度為約100埃(Å)；以及該陰極之該氮化鉭層之厚度為約250埃(Å)。
- 如申請專利範圍第1項所述之電阻式隨機存取記憶體裝置，更包括：一半導體基部區域，其中該半導體基部區域之上包括一金 屬內連線結構設置於一極低介電常數介電層中；一介電保護層具有一開口區域位於該金屬之上，其中該介電保護層之該開口區域的側壁終止於該金屬之上。
- 一種電阻式隨機存取記憶體裝置，包括：電阻式隨機存取記憶體堆疊，包括：一下電極，包括氮化鉭；一鈦金屬蓋層，排列於該下電極之上；一高介電常數氧化鉿可變電阻介電層，排列於該鈦金屬蓋層之上；以及一上電極，包括一氮化鉭層位於一氮化鈦層之上。
- 如申請專利範圍第11項所述之電阻式隨機存取記憶體裝置，更包括：一對側壁間隔物側向地排列在該陰極的外側壁周圍，其中該陰極具有一第一寬度，且該第一寬度係藉由測量該陰極的外側壁而得；其中該高介電常數氧化鉿可變電阻介電層與該鈦金屬蓋層各自具有一第二寬度，且該第二寬度係藉由測量該高介電常數氧化鉿可變電阻介電層與該鈦金屬蓋層各自的外側壁而得，其中該第二寬度大於該第一寬度。
- 如申請專利範圍第11項所述之電阻式隨機存取記憶體裝置，更包括：一半導體主體，具有一源極區域及一汲極區域藉由一通道區域水平分隔；一閘極結構，耦合至該通道區域； 一第一接觸與一第二接觸，分別設置於該源極區域與該汲極區域之上；一第一金屬內連線設置於該汲極區域之上，位於該第二接觸之下且電性耦合至該第二接觸；以及該電阻式隨機存取記憶體堆疊形成於該第一金屬內連線之上。
- 如申請專利範圍第11項所述之電阻式隨機存取記憶體裝置，其中該閘極結構包括一多晶矽閘極結構形成於一閘極介電層之上，其中該閘極介電層電性隔離該閘極結構與該通道區域。
- 如申請專利範圍第14項所述之電阻式隨機存取記憶體裝置，其中一或多個金屬接觸與一或多個金屬接觸通孔存在於該源極區域與該第一接觸之間，且存在於該汲極區域與該第二接觸之間。
- 如申請專利範圍第15項所述之電阻式隨機存取記憶體裝置，其中該源極區域耦合至一位元線，該汲極區域耦合至一源極線，且該閘極耦合至一記憶體單元之一字元線。
- 一種電阻式隨機存取記憶體堆疊之形成方法，包括：提供一半導體基部表面，其中該半導體基部表面包括一金屬內連線結構設置於一低介電常數介電層中；形成一介電保護層具有一開口區域位於該半導體基部表面之上，其中該開口區域之側壁終止於該金屬內連線結構之上；沉積一陽極層於該介電保護層之上，該陽極層透過在該介 電保護層中的該開口區域接觸該金屬內連線結構；沉積一金屬蓋層於該陽極層之上；沉積一可變電阻介電層於該金屬蓋層之上；以及沉積一陰極層於該可變電阻介電層之上。
- 如申請專利範圍第17項所述之電阻式隨機存取記憶體堆疊之形成方法，更包括：形成一罩幕於該陰極層之上，其中該罩幕覆蓋該陰極層之一些部份，且使該陰極層之其他區域暴露出來；進行一第一蝕刻，以移除該陰極層之該暴露區域，且因此形成一陰極結構；以及形成複數個側壁間隔物鄰接於該陰極結構的外側壁，其中該等側壁間隔物與該陰極結構覆蓋該可變電阻介電層之一些部份，而使該可變電阻介電層之其他部份暴露出來。
- 如申請專利範圍第18項所述之電阻式隨機存取記憶體堆疊之形成方法，更包括：使該等側壁間隔物與該陰極結構設置在適當的位置，而進行一第二蝕刻，以移除該可變電阻介電層之該其他部份，且連帶移除位於該可變電阻介電層之該其他部份下方的該陽極與該金屬蓋層的部份，因而形成一陽極結構；其中該第二蝕刻停止於該介電保護層。
- 如申請專利範圍第19項所述之電阻式隨機存取記憶體堆疊之形成方法，更包括：形成一介電保護層及一絕緣層覆蓋該電阻式隨機存取記憶體堆疊； 形成複數個接觸通孔耦合該陰極；以及形成複數個金屬接觸耦合該電阻式隨機存取記憶體堆疊至一源極線。
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