TW201415644A - 半導體裝置和該半導體裝置的製造方法 - Google Patents

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Abstract

本發明的目的在於提供一種半導體裝置及其製造方法，該半導體裝置即使在使用形成在基板上的半導體膜時，也可以實現訊號處理的高速化且能確保一定的通訊距離。本發明的半導體裝置包含：具有設置在基板上的電容部的類比電路部和資料電路部，其中在該電容部中設置有分別包括多個電容元件的多個區塊、第一佈線、以及第二佈線。另外，設置在各個區塊中的多個電容元件的每一個具有半導體膜，該半導體膜具有第一雜質區和中間夾著第一雜質區彼此相分離而設置的多個第二雜質區；以及中間夾著絕緣膜設置在第一雜質區上方的導電膜，其中電容由第一雜質區、絕緣膜、以及導電膜形成。

Description

半導體裝置和該半導體裝置的製造方法
本發明係關於一種半導體裝置及該半導體裝置的製造方法，特別關於使用薄膜電晶體的半導體裝置的製造方法。
近年來，由於網際網路的普及，IT(資訊技術)穿透於全世界，而帶來巨大變革。特別是最近，如被稱為隨時隨地(ubiquitous)資訊社會那樣，隨時隨地都可訪問資訊網路的環境的籌備逐漸完善。在這種環境中，個體識別技術嶄露頭角，該個體識別技術是藉由給各個物件賦予ID(個體識別號碼)，來明確該物件的履歷，並用於生產、管理等的技術。
目前，組合了使用單晶Si基板來製造的超小型IC晶片和無線通訊用天線的小型半導體裝置(也稱為RFID(射頻識別技術)標簽、ID標簽、IC標簽、無線標簽、無線晶片、電子標簽)引人注目。該半導體裝置可以藉由 使用無線通訊裝置(以下稱為讀取/寫入器)，而以無線方式寫入資料或讀取資料。
作為這種半導體裝置的應用領域，例如可以舉出流通業中的商品管理。目前，利用條碼的商品管理是主流，但是，由於條碼是藉由光學讀取的，所以在存在遮罩物時，無法讀取資料。而對於上述半導體裝置而言，由於以無線方式讀取資料，所以即使在存在遮罩物時，也可以讀取資料。因此，能夠實現商品管理的效率化、低成本化等的RFID標簽等半導體裝置作為代替條碼的技術而被期待。另外，該半導體裝置還被期待廣泛應用到IC卡、帶有IC標簽的標記、車票、飛機票、自動結賬等上(例如，參考專利文件1、專利文件2)。
另外，在將RFID等半導體裝置設置在各種各樣的商品上時，希望廉價提供該半導體裝置，但是，由於單晶Si基板的價格高，所以在使用單晶Si基板來製造半導體裝置的情況下，低成本化是有限的。而且，目前，Si基板被應用到各種各樣的領域，因此，若大量地使用Si基板，則有Si基板供不應求的擔憂。其結果，在使用單晶Si基板的情況下，其低成本化更加困難。
另一方面，正在對使用形成在玻璃基板或塑膠基板上的半導體薄膜來形成半導體裝置的技術進行研究開發，以便廉價提供半導體裝置。如果使用這種基板，由於對其面積或形狀沒有大的限制，所以當例如使用一邊長度為一米以上的矩形基板時，期待比使用圓形矽基板時高的生產性 和低的製造成本。
另外，在使用半導體薄膜製造半導體裝置的情況下，為了提高該半導體裝置的訊號處理速度等而使用具有結晶性的半導體薄膜，但是，有如下問題：處理速度或通訊距離等依賴於形成在基板上的半導體薄膜的結晶狀態或使用該半導體薄膜來形成的電路的佈局等。然而今後，對這種半導體裝置越加要求低成本化、處理速度的高速化、以及通訊距離的擴大。
〔專利文獻1〕日本專利申請公開2002-366917號公報
〔專利文獻2〕日本專利申請公開2002-123805號公報
本發明的目的在於提供一種半導體裝置及該半導體裝置的製造方法，該半導體裝置即使在使用形成在基板上的半導體薄膜的情況下，也可以實現訊號處理的高速化且能確保一定的通訊距離。
本發明的技術方案之一的半導體裝置具有電容部，該電容部具有第一佈線、第二佈線、以及分別由多個電容元件構成的多個區塊。多個電容元件的每一個具有半導體膜，該半導體膜具有第一雜質區和中間夾著第一雜質區相分離而設置的第二雜質區；以及中間夾著絕緣膜設置在第一雜質區上方的導電膜，其中電容由第一雜質區、絕緣 膜、以及導電膜形成，導電膜與第一佈線電連接，第二雜質區與第二佈線電連接，並且多個電容元件彼此並聯連接。這裏所說的區塊是指將多個電容元件集中而設置的一個群體(一塊)，更具體地說，是指將包括在多個電容元件中的半導體膜多個集中而設置的一個群體(一塊)。
另外，本發明的技術方案之一的半導體裝置具有電容部，該電容部具有第一佈線、第二佈線、以及分別由多個電容元件構成的多個區塊。多個電容元件的每一個具有半導體膜，該半導體膜具有第一雜質區和中間夾著第一雜質區相分離而設置的第二雜質區；以及中間夾著絕緣膜設置在第一雜質區上方的導電膜，其中電容由第一雜質區、絕緣膜、以及導電膜形成，設置在多個電容元件的每一個中的導電膜藉由第一佈線彼此電連接，並且設置在多個電容元件中的第二雜質區藉由第二佈線彼此電連接。
在上述結構中，本發明的半導體裝置的技術要點在於：第一佈線和第二佈線可以設置在相同的表面上。另外，設置在多個區塊中的多個電容元件彼此可以並聯連接。另外，第一佈線可以由其電阻比導電膜低的材料形成。
在上述結構中，本發明的半導體裝置的技術要點在於：在多個區塊中，分別設置在不同區塊中的半導體膜之間的間隔可以是20μm以上至200μm以下。
本發明的技術方案之一的半導體裝置的製造方法包括如下步驟：在基板上形成具有多個半導體膜的多個區塊； 在多個半導體膜中引入第一雜質元素，以形成第一雜質區；覆蓋多個半導體膜地形成第一絕緣膜；中間夾著第一絕緣膜覆蓋半導體膜的一部分地將導電膜選擇性地分別形成在多個半導體膜上；將導電膜作為掩模在多個半導體膜中引入第二雜質元素，以在與導電膜沒有重疊的區域中形成第二雜質區；覆蓋多個半導體膜及導電膜地形成第二絕緣膜；在第二絕緣膜上形成與導電膜電連接的第一佈線及與第二雜質區電連接的第二佈線；使分別形成在多個半導體膜上方的導電膜彼此電連接地設置第一佈線；並且使分別形成在多個半導體膜中的第二雜質區彼此電連接地設置第二佈線。
另外，本發明的技術方案之一的半導體裝置的製造方法包括如下步驟：在基板上形成半導體膜；對半導體膜照射雷射光束以形成晶體半導體膜；藉由選擇性地蝕刻晶體半導體膜，而設置具有多個晶體半導體膜的多個區塊；在多個晶體半導體膜中引入第一雜質元素以形成第一雜質區；覆蓋多個晶體半導體膜地形成第一絕緣膜；中間夾著第一絕緣膜覆蓋晶體半導體膜的一部分地將半導體膜選擇性地分別形成在多個晶體半導體膜上；將導電膜作為掩模在多個晶體半導體膜中引入第二雜質元素以在與導電膜不重疊的區域中形成第二雜質區；覆蓋多個晶體半導體膜及導電膜地形成第二絕緣膜；在第二絕緣膜上形成與導電膜電連接的第一佈線及與第二雜質區電連接的第二佈線；使分別形成在多個晶體半導體膜上方的導電膜彼此電連接地 設置第一佈線；並且使分別形成在多個晶體半導體膜中的第二雜質區彼此電連接地設置第二佈線。
在上述製造方法中，本發明的半導體裝置的製造方法的技術要點在於：可以使包含在第一雜質區中的雜質元素的濃度低於包含在第二雜質區中的雜質元素的濃度。另外，第一佈線可以由其電阻比導電膜低的材料形成。
在上述製造方法中，本發明的半導體裝置的製造方法的技術要點在於：可以將設置在多個區塊的每一個中的半導體膜之間的最短間隔形成為20μm以上至200μm以下。
本發明藉由使用藉由雷射束的照射而形成的大粒徑結晶區的半導體膜來形成電路或電容元件，而實現訊號處理的高速化且能確保一定的通訊距離。
100‧‧‧半導體裝置
100a‧‧‧類比電路部
100b‧‧‧數位電路部
101‧‧‧解調電路
102‧‧‧調制電路
103‧‧‧整流電路
104‧‧‧恆壓電路
105‧‧‧電容部
106‧‧‧振盪電路
107‧‧‧重置電路
201‧‧‧基板
210‧‧‧薄膜電晶體
220‧‧‧薄膜電晶體
230‧‧‧電容元件
211‧‧‧半導體膜
202‧‧‧絕緣膜
203‧‧‧絕緣膜
213‧‧‧閘極電極
211a‧‧‧通道形成區
211b‧‧‧雜質區
221‧‧‧半導體膜
223‧‧‧閘極電極
221a‧‧‧通道形成區
221b‧‧‧雜質區
231‧‧‧半導體膜
233‧‧‧導電膜
231a‧‧‧第一雜質區
231b‧‧‧第二雜質區
205‧‧‧絕緣膜
215a、215b、225a、225b、235a、235b‧‧‧導電膜
224‧‧‧絕緣膜
221c‧‧‧雜質區
214‧‧‧絕緣膜
234‧‧‧絕緣膜
301‧‧‧第一佈線
302‧‧‧第二佈線
303‧‧‧電容元件
300a-300i‧‧‧區塊
150a‧‧‧佈線
150b‧‧‧佈線
160‧‧‧天線連接部
401‧‧‧基板
402‧‧‧絕緣膜
403‧‧‧半導體膜
403a‧‧‧大粒徑結晶區
403b‧‧‧結晶薄弱區
404a-404d、425a-425d‧‧‧島狀半導體膜
406‧‧‧絕緣膜
407‧‧‧雜質區
408a-408d‧‧‧導電膜
409a-409d‧‧‧導電膜
410‧‧‧雜質區
411a‧‧‧通道形成區
411b‧‧‧雜質區
412a-412d‧‧‧絕緣膜
413a-413d‧‧‧絕緣膜
414a‧‧‧通道形成區
414b‧‧‧雜質區
415a‧‧‧第一雜質區
415b‧‧‧第二雜質區
416‧‧‧絕緣膜
417‧‧‧絕緣膜
418a-425a、418b-425b‧‧‧導電膜
902‧‧‧天線部
903‧‧‧射頻電路部
905‧‧‧電源電路部
907‧‧‧邏輯電路部
904‧‧‧偵測電容部
910‧‧‧整流電路部
912‧‧‧儲存電容部
914‧‧‧恆壓電路部
908‧‧‧解調電路部
918‧‧‧PLL電路部
916‧‧‧碼識別/判定電路部
906‧‧‧調制電路部
920‧‧‧記憶體控制器部
922‧‧‧記憶體部
924‧‧‧編碼電路部
80‧‧‧半導體裝置
圖1顯示本發明的半導體裝置的一例的圖；圖2A和2B顯示本發明的半導體裝置的一例的圖；圖3顯示在本發明的半導體裝置中的電容部的一例的圖；圖4顯示在本發明的半導體裝置中的電容部的一例的圖；圖5A和5B顯示在本發明的半導體裝置中的電容部的一例的圖；圖6顯示在對半導體膜照射雷射光束後的半導體膜的表面的像片； 圖7A至7D顯示本發明的半導體裝置的製造方法的一例的圖；圖8A至8D顯示本發明的半導體裝置的製造方法的一例的圖；圖9顯示本發明的半導體裝置的一例的圖；圖10A至10H顯示本發明的半導體裝置的使用方式的一例的圖；圖11顯示本發明的半導體裝置的一例的圖。
下面，將參照附圖詳細說明本發明的實施例模式。但是，本發明不局限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在本實施例模式所記載的內容中。另外，有時在不同附圖中使用共通的附圖標記來表示在以下說明的本發明的結構中的相同的部分。
實施例模式1
在本實施例模式中，將參照附圖對本發明的半導體裝置進行說明。
本發明的半導體裝置100具有類比電路部100a和數位電路部100b，類比電路部100a和數位電路部100b被 彼此分開而設置(參照圖1)。類比電路部100a具有解調電路101、調制電路102、整流電路103、恒壓電路104、電容部105、振盪電路106、以及重置電路107。數位電路部100b具有記憶體部、記憶體電路等。
設置在類比電路部100a或資料電路部100b中的電路由使用形成在基板上的半導體薄膜來製造的薄膜電晶體等構成。另外，在電容部105中設置有多個使用形成在基板上的半導體薄膜來製造的電容元件。在下文中，將參照圖2A和2B對薄膜電晶體和電容元件的截面結構的一例進行說明。
圖2A顯示在基板201上設置薄膜電晶體210、220、以及電容元件230的例子。這裏說明薄膜電晶體210是p通道型，薄膜電晶體220是n通道型的情況。
薄膜電晶體210至少具有中間夾著絕緣膜202設置在基板201上的半導體膜211、設置在該半導體膜211上且用作閘極絕緣膜的絕緣膜203、以及設置在絕緣膜203上的閘極電極213。半導體膜211具有設置在閘極電極213下方的通道形成區211a和中間夾著該通道形成區211a相分離而設置的用作源區或汲區的雜質區211b。
另外，薄膜電晶體220也同樣地具有中間夾著絕緣膜202設置在基板201上的半導體膜221、設置在該半導體膜221上且用作閘極絕緣膜的絕緣膜203、以及設置在絕緣膜203上的閘極電極223。半導體膜221具有設置在閘極電極223下方的通道形成區221a和中間夾著該通道形 成區221a相分離而設置的用作源區或汲區的雜質區221b。
另外，電容元件230至少具有中間夾著絕緣膜202設置在基板201上的半導體膜231、設置在該半導體膜231上的絕緣膜203、以及設置在絕緣膜203上的導電膜233，其中由半導體膜231、絕緣膜203、以及導電膜233形成電容。半導體膜231具有設置在導電膜233下方的第一雜質區231a和中間夾著該第一雜質區231a相分離而設置的第二雜質區231b。這裏，在電容元件230中，半導體膜231和導電膜233用作電極。
另外，覆蓋薄膜電晶體210、220、以及電容元件230地設置絕緣膜205，並且在該絕緣膜205上設置導電膜215a、215b、225a、225b、235a、235b。具體而言，導電膜215a、215b設置為分別與相分離而設置在薄膜電晶體210中的用作源區的雜質區211b和用作汲區的雜質區211b電連接。另外，導電膜225a、225b設置為分別與相分離而設置在薄膜電晶體220中的用作源區的雜質區211b和用作汲區的雜質區211b電連接。另外，導電膜235a、235b設置為分別與相分離而設置在電容元件230中的第二雜質區231b電連接，並且導電膜235a和導電膜235b設置為在絕緣膜205上彼此電連接。
另外，在上述結構中，也可以在薄膜電晶體210、220的一方或雙方設置LDD區(圖2B)。例如，在n通道型的薄膜電晶體220中，也可以採用如下結構，即與閘 極電極223的側面接觸地形成絕緣膜224(也稱為側壁)，並且在該絕緣膜224下方設置用作LDD區的雜質區221c。在此情況下，與薄膜電晶體210的閘極電極213的側面接觸地形成絕緣膜214，與電容元件230的導電膜233的側面接觸地形成絕緣膜234。這裏，雖然顯示在n通道型薄膜電晶體220中設置用作LDD區的雜質區221c的例子，然而，當然也可以在p通道型薄膜電晶體210中設置LDD區。
另外，在本發明的半導體裝置中，使用晶體半導體膜作為形成在基板201上的半導體膜211、221。與使用非晶半導體膜的薄膜電晶體相比，使用晶體半導體膜的薄膜電晶體具有高場效應遷移率，從而可以提高工作速度。在本實施例模式中，例如藉由將非晶矽等非晶半導體膜形成於基板上，並且對該非晶半導體膜進行雷射光束的照射(鐳射退火)使它結晶，而獲得晶體半導體膜。尤其是，在使用耐熱性不是很高的玻璃基板等作為基板的情況下，對半導體膜的晶化使用鐳射退火的方法，該方法對避免該基板因熱而變形是非常有效的。這裏所說的鐳射退火法是指對形成在半導體膜中的損傷層或非晶層進行退火的技術、或使形成在基板上的非晶半導體膜結晶的技術。
一般來說，在對形成在基板上的半導體膜照射雷射光束來使該半導體膜結晶的情況下，為了獲得晶化所需要的能量而將雷射光束的形狀整形成例如具有長邊和短邊的線狀(也包括矩形、橢圓等)，並且使該線狀雷射光束在短 邊方向上掃描。在被雷射光束照射的半導體膜中，形成具有沿線狀雷射光束的掃描方向延伸存在的晶粒介面的大粒徑的結晶粒子。進行一次掃描而獲得的結晶區的寬度與整形成線狀的雷射光束的長邊的長度大致相等。因此，為了將形成在基板上的半導體膜整體晶化，以如下方式來進行雷射光束的照射：將線狀雷射光束的掃描位置以結晶區的長度向長邊方向移動，該結晶區是藉由一次掃描線狀雷射光束而獲得的。
另一方面，有時在形成結晶區的同時，在線狀雷射光束的長邊方向上的兩端因能量的衰減而形成結晶薄弱區。圖6顯示在對形成在基板上的半導體膜照射線狀雷射光束而使它結晶之後的半導體膜的表面的像片。在圖6中觀察到被雷射光束照射的半導體膜中的結晶區的兩端部的因為能量的衰減而沒有充分結晶的區域(結晶薄弱區)。另外，還觀察到該結晶薄弱區中的半導體膜的表面產生有凹凸。
像這樣，在藉由多次掃描線狀雷射光束來進行半導體膜的晶化時，在雷射光束的掃描方向上連續形成結晶區，但是，在與掃描方向正交的方向上，在形成於半導體膜中的結晶區和結晶區之間產生有結晶薄弱區。在結晶薄弱區中在半導體膜的表面產生有凹凸。像這樣，其平整性不夠好，所以當使用該結晶薄弱區的半導體膜製造薄膜電晶體或電容元件等時，結晶薄弱區成為導致電特性的不均勻性和工作故障的原因。
因此，在本實施例模式所示的半導體裝置中，使用結晶薄弱區以外的部分的半導體膜來形成薄膜電晶體或電容元件等。換句話說，使用形成有藉由鐳射退火而獲得的大粒徑結晶粒子的區域的半導體膜，並且將電路或電容部的佈局為能夠使用這樣的半導體膜形成構成上述電路的電晶體或構成電容部的電容元件。在一般情況下，由於雷射光束的掃描方向和形成有大粒徑結晶粒子的區域的寬度是已經規定好的，所以將電路佈置為與該寬度對應地設置薄膜電晶體。具體而言，形成有大粒徑結晶粒子的區域的寬度雖然依賴於照射的雷射光束的能量，但大約有200μm以上至1500μm以下，因此，在該範圍內設置用於薄膜電晶體等的半導體薄膜。另一方面，在藉由多次掃描雷射光束來形成大粒徑結晶粒子的區域的情況下，在藉由進行第n次的雷射光束的掃描而形成的大粒徑結晶粒子的區域和藉由第n+1次的雷射光束的掃描而獲得的大粒徑結晶粒子的區域之間形成寬度為3μm至10μm左右的結晶薄弱區，因此，在該結晶薄弱區以外的部分設置半導體薄膜。
另外，隨著半導體裝置的小型化，需要在限定的範圍內形成多個電容地設置電容部。另一方面，因為構成電容元件的半導體膜也需要平整性，所以需要在結晶薄弱區以外的部分設置電容元件。在設置電容元件的情況下，可以藉由將設置在電極之間的絕緣膜形成為薄而形成大電容，然而，在將薄的絕緣膜形成在平整性不好的電極(例如半導體膜)上的情況下，發生短路的可能性非常高。
因此，在構成本實施例模式所示的半導體裝置的電容部中，使用結晶薄弱區以外的半導體膜作為電容元件所包括的半導體膜。另外，在結晶薄弱區中佈置引導佈線等半導體膜以外的構件，並且將電容元件分割成多個區塊而設置，以在形成有大粒徑結晶粒子的區域高密度地設置電容元件，以便在限定的範圍內形成更多個電容。這裏，設置分別包括多個電容元件的多個區塊。另外，區塊是指集中多個電容元件而設置的一個群體(一塊)。
接著，將參照附圖對本發明的電容部的一例進行說明。圖5A顯示圖4中的沿線A-B的截面圖，圖5B顯示圖4中的沿線C-D的截面圖。
本實施例模式所示的電容部具有第一佈線301、第二佈線302、以及多個電容元件303。另外，將多個電容元件303分成多個區塊300a至300i而設置。換句話說，在區塊300a至300i的每一個中形成有多個電容元件303(參照圖3)。這裏，在各個區塊中，將多個半導體膜形成為島狀而設置多個電容元件。這是因為如下緣故：在增加電容元件中的半導體膜的面積時，若半導體膜的電阻高，則不能形成相應於半導體的面積而需要的充分的電容。
設置在每個區塊中的多個電容元件303至少具有半導體膜231，該半導體膜231具有第一雜質區231a和中間夾著該第一雜質區231a相分離而設置的第二雜質區231b；和中間夾著絕緣膜203設置在半導體膜231上方的 導電膜233。另外，在該電容元件303中，電容器由半導體膜231、絕緣膜203、以及導電膜233形成(參照圖4、圖5A和5B)。
電容元件303中的導電膜233與第一佈線301電連接，而半導體膜231中的第二雜質區231b與第二佈線302電連接。另外，設置在多個電容元件的每一個中的導電膜233彼此電連接，這裏，設置在多個電容元件的每一個中的導電膜233藉由第一佈線301彼此電連接。換句話說，多個電容元件的每一個中的導電膜233彼此獨立而設置，並且藉由第一佈線彼此電連接。另外，設置在多個電容元件的每一個中的多個第二雜質區231b藉由第二佈線302彼此電連接。這些多個電容元件設置為彼此並聯連接。
另外，在本實施例模式所示的電容部中，假設分別設置在一個區塊中的彼此相鄰的電容元件中的半導體膜之間的間隔為r1，並且假設設置在相鄰的不同區塊中的電容元件中的半導體膜之間的最短間隔為r2，使r1<r2地進行設置。這裏，相鄰的區塊之間的間隔就是包括在不同區塊中的半導體膜之間的最短距離。
另外，這裏所說的半導體膜之間的間隔是指在與雷射光束的掃描方向正交的方向上的半導體膜之間的間隔。這是因為形成在形成有大粒徑結晶粒子的區域之間的結晶薄弱區沿雷射光束的掃描方向被形成的緣故。因此，在本實施例模式中，較佳的將間隔r2設定為大於藉由雷射束的照 射而形成的結晶薄弱區的寬度。這是因為如下緣故：在結晶薄弱區中的半導體膜的表面的平整性不夠好，從而在使用結晶薄弱區的半導體膜形成電容元件時有可能導致短路等。另外，較佳的將間隔r2設定為20μm以上至200μm以下，更佳的設定為50μm以上至100μm以下。這是因為如下緣故：由於以3μm至10μm的寬度形成結晶薄弱區，所以較佳的考慮處理的裕度，將間隔r2設置為稍微大於結晶薄弱區的寬度，並且在使間隔r2的寬度過大時，用於設置電容元件的面積減少而不能確保足夠的電容。
另外，這裏考慮到佈線電阻等，所以在雷射光束的掃描方向上也在每個區塊中分別設置電容元件，並且在該每個區塊之間設置引導佈線等。然而，在幾乎沒有佈線電阻等的影響時，由於在雷射光束的掃描方向上連續形成有結晶區，所以可以採用不在每個區塊分別設置電容元件的結構。
另外，電容元件303較佳的以與構成電路的其他薄膜電晶體相同的處理來設置，以便實現製造方法的簡化。例如，較佳的使用薄膜電晶體的閘極絕緣膜作為電容元件303的絕緣膜203。尤其是，在將閘極絕緣膜形成為薄時，可以增大電容元件303的電容。
另外，較佳的、藉由與用作薄膜電晶體的源區或汲區的雜質區同時，引入高濃度雜質元素來形成半導體膜231中的第二雜質區231b。半導體膜231中的第一雜質區231a可以與第二雜質區231b同樣地引入高濃度雜質元素 來設置，但是，當引入高濃度雜質元素時，絕緣膜203有可能受損。因此，較佳的藉由引入其濃度比引入到第二雜質區中的雜質元素低的雜質元素來形成第一雜質區231a。換句話說，在本實施例模式中，將包含在第一雜質區231a中的雜質元素的濃度設定為低於包含在第二雜質區231b中的雜質元素的濃度。在本實施例模式中，若考慮將多個電容元件設置為並聯連接、或使用厚度小的絕緣膜203，在形成第一雜質區231a時，降低對絕緣膜203造成的損傷是非常有效的。
另外，在本實施例模式中，將設置在區塊300a至300i的每一個中的多個電容元件303並聯連接。像這樣，藉由將多個電容元件並聯連接，而可以形成大電容。另外，在像這樣將多個電容元件並聯連接時，雖然擔憂其可靠性，但在本實施例模式中，藉由將電容元件303的半導體膜231設置在產生凹凸的結晶薄弱區以外的高平整性的大粒徑結晶區，而且在將第一雜質區231a形成在半導體膜231中時，藉由對半導體膜231引入其濃度比添加到第二雜質區中的雜質元素低的雜質元素而將對絕緣膜203造成的損傷抑制為最小限度。因此，提高半導體裝置的可靠性。
另外，藉由與構成電路的其他薄膜電晶體的閘極電極同時形成電容元件303的導電膜233，可以實現製造方法的簡化，所以是較佳的的。另外，在此情況下，可以在多個電容元件303中共同設置相鄰的電容元件的導電膜 233，然而，如上所述，藉由使用其電阻比導電膜233小的材料形成的第一佈線301可以連接設置在多個電容元件的每一個中的導電膜233，而可以降低佈線電阻且降低耗電量。
另外，在本實施例模式所示的半導體裝置中，可以具有包圍分開而設置的類比電路和資料電路地設置佈線的結構。像這樣，藉由包圍類比電路和資料電路地設置佈線，可以降低半導體裝置的電路中的佈線電阻，而可以抑制由干擾造成的影響。另外，這裏，包圍資料電路部100b的周圍地設置供應高電源電位(VDD)的佈線150a和供應低電源電位(VSS)的佈線150b(參照圖11)。另一方面，可以為如下結構：在類比電路部100a的周圍設置供應低電源電位(VSS)的佈線150a，並且不將能夠用作接地佈線的佈線150b包圍類比電路部100a。可以將低電源電位(以下稱為VSS)作為GND。
另外，在經過佈線將藉由天線接收的射頻訊號輸入到電路中時，因為佈線變長或彎曲，而產生訊號的反射或使訊號洩漏到空間，因此，射頻訊號的損失增大。由此，在本實施例模式所示的半導體裝置中，在天線連接部160附近設置接收射頻訊號的整流電路103，以便減短傳達射頻訊號的佈線的長度並使它為直線。藉由這樣設置整流電路，而可以降低當經過佈線時損失的射頻訊號。
如上所述，藉由使用藉由雷射束的照射形成的形成有大粒徑結晶的區域的半導體膜來形成電路或電容元件，可 以製造高遷移率的薄膜電晶體，並且可以獲得具有高可靠性且大電容量的電容元件，因此，可以實現訊號處理的高速化，並且可以確保一定的通訊距離。
本實施例模式可以與本說明書的其他實施例模式自由地組合來實施。
實施例模式2
在本實施例模式中，將參照附圖對本發明的半導體裝置的製造方法的一例進行說明。
首先，在基板401上中間夾著絕緣膜402形成半導體膜403。接著，藉由對該半導體膜403照射雷射光束，在半導體膜403中形成大粒徑結晶區403a(圖7A)。另外，在大粒徑結晶區403a的端部形成有結晶薄弱區403b。
基板401是選自半導體基板如玻璃基板、石英基板、金屬基板(例如不銹鋼基板等)、陶瓷基板、Si基板等的基板。另外，還可以選擇作為塑膠基板的聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、丙烯等的基板。
藉由使用CVD法或濺射法等並且使用氧化矽、氮化矽、氧氮化矽(SiOxNy)(x>y>0)、氮氧化矽(SiNxOy)(x>y>0)等絕緣材料來形成絕緣膜402。例如，在使絕緣膜402具有雙層結構時，較佳的形成氮氧化矽膜作為第一層絕緣膜，並且形成氧氮化矽膜作為第二層 絕緣膜。此外，也可以形成氮化矽膜作為第一層絕緣膜，並且形成氧化矽膜作為第二層絕緣膜。像這樣，藉由形成用作阻擋層的絕緣膜402，可以防止來自基板401的Na等鹼金屬或鹼土金屬對形成在基板401上的元件造成不良影響。在使用石英作為基板401時，可以免去形成絕緣膜402。
藉由CVD法等並且使用矽等的非晶半導體膜形成半導體膜403。
在藉由雷射束的照射進行晶化時，作為雷射光束的光源可以使用LD激發的連續振盪(CW)鐳射(YVO4，第二高次諧波(波長為532nm))。並不需要特別限定於第二高次諧波，但是在能量效率上，第二高次諧波比更高次的高次諧波優越。在將CW鐳射照射到半導體膜時，因為能量連續地供給給半導體膜，所以一旦使半導體膜成為熔化狀態，可以持續保持該熔化狀態。進而，可以藉由掃描CW鐳射使半導體膜的固液介面移動，形成沿著該移動方向的朝向一個方向的長的晶粒。另外，使用固體鐳射是因為與氣體鐳射等相比，固體鐳射的輸出的穩定性高，可以期待穩定的處理的緣故。另外，不局限於CW鐳射，也可以使用重復頻率為10MHz以上的脈衝鐳射。在使用高重復頻率的脈衝鐳射時，如果鐳射的脈衝間隔短於半導體膜從熔化到固化的時間，則可以使半導體膜一直處於熔化狀態，並且可以藉由固液介面的移動形成由朝向一個方向的長的晶粒構成的半導體膜。也可以使用其他CW鐳射以及 重復頻率為10MHz以上的脈衝鐳射。例如，作為氣體鐳射有如下鐳射：Ar鐳射、Kr鐳射、以及CO2鐳射等。作為固體鐳射有如下鐳射：YAG鐳射、YLF鐳射、YAlO3鐳射、GdVO4鐳射、KGW鐳射、KYW鐳射、變石鐳射、Ti：藍寶石鐳射、Y2O3鐳射、以及YVO4鐳射等。將YAG鐳射、Y2O3鐳射、GdVO4鐳射、YVO4鐳射等也稱作陶瓷鐳射。作為金屬蒸氣鐳射，可以舉出氦鎘鐳射等。另外，在將雷射光束從鐳射振盪器中以TEM00(單橫模)振盪來發射時，可以提高在被照射面上獲得的線狀射束點的能量均勻性，因而是較佳的。另外，也可以使用脈衝振盪的受激準分子鐳射。
另外，也可以在半導體膜403中預先引入低濃度的雜質元素，以便控制其臨界值電壓等。在此情況下，在半導體膜403中的之後成為通道形成區的區域中也引入了雜質元素。作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。作為賦予n型的雜質元素，可以使用磷(P)或砷(As)等。作為賦予p型的雜質元素，可以使用硼(B)、鋁(Al)、或鎵(Ga)等。例如，在半導體膜403的整個表面預先引入作為雜質元素的硼(B)，並使半導體膜403以5×1015至5×1017atoms/cm3的濃度包含硼(B)。
接著，藉由選擇性地蝕刻半導體膜403，形成島狀半導體膜404a至404d、405a至405d(圖7B)。這裏，藉由選擇性地去除在半導體膜403中的結晶薄弱區403b， 並且使用形成有大粒徑結晶區403a的半導體膜403來設置島狀半導體膜。半導體膜404a至404d構成之後形成的薄膜電晶體，而半導體膜405a至405d構成之後形成的電容元件。另外，在半導體膜404a、404b與半導體膜404c、404d之間或者在半導體膜405a、405b與半導體膜405c、405d之間產生有相當於結晶薄弱區大小的間隔。
接著，在覆蓋島狀半導體膜404a至404d、半導體膜405a至405d地形成絕緣膜406後，在半導體膜405a至405d中選擇性地引入雜質元素，以形成雜質區407(圖7C)。形成在半導體膜404a至404d上方的絕緣膜406用作薄膜電晶體的閘極絕緣膜，而形成在半導體膜405a至405d的上方的絕緣膜406用作電容元件的電介質層。
作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。作為賦予n型的雜質元素，可以使用磷(P)或砷(As)等。作為賦予p型的雜質元素，可以使用硼(B)、鋁(Al)、或鎵(Ga)等。
此外，半導體膜405a至405d在電容元件中用作電極。因此，較佳的藉由引入雜質元素而增加半導體膜405a至405d的導電率，但是，在引入高濃度雜質元素時絕緣膜406受損。其結果，電容元件有可能短路。因此，在引入雜質元素時，較佳的在不對絕緣膜406造成損傷的條件下引入雜質，例如，藉由在半導體膜405a至405d中引入磷(P)來形成呈現n型的雜質區407。
接著，中間夾著絕緣膜406在半導體膜404a至404d 的上方選擇性地形成導電膜408a至408d，並且中間夾著絕緣膜406在半導體膜405a至405d的上方選擇性地形成導電膜409a至409d。這裏，在半導體膜404a至404d的上方分別形成導電膜408a至408d，並且在半導體膜405a至405d的上方分別形成導電膜409a至409d。之後，將導電膜408a至408d作為掩模在半導體膜404a至404d中引入雜質元素，以形成雜質區410。接著，使用抗蝕劑選擇性地覆蓋半導體膜404b、404d、以及半導體膜405a至405d，並且將導電膜408a、408c作為掩模在半導體膜404a、404c中引入雜質元素。其結果，在半導體膜404a、404c中形成通道形成區411a、用作源區或汲區的雜質區411b(圖7D)。
另外，在半導體膜404a、404c中的用作源區或汲區的雜質區域411b中間夾著通道形成區411a彼此相分離而設置。
導電膜408a至408d、導電膜409a至409d可以由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)和鈮(Nb)等中的元素；以這些元素為主要成分的合金材料或化合物材料形成。此外，導電膜408a至408d、導電膜409a至409d還可以由將這些元素氮化了的金屬氮化膜形成。除此之外，導電膜還可以由以摻雜了磷等雜質元素的多晶矽為代表的半導體材料形成。這裏，作為導電膜408a至408d、導電膜409a至409d，形成按順序層疊了氮化鉭和鎢的疊層結構。
作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。作為賦予n型的雜質元素，可以使用磷(P)或砷(As)等。作為賦予p型的雜質元素，可以使用硼(B)、鋁(Al)、或鎵(Ga)等。這裏，藉由引入磷(P)形成呈現n型的雜質區410，並且藉由引入硼(B)形成呈現p型的雜質區411b。
接著，與導電膜408a至408d、導電膜409a至409d的側面接觸地形成絕緣膜412a至412d、絕緣膜413a至413d(圖8A)。絕緣膜412a至412d、絕緣膜413a至413d也稱為側壁。
作為絕緣膜412a至412d、絕緣膜413a至413d的製造方法，首先，藉由電漿CVD法或濺射法等覆蓋絕緣膜406地以單層或疊層形成如下絕緣膜：包含無機材料如矽、矽的氧化物或矽的氮化物等的絕緣膜；包含有機樹脂等有機材料的絕緣膜。接著，藉由以垂直方向為主體的各向異性蝕刻選擇性地蝕刻這些絕緣膜，形成與導電膜408a至408d、導電膜409a至409d的側面接觸的絕緣膜。有時在形成絕緣膜412a至412d、絕緣膜413a至413d的同時，絕緣膜406的一部分被蝕刻而去除(參照圖8A)。在絕緣膜406的一部分被去除的情況下，殘留的絕緣膜406形成在導電膜408a至408d、導電膜409a至409d、以及絕緣膜412a至412d、絕緣膜413a至413d的下方。
接著，使用抗蝕劑選擇性地覆蓋半導體膜404a、 404c，將導電膜408b、408d、導電膜409a至409d、絕緣膜412b、412d、絕緣膜413a至413d作為掩模在半導體膜404b、404d、半導體膜405a至405d中引入雜質元素。結果，在半導體膜404b、404d中形成通道形成區414a、用作源區或汲區的雜質區414b、以及用作LDD區的雜質區414c。另外，在半導體膜405a至405d中形成第一雜質區415a和第二雜質區415b(圖8B)。
在半導體膜404b和404d中，用作源區或汲區的雜質區414b和用作LDD區的雜質區414c都中間夾著通道形成區414a彼此相分離而設置，在通道形成區414a和用作源區或汲區的雜質區414b之間且絕緣膜412b、412d的下方設置用作LDD區的雜質區414c。另外，在半導體膜405a至405d中，第二雜質區415b中間夾著第一雜質區415a彼此相分離而設置。
作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。作為賦予n型的雜質元素，可以使用磷(P)或砷(As)等。作為賦予p型的雜質元素，可以使用硼(B)、鋁(Al)、或鎵(Ga)等。這裏，藉由引入磷(P)形成呈現n型的雜質區414b、414c、雜質區域415a和415b。在本實施例模式中，使包含在雜質區414b、414c、第二雜質區415b的雜質元素的濃度高於第一雜質區415a地引入雜質元素。
接著，覆蓋半導體膜404a至404d、半導體膜405a至405d、導電膜408a至408d、導電膜409a至409d地形成 絕緣膜416(圖8C)。
絕緣膜416可以藉由CVD法或濺射法等並且採用如下膜以單層或疊層結構形成：包含氧或氮如氧化矽(SiOx)、氮化矽(SiNx)、氧氮化矽(SiOxNy)(x>y)、或氮氧化矽(SiNxOy)(x>y)等的絕緣層；包含碳如DLC(類金剛石碳)等的膜；由有機材料如環氧、聚醯亞胺、聚醯胺、聚乙烯基苯酚、苯並環丁烯和丙烯等或矽氧烷材料如矽氧烷樹脂等構成的膜。矽氧烷材料相當於包含Si-O-Si鍵的材料。矽氧烷的骨架由矽(Si)和氧(O)的鍵構成。作為取代基，使用至少包含氫的有機基(例如，烷基或芳香烴)。作為取代基，也可以使用氟基團。或者，作為取代基，也可以使用至少包含氫的有機基和氟基團。
接著，覆蓋絕緣膜416地形成絕緣膜417，並且在該絕緣膜417上形成導電膜418a至425a、418b至425b(圖8D)。
這裏，導電膜418a、418b設置為與半導體膜404a中的用作源區或汲區的雜質區411b電連接。同樣地，導電膜419a、419b設置為與半導體膜404b中的雜質區414b電連接，導電膜420a、420b設置為與半導體膜404c中的雜質區411b電連接，以及導電膜421a、421b設置為與半導體膜404d中的雜質區414b電連接。另外，導電膜422a、422b設置為與半導體膜405a中的第二雜質區415b電連接。同樣地，導電膜423a、423b設置為與半導體膜 405b中的第二雜質區415b電連接，導電膜424a、424b設置為與半導體膜405c中的第二雜質區415b電連接，以及導電膜425a、425b設置為與半導體膜405d中的第二雜質區415b電連接。
另外，導電膜422a和導電膜422b在絕緣膜417上彼此電連接。此外，導電膜422a至425a、422b至425b彼此電連接。
絕緣膜417可以藉由CVD法或濺射法等並且採用如下膜以單層或疊層結構形成：包含氧或氮如氧化矽(SiOx)、氮化矽(SiNx)、氧氮化矽(SiOxNy)(x>y)和氮氧化矽(SiNxOy)(x>y)等的絕緣層；包含碳如DLC(類金剛石碳)等的膜；由有機材料如環氧、聚醯亞胺、聚醯胺、聚乙烯基苯酚、苯並環丁烯和丙烯等或矽氧烷材料如矽氧烷樹脂等構成的膜。在本實施例模式中，在形成絕緣膜416後進行熱處理來使半導體膜404a至404d、半導體膜405a至405d啟動，然後形成絕緣膜417。
導電膜418a至425a、418b至425b藉由CVD法或濺射法等並且使用如下材料以單層或疊層形成：選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和矽(Si)中的元素；以這些元素為主要成分的合金材料或化合物材料。以鋁為主要成分的合金材料例如相當於以鋁為主要成分並包含鎳的 材料；或以鋁為主要成分並包含鎳以及碳和矽的一方或雙方的合金材料。導電膜418a至425a、418b至425b較佳的採用如下結構，例如：阻擋膜、鋁矽(Al-Si)膜、以及阻擋膜的疊層結構；阻擋膜、鋁矽(Al-Si)膜、氮化鈦(TiN)膜、以及阻擋膜的疊層結構。另外，阻擋膜較佳的相當於由鈦、鈦的氮化物、鉬、或鉬的氮化物構成的薄膜。由於鋁和鋁矽電阻值低並且價格低廉，所以最適合作為形成導電膜418a至425a、418b至425b的材料。此外，藉由設置上層和下層的阻擋層，可以防止產生鋁或鋁矽的小丘。此外，藉由形成由高還原性的元素的鈦構成的阻擋膜，即使在結晶半導體層上產生薄的自然氧化膜，也可以將該自然氧化膜還原以與結晶半導體層良好地接觸。
藉由上述處理，可以製造半導體裝置。另外，作為薄膜電晶體的結構，可以採用各種各樣的方式，而不局限於特定的結構。例如，也可以採用閘極電極數量為兩個以上的多閘極結構。藉由採用多閘極結構，可以降低截斷電流，提高電晶體的耐壓性，並且在飽和區工作時即使汲極-源極電壓改變，也可以減小汲極-源極電流的變化。另外，不僅可以在n型薄膜電晶體中，而且也可以在p型薄膜電晶體中設置LDD區。藉由設置LDD區，可以降低截斷電流，提高電晶體的耐壓性，並且在飽和區工作時，即使汲極-源極電壓改變，也可以減小汲極-源極電流的變化。
注意，本實施例模式可以與本說明書中的其他實施例 模式自由地組合來實施。
實施例模式3
在本實施例模式中，將參照附圖對本發明的半導體裝置的一例進行說明。具體而言，參照附圖對設置有PLL(鎖相迴路)電路部的半導體裝置進行說明。
圖9顯示以無線訊號可以收發指令或資料的半導體裝置的一個結構例子的方塊圖。該半導體裝置包括如下部件：天線部902、射頻電路部903、電源電路部905、以及邏輯電路部907。天線部902與通訊裝置進行訊號的收發，該通訊裝置也稱為讀取/寫入器。發送訊號的載波的頻率可以適用長波段的1至135kHz；短波段的6.78MHz、13.56MHz、27.125MHz、40.68MHz、5.0MHz；微波段的2.45GHz、5.8GHz、24.125GHz等。天線部902相應於通訊頻率段成為線圈型、單極型或偶極型的方式。
天線部902所接收的載波經過偵測電容部904分別流入到電源電路部905和邏輯電路部907。在電源電路部905中，由整流電路部910進行半波整流並且充電到儲存電容部912中。恒壓電路部914相對於接收的載波電力，即使被供給某一定量以上的電力，也輸出一定量的電壓，從而供給該半導體裝置中的邏輯電路部907等的工作所需要的電力。
在射頻電路部903中的解調電路部908解調載波，並產生邏輯電路部907的工作所需要的時鐘訊號，而且將訊 號輸出到對該訊號進行校正的PLL電路部918和碼識別/判定電路部916。例如，解調電路部908從振幅調制(ASK)的接收訊號中檢測出作為振幅變動的“0”或“1”的接收資料。解調電路部908例如包含低通濾波器而構成。此外，調制電路部906將發送資料作為振幅調制(ASK)的發送訊號而發送。
碼識別/判定電路部916識別指令密碼且作出判定。由各個碼識別/判定電路部916識別及判定的指令密碼是框結束(EOF)訊號、框開始(SOF)訊號、標記(flag)、指令密碼、掩模長度、掩模值等。此外，各個碼識別/判定電路部916還具有用於識別發送錯誤的迴圈冗餘校驗(CRC)的功能。來自碼識別/判定電路部916的結果被輸出到記憶體控制器部920。記憶體控制器部920基於判定結果控制記憶體部922的讀取。在編碼電路部924中將從記憶體部922讀取的資料編碼，並在調制電路部906中調制，而產生回應訊號。
作為記憶體部922的結構，可以適用只儲存固定資料的掩模ROM、SRAM等能夠任意讀取和寫入的記憶體、以及具有用於儲存電荷的浮動電極的非揮發性記憶體等。
像這樣，在圖9所示的半導體裝置具有接收來自通訊裝置的指令，並且將資料寫入到記憶體部922，或從記憶體部922讀取資料的功能。該通訊裝置也稱為讀取/寫入器。
以下，對在具有上述結構及功能的半導體裝置中的電 路的佈局進行說明。
在上述電路中，PLL電路部918在整合在相同的基板上的各種電路中適用作產生任意頻率的時鐘訊號的電路，該時鐘與被供應的訊號同步。PLL電路918具有電壓控制振盪電路(以下稱為VCO(壓控振盪器)電路)，並且藉由以來自VCO電路的輸出為回波訊號來進行與被供應的訊號的相位比較。然後，PLL電路部918使被供應的訊號與回波訊號具有相同的相位地藉由負回波調整輸出訊號。
但是，有時因為處理等的製造條件PLL電路部918受影響，而不能使輸出訊號的頻率成為所希望的頻率。因此，在本實施例模式的半導體裝置中，將與PLL電路部918之間具有相互關係的電路相鄰而設置。這裏，藉由相鄰設置PLL電路部918和恒壓電路部914，而可以使PLL電路部918的工作穩定。而且，藉由在進行一次掃描而獲得的晶體半導體膜的區域中設置構成PLL電路部918和恒壓電路部914的半導體膜，可以降低處理的影響，並且可以進一步有效地實現PLL電路部918的工作改善。
在考慮生產性和成本時，與由使用單晶矽基板的MOS電晶體形成這種半導體裝置相比，較佳的由在玻璃等絕緣基板上的薄膜電晶體形成這種半導體裝置。
換言之，要將這樣的可以無接觸地收發資料的半導體裝置在社會上普及，就起碼需要降低其製造成本。但是，如果使用半導體積體電路的製造技術而設立新的生產線， 設備投資就增長，所以難以實現低成本化。例如，如果設立使用12英寸晶片的生產線，需要大約1500億日元的設備投資，而且加上運行成本的話，使單價為100日元以下是相當困難的。此外，12英寸晶片的面積是73000mm2，即使當由具有寬度20μm至50μm的刀片的切割裝置來分割時不考慮需要大約100μm的冗餘寬度，當切割1mm角的晶片時也只能獲取73000個晶片，當切割0.4mm角的晶片時只能獲取182,500個晶片，所以確保充分的供給量是非常困難的。另一方面，如上所述，在由使用玻璃等絕緣基板的薄膜電晶體製造該半導體裝置的情況下，與單晶矽基板相比，可以使用大面積基板，因此，可以從一個基板製造更多的晶片。
本實施例模式可以與本說明書中的其他實施例模式自由地組合來實施。
實施例模式4
在本實施例模式中，對本發明的半導體裝置的使用方式的一例進行說明。
本發明的半導體裝置的用途廣泛，可以應用於任何能夠無接觸地確認物件的歷史等的資訊且用於生產/管理等的商品。例如，可以將本發明的半導體裝置設於紙幣、硬幣、有價證券、證書、無記名債券、包裝容器、書籍、記錄媒體、身邊帶的東西、交通工具、食品、衣物、保健用品、生活用品、藥品、以及電子設備等而使用。對這些例 子參照圖10A至10H進行說明。
紙幣和硬幣就是在市場上流通的貨幣，並且包括在特定區域中與貨幣同樣通用的票據(現金憑據)、以及紀念幣等。有價證券是指支票、證券、以及期票等(圖10A)。證書是指駕駛執照、居民證等(圖10B)。無記名債券是指郵票、米券、以及各種贈券等(圖10C)。包裝容器是指用於飯盒等的包裝紙、塑膠瓶等(圖10D)。書籍是指書、合訂本等(圖10E)。記錄媒體是指DVD軟體、錄影帶等(圖10F)。交通工具是指自行車等車輛、船舶等(圖10G)。身邊帶的東西是指提包、眼鏡等(圖10H)。食品是指食物用品、飲料等。衣物是指衣服、鞋等。保健用品是指醫療儀器、保健儀器等。生活用品是指家具、照明設備等。藥品是指醫藥品、農藥等。電子設備是指液晶顯示裝置、EL顯示裝置、電視裝置(電視接收機、薄型電視接收機)、以及行動電話等。
藉由將半導體裝置80設置到紙幣、硬幣、有價證券、證書、無記名債券等，可以防止對其的偽造。另外，藉由將半導體裝置80設置到包裝容器、書籍、記錄媒體、身邊帶的東西、食品、生活用品、電子設備等，可以實現檢查系統或租賃店的系統等的效率化。藉由將半導體裝置80設置到交通工具、保健用品、藥品等，可以防止對其的偽造、或偷竊，並且防止誤食藥品。半導體裝置80可以貼附到物品的表面上，或嵌入到物品中。例如，半導體裝置80較佳的嵌入到書籍的紙中，或嵌入到由有 機樹脂構成的包裝的該有機樹脂中。
像這樣，藉由將半導體裝置設置到包裝容器、記錄媒體、身邊帶的東西、食品、衣物、生活用品、電子設備等，可以實現檢查系統或租賃店的系統等的效率化。藉由將半導體裝置設置到交通工具，可以防止對其的偽造或偷竊。另外，藉由將半導體裝置嵌入到動物等生物中，可以簡單地識別各個生物。例如，藉由將具有感測器的半導體裝置嵌入到家畜等生物中，可以不僅識別生年、性別或種類等，而且可以簡單地管理體溫等健康狀態。
本實施例模式可以與本說明書的其他實施例模式自由地組合來實施。
100‧‧‧半導體裝置
100a‧‧‧類比電路部
100b‧‧‧數位電路部
101‧‧‧解調電路
102‧‧‧調制電路
103‧‧‧整流電路
104‧‧‧恆壓電路
105‧‧‧電容部
107‧‧‧重置電路

Claims (10)

  1. 一種半導體裝置，包含：一電容部，該電容部包括分別包括多個電容元件的多個區塊、第一佈線、以及第二佈線，其中該多個電容元件的每一個電容元件包括：一半導體膜，該半導體膜具有第一雜質區和中間夾著該第一雜質區而設置的多個第二雜質區；以及一導電膜，該導電膜設置在該第一雜質區上且其間夾著一絕緣膜，其中該導電膜與該第一佈線電連接，其中該第二佈線具有包括多個環的形狀，其中該多個區塊的每一個區塊包含一單元，該單元包含：該多個環的其中一個環；和一組多個電容元件中其中一些電容元件，其中所有該組電容元件的第一雜質區由該多個環的其中該一個環包圍，其中所有該組電容元件的第二雜質區與該多個環的其中該一個環電連接，和其中該多個電容元件彼此並聯連接。
  2. 一種半導體裝置，包含：一電容部，該電容部包括分別包括多個電容元件的多個區塊、第一佈線、以及第二佈線，其中該多個電容元件的每一個電容元件包括：一半導體膜，該半導體膜具有第一雜質區和中間夾著該第一雜質 區而設置的多個第二雜質區；以及一導電膜，該導電膜設置在該第一雜質區上且其間夾著一絕緣膜，其中設置在該多個電容元件中的該導電膜藉由該第一佈線彼此電連接，其中該第二佈線具有包括多個環的形狀，其中該多個區塊的每一個區塊包含一單元，該單元包含：該多個環的其中一個環；和一組多個電容元件中其中一些電容元件，其中所有該組電容元件的第一雜質區由該多個環的其中該一個環包圍，其中所有該組電容元件的第二雜質區與該多個環的其中該一個環電連接，和其中設置在該多個電容元件中的該第二雜質區藉由該第二佈線彼此電連接。
  3. 如申請專利範圍第1或2項的半導體裝置，其中包含在該第一雜質區中的雜質元素的濃度低於包含在該第二雜質區中的雜質元素的濃度。
  4. 如申請專利範圍第1或2項的半導體裝置，其中該第一佈線和該第二佈線設置在相同的平面上。
  5. 如申請專利範圍第1或2項的半導體裝置，其中該第一佈線是使用其電阻比該導電膜低的材料形成的。
  6. 如申請專利範圍第1或2項的半導體裝置， 其中該多個區塊包含第一區塊和與該第一區塊相鄰的第二區塊，和其中設置在該第一區塊中的半導體膜和設置在該第二區塊中的半導體膜之間的最短間隔為20μm至200μm。
  7. 如申請專利範圍第1或2項的半導體裝置，更包含：一基板，其中該電容部設置在該基板上。
  8. 如申請專利範圍第7項的半導體裝置，其中該基板係選自由玻璃基板、石英基板、金屬基板、陶瓷基板和半導體基板所組成的群組中其中一個基板。
  9. 如申請專利範圍第1或2項的半導體裝置，其中該第一佈線在與該第一雜質區沒有重疊的區域中完成與該導電膜電接觸。
  10. 如申請專利範圍第2項的半導體裝置，其中設置在該多個區塊中的該多個電容元件彼此並聯連接。
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