CN101034719B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目标是减小半导体膜内沟道形成区域的边缘部分的特性对晶体管特性的影响。岛状半导体膜形成于衬底上，且设于该岛状半导体膜上的形成栅电极的导电膜形成于该半导体膜上，栅极绝缘膜夹置于其间。在该半导体膜中设有沟道形成区域、形成源极区域或者漏极区域的第一杂质区域、以及第二杂质区域。该沟道形成区域设于与横过该岛状半导体膜的栅电极交叠的区域，该第一杂质区域设为毗邻该沟道形成区域，且该第二杂质区域设为毗邻该沟道形成区域和该第一杂质区域。该第一杂质区域和第二杂质区域设为具有不同的电导率，该第二杂质区域和该沟道形成区域形成为具有不同的电导率，或者在具有相同电导率时具有与第二杂质区域及沟道形成区域不同的杂质元素浓度。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
近年来，人们积极地制造半导体装置，其中薄膜晶体管(TFT)形成于例如玻璃衬底的具有绝缘表面的衬底上，且薄膜晶体管被用作开关元件等。薄膜晶体管形成为使得通过CVD方法、光刻步骤等在具有绝缘表面的衬底上形成岛状半导体膜，且该岛状半导体膜被用于晶体管的沟道形成区域。(例如专利文件1：日本公开专利申请No.H08-018055)。
图17A至17C为普通薄膜晶体管的示意图。首先，薄膜晶体管在衬底901上具有岛状半导体膜903和用作栅电极的导电膜905，其中该岛状半导体膜903具有夹置于其间的作为基底膜的绝缘膜902，且栅极绝缘膜904夹置于该岛状半导体膜903和导电膜905之间。将导电膜905设为横过岛状半导体膜903。半导体膜903具有沟道形成区域903a，形成于与导电膜905交叠的区域内，以及杂质区域903b，形成源极区域和漏极区域。此外，提供形成源电极或者漏电极的导电膜907以电学连接到杂质区域903b。图17B和17C分别示出了图17A中沿线C1-D1和C2-D2截取的剖面结构。
发明内容
然而，对于半导体膜形成为岛状的形状的情形中，在半导体膜的边缘部分产生水平差异，导致的问题为栅极绝缘膜的覆盖未被充分执行。具体而言，近年来，栅极绝缘膜需要被减薄，从而改善薄膜晶体管的低功耗和工作速度。因此，对于提供薄的栅极绝缘膜的情形，半导体膜的边缘部分的覆盖缺陷成为更显著的问题。对于半导体膜的边缘部分内栅极绝缘膜的覆盖未被充分执行的情形，由于形成栅电极的导电膜与该半导体膜的接触而在半导体膜的边缘部分内可能出现短路。此外，当将半导体膜的沟道形成区域的边缘部分中的栅极绝缘膜形成为较薄时，在栅电极以及该半导体膜的沟道形成区域的边缘部分内出现电流泄漏，导致例如晶体管特性恶化的问题。
此外，对于由于栅极绝缘膜的破裂或者制造工艺中的处理导致固定电荷被俘获于半导体膜的边缘部分内的情形，边缘部分内沟道形成区域较半导体膜中心部分发现变化，导致了影响薄膜晶体管的特性的问题。
鉴于前述问题，本发明的目标是提供一种半导体装置，其减小了半导体膜内沟道形成区域的边缘部分的特性对晶体管特性的影响，以及该半导体装置的制造方法。
根据本发明的一个特征，一种半导体装置包括形成于衬底上的岛状半导体膜；以及设于该半导体膜上的形成栅电极的导电膜，且栅极绝缘膜夹置于其间，其中该半导体膜具有沟道形成区域；形成源极区域或者漏极区域的第一杂质区域；以及第二杂质区域。该沟道形成区域形成于与横过该岛状半导体膜的栅电极交叠的区域。第一杂质区域设为毗邻该沟道形成区域，且该第二杂质区域设为毗邻该沟道形成区域和该第一杂质区域。该第一杂质区域和第二杂质区域具有互不相同的电导率。该第二杂质区域和该沟道形成区域具有互不相同的电导率，或者在具有相同电导率时具有不同的杂质元素浓度。
在上述结构中，位于半导体膜的边缘部分内的该第二杂质区域设为毗邻与该栅电极交叠的区域。该第二杂质区域可以设于与该栅电极不交叠的区域内，或者可以设于不与该栅电极交叠的区域内以及与该栅电极交叠的区域内。
根据本发明另一个特征，一种半导体装置包括：衬底上的形成为岛状形状的第一半导体膜和第二岛状半导体膜；以及形成于该第一半导体膜和该第二半导体膜上的栅电极，其中栅极绝缘膜夹置于该栅电极与该第一半导体膜和第二半导体膜之间，其中该第一半导体膜具有第一沟道形成区域，该第一沟道形成区域设于与该栅电极交叠的区域，且该栅极绝缘膜夹置于其间；形成源极区域或者漏极区域的第一杂质区域，设为毗邻该第一沟道形成区域；以及第二杂质区域，设为毗邻该第一沟道形成区域和该第一杂质区域，其中该第二岛状半导体膜具有第二沟道形成区域，设于与该栅电极交叠的区域内，且栅极绝缘膜夹置于其间；形成源极区域或者漏极区域的第三杂质区域；以及第四杂质区域，设为毗邻该第二沟道形成区域和该第三杂质区域之间的区域。该第一杂质区域的电导率不同于第二杂质区域、第三杂质区域和第四杂质区域的电导率，且该第二杂质区域和第四杂质区域具有浓度基本上相等的杂质元素。
根据本发明另一个特征，一种半导体装置制造方法，包括步骤：在衬底上形成岛状半导体膜；形成用做栅电极的导电膜，栅极绝缘膜夹置于其间，从而横过该半导体膜；以该导电膜为掩模，将第一杂质元素引入该半导体膜；在该半导体膜的边缘部分选择性地形成抗蚀剂；以及以该抗蚀剂和导电膜为掩模，在该半导体膜内引入电导率不同于该半导体膜内第一杂质元素的第二杂质元素，在与该导电膜交叠的区域内形成沟道形成区域，形成具有与第二杂质元素相同电导率的第一杂质区域以毗邻该沟道形成区域，以及形成具有与第一杂质元素相同电导率的第二杂质区域以毗邻该沟道形成区域和第一杂质区域。半导体膜的边缘部分内的该第二杂质区域形成为毗邻与该导电膜交叠的区域。
根据本发明的另一个特征，一种半导体装置制造方法，包括步骤：在衬底上形成岛状的第一半导体膜和第二半导体膜；形成用做栅电极的导电膜，栅极绝缘膜夹置于其间，从而横过该第一半导体膜和该第二半导体膜；以该导电膜为掩模，将第一杂质元素引入该第一半导体膜和第二半导体膜；形成第一抗蚀剂以覆盖该第一半导体膜的边缘部分和该第二半导体膜的整个表面；以该第一抗蚀剂和该导电膜为掩模，在该第一半导体膜内引入电导率不同于该第一半导体膜内第一杂质元素的第二杂质元素，在与该导电膜交叠的区域内形成第一沟道形成区域，形成具有与第二杂质元素相同电导率的第一杂质区域以毗邻该第一沟道形成区域，并形成具有与第一杂质元素相同电导率的第二杂质区域以毗邻该第一沟道形成区域和该第一杂质区域；形成绝缘膜以接触该导电膜的侧表面；形成第二抗蚀剂以覆盖该第一半导体膜的整个表面；以及以该导电膜和该绝缘膜为掩模，在该第二半导体膜内引入电导率不同于该第二半导体膜内第二杂质元素的第三杂质元素，在与该导电膜交叠的区域内形成第二沟道形成区域，在毗邻该第二沟道形成区域并交叠该绝缘膜的区域内形成具有与第一杂质元素相同电导率的第四杂质区域，并形成具有与第三杂质元素相同电导率的第三杂质区域以毗邻该第四杂质区域。
在与用做栅电极的导电膜交叠的岛状半导体膜的边缘部分内，提供具有不同于源极区域或者漏极区域的电导率的杂质区域以毗邻该边缘部分，由此可以减小半导体膜的沟道形成区域的边缘部分的特性对晶体管的影响。
附图说明
附图中：
图1(A至D)为本发明半导体装置的一个示例的视图；
图2A至2E为示出了本发明的半导体装置的制造方法的一个示例的视图；
图3A至3E为示出了本发明的半导体装置的制造方法的一个示例的视图；
图4A至4D为本发明的半导体装置的一个示例的视图；
图5A至5D为示出了本发明的半导体装置的制造方法的一个示例的视图；
图6A至6F为示出了本发明的半导体装置的制造方法的一个示例的视图；
图7A至7F为示出了本发明的半导体装置的制造方法的一个示例的视图；
图8A至8D为示出了本发明的半导体装置的一个示例的视图；
图9A至9E为示出了本发明的半导体装置的制造方法的一个示例的视图；
图10A至10F为示出了本发明的半导体装置的制造方法的一个示例的视图；
图11A至11F为示出了本发明的半导体装置的制造方法的一个示例的视图；
图12A至12C为示出了本发明的半导体装置的一个示例的视图；
图13A至13C为示出了本发明的半导体装置的使用模式的一个示例的视图；
图14A至14D为示出了本发明的半导体装置的使用模式的一个示例的视图；
图15A至15C为示出了本发明的半导体装置的使用模式的一个示例的视图；
图16A至16H为示出了本发明的半导体装置的使用模式的一个示例的视图；
图17A至17C为示出了本发明的半导体装置的使用模式的一个示例的视图；
图18A和18B为示出了本发明的半导体装置的等效电路的一个示例的视图；
图19A至19D为本发明的半导体装置的实施例的解释性视图和曲线图；
图20A和20B为本发明的半导体装置的实施例的解释性曲线图；
图21A至21C为本发明的半导体装置的实施例的解释性视图和曲线图；
图22A至22C为本发明的半导体装置的实施例的解释性曲线图；以及
图23A至23D为本发明的半导体装置的实施例的解释性曲线图。
具体实施方式
下面参照附图解释本发明的实施例模式。然而，本发明不限于下述描述，可以容易地理解，在不背离本发明的目的和范围的情形下，对于本发明的模式及细节的各种变化和修正对于本领域技术人员而言是显而易见的。因此，本发明不应理解为受限于下文给出的对实施例模式的描述。应该指出，在下文解释的本发明的实施例中存在如下情形，即在所有不同附图中使用相同的参考数字表示相同的部分。
实施例模式1
在本实施例模式中，将参照附图解释本发明的半导体装置的一个示例。
图1A至1D示出了本实施例模式中描述的半导体装置。图1A为在本实施例模式中描述的半导体装置的顶视图，图1B为图1A中沿线A1-B1截取的剖面视图，图1C为图1A中沿线A2-B2截取的剖面视图，图1D为图1A中沿线A3-B3截取的剖面视图。
本实施例模式中描述的半导体装置具有薄膜晶体管，其包括在衬底101上设为岛状形状的半导体膜103，绝缘膜102夹置于其间，以及设于半导体膜103上形成栅电极的导电膜105，栅极绝缘膜104夹置于其间；绝缘膜106，设为覆盖栅极绝缘膜104和导电膜105；以及设于绝缘膜106上形成源电极或者漏电极的导电膜107(图1A至1D)。
形成栅电极的导电膜105设为横过岛状半导体膜103。这里示出的情形中，导电膜105设为具有其中第一导电膜105a和第二导电膜105b堆叠的结构；然而本发明不限于此，导电膜105可具有单层结构或者堆叠了三个以上的层的结构。
设为岛状形状的半导体膜103具有设于与导电膜105交叠的区域内的沟道形成区域103a，栅极绝缘膜104夹置于导电膜105和沟道形成区域103a之间；在不交叠导电膜105的区域内，设为毗邻沟道形成区域103a的形成源极区域或者漏极区域的第一杂质区域103b；以及，在不交叠导电膜105的区域内，设为毗邻沟道形成区域103a和第一杂质区域103b的第二杂质区域103c。
形成源电极或者漏电极的导电膜107设为通过形成于绝缘膜106内的开口部分而电学连接到第一杂质区域103b。
第一杂质区域103b和第二杂质区域103c设为具有不同的电导率。例如，对于第一杂质区域设为具有n型电导率的情形，第二杂质区域设为具有p型电导率；对于第一杂质区域设为具有p型电导率的情形，第二杂质区域设为具有n型电导率。
如上所述，具有与第一杂质区域103b不同的电导率的第二杂质区域设为毗邻与导电膜105交叠的半导体膜的边缘部分内的沟道形成区域，毗邻第一杂质区域103b和第二杂质区域103c的部分的电阻由于形成pn结而增大。结果，可以减小形成于与导电膜105交叠的半导体膜的边缘部分内的沟道形成区域的电学特性对晶体管电学特性的影响。
在传统薄膜晶体管中，在与导电膜105交叠的半导体膜的边缘部分内，由于伴随栅极绝缘膜的覆盖缺陷或者制造工艺产生的某种电荷的集聚，可以认为半导体膜103的边缘部分为沟道形成区域的晶体管151(下文中也称为“边缘晶体管151”)与半导体膜103的中心部分为沟道形成区域的晶体管152(下文中称为“主晶体管152”)并联连接。因此，其等效电路示于图18A，导致全部晶体管(边缘晶体管151和主晶体管152)的特性不仅受主晶体管152的特性影响，还受边缘晶体管151的特性影响。
另一方面，尽管在本实施例模式中描述的结构也可以认为是其中主晶体管152和边缘晶体管151并联连接的结构，其等效电路如图18B所示，其中提供了第二杂质区域103c。由于第一杂质区域103b和第二杂质区域103c之间的电阻增大，因此可以减小边缘晶体管151的特性对全部晶体管的特性的影响。
在上述结构中，第二杂质区域103c和沟道形成区域103a可设为具有不同电导率。这种情况下，其中与半导体膜105交叠的半导体膜的边缘部分内的沟道形成区域103a毗邻第二杂质区域103c的部分的电阻由于形成pn结而增大，由此使得可以减小边缘晶体管151的特性对全部晶体管的特性的影响。
第二杂质区域103c可设为毗邻设于岛状半导体膜103边缘部分内的沟道形成区域103a。在图1A至1D中，第二杂质区域103c形成于不交叠导电膜105的所有区域内，位于与导电膜105交叠的侧上的矩形半导体膜103的边缘部分内(两个边缘部分都平行于图1A中的线A1-B1)。然而，本发明不限于此。例如，位于半导体膜103的边缘部分内的第二杂质区域103c可以选择性地形成于与导电膜105交叠的区域附近(图12A)。这里采用了如下结构，其中位于半导体膜103的边缘部分内的第二杂质区域103c设为毗邻与导电膜105交叠的区域。备选地，第二杂质区域103c可形成于不交叠导电膜105的区域内以及与其交叠的区域内(图12B)。
接着，将参照附图解释上述图1A至1D所示半导体装置的制造方法的一个示例。图2A至2E为图1A中沿线A1-B1截取的剖面视图，图3A至3E为图1A中沿线A3-B3截取的剖面视图。
首先，岛状半导体膜103形成于衬底101上，绝缘膜102夹置于其间，且栅极绝缘膜104形成为覆盖岛状半导体膜103(图2A和3A)。
衬底101选自玻璃衬底、石英衬底、金属衬底(例如陶瓷衬底或者不锈钢衬底)、以及例如Si衬底的半导体衬底。备选地，衬底101可以是由聚对苯二甲酸乙二醇酯(PET)、聚萘二酸乙二醇酯(PEN)、聚醚砜(PES)制成的塑料衬底，由丙烯酸制成的衬底等等。此外可以使用SOI衬底(绝缘体上硅)衬底。
使用例如氧化硅、氮化硅、氮氧化硅(SiOxNy)(x＞y＞0)、或者氧氮化硅(SiNxOy)(x＞y＞0)的绝缘材料，通过CVD方法或者溅射方法形成绝缘膜102。例如，当绝缘膜102形成为具有两层结构时，优选地形成氧氮化硅膜作为第一层绝缘膜，并形成氮氧化硅膜作为第二层绝缘膜。备选地，可以形成氮化硅膜作为第一层绝缘膜，形成氧化硅膜作为第二层绝缘膜。按照该方式，形成用作阻挡层的绝缘膜102可以防止衬底101内包含的例如Na的碱金属或者碱土金属对形成于衬底上的元件产生负面影响。对于使用石英作为衬底101的情形，可以省略绝缘膜102。
使用非晶半导体膜或者结晶半导体膜形成半导体膜103。结晶半导体膜包括由形成于绝缘膜102上的非晶半导体膜得到的膜，该膜通过热处理或激光辐射而被晶化；形成于绝缘膜102上的结晶半导体膜而得到的膜，该膜在制成非晶之后被重结晶；等。此外，使用SOI(绝缘体上硅)衬底可以提供岛状单晶半导体膜。
对于使用激光辐射执行结晶或重结晶的情形，可以使用LD泵浦连续波(CW)激光(例如YVO4的二次谐波(波长为532nm))作为激光光源。尽管波长并不是具体限制于二次谐波，从能量效率而言该二次谐波优于更高次谐波。当使用CW激光辐射半导体膜时，可以将连续能量作用于半导体膜。因此，一旦半导体膜制成熔融状态，该熔融状态可以被保持。此外，通过使用CW激光扫描半导体膜，该半导体膜的固液界面可以移动，且可以沿该移动方向形成沿一个方向较长的晶粒。使用固体激光器的原因是为了得到比使用气体激光器等更稳定的输出，且因此可以预期更稳定的处理。需要指出，激光源不限于CW激光，也可以使用重复率为10MHz以上的脉冲激光。当使用具有高重复率的脉冲激光时，半导体膜可以总是保持于熔融状态，只要激光的脉冲间隔短于从半导体膜熔融的时刻到该半导体膜变为固化的时刻的时间间隔。因此，通过移动固液界面可以具有形成沿一个方向较长晶粒的半导体膜。还可以采用其他类型的CW激光或者重复率为10MHz以上的脉冲激光。例如，可以使用诸如Ar激光器、Kr激光器和CO2激光器的气体激光器，或者可以使用诸如YAG激光器、YLF激光器、YAlO3激光器、GdVO4激光器、KGW激光器、KYW激光器、变石激光器、Ti：蓝宝石激光器、Y2O3激光器和YVO4激光器。此外，还可以使用诸如YAG激光器、Y2O3激光器、GdVO4激光器和YVO4激光器的陶瓷激光器。对于金属蒸气激光器，其示例为氦镉激光器等。优选地从具有TEM00(单横模)的激光振荡器辐射激光，这可以增加在辐射表面上得到的线性束斑的能量均匀度。此外还可以使用脉冲准分子激光器。
使用例如氧化硅、氮化硅、氮氧化硅(SiOxNy)(x＞y＞0)、或者氧氮化硅(SiNxOy)(x＞y＞0)等形成栅极绝缘膜104。通过气相生长方法或溅射方法形成这种绝缘层。备选地，在包含氧气的气氛(例如，包含氧气(O2)和稀有气体(包含He、Ne、Ar、Kr和Xe中至少一种)的气氛，或者包含氧气、氢气(H2)和稀有气体的气氛)下，或者在包含氮气的气氛(例如，包含氮气(N2)和稀有气体(包含He、Ne、Ar、Kr和Xe中至少一种)的气氛，包含氧气、氢气和稀有气体的气氛，或者包含NH3和稀有气体的气氛)下，通过对半导体膜103表面执行例如氧化处理或者氮化处理的高密度等离子体处理，可以形成栅极绝缘膜104。
在包含上述气体的气氛中，在大于或等于1×1011cm-3的电子密度和小于或等于1.5eV的等离子体电子温度的条件下执行高密度等离子体处理。更具体而言，电子密度大于或等于1×1011cm-3且小于或等于1×1013cm-3，等离子体的电子温度大于或等于0.5eV且小于或等于1.5eV。等离子体的电子密度高，且形成于衬底101上的待处理对象(此处为半导体膜103)周围的电子温度低；因此可以防止待处理对象由于等离子体而受损伤。此外，由于等离子体的电子密度高达1×1011cm-3以上，与通过CVD方法、溅射方法等形成的膜相比，通过使用该等离子体处理氧化或者氮化待处理对象而形成的氧化物膜或者氮化物膜具有优良的薄膜厚度等的均匀性，并可以形成致密的膜。此外，由于等离子体的电子温度低至1.5eV以下，可以在比传统等离子体处理或者热氧化方法低的温度下执行氧化或者氮化处理。例如，即使在比玻璃衬底的应变点低至少100℃的温度下执行该等离子体处理时，仍可以充分地执行该氧化或者氮化处理。对于用于产生等离子体的频率，可以使用例如微波(2.45GHz)的高频。通过高密度等离子体处理氧化或者氮化半导体膜103的表面而形成栅极绝缘膜104，可以减小将俘获电子或者空穴的缺陷能级密度。此外，还可以减小半导体膜103的边缘部分内栅极绝缘膜104的断开等。
此外，为了控制阈值数值等，可以预先将低浓度的杂质元素引入到半导体膜103。这种情况下，杂质元素被引入到半导体膜103内稍后将成为沟道形成区域的区域内。对于该杂质元素，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。这里硼(B)作为杂质元素被预先引入到半导体膜103的整个表面内以使该半导体膜包含浓度为5×1015/cm3至5×1017/cm3的该杂质元素。
接着，在栅极绝缘膜104上形成导电膜125。这里给出的示例中，第一导电膜125a和第二导电膜125b形成为堆叠成为导电膜125(图2B和3B)。当然，导电膜125可以形成为具有单层或者三个以上的层的堆叠结构。
导电膜125可以使用以下材料形成：选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等的元素，或者包含该元素为主要成分的合金材料或化合物材料。备选地，可以使用掺杂了例如磷的杂质元素的典型地为多晶硅的半导体材料形成导电膜125。例如，提供第一导电膜125a和第二导电膜125b的堆叠结构作为导电膜125，其中氮化钽用作第一导电膜125a，钨用作第二导电膜125b。对于导电膜125形成为具有堆叠结构的情形，上述材料可以自由地组合以提供导电膜125。
接着，导电膜125(在此为第一导电膜125a和第二导电膜125b的堆叠结构)被选择性地腐蚀以形成用作栅电极的导电膜105(在此为导电膜105a和导电膜105b的堆叠结构)，接着以导电膜105为掩模将杂质元素121引入半导体膜103，由此在半导体膜103内形成杂质区域123(图2C和3C)。这里，在形成导电膜105之后引入杂质元素以横过岛状半导体膜103；因此，杂质区域123形成于不交叠导电膜105的半导体膜103的区域内。
对于杂质元素121，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。这里磷(P)作为杂质元素121被引入到半导体膜103内以使该半导体膜包含浓度为1×1015/cm3至1×1019/cm3的该杂质元素，由此形成具有n型电导率的杂质区域123。
接着，在岛状半导体膜103的边缘部分的一部分选择性地设有抗蚀剂108之后，以抗蚀剂108和导电膜105为掩模将杂质元素122引入到半导体膜103内，由此在半导体膜内形成沟道形成区域103a、第一杂质区域103b和第二杂质区域103c(图2D和3D)。结果形成薄膜晶体管。
沟道形成区域103a形成于与形成栅电极的导电膜105交叠的半导体膜103的区域内。用作源极区域或者漏极区域的第一杂质区域103b形成为毗邻沟道形成区域103a。位于半导体膜103边缘部分内的第二杂质区域103c形成为毗邻沟道形成区域103a和第一杂质区域103b。这里其中未引入杂质元素122的部分成为第二杂质区域103c。
具体而言，第二杂质区域103c形成于与横过半导体膜103的导电膜105交叠的半导体膜103的两个边缘部分内。第一杂质区域103b形成为毗邻形成于两个边缘部分内的第二杂质区域103c之间的区域。第二杂质区域103c无需形成于半导体膜103的所有边缘部分内，且如上所述图12A所示，第二杂质区域103c可以设于该边缘部分的一部分内，从而接触沟道形成区域103a和第一杂质区域103b。这种情况下，选择性地形成抗蚀剂108，且杂质元素122将被注入到半导体膜103的位置受到控制，由此第二杂质区域103c可以形成为期望的形状。
对于杂质元素122，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。在本实施例模式中，硼(B)作为杂质元素122被引入到半导体膜103内以使该半导体膜包含浓度为1×1019/cm3至1×1020/cm3的该杂质元素，由此形成具有p型电导率的杂质区域103b。
接着，形成绝缘膜106以覆盖导电膜105、栅极绝缘膜104等，且用作源电极或者漏电极的导电膜107选择性地形成于绝缘膜106上(图2E和3E)。导电膜107设为电学连接到形成半导体膜103的源极区域或者漏极区域的第一杂质区域103b。
使用氧化硅、氮氧化硅(SiOxNy)(x＞y＞0)、氧氮化硅(SiNxOy)(x＞y＞0)等，通过CVD方法、溅射方法等形成绝缘膜106。备选地，绝缘膜106可以形成为具有单层结构或者堆叠结构，其包括例如聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸、或者环氧树脂的有机材料；例如硅氧烷树脂的硅氧烷材料；恶唑树脂等。需要指出，硅氧烷材料对应于包含Si-O-Si键的材料。硅氧烷是一种具有硅(Si)和氧(O)键的骨架结构的材料。使用至少包括氢的有机基团(例如烷基或者芳香族烃)作为取代基。备选地，含氟的基团可以作为取代基，或者含氟的基团与至少包含氢的有机基团都可以作为取代基。恶唑树脂包括例如光敏聚苯恶唑等。光敏聚苯恶唑为具有低的介电常数(1MHz时室温下的介电常数为2.9)、高的热阻(通过TGA(热重力分析)确定在5℃/mi n的温升时的热分解温度为550℃)、以及低的吸水率(室温下24小时约0.3％)的材料。与聚酰亚胺等的相对介电常数(约为3.2至3.4)相比，恶唑树脂具有低的介电常数(约2.9)。因此可以抑制寄生电容的产生并实现高速工作。这里，使用氧化硅、氮氧化硅(SiOxNy)(x＞y＞0)、或者氧氮化硅(SiNxOy)(x＞y＞0)通过CVD方法将形成绝缘膜106形成为单层结构或者堆叠结构。此外，绝缘膜106可以形成为例如聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸、或者环氧树脂的有机材料；例如硅氧烷树脂的硅氧烷材料；或者恶唑树脂的有机材料的叠层结构。
使用选自铝、钨、钛、钽、钼、镍、钕等的一种金属，或者包含多种这些金属的合金，将导电膜107形成为单层结构或者堆叠结构。例如，可以使用采用包含多种这些元素的合金、包含钛的铝合金、包含钕的铝合金等形成的导电膜。对于导电膜107设为具有堆叠结构的情形，例如，可以采用将上述的铝层或者铝合金层堆叠为夹置于钛层之间的结构。
通过上述步骤可以制造半导体装置。
在本实施例模式中所示出的情形中，形成栅电极的导电膜105横过半导体膜103以覆盖半导体膜103的边缘部分。然而可以采用这样的结构，其中导电膜105横过半导体膜103并设于半导体膜103上，从而不覆盖半导体膜103的边缘部分(图12C)。这种情况下，沟道形成区域形成于与导电膜105交叠的半导体膜103内，形成源极区域或者漏极区域的第一杂质区域103b形成为毗邻沟道形成区域103c，且第二杂质区域103c形成为毗邻沟道形成区域103a和第一杂质区域103b。第二杂质区域103c设于半导体膜103的边缘部分内，使得第一杂质区域103b夹置于第二杂质区域103c之间。第二杂质区域103c和沟道形成区域103a可设为具有相互不同的电导率。
如本实施例模式所述，在半导体膜的边缘部分内，即使形成了由于栅极绝缘膜的覆盖缺陷或者工艺引起的固定电荷，通过毗邻源极区域或者漏极区域的具有不同电导率的杂质区域可以减小边缘晶体管的影响。
实施例模式2
在本实施例模式中，将参照附图解释不同于上述实施例模式的半导体装置及其制造方法。具体而言，将解释包含具有多个晶体管的情形，其中部分晶体管为n型，其他晶体管为p型。
图4A至4D示出了本实施例模式中描述的半导体装置。图4A为在本实施例模式中描述的半导体装置的顶视图，图4B为图4A中沿线a1-b1截取的剖面视图，图4C为图4A中沿线a2-b2截取的剖面视图，图4D为图4A中沿线a3-b3截取的剖面视图。
本实施例模式中描述的半导体装置具有在衬底201上分别设为岛状形状的半导体膜203和213，绝缘膜202夹置在衬底201和半导体膜203和213之间；设于半导体膜203和213上形成栅电极的导电膜205，栅极绝缘膜104夹置于导电膜205和半导体膜203和213之间；绝缘膜206a和206b，设于半导体膜203和213上以覆盖导电膜205；以及设于绝缘膜206上形成源电极或者漏电极的导电膜207(图4A至4D)。
形成栅电极的导电膜205设为横过岛状半导体膜203和213。此外，绝缘膜211(也称为侧壁)设为接触导电膜205的侧面。这里示出的情形中，导电膜205设为具有其中第一导电膜205a和第二导电膜205b堆叠的结构；然而本发明不限于此，导电膜205可具有单层结构或者堆叠了三个以上的层的结构。
设为岛状形状的半导体膜203具有设于与导电膜205交叠的区域内的沟道形成区域203a，栅极绝缘膜204夹置于导电膜205和沟道形成区域203a之间；在不交叠导电膜205的区域内，设为毗邻沟道形成区域203a的形成源极区域或者漏极区域的第一杂质区域203b；以及，在不交叠导电膜205的区域内，设为毗邻沟道形成区域203a和第一杂质区域203b的第二杂质区域203c。
设为岛状形状的半导体膜213具有设于与导电膜205交叠的区域内的沟道形成区域213a，栅极绝缘膜204夹置于导电膜205和沟道形成区域213a之间；在不交叠导电膜205的区域内，设为毗邻沟道形成区域213a的第四杂质区域213c；以及，在不交叠导电膜205的区域内，设为毗邻第四杂质区域213c的第三杂质区域213b。
第四杂质区域213c形成LDD区域。第四杂质区域213c设于沟道形成区域213a和第三杂质区域213b之间，并形成于设为接触导电膜205侧面的绝缘膜211下方。
当导电膜205设为具有第一导电膜205a和第二导电膜205b的堆叠结构时，形成于下方的第一导电膜205a可形成为具有大于将形成于上方的第二导电膜205b的宽度，且可以得到这样的结构，其中第四杂质区域213c与第一导电膜205a交叠，但是不交叠第二导电膜205b。当采用这种衬底时，晶体管的导通电流特性可以得到改善。
在本实施例模式中，将形成于半导体膜203内的第一杂质区域203b形成为具有与第二杂质区域203c不同的电导率的杂质区域。将形成半导体膜203内的第一杂质区域203b形成为具有与将形成于半导体膜213内的第三杂质区域213b和第四杂质区域213c不同的电导率的杂质区域。
换而言之，将形成于半导体膜203内的第二杂质区域203c和将形成于半导体膜213内的第三杂质区域213b和第四杂质区域213c具有相同的电导率。这种情况下，第二杂质区域203c和第三杂质区域213b或者第二杂质区域203c和第四杂质区域213c可形成为其中包含相同浓度的杂质元素。结果，在制造工艺期间，第二杂质区域203c和第三杂质区域213b或者第二杂质区域203c和第四杂质区域213c可形成为相同，因此工艺可以得到简化。
例如，形成半导体膜203的源极区域或者漏极区域的第一杂质区域203b可设为具有p型电导率，第二杂质区域203c可设为具有n型电导率，第三杂质区域213b可设为具有n型电导率，形成LDD区域的第四杂质区域213c可设为具有浓度低于第三杂质区域213b的n型电导率。此外，第二杂质区域203c和第四杂质区域213c可设为具有相同浓度。当然，第二杂质区域203c和第三杂质区域213b可设为具有相同浓度。当半导体膜203内将形成的第一杂质区域203b设为具有n型电导率时，其他区域的电导率类型颠倒。
形成源电极或者漏电极的导电膜207设为通过形成于绝缘膜206a和206b内的开口部分而电学连接到形成半导体膜203的源极区域或者漏极区域的第一杂质区域203b以及形成半导体膜213的源极区域或者漏极区域的第三杂质区域213b。此外，如图4A至4D所示，由通过导电膜207电学连接的第一杂质区域203b和第三杂质区域213b可以形成CMOS电路。
接着，将参照附图解释上述图4A至4D所示半导体装置的制造方法的一个示例。图5A至5D为图6A至6F的顶视图，图6A至6F为图4A中沿线a1-b1截取的剖面视图，图7A至7F为图4A中沿线a3-b3截取的剖面视图。
首先，岛状半导体膜203和213形成于衬底201上，绝缘膜202夹置于衬底201和岛状半导体膜203和213之间。栅极绝缘膜204和导电膜215形成堆叠以覆盖岛状半导体膜203和213(图6A和7A)。实施例模式1中描述的制造方法、材料等可以分别应用于本实施例模式中的衬底201、绝缘膜202、半导体膜203和213、栅极绝缘膜204和导电膜215。此处，导电膜215形成为具有第一导电膜215a和第二导电膜215b的堆叠结构。
此外，为了控制阈值数值等，可以预先将低浓度的杂质元素引入到半导体膜203和213。这种情况下，杂质元素被引入到半导体膜203和213内稍后将成为沟道形成区域的区域内。对于该杂质元素，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。例如，硼(B)作为杂质元素被预先引入到各个半导体膜203和213的整个表面内以使该半导体膜包含浓度为5×1015/cm3至5×1017/cm3的该杂质元素。当然，可以向半导体膜203和半导体膜213引入不同浓度的杂质元素，或者备选地可以引入具有不同电导率的杂质元素。
接着，导电膜215(在此为第一导电膜215a和第二导电膜215b的堆叠结构)被选择性地腐蚀以形成用作栅电极的导电膜205(在此为导电膜205a和导电膜205b的堆叠结构)(图5A)，接着以导电膜205为掩模将杂质元素224引入半导体膜203和213，由此在半导体膜203和213内形成杂质区域223(图5B、6B和7B)。这里，在形成导电膜205之后引入杂质元素224以横过岛状半导体膜203和213；因此，杂质区域223形成于不交叠导电膜205的半导体膜203和213的区域内。
对于杂质元素224，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。这里磷(P)作为杂质元素224被引入到半导体膜203和213内以使该半导体膜包含浓度为1×1015/cm3至1×1019/cm3的该杂质元素，由此形成具有n型电导率的杂质区域223。
在选择性地提供抗蚀剂221以覆盖半导体膜203的边缘部分的一部分以及半导体膜213的整个表面之后，以抗蚀剂221和形成于半导体膜203上的导电膜205为掩模将杂质元素225引入到半导体膜203内，由此在半导体膜203内形成沟道形成区域203a、第一杂质区域203b和第二杂质区域203c(图5C、6C和7C)。沟道形成区域203a形成于与形成栅电极的导电膜205交叠的半导体膜203的区域内。用作源极区域或者漏极区域的第一杂质区域203b形成为毗邻沟道形成区域203a。位于半导体膜203边缘部分内的第二杂质区域203c形成为毗邻沟道形成区域203a和第一杂质区域203b。这里其中未引入杂质元素225的部分成为第二杂质区域203c。
具体而言，第二杂质区域203c形成于与横过半导体膜203的导电膜205交叠的半导体膜203的两个边缘部分内。第一杂质区域203b形成为毗邻形成于两个边缘部分内的第二杂质区域203c之间的区域。第二杂质区域203c无需形成于半导体膜203的所有边缘部分内，且如上所述图12A所示，第二杂质区域203c可以设于该边缘部分的一部分内，从而接触沟道形成区域203a和第一杂质区域203b。这种情况下，选择性地形成抗蚀剂221，且杂质元素225将被注入到半导体膜203的位置受到控制，由此第二杂质区域203c可以形成为期望的形状。
对于杂质元素225，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。这里硼(B)作为杂质元素225被引入到半导体膜203内以使该半导体膜包含浓度为1×1019/cm3至1×1020/cm3的该杂质元素，由此形成具有p型电导率的杂质区域203b。
接着，形成绝缘膜211以接触导电膜205的侧面(图6D和7D)。绝缘膜211在某些情形中称为侧壁，且在后续步骤中，当通过将高浓度的n型杂质掺入半导体膜而在绝缘膜211下方形成低浓度杂质区域时，绝缘膜211用作掩模。
绝缘膜211形成为包含硅、硅的氧化物、或者硅的氮化物的无机材料的膜以及包含例如有机树脂的有机材料的膜的单层或者叠层。可以通过各向异性腐蚀而选择性地腐蚀形成于整个表面上的绝缘膜，其中主要沿垂直方向执行腐蚀。
在选择性地提供抗蚀剂222以覆盖半导体膜203的整个表面之后，以形成于半导体膜213上的导电膜205和绝缘膜211为掩模将杂质元素226引入到半导体膜213内，由此在半导体膜213内形成沟道形成区域213a、第三杂质区域213b和第四杂质区域213c(图5D、6E和7E)。沟道形成区域213a形成于与形成栅电极的导电膜205交叠的半导体膜213的区域内。用作LDD区域的第四杂质区域213c形成于毗邻沟道形成区域213a并交叠绝缘膜211的半导体膜213的区域内。用作源极区域或者漏极区域的第三杂质区域213b形成为毗邻第四杂质区域213c。这里其中未引入杂质元素225的部分成为第四杂质区域213c。
对于杂质元素226，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。在本实施例模式中，杂质元素226使用与杂质元素225具有不同电导率的杂质元素。这里磷(P)作为杂质元素226被引入到半导体膜213内以使该半导体膜包含浓度为1×1019/cm3至1×1020/cm3的该杂质元素，由此形成具有p型电导率的第三杂质区域213b。
在本实施例模式中，将杂质元素225和杂质元素226引入半导体膜203和213的顺序可以颠倒。这种情况下，第三杂质区域213b和第四杂质区域213c预先形成于半导体膜213内，随后第一杂质区域230b和第二杂质区域203c形成于半导体膜203内。
接着，绝缘膜206a和绝缘膜206b形成为堆叠以覆盖导电膜205、半导体膜203和213等，且用作源电极或者漏电极的导电膜207选择性地形成于绝缘膜206b上(图6F和7F)。导电膜207设为电学连接到形成半导体膜203的源极区域或者漏极区域的第一杂质区域203b以及形成半导体膜213的源极区域或者漏极区域的第三杂质区域213b。此外，在本实施例模式中，通过电学连接到第一杂质区域203b的导电膜207和电学连接到第三杂质区域213b的导电膜207的电学连接可以形成具有p沟道薄膜晶体管和n沟道薄膜晶体管的CMOS电路。
在实施例模式1中描述的制造方法、材料等也可以分别应用于本实施例模式中的绝缘膜206a、绝缘膜206b和导电膜207。使用氧化硅、氮氧化硅(SiOxNy)(x＞y＞0)、或者氧氮化硅(SiNxOy)(x＞y＞0)，通过CVD方法形成绝缘膜206a。可以形成例如聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸、或者环氧树脂的有机材料；例如硅氧烷树脂的硅氧烷材料；或者恶唑树脂作为绝缘膜206b。
通过上述步骤可以制造半导体装置。
如本实施例模式中所描述，通过提供该半导体装置，即使当栅极绝缘膜横过岛状半导体膜，仍可以防止存在水平差异的栅电极和半导体膜之间的漏电或者短路。此外，在半导体膜的边缘部分内，即使形成了由于工艺引起的固定电荷，仍可以减小由于半导体膜的边缘部分内的沟道形成区域对晶体管特性的影响。另外，当p沟道薄膜晶体管和n沟道薄膜晶体管设于相同衬底上时，通过引入相同浓度的杂质元素，提供将形成于一个薄膜晶体管内的杂质区域(例如本实施例模式中用作LDD区域的第四杂质区域213c)和将形成于其他薄膜晶体管内的杂质区域(例如本实施例模式中的第二杂质区域203c)，因此工艺可以被简化。
可以通过与上述实施例自由组合而实施本实施例模式。
实施例模式3
在本实施例模式中，将参照附图解释不同于上述实施例模式的半导体装置及其制造方法。
图8A至8D示出了本实施例模式中描述的半导体装置。图8A为在本实施例模式中描述的半导体装置的顶视图，图8B为图8A中沿线a1-b1截取的剖面视图，图8C为图8A中沿线a2-b2截取的剖面视图，图8D为图8A中沿线a3-b3截取的剖面视图。
本实施例模式中描述的半导体装置具有在衬底301上分别设为岛状形状的半导体膜303和313，绝缘膜302夹置在衬底301和半导体膜303和313之间；设于半导体膜303和313上形成栅电极的导电膜305，栅极绝缘膜104夹置于导电膜305和半导体膜303和313之间；绝缘膜306a和306b，设于半导体膜303和313上以覆盖导电膜305；以及设于绝缘膜306上形成源电极或者漏电极的导电膜307(图8A至8D)。
形成栅电极的导电膜305设为横过岛状半导体膜303和313。此外，绝缘膜311(也称为侧壁)设为接触导电膜305的侧面。这里，导电膜305设为具有单层结构；然而如上述实施例模式所示，可以堆叠形成多个导电膜。
设为岛状形状的半导体膜303具有设于与导电膜305交叠的区域内的沟道形成区域303a；在不交叠导电膜305的区域内，设为毗邻沟道形成区域303a的形成LDD区域的第二杂质区域303c；形成源极区域或者漏极区域的第一杂质区域303b；以及第三杂质区域303d。
第一杂质区域303b设为毗邻第二杂质区域303c，第二杂质区域303c设于沟道形成区域303a和第一杂质区域303b之间。位于与半导体膜303的边缘部分内导电膜305交叠的部分附近的第三杂质区域303d设为毗邻沟道形成区域303a、第一杂质区域303b和第二杂质区域303c。
设为岛状形状的半导体膜313具有设于与导电膜305交叠的区域内的沟道形成区域313a；在不交叠导电膜305的区域内，设为毗邻沟道形成区域313a的第五杂质区域313c；以及，形成源极区域和漏极区域的第四杂质区域313b；以及第六杂质区域313d。
第四杂质区域313b设为毗邻第五杂质区域131c，第五杂质区域313c设于沟道形成区域313a和第五杂质区域313b之间。位于与半导体膜313的边缘部分内导电膜305交叠的部分附近的第六杂质区域313d设为毗邻沟道形成区域313a、第四杂质区域313b和第五杂质区域313c。
在本实施例模式中，将形成于半导体膜303内的第一杂质区域303b和第二杂质区域303c形成为具有与第三杂质区域303d不同的电导率的杂质区域。将形成半导体膜313内的第四杂质区域313b和第五杂质区域313c形成为具有与第六杂质区域313d不同的电导率的杂质区域。将形成于半导体膜303内的第一杂质区域303b形成为具有与将形成于半导体膜313内的第四杂质区域313b不同的电导率的杂质区域。
换而言之，将形成于半导体膜303内的第三杂质区域303d和将形成于半导体膜313内的第四杂质区域313b和第五杂质区域313c具有相同的电导率。这种情况下，第三杂质区域303d和第四杂质区域313b或者第三杂质区域303d和第五杂质区域313c可形成为其中包含相同浓度的杂质元素。结果，在制造工艺期间，第三杂质区域303d和第四杂质区域313b或者第三杂质区域303d和第五杂质区域313c可形成为相同，因此工艺可以得到简化。
此外，将形成于半导体膜313内的第六杂质区域313d和将形成于半导体膜303内的第一杂质区域303b和第五杂质区域303c具有相同的电导率。这种情况下，第六杂质区域313d和第一杂质区域303b或者第六杂质区域313d和第二杂质区域303c可形成为其中包含相同浓度的杂质元素。结果，在制造工艺期间，第六杂质区域313d和第一杂质区域303b或者第六杂质区域313d和第二杂质区域303c可形成为相同，因此工艺可以得到简化。
例如，形成半导体膜303的源极区域或者漏极区域的第一杂质区域303b可设为具有p型电导率，形成半导体膜303的LDD区域的第二杂质区域303c可设为具有n型电导率，第三杂质区域303d可设为具有n型电导率。这种情况下，形成半导体膜313的源极区域或者漏极区域的第四杂质区域313b与形成半导体膜313的LDD区域的第五杂质区域313c设为具有n型电导率，第六杂质区域313d设为具有p型电导率。此外，第二杂质区域303c和第六杂质区域313d可设为具有相同浓度，第三杂质区域303d和第五杂质区域313c可设为具有相同浓度。当然，第一杂质区域303b和第六杂质区域313d可设为具有相同浓度，第三杂质区域303d和第四杂质区域313b可设为具有相同浓度。
形成源电极或者漏电极的导电膜307设为通过形成于绝缘膜306a和306b内的开口部分，而电学连接到形成半导体膜303的源极区域或者漏极区域的第一杂质区域303b以及形成半导体膜313的源极区域或者漏极区域的第四杂质区域313b。此外，如图8A至8D所示，由通过导电膜307电学连接的第一杂质区域303b和第四杂质区域313b可以形成CMOS电路。
接着，将参照附图解释上述图8A至8D所示半导体装置的制造方法的一个示例。图9A至9E为图8A至8D的顶视图，图10A至10F为图8A中沿线a1-b1截取的剖面视图，图11A至11F为图8A中沿线a3-b3截取的剖面视图。
首先，岛状半导体膜303和313形成于衬底301上，绝缘膜302夹置于衬底301和岛状半导体膜303和313之间。形成栅电极的导电膜305形成于岛状半导体膜303和313上，栅极绝缘膜304夹置于导电膜305和岛状半导体膜303和313之间(图9A、10A和11A)。上述实施例模式中描述的制造方法、材料等也可以分别应用于本实施例模式中的衬底301、绝缘膜302、半导体膜303和313、栅极绝缘膜304和导电膜305。此处，导电膜305设为单层结构；然而如上述实施例模式所述，可以堆叠形成多个导电膜。
接着，抗蚀剂321选择性地形成于半导体膜303和313上，且使用抗蚀剂321和导电膜305作为掩模，将杂质元素325引入半导体膜303和313，由此在半导体膜303和313内形成杂质区域331(图9B、10B和11B)。这里，抗蚀剂321形成为暴露半导体膜303的边缘部分的至少一部分以及覆盖半导体膜313的边缘部分。
对于杂质元素325，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。这里磷(P)作为杂质元素325被引入到半导体膜303和313内以使该半导体膜包含浓度为1×1015/cm3至1×1019/cm3的该杂质元素，由此形成具有n型电导率的杂质区域323。
接着，抗蚀剂322选择性地形成于半导体膜303和313上，且使用抗蚀剂322和导电膜305作为掩模，将杂质元素326引入半导体膜303和313，由此在半导体膜303和313内形成杂质区域332(图9C、10C和11C)。这里，抗蚀剂322形成为暴露半导体膜313的边缘部分的至少一部分(与导电膜305交叠的侧上的导电膜313边缘部分附近)。
对于杂质元素326，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。这里硼(B)作为杂质元素326被引入到半导体膜303和313内以使该半导体膜包含浓度为1×1015/cm3至1×1019/cm3的该杂质元素，由此形成具有n型电导率的杂质区域331。
形成绝缘膜311以接触导电膜305的侧面，之后选择性地提供抗蚀剂323以覆盖半导体膜303的边缘部分的一部分以及半导体膜313的整个表面。接着，以抗蚀剂323、导电膜305和绝缘膜311为掩模将杂质元素327引入半导体膜303，由此在半导体膜303内形成沟道形成区域303a、第一杂质区域303b、第二杂质区域303c和第三杂质区域303d(图9D、10D和11D)。绝缘膜311在某些情形中称为侧壁，且当在绝缘膜311下方形成低浓度杂质区域时，绝缘膜311用作掩模。
沟道形成区域303a形成于与形成栅电极的导电膜305交叠的半导体膜303的区域内。用作LDD区域的第二杂质区域303c形成于毗邻沟道形成区域303a且交叠绝缘膜311的半导体膜303的区域内。用作源极区域或者漏极区域的第一杂质区域303b形成为毗邻第二杂质区域303c。这里其中未引入杂质元素327的部分成为第三杂质区域303d。
对于杂质元素327，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。在本实施例模式中，硼(B)作为杂质元素327被引入到半导体膜303内以使该半导体膜包含浓度为1×1019/cm3至1×1020/cm3的该杂质元素，由此形成具有p型电导率的第一杂质区域303b。
在选择性地提供抗蚀剂324以覆盖半导体膜303的整个表面以及半导体膜313的边缘部分的一部分之后，以抗蚀剂324、导电膜305和绝缘膜311为掩模将杂质元素328引入到半导体膜313内，由此在半导体膜313内形成沟道形成区域313a、第四杂质区域313b和第五杂质区域313c(图9E、10E和11E)。
沟道形成区域313a形成于与形成栅电极的导电膜305交叠的半导体膜313的区域内。用作LDD区域的第五杂质区域313c形成于毗邻沟道形成区域313a并交叠绝缘膜311的半导体膜313的区域内。用作源极区域或者漏极区域的第四杂质区域313b形成为毗邻第五杂质区域313c。这里其中未引入杂质元素328的部分成为第六杂质区域313d。
对于杂质元素328，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。在本实施例模式中，杂质元素328使用与杂质元素327具有不同电导率的杂质元素。这里磷(P)作为杂质元素328被引入到半导体膜313内以使该半导体膜包含浓度为1×1019/cm3至1×1020/cm3的该杂质元素，由此形成具有p型电导率的第四杂质区域313b。
在本实施例模式中，将杂质元素325和杂质元素326引入半导体膜303和313的顺序可以颠倒。这种情况下，杂质区域332预先形成于半导体膜303和313内，随后杂质区域331形成于半导体膜303和313内。此外，将杂质元素327和杂质元素328引入半导体膜303和313的顺序可以颠倒。这种情况下，第四杂质区域313b、第五杂质区域313c和第六杂质区域313d预先形成于半导体膜313内，随后第一杂质区域303b、第二杂质区域303c和第三杂质区域303d预先形成于半导体膜303内。
绝缘膜306a和绝缘膜306b形成为堆叠以覆盖导电膜305、半导体膜303和313等，且用作源电极或者漏电极的导电膜307选择性地形成于绝缘膜306b上(图10F和11F)。导电膜307设为电学连接到形成半导体膜303的源极区域或者漏极区域的第一杂质区域303b以及形成半导体膜313的源极区域或者漏极区域的第四杂质区域313b。此外，在本实施例模式中，通过电学连接到第一杂质区域303b的导电膜307和电学连接到第四杂质区域313b的导电膜307的电学连接可以形成具有p沟道薄膜晶体管和n沟道薄膜晶体管的CMOS电路。
在实施例模式1中描述的制造方法、材料等也可以分别应用于本实施例模式中的绝缘膜306a、绝缘膜306b和导电膜307。这里使用氧化硅、氮氧化硅(SiOxNy)(x＞y＞0)、或者氧氮化硅(SiNxOy)(x＞y＞0)，通过CVD方法形成绝缘膜306a。可以形成例如聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸、或者环氧树脂的有机材料；例如硅氧烷树脂的硅氧烷材料；或者恶唑树脂作为绝缘膜306b。
通过上述步骤可以制造半导体装置。
此外，为了控制阈值数值等，可以在形成用作栅电极的导电膜305之前将低浓度的杂质元素引入到半导体膜303和313。这种情况下，杂质元素也被包含在半导体膜303和313内的沟道形成区域303a和313a内。对于该杂质元素，可以使用传递n型电导率的杂质元素或者传递p型电导率的杂质元素。传递n型电导率的杂质元素可以使用磷(P)、砷(As)等。传递p型电导率的杂质元素可以使用硼(B)、铝(Al)、镓(Ga)等。此外，通过预先引入杂质而形成的杂质区域可用作第三杂质区域303d或者第六杂质区域313d。这种情况下，可以省略上述图9B或图9C的步骤。
如本实施例模式中所描述，通过提供该半导体装置，即使当栅极绝缘膜横过岛状半导体膜，仍可以防止存在水平差异的栅电极和半导体膜之间的漏电或者短路。此外，在半导体膜的边缘部分内，即使形成了由于工艺引起的固定电荷，仍可以减小由于半导体膜的边缘部分内的沟道形成区域对晶体管特性的影响。另外，当p沟道薄膜晶体管和n沟道薄膜晶体管设于相同衬底上时，通过引入相同浓度的杂质元素，提供将形成于一个薄膜晶体管内的杂质区域(例如本实施例模式中的第二杂质区域303c和第四杂质区域313c)和将形成于其他薄膜晶体管内的杂质区域(例如本实施例模式中的第六杂质区域313d和第三杂质区域303d)，因此工艺可以被简化。
可以通过与上述实施例自由组合而实施本实施例模式。
实施例模式4
在本实施例模式中将解释使用上述实施例模式中描述的制造方法得到的半导体装置的使用模式的示例。具体而言，将在下文中参照附图解释半导体装置的应用示例，其中可以无接触地输入/输出数据。其中可以无接触地输入/输出数据的半导体装置根据用途也称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签、或者无线芯片。
首先将参照图13A解释本实施例模式示出的半导体装置的顶面结构的示例。图13A至13C所示半导体装置80包括薄膜集成电路131，其设有多个元件，例如包括于存储器部分和逻辑部分内的薄膜晶体管以及用作天线的导电膜132。用作天线的导电膜132电学连接到薄膜集成电路131。
当薄膜晶体管设于薄膜集成电路131内时，则可以应用上述实施例模式中描述的结构。
图13B和13C为图13A的剖面的示意图。用作天线的导电膜132可设于包含于存储器部分和逻辑部分内的元件上；例如用作天线的导电膜132可以设于上述实施例模式中所示结构上，绝缘膜130夹置于其间(图13B)。此外，在分开为衬底133提供用作天线的导电膜132之后，用作天线的导电膜132可设为附着到薄膜集成电路131(图13C)。这里，设于绝缘膜130上的导电膜136和用作天线的导电膜132通过包含在具有粘着性的树脂135内的导电粒子134而相互电学连接。
尽管本实施例模式示出的示例中，用作天线的导电膜132设为线圈形状且应用了电磁感应方法或者电磁耦合方法，但是本发明的半导体装置不限于此，还可以采用微波方法。对于微波方法，可以根据所使用的电磁波的波长而恰当地确定用作天线的导电膜132的形状。
例如，对于半导体装置80中的信号传输方法采用诸如微波方法(例如UHF频带(860至960MHz频带)、2.45GHz频带等)的情形，可以根据用于信号传输的电磁波的波长而恰当地设定用作天线的导电层的例如长度的形状。例如，用作天线的导电膜可形成为线性形状(例如双极天线(图14A))、平面形状(例如贴片天线(图14A))、带状(图14C和14D)等。用作天线的导电膜132的形状不限于线性形状，考虑到电磁波的波长，用作天线的导电膜可设为曲线形状、曲折形状，或者其组合。
通过CVD方法、溅射方法、诸如丝网印刷或凹版印刷的印刷方法、小滴释放方法、滴注型方法、电镀方法等，使用导电材料形成用作天线的导电膜132。使用元素铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)、和钼(Mo)，或者包含这些元素为其主要成分的合金材料或化合物材料的单层结构，或者其堆叠结构，由此形成该导电材料。
例如，对于使用例如丝网印刷方法形成用作天线的导电膜132的情形，可以通过选择性地印刷导电浆而提供该导电膜，其中该导电浆中，颗粒尺寸分别为几nm至几十μm的导电粒子溶解或者分散在有机树脂内。导电粒子可以使用例如银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)、和钛(Ti)的一种或多种金属粒子，卤化银精细粒子，或者可分散的纳米粒子。此外，导电浆内包含的该有机树脂可以使用分别用作结合剂、溶剂、分散剂、或者金属粒子涂层的一种或者多种有机树脂。典型地可以使用例如环氧树脂或者硅树脂的有机树脂。在形成导电膜时，优选地在挤出导电浆之后执行烘焙。例如，对于使用包含银为其主要成分的精细粒子(颗粒尺寸大于或者等于1nm且小于或者等于100nm)作为导电浆材料的情形，通过在150至300℃的温度下进行烘焙使导电浆固化，由此可以得到该导电膜。备选地，可以使用包含焊料或者无铅焊料为其主要成分的精细粒子，；这种情况下，优选地使用颗粒尺寸小于或等于20μm的精细粒子。焊料或无铅焊料具有例如低成本的优点。
接着将描述本实施例模式中所示半导体装置的操作。
半导体装置80具有无接触地交换数据的功能，并具有高频电路81、电源电路82、复位电路83、时钟发生电路84、数据解调电路85、数据调制电路86、用于控制其他电路的控制电路87、存储电路88、以及天线89(图15A)。高频电路81从天线89接收信号并从天线89输出从数据调制电路86接收到的信号。电源电路82基于接收的信号产生电源电势。复位电路83产生复位信号。时钟发生信号84基于从天线89输入的接收信号而产生各种时钟信号。数据解调电路85解调接收到的信号，并将解调的信号输出到控制电路87。数据调制电路86调制从控制电路87接收到的信号。控制电路87设有例如代码提取电路91、代码确定电路92、CRC确定电路93、和输出单元电路94。注意，代码提取电路91提取被发送到控制电路87的指令中所包含的多个代码的每一个。代码确定电路92通过将提取的代码与对应于参考的代码进行比较而确定该指令的内容。CRC确定电路93基于确定代码而确定是否存在传输错误等。
在图15A中，除了控制电路87之外，还包括为模拟电路的高频电路81、和电源电路82。
接着将解释前述半导体装置的工作的示例。首先，由天线89接收无线信号，该无线信号随后通过高频电路81发送到电源电路82，由此产生高的电源电势(下文中称为VDD)。VDD被供给到半导体装置80内的各个电路。通过高频电路81发送到数据解调电路85的信号被解调(下文中该信号称为解调信号)。此外，通过高频电路81穿过复位电路83和时钟发生电路84的信号，以及该解调信号被发送到控制电路87。由代码提取电路91、代码确定电路92、CRC确定电路93等分析发送到控制电路87的信号。接着，基于分析信号输出存储于存储电路88内的半导体装置的信息。半导体装置的输出信号通过输出单元电路94被编码。此外，半导体装置80的编码信息通过数据调制电路86且随后被天线89发送。注意，半导体装置80中包含的多个电路中的滴电源电势(下文中称为VSS)是相同的，且VSS可以是GND。
按照该方式，当信号从读写器发送到半导体装置80且从半导体装置80发出的信号被该读写器接收，半导体装置内的数据可以被读取。
此外，在半导体装置80内，电源电压可以通过电磁波供给到各个电路而不安装电源(电池)，或者可以安装电源(电池)使得电源电压通过电磁波和电源(电池)供给到各个电路。
接着将解释其中可以无接触地输入/输出数据的半导体装置的使用模式的示例。包括显示部分3210的移动终端的侧表面设有读写器3200。产品3220的侧表面设有半导体装置3230(图15B)。当读写器3200保持于包含在产品3220内的半导体装置3230上方时，显示部分3210显示有关产品的信息，例如材料、产地、各个生产步骤的检查结果、流通工艺的历史、以及该产品的说明。此外，当产品3260通过传送带传输时，可以使用为产品3260和读写器3240提供的半导体装置3250检查产品3260(图15C)。按照该方式，通过在该系统中使用该半导体装置，可以容易地获取信息且可以实现更高的性能和高的附加值。
除了上述之外，本发明的半导体装置还可以应用于许多范围。该半导体装置可以应用于其中例如对象的历史的信息可以无接触地得以明确以有效地用于生产、管理等的任何产品。例如，本发明的半导体装置可以被提供并用于纸币、硬币、有价证券、证书、无记名债券、包装容器、书籍、存储介质、个人用品、车辆、食物用品、衣服、保健用品、生活用品、医药、电子设备等。参考图16A至16H描述其示例。
纸币和硬币是指市场上流通的货币，并包含在特定区域可以同样使用的货币的票据(现金凭据)、纪念币等。有价证券是指支票、股票、本票等(图16A)。证书指驾驶执照、居住证等(见图16B)。无记名债券指邮票、饭券、各种赠券等(见图16C)。包装容器指用于饭盒等的包装纸、塑料瓶等(见图16D)。书籍是指平装本、合订本等(见图16E)。存储介质指DVD软件、录像带等(见图16F)。车辆指诸如自行车的有车轮的车辆、船等(见图16G)。个人物品指袋子、眼镜等(见图16H)。食物用品指蔬菜、饮料等。衣物指衣服、鞋等。保健用品指医疗设备、保健用具等。生活用品指家具、照明设备等。医药指药品、农业化学制品等。电子设备指液晶显示装置、电致发光显示装置、电视装置(电视机或者薄电视机)、蜂窝电话等。
通过为纸币、硬币、有价证券、证书、无记名债券等提供半导体装置80，可以防止对其的仿冒。此外，通过对包装容器、书籍、存储介质、个人用品、食物用品、生活用品、电子设备等提供半导体装置80，可以改善检查系统、租赁系统等的效率。通过为车辆、保健用品、医药等提供半导体装置80，可以防止对其的仿冒和偷窃并防止误食药物。半导体装置80可附着到物品的表面或嵌入到物品中。例如，该半导体装置可嵌入到书籍的纸中或在由有机树脂形成的包装中可嵌入到有机树脂中。
通过为包装容器、存储介质、个人用品、食物用品、衣物、生活用品、电子设备等提供该半导体装置，可以改善检查系统和租赁系统的效率。通过为车辆提供该半导体装置，可以防止仿冒和偷窃。通过将该半导体装置嵌入到诸如动物的生物中，可以容易地识别各个生物。例如通过将该半导体装置嵌入到诸如家畜的生物中，可以容易地知道其出生年份、性别、品种等以及例如体温的健康状况。
可以自由地与上述实施例模式组合而实施本实施例模式。
实施例1
在本实施例中，将参照附图解释包含于上述实施例模式中所述的半导体装置的晶体管的电学特性。具体而言，将描述当晶体管工作时电学特性的检查(模拟)结果。
在检查时，对于由于某些原因引起的电荷被俘获于半导体膜的边缘部分内情形中晶体管的电流-电压特性(下文中称为“电学特性”)，将具有上述图1A至1D所示第二杂质区域的晶体管的电学特性与没有该第二杂质区域的晶体管进行比较。在本实施例中，基于负电荷累积于半导体膜的边缘部分的假设而执行该检查。
首先，假设负的固定电荷累积于与导电膜105交叠的半导体膜103的边缘部分内，并检查伴有将要累积的固定电荷的表面态的晶体管的电流(Id)-电压(Vg)特性(图19A至19D)。这是因为，根据实验，某些固定电荷在制造工艺期间被俘获于半导体膜103的边缘部分内。
这里，半导体膜103的边缘部分形成为具有45°角的锥形，假设负固定电荷Qfe累积于半导体膜103的边缘部分内，并假设除了半导体膜103边缘部分之外，负固定电荷Qfm(1×1011/cm2)累积于半导体膜103a与栅极绝缘膜104之间的界面。在如下条件进行该检查：晶体管沟道长度L为1μm，其沟道宽度W为10μm。此外，在本实施例中，在将Qfe浓度设为(a)：1×1012/cm2、(b)：2×1012/cm2和(c)：3×1012/cm2的条件下执行该检查。
图19C和19D示出了此时晶体管的电流-电压特性的检查结果。图19C示出了p沟道晶体管的电流-电压特性，图19D示出了n沟道晶体管的电流-电压特性。对于p沟道晶体管的情形，假设形成源极区域或者漏极区域的第一杂质区域103b具有p型电导率(浓度为1×1020/cm3)，且对于n沟道晶体管的情形，假设第一杂质区域103b具有n型电导率(浓度为1×1020/cm3)。
对于p沟道晶体管的情形，得到结果，其中当半导体膜103的边缘部分内固定电荷(Qfe)浓度增大时，晶体管的电流-电压特性发生变化。另外发现，阈值电压随Qfe浓度改变而改变，晶体管的电流-电压特性由此受到更显著的影响。另一方面，对于n沟道晶体管的情形，晶体管的电流-电压特性不受影响，即使半导体膜的边缘部分内固定电荷(Qfe)的浓度发生变化。
认为其原因为，在n沟道晶体管中，边缘晶体管和主晶体管分别形成于半导体膜103的边缘部分和中心部分，且分别具有不同阈值数值的边缘晶体管和主晶体管并联连接，因此晶体管的电流-电压特性920受到影响(图20A)。具体而言，在p沟道晶体管中，负固定电荷累积于半导体膜103的边缘部分内；因此全部晶体管的电流-电压特性920受边缘晶体管的电流-电压特性922以及主晶体管的电流-电压特性921的影响显著，因此产生扭折925。
另一方面，在n沟道晶体管中，尽管边缘晶体管和主晶体管按照相同方式形成，但是累积于半导体膜103边缘部分内的固定电荷为负的。因此认为，边缘晶体管的电流-电压特性921被主晶体管的电流-电压特性掩盖，全部晶体管的电流-电压特性920不受影响(图20B)对于形成于半导体膜103的固定电荷为正的情形，p沟道晶体管和n沟道晶体管的电流-电压特性颠倒。
于是如上述实施例模式所述，在第二杂质区域103c设于与导电膜105交叠半导体膜103的边缘部分内，从而接触沟道形成区域103a和第一杂质区域103b的情形下，执行对晶体管的电流(Id)-电压(Vg)特性的检查(图21A至21C)。这里，半导体膜103的边缘部分形成为具有45°角的锥形，假设负固定电荷Qfe累积于半导体膜103的边缘部分内，并假设除了半导体膜103边缘部分之外，负固定电荷Qfm(1×1011/cm2)累积于半导体膜103a与栅极绝缘膜104之间的界面。在如下条件进行该检查：晶体管沟道长度L为1μm，其沟道宽度W为10μm，且第二杂质区域103c的宽度d(沿几乎平行导电膜105的方向的第二杂质区域103c的长度)为1μm。此外，在本实施例中，在将Qfe浓度设为(a)：1×1012/cm2、(b)：2×1012/cm2和(c)：3×1012/cm2的条件下执行该检查。
图21C示出了此时p沟道晶体管的电流-电压特性。这里，假设形成源极区域或者漏极区域的第一杂质区域103b具有p型电导率(浓度为1×1020/cm3)，假设第二杂质区域103c具有n型电导率(浓度为1×1017/cm3)。
图21C表明，即使对于p沟道晶体管的情形以及负固定电荷俘获于半导体膜103的边缘部分内的情形，晶体管的电流-电压特性不受影响。即使对于半导体膜的边缘部分内固定电荷(Qfe)浓度增大的情形，晶体管的电流-电压特性不受影响。认为这是由于，具有与形成源极区域或者漏极区域的第一杂质区域103b相反电导率的第二杂质区域103c设于与导电膜105交叠的半导体膜103的边缘部分内，由此该第二杂质区域103c用作形成于边缘部分内的寄生沟道的终止器。结果发现，通过使用本发明所示的结构，即使在电荷由于制造工艺等引起的某些原因而被俘获于半导体膜的边缘部分内的情形下，晶体管的电流-电压特性的变化可以受到抑制。
图22A至22C示出了上述图21A至21C中所示结构内第二杂质区域103c的浓度发生变化时，晶体管的电流-电压特性的检查结果。在将Qfe浓度设为(a)：1×1012/cm2、(b)：2×1012/cm2和(c)：3×1012/cm2的条件下执行该检查。
图22A示出了第二杂质区域103c的浓度为1×1017/cm3(n型)的情形下p沟道晶体管的电流-电压特性的检查结果，图22B示出了第二杂质区域103c的浓度为1×1018/cm3(n型)的情形下p沟道晶体管的电流-电压特性的检查结果，图22C示出了第二杂质区域103c的浓度为1×1019/cm3(n型)的情形下p沟道晶体管的电流-电压特性的检查结果.
图22A至22C示出了当第二杂质区域103c浓度增大时晶体管的截止电流的增大。认为其原因为，当第二杂质区域103c浓度增大时，流过第二杂质区域103c的截止电流容易流动。因此，第二杂质区域103c的浓度优选大于或者等于1×1017/cm3且小于1×1018/cm3。
接着，图23A至23D示出了当第二杂质区域103c的宽度d变化时，晶体管的电流-电压特性的检查结果。在将Qfe浓度设为(a)：1×1012/cm2、(b)：2×1012/cm2和(c)：3×1012/cm2的条件下执行该检查。
图23A、23B、23C和23D分别示出了当d＝0.3μm、d＝0.5μm、d＝1.0μm、d＝1.5μm时晶体管的电流-电压特性的测量结果。当第二杂质区域的宽度d不充分，与上述图19A至19D所示结构相似，得到的结果为，当半导体膜的边缘部分内固定电荷(Qfe)的浓度增大时，晶体管的电流-电压特性发生改变。另外发现，阈值电压随着Qfe浓度变化而改变，且晶体管的电流-电压特性受到影响。
从上述结果可知，即使在提供包括p沟道晶体管和n沟道晶体管的半导体装置的情形下，如实施例模式2所述，用作寄生沟道的终止器的杂质区域(例如，第二杂质区域103c(图1A至1D)或者第二杂质区域203c(图4A至4D))仅设于一个晶体管内，由此可以减小半导体膜的沟道形成区域边缘部分的特性对晶体管特性的影响。
本申请是基于2006年3月8日于日本专利局提交的日本专利申请No.2006-062435，其全部内容于此引入作为参考。

Claims (6)

1.一种半导体装置，包括：
衬底上的第一半导体膜和第二半导体膜；以及
形成于所述第一半导体膜和所述第二半导体膜上的栅电极，栅极绝缘膜夹置于所述栅电极与所述第一半导体膜和第二半导体膜之间，
其中所述第一半导体膜包括：
第一沟道形成区域，设于所述第一半导体膜与所述栅电极交叠的区域内，且所述栅极绝缘膜夹置于所述栅电极与所述第一沟道形成区域之间；
形成源极区域或者漏极区域的第一杂质区域，设为毗邻所述第一沟道形成区域；以及
第二杂质区域，设为毗邻所述第一沟道形成区域和所述第一杂质区域且在所述第一半导体膜的边缘部分内，
其中所述第二半导体膜包括：
第二沟道形成区域，设于所述第二半导体膜与所述栅电极交叠的区域内，且所述栅极绝缘膜夹置于所述栅电极与所述第二沟道形成区域之间；
形成源极区域或者漏极区域的第三杂质区域；以及
第四杂质区域，设于所述第二沟道形成区域和所述第三杂质区域之间，
其中所述第一杂质区域的导电类型不同于所述第二杂质区域、所述第三杂质区域和所述第四杂质区域的导电类型，以及
其中所述第二杂质区域和所述第四杂质区域具有浓度基本相等的杂质元素。
2.根据权利要求1的半导体装置，其中所述第一沟道形成区域和所述第二杂质区域具有不同的导电类型。
3.一种半导体装置，包括：
衬底上的第一半导体膜和第二半导体膜；以及
栅电极，形成于所述第一半导体膜和所述第二半导体膜上从而横过所述第一半导体膜和所述第二半导体膜，栅极绝缘膜夹置于所述栅电极与所述第一半导体膜和第二半导体膜之间，
其中所述第一半导体膜包括：
第一沟道形成区域，设于所述第一半导体膜与所述栅电极交叠的区域内，且所述栅极绝缘膜夹置于所述栅电极与所述第一沟道形成区域之间；
形成源极区域或者漏极区域的第一杂质区域；
形成LDD区域的第二杂质区域，设于所述第一沟道形成区域和所述第一杂质区域之间；以及
第三杂质区域，设为毗邻所述第一沟道形成区域、所述第一杂质区域以及所述第二杂质区域且在所述第一半导体膜的边缘部分内，
其中所述第二半导体膜包括：
第二沟道形成区域，设于所述第二半导体膜与所述栅电极交叠的区域内，且所述栅极绝缘膜夹置于所述栅电极与所述第二沟道形成区域之间；
形成源极区域或者漏极区域的第四杂质区域；
形成LDD区域的第五杂质区域，设于所述第二沟道形成区域和所述第四杂质区域之间；以及
第六杂质区域，设为毗邻所述第二沟道形成区域、所述第四杂质区域和所述第五杂质区域且在所述第二半导体膜的边缘部分内，
其中所述第一杂质区域、所述第二杂质区域和所述第六杂质区域具有相同的导电类型，
其中所述第三杂质区域、所述第四杂质区域和所述第五杂质区域具有相同的导电类型，以及
其中所述第三杂质区域和所述第五杂质区域具有浓度基本相等的杂质元素。
4.根据权利要求3的半导体装置，
其中所述第二杂质区域和所述第六杂质区域具有浓度基本相等的杂质元素。
5.一种半导体装置制造方法，包括步骤：
在衬底上形成第一半导体膜和第二半导体膜；
形成用做栅电极的导电膜，从而横过所述第一半导体膜和所述第二半导体膜，栅极绝缘膜夹置于所述导电膜与所述第一半导体膜和所述第二半导体膜之间；
以所述导电膜为掩模，将第一杂质元素引入所述第一半导体膜和所述第二半导体膜；
形成第一抗蚀剂以覆盖所述第一半导体膜的边缘部分和以覆盖所述第二半导体膜；
以所述第一抗蚀剂和所述导电膜为掩模，在所述第一半导体膜内引入导电类型不同于所述第一半导体膜内第一杂质元素的第二杂质元素，在所述第一半导体膜与所述导电膜交叠的区域内形成第一沟道形成区域，形成具有与第二杂质元素相同导电类型的第一杂质区域以毗邻所述第一沟道形成区域，并形成具有与所述第一杂质元素相同导电类型的第二杂质区域以毗邻所述第一沟道形成区域和所述第一杂质区域，所述第二杂质区域设于所述第一半导体膜的边缘部分内；
形成绝缘膜以接触所述导电膜的侧表面；
形成第二抗蚀剂以覆盖所述第一半导体膜；以及
以所述导电膜和所述绝缘膜为掩模，在所述第二半导体膜内引入导电类型不同于所述第一半导体膜内第二杂质元素的第三杂质元素，在所述第二半导体膜与所述导电膜交叠的区域内形成第二沟道形成区域，在毗邻所述第二沟道形成区域并交叠所述绝缘膜的区域内形成具有与第一杂质元素相同导电类型的第四杂质区域，并形成具有与所述第三杂质元素相同导电类型的第三杂质区域以毗邻所述第四杂质区域，
其中所述第四杂质区域还设置在所述第二沟道形成区域和所述第三杂质区域之间。
6.根据权利要求5的半导体装置制造方法，
其中所述第二杂质区域和所述第四杂质区域形成为包括浓度基本相等的杂质元素。
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