KR20110081983A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20110081983A
KR20110081983A KR1020117008837A KR20117008837A KR20110081983A KR 20110081983 A KR20110081983 A KR 20110081983A KR 1020117008837 A KR1020117008837 A KR 1020117008837A KR 20117008837 A KR20117008837 A KR 20117008837A KR 20110081983 A KR20110081983 A KR 20110081983A
Authority
KR
South Korea
Prior art keywords
electrode
capacitor
memory element
transistor
layer
Prior art date
Application number
KR1020117008837A
Other languages
English (en)
Other versions
KR101644811B1 (ko
Inventor
다카유키 아베
야스유키 다카하시
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20110081983A publication Critical patent/KR20110081983A/ko
Application granted granted Critical
Publication of KR101644811B1 publication Critical patent/KR101644811B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6672—High-frequency adaptations for passive devices for integrated passive components, e.g. semiconductor device with passive components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

메모리 셀을 포함하는 반도체 장치가 제공된다. 메모리 셀은 트랜지스터, 메모리 소자 및 용량을 포함한다. 메모리 소자의 제 1 및 제 2 전극들 중 하나 및 용량의 제 1 및 제 2 전극들 중 하나는 동일한 금속막으로 형성된다. 메모리 소자의 제 1 및 제 2 전극들 중 하나 및 용량의 제 1 및 제 2 전극들 중 하나로서 기능하는 금속막은 용량의 제 1 및 2 전극들 중 다른 하나로서 기능하는 막과 중첩된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치 및 제조 방법에 관한 것이다.
실리콘과 같은 무기 반도체 소자들로 형성된 메모리들은 고신뢰성, 낮은 제조 비용 및 매우 다양한 적용성들을 갖고, 따라서 일반적으로 널리 알려져 있다.
실리콘 등을 사용하는 무기 반도체 소자들, 절연막들, 및/또는 배선들이 종래의 재료들 및 공정들을 사용하여 가요성 기판 위에 형성되는 신규한 메모리들의 개발이 활발하게 이루어지고 있다.
플라스틱과 같은 가요성 기판 상에 형성된 메모리들은 종이에 임베딩될 수 있고, 정보 교환을 위한 네임 카드들, 포스터들 등으로서 사용되도록 고려된다.
일회 프로그래밍 가능(OTP;one time programmable) 메모리, 즉, 반도체 소자가 가요성 기판 위에 형성될 때, 데이터의 기록 시에 절연막의 파손 및 배선들 간의 단락에 의해 데이터를 기록할 수 있는 메모리의 개발에서, 그러한 일회 프로그래밍 가능(OTP) 메모리의 제조 공정 및 동작은 일부 경우들에서 비교적으로 간단하다.
안티-퓨즈형 메모리의 메모리 셀에서, 어시스트 용량은 기록 능력을 향상시키도록 배치된다. 종래의 메모리에서, 어시스트 용량 및 메모리 소자는 독립적으로 배치된다.
어시스트 용량이 설명될 것이다. 소자에 의한 병렬 기록 시에, 소자에 전하들을 공급하는 용량(이후에, 어시스트 용량으로 지칭됨)이 제공되어, 기록 시에 높은 수율이 실현될 수 있다. 어시스트 용량들의 예들은 "활성층-GI 막-금속막"으로 각각 형성되는 MOS 용량들을 포함하는 것 및 "금속막-절연막-금속막"으로 각각 형성되는 MIM(Metal-Insulator-Metal) 용량들을 포함하는 것을 포함한다.
일본 공개 특허 공보 제(평)02-023653 호
메모리들의 비트 수의 증가는 메모리 셀의 면적의 증가를 유도한다. 메모리 회로(메모리 셀, 디코더들, 인터페이스, 부스터 회로 등을 포함)의 메모리 셀에 의해 점유되는 면적의 비율은 비트 수가 증가함에 따라 증가된다. 이것은, 메모리 용량이 N 배인 경우에, 메모리 셀의 면적이 N 배이고, 로우 디코더 및 컬럼 디코더의 면적이 각각 N의 제곱근의 배수이기 때문이다.
도 21a 내지 도 21c는 메모리 용량들의 수가 증가함에 따라 메모리 셀의 면적이 증가되는 것을 간략히 예시한다. 메모리 회로(2100)는 메모리 셀(2107), 컬럼 디코더(2105), 로우 디코더(2106), 인터페이스(2104), 부스터 회로(2103) 및 실질적으로 동일한 점유 면적을 갖는다. 메모리 회로(2101)는 메모리 회로(2100)보다 4 배의 비트 수를 갖는다. 메모리 회로(2102)는 메모리 회로(2100)보다 16 배의 비트 수를 갖는다. 메모리 회로(2100)에서 메모리 셀의 점유 면적의 비율은 20 %이고, 비트 수가 4 배인 메모리 회로(2101)에서 메모리 셀의 점유 면적의 비율은 약 40 %이고, 비트 수가 16 배인 메모리 회로(2102)에서 메모리 셀의 점유 면적의 비율은 60 % 이상이다.
이것은, 메모리 셀의 면적 감소가 메모리 회로의 고집적화 또는 소형화에 관하여 중요하다는 것을 나타낸다.
본 발명은 이러한 문제점을 감안하여 이루어지고, 메모리 셀의 면적이 공정을 증가시키지 않고 감소되는 저장 장치를 제공한다.
메모리 셀 내의 메모리 소자 및 어시스트 용량의 적층은 공통 전극으로서 사용되는 메모리 소자 및 어시스트 용량의 전극들로 형성되고, 이로써 메모리 셀이 축소되고, 따라서 칩이 축소될 수 있다. 따라서, 비용이 절감될 수 있다.
MOS 구조를 갖는 어시스트 용량에서, 기록 효율은 활성층에 부가된 불순물로서 p-형 불순물을 사용함으로써 증가될 수 있다.
상기 목적을 달성하기 위해, 본 발명의 하나의 실시형태는 선택 트랜지스터; 메모리 소자; 및 어시스트 용량을 포함하는 반도체 장치이고, 메모리 소자의 하나의 전극 및 어시스트 용량의 하나의 전극은 공통이고, 어시스트 용량의 다른 전극은 불순물을 갖는 반도체막으로부터 형성되고, 메모리 소자의 하나의 전극 및 어시스트 용량의 다른 전극이 절연막을 개재하여 중첩된다.
상기 목적을 달성하기 위해, 본 발명의 하나의 실시형태는 선택 트랜지스터; 메모리 소자; 및 어시스트 용량을 포함하는 반도체 장치이고, 선택 트랜지스터의 게이트 전극, 메모리 소자의 하나의 전극, 및 어시스트 용량의 하나의 전극이 동시에 형성되고, 메모리 소자의 하나의 전극 및 어시스트 용량의 하나의 전극은 공통이고, 선택 트랜지스터의 활성층 및 어시스트 용량의 다른 전극이 동시에 형성되고 불순물로 도핑된 반도체막들로부터 형성되고, 어시스트 용량의 절연막 및 선택 트랜지스터의 게이트 절연막은 동시에 형성되고, 메모리 소자의 하나의 전극 및 어시스트 용량의 다른 전극은 절연막을 개재하여 중첩된다.
상기 목적을 달성하기 위해, 본 발명의 하나의 실시형태는 선택 트랜지스터; 메모리 소자; 및 어시스트 용량을 포함하는 반도체 장치이고, 메모리 소자의 하나의 전극 및 어시스트 용량의 하나의 전극은 공통이고, 선택 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 메모리 소자의 다른 전극 및 어시스트 용량의 다른 전극에 전기적으로 접속되고, 어시스트 용량의 다른 전극은 불순물을 갖는 반도체막으로부터 형성되고, 메모리 소자의 하나의 전극 및 어시스트 용량의 다른 전극은 절연막을 개재하여 중첩된다.
상기 목적을 달성하기 위해, 본 발명의 하나의 실시형태는 선택 트랜지스터; 메모리 소자; 및 어시스트 용량을 포함하는 반도체 장치이고, 어시스트 용량은 3 개의 전극들 및 2 개의 절연막들을 포함하고, 메모리 소자의 하나의 전극 및 어시스트 용량의 제 1 전극은 공통이고, 어시스트 용량의 제 2 전극은 불순물을 갖는 반도체막으로부터 형성되고, 메모리 소자의 다른 전극 및 어시스트 용량의 제 3 전극은 공통이고, 어시스트 용량의 제 1 절연막 및 선택 트랜지스터의 게이트 절연막은 동시에 형성되고, 어시스트 용량의 제 2 절연막 및 선택 트랜지스터의 층간 절연막은 동시에 형성되고, 메모리 소자의 하나의 전극 및 어시스트 용량의 제 2 전극 및 제 3 전극은 제 1 절연막 및 제 2 절연막을 개재하여 중첩된다.
본 발명의 하나의 실시형태에 따른 어시스트 용량의 다른 전극은 p-형 불순물을 갖는 반도체막으로부터 형성된다.
상기 목적을 달성하기 위해, 본 발명의 하나의 실시형태는 선택 트랜지스터; 메모리 소자; 및 어시스트 용량을 포함하는 반도체 장치이고, 메모리 소자의 하나의 전극 및 어시스트 용량의 하나의 전극은 공통이고, 어시스트 용량의 다른 전극은 금속막으로부터 형성되고, 메모리 소자의 하나의 전극 및 어시스트 용량의 다른 전극은 절연막을 개재하여 중첩된다.
본 발명의 하나의 실시형태에 따른 메모리 소자의 하나의 전극은 텅스텐을 사용하여 형성된다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 가요성 기판 위에 형성된다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 칩 일체형 안테나이다.
본 명세서에 개시된 본 발명의 하나의 실시형태에 따른 반도체 장치를 제조하는 방법의 구성은, 기판 위에 금속막을 형성하는 단계; 금속막 위에 제 1 절연막을 형성하는 단계; 제 1 절연막 위에 반도체막을 형성하는 단계; 제 1 섬형상 반도체막 및 제 2 섬형상 반도체막을 형성하기 위해 반도체막을 에칭하는 단계; 제 1 섬형상 반도체막 및 제 2 섬형상 반도체막 위에 제 2 절연막을 형성하는 단계; 제 1 섬형상 반도체막 위에 마스크를 형성하여, 제 1 섬형상 반도체막을 마스크로 덮고 p-형 불순물을 제 2 섬형상 반도체막에 첨가하는 단계; 제 1 섬형상 반도체막을 덮는 마스크를 제거하고, 제 1 섬형상 반도체막 및 제 2 섬형상 반도체막 위에 금속막을 형성하는 단계; 제 1 섬형상 반도체막 위에 게이트 전극을 형성하고, 제 2 섬형상 반도체막 위에 제 1 전극을 형성하기 위해 금속막을 에칭하는 단계; 제 2 섬형상 반도체막 위에 마스크를 형성하고, 게이트 전극을 마스크로서 사용하고 제 2 섬형상 반도체막을 마스크로 덮어 n-형 불순물을 제 1 섬형상 반도체막에 첨가하는 단계; 제 2 섬형상 반도체막을 덮는 마스크를 제거하고, 제 1 섬형상 반도체막 위에 마스크를 형성하고, 제 1 전극을 마스크로서 사용하고, 제 1 섬형상 반도체막을 마스크로 덮어 p-형 불순물을 제 2 섬형상 반도체막에 첨가하는 단계; 제 1 섬형상 반도체막을 덮는 마스크를 제거하는 단계; 제 1 섬형상 반도체막 및 제 2 섬형상 반도체막 위에 제 3 절연막을 형성하는 단계; 제 3 절연막을 이방성 에칭함으로써 게이트 전극 및 제 1 전극 상에 측벽들을 형성하는 단계; 게이트 전극, 제 1 전극 및 측벽으로부터 노출된 제 2 절연막을 제거하는 단계; 제 2 섬형상 반도체막 위에 마스크를 형성하고, n-형 불순물을 제 1 섬형상 반도체막에 첨가하고, 제 2 섬형상 반도체막을 마스크로 덮는 단계; 제 2 섬형상 반도체막을 덮는 마스크를 제거하는 단계; 제 1 섬형상 반도체막 및 제 2 섬형상 반도체막 위에 제 4 절연막을 형성하는 단계; 제 4 절연막 위에 제 5 절연막을 형성하는 단계; 제 1 전극 위의 제 4 절연막 및 제 5 절연막에 제 1 콘택트 홀을 형성하는 단계; 제 1 콘택트 홀에 층을 형성하는 단계; 제 1 섬형상 반도체막, 게이트 전극, 제 2 섬형상 반도체막 및 제 1 전극 위의 제 4 절연막 및 제 5 절연막에 제 2, 제 3, 제 4, 제 5 및 제 6 콘택트 홀들을 형성하는 단계로서, 제 2 및 제 4 콘택트 홀들은 제 1 섬형상 반도체막 위에 형성되고, 제 3 콘택트 홀은 게이트 전극 위에 형성되고, 제 5 콘택트 홀은 제 2 섬형상 반도체막 위에 형성되고, 제 6 콘택트 홀은 제 1 전극 위에 형성되는, 상기 콘택트 홀 형성 단계; 제 5 절연막 및 제 1 내지 제 6 콘택트 홀들 위에 금속막을 형성하는 단계; 제 1 콘택트 홀, 제 4 콘택트 홀 및 제 5 콘택트 홀이 전기적으로 접속되지만, 제 2 콘택트 홀, 제 3 콘택트 홀 및 제 6 콘택트 홀은 전기적으로 접속되지 않도록 금속막을 에칭하는 단계; 및 제 1 절연막을 시트 베이스(sheet base)에 고정시키기 위해 기판 및 금속막을 제거하는 단계를 포함하는 반도체 장치 제조 방법이다.
상술된 반도체 장치 제조 방법에서, 제 1 전극 및 게이트 전극은 텅스텐을 포함한다.
상술된 반도체 장치 제조 방법에서, 시트 베이스는 플라스틱, 종이, 프리프레그, 및 세라믹 시트 중 임의의 하나이다.
상술된 반도체 장치 제조 방법에서, 상기 층은 산화 질화 실리콘이 비정질 실리콘 위에 적층되는 적층이다.
메모리 셀 내의 메모리 소자 및 어시스트 용량의 적층이 형성되고, 이로써 메모리 셀이 축소될 수 있다. 따라서, 비용이 절감될 수 있다.
MOS 구조를 갖는 어시스트 용량에서, 활성층에 첨가되는 불순물로서 p-형 불순물을 사용함으로써 기록 효율이 증가될 수 있고, 따라서, 신뢰성이 향상될 수 있다.
도 1은 본 발명의 하나의 실시형태에 따른 메모리 셀 내부의 단면도.
도 2는 종래의 메모리 셀 내부의 단면도.
도 3은 종래의 메모리 셀 내부의 상면도.
도 4는 본 발명의 하나의 실시형태에 따른 메모리 셀 내부의 상면도.
도 5는 본 발명의 하나의 실시형태에 따른 MOS 구조를 갖는 어시스트 용량의 적층 구조의 단면도.
도 6은 본 발명의 하나의 실시형태에 따른 MIM 구조를 갖는 어시스트 용량의 적층 구조의 단면도.
도 7은 본 발명의 하나의 실시형태에 따른 MOS 구조 및 MIM 구조의 조합을 갖는 어시스트 용량의 적층 구조의 단면도.
도 8은 메모리 셀 및 메모리 셀을 구동하는 회로들의 모듈들을 예시한 도면.
도 9는 본 발명의 하나의 실시형태에 따른 반도체 장치의 구조를 예시한 블록도.
도 10a 및 도 10b는 각각 본 발명의 하나의 실시형태에 따른 반도체 장치의 간략도 및 단면도.
도 11a 및 도 11b는 각각 본 발명의 하나의 실시형태에 따른 또 다른 반도체 장치의 간략도 및 단면도.
도 12a 내지 도 12c는 본 발명의 하나의 실시형태에 따른 또 다른 반도체 장치의 구조 및 제조 방법을 간략히 예시한 도면.
도 13a 내지 도 13c는 본 발명의 하나의 실시형태에 따른 반도체 장치의 구조를 예시하는 도면들.
도 14a 내지 도 14f는 본 발명의 하나의 실시형태에 따른 반도체 장치의 적용 예들을 예시한 도면.
도 15a 내지 도 15e는 안티-퓨즈형 반도체 기억 장치를 포함하는 반도체 장치의 제조 공정을 예시한 도면.
도 16a 내지 도 16e는 안티-퓨즈형 반도체 기억 장치를 포함하는 반도체 장치의 제조 공정을 예시한 도면.
도 17a 내지 도 17e는 안티-퓨즈형 반도체 기억 장치를 포함하는 반도체 장치의 제조 공정을 예시한 도면.
도 18a 내지 도 18c는 안티-퓨즈형 반도체 기억 장치를 포함하는 반도체 장치의 제조 공정을 예시한 도면.
도 19a 내지 도 19d는 안티-퓨즈형 반도체 기억 장치를 포함하는 반도체 장치의 제조 공정을 예시한 도면.
도 20은 본 발명의 하나의 실시형태에 따른 MOS 구조를 갖는 어시스트 용량의 극성들에 기초한 기록 수율에서의 차이를 도시한 도면.
도 21a 내지 도 21c는 메모리 셀의 점유 면적이 증가되는 종래의 경우들을 간략히 예시한 도면.
본 발명의 실시형태는 도면들을 참조하여 설명될 것이다. 그러나, 본 발명은 다음의 기재에 제한되지 않지 않고, 본 발명의 형태들 및 상세들이 본 발명의 사상 및 범위를 벗어나지 않고 다양한 방법으로 변경될 수 있다는 것을 당업자는 용이하게 이해할 것이다. 따라서, 본 발명은 이하에 주어질 실시형태들의 기재에 제한되는 것으로 해석되어서는 안 된다.
(실시형태 1)
실시형태 1은 본 발명의 하나의 실시형태에 따른 기억 장치를 설명할 것이다.
도 1은 메모리 셀 내부의 단면도이다. 메모리 셀(1000)은 선택 트랜지스터(1001), 어시스트 용량(1002) 및 메모리 소자(1003)를 포함한다. 선택 트랜지스터(1001)는 활성층(1004a), 절연막(1009), 및 전극(1005)(게이트 전극(1005))을 포함한다. 전극들(1007a, 1007b)(소스 및 드레인 전극들(1007a, 1007b))은 활성층(1004a)은 소스 및 드레인 영역들에 전기적으로 접속된다. 어시스트 용량(1002)는 활성층(1004b), 절연막(1009), 및 전극(1006)을 포함하고, 메모리 소자(1003)는 전극(1007c), 전극(1006), 및 반도체막(1008)을 포함한다.
도 1에 예시된 바와 같이, 선택 트랜지스터(1001)의 단자, 어시스트 용량(1002)의 단자, 및 메모리 소자(1003)의 단자는 전기적으로 접속된다. 전극(1006)은 어시스트 용량(1002)의 하나의 단자 및 메모리 소자(1003)의 하나의 단자에 대해 공통으로 사용되고, 전극(1007c)에 의해 음극(전원선)에 접속된다. 또한, 본 발명의 하나의 실시형태에 따른 메모리 소자의 단락 전 저항과 단락 후 저항 간의 차이는 약 106 이다. 이것은 일반적인 값으로서 100 ㏁ 이상이고, 바람직하게는 1 GΩ 이상이다. 또한, 단락 후의 저항은 10 KΩ 이하이고, 바람직하게는 1 KΩ 이하이다. 상술된 바와 같이, 단락 전의 저항과 단락 후의 저항 간의 차이는 약 106 이다.
메모리의 기록 원리가 설명될 것이다.
선택 트랜지스터(1001)의 단자인 전극(1007a)은 비트선 전극에 전기적으로 접속되고, 및 전극(1005)은 워드선에 전기적으로 접속되고, 이로써 어드레스 선택된 소자는 턴 온(on)된다. 선택 트랜지스터(1001)가 턴 온될 때, 메모리 소자(1003)의 전극(1007b)은 고전위가 인가되고, 전극(1006)에는 음극으로부터 접지 전위가 인가된다. 따라서, 전압 또는 전류가 메모리 소자(1003)의 전극들에 인가되고, 인가량이 특정 레벨의 전압 또는 특정량의 전류를 초과할 때, 전극들은 단락된다. 어시스트 용량(1002)는 선택 트랜지스터(1001)가 턴 온될 때 전하들을 저장하고, 메모리 소자(1003)의 단락 순간에 어시스트 용량(1002)에 저장된 전하들을 메모리 소자(1003)에 공급함으로써 기록 상태를 촉진한다. 또한, 어시스트 용량(1002)는 MOS 구조를 갖고, 활성층에 첨가된 불순물이 p-형 불순물일 때, 기록 수율이 증가되고, 신뢰성이 향상된다.
종래의 구조와 차이점이 이후에 설명될 것이다.
도 2는 선택 트랜지스터, 어시스트 용량 및 메모리 소자를 포함하는 메모리 셀의 종래의 예를 예시한다. 메모리 셀(2000)에서, 선택 트랜지스터(2001), 어시스트 용량(2002), 및 메모리 소자(2003)는 독립적으로 배열되고, 전극들(2004a 내지 2004d)에 의해 전기적으로 접속된다. 예시되지 않지만, 전극(2004b) 및 전극(2004d)은 전기적으로 접속된다. 종래의 예와 달리, 본 발명의 하나의 실시형태에서, 어시스트 용량(1002)의 전극 및 메모리 소자의 전극은 공통 전극(1006)이고, 메모리 소자(1003)는 어시스트 용량(1002) 위에 적층된다.
또한, 도 1에 예시된 구조의 재료들로서, 활성층들(1004a 및 1004b)은 폴리실리콘막 또는 비정질 실리콘막으로부터 각각 형성되고, 전극(1005), 전극(1006), 및 전극(1007)은 텅스텐, 알루미늄 또는 티타늄과 같은 고도전성을 갖는 금속막으로부터 각각 형성되고, 반도체막(1008)(메모리 소자의 전극들 간의 막)은 비정질 실리콘막 및 산화 질화 실리콘(SiON) 막의 적층 구조로 형성되고, GI 막(1009)(게이트 절연막 및 용량을 형성하는 절연막)은 산화 실리콘(SiO2)과 같은 무기 재료의 절연막으로 형성되고, 어시스트 용량에 사용되는 절연막에 동일하게 적용될 수 있다. 층간 절연막(1010)은 산화 질화 실리콘(SiON), 질화 산화 실리콘(SiNO) 또는 산화 실리콘(SiO2)과 같은 무기 재료 또는 폴리이미드(PI)와 같은 유기 재료의 절연막으로 형성된다. 특히, 기록 효율이 증가되고 신뢰성이 향상되기 때문에, 메모리 소자의 전극(1006)(즉, 음극에 사용되는 금속)은 텅스텐인 것이 바람직하다.
도 3은 종래의 메모리 셀의 상면도이고, 도 4는 본 발명의 하나의 실시형태에 따른 메모리 셀의 상면도이다.
도 3에서, 참조 번호 3000은 전체 메모리 셀을 나타내고, 3001은 선택 트랜지스터를 나타내고, 3002는 어시스트 용량을 나타내고, 3003은 메모리 소자를 나타낸다. 도 3과 같이 도 4에서, 참조 번호 4000은 전체 메모리 셀을 나타내고, 4001은 선택 트랜지스터를 나타내고, 4002는 어시스트 용량을 나타내고, 4003은 메모리 소자를 나타낸다.
본 발명의 하나의 실시형태에서, 어시스트 용량(4002)의 하나의 전극 및 메모리 소자(4003)의 하나의 전극은 공통이고, 메모리 소자(4003)는 어시스트 용량(4002)의 전극 위에 배치되고, 따라서, 메모리 셀의 면적은 종래의 메모리들과 비교하여 축소될 수 있다.
(실시형태 2)
실시형태 2는 본 발명의 하나의 실시형태에 따른 반도체 장치 및 어시스트 용량의 적용 가능한 조합을 설명할 것이다.
또한, 후술되는 활성층, GI 막, 절연막, 및 금속막의 재료들은 실시형태 1에 기재된 것과 동일하다.
도 5는 MOS 구조를 갖는 어시스트 용량의 적층 구조의 단면도이다.
도 5에서, 참조 번호 5000은 전체 메모리 셀을 나타내고, 어시스트 용량(5001)는 GI 막(5004)(활성층(5002)과 금속막(5003) 사이)이 용량으로서 기능하는 MOS 구조를 갖는다. 상술된 바와 같이, MOS 구조를 갖는 용량에서, 활성층은 그가 용량으로서 기능할 수 있도록 n-형 또는 p-형 불순물로 도핑된다. 기록 수율은 p-형 불순물로 활성층을 도핑함으로써 증가될 수 있다.
도 6은 MIM(metal-insulator-metal) 구조를 갖는 어시스트 용량의 적층 구조의 단면도이다.
도 6에서, 참조 번호 6000은 전체 메모리 셀을 나타내고, 어시스트 용량(6001)는 절연막(6004)(금속막(6002)과 금속막(6003) 사이)이 용량으로서 기능하는 MIM 구조를 갖는다.
도 7은 MOS 구조 및 MIM 구조의 조합을 갖는 어시스트 용량의 적층 구조의 단면도이다.
도 7에서, 참조 번호 7000은 전체 메모리 셀을 나타내고, 어시스트 용량(7001)는 MOS 구조(7002) 및 MIM 구조(7003)의 조합을 갖는다. MOS 구조에서, GI 막(7007)(활성층(7004)과 금속막(7005) 사이)은 용량으로서 기능하고, MIM 구조에서, 절연막(7008)(메모리 소자의 전극과 공통 전극 사이)은 용량으로서 기능한다. MOS 구조 및 MIM 구조가 조합된다. 절연막(7008)이 복수의 막들을 포함하는 경우에, 절연막(7008)에 포함된 막들의 일부가 박막화되도록 에칭되고, 절연막(7008)의 박막화 부분은 용량으로서 기능하고, 이것이 효과적이다.
(실시형태 3)
실시형태 3은 도면을 참조하여 본 발명의 하나의 실시형태에 따른 기억 장치의 더욱 구체적인 구조를 설명할 것이다.
도 8은 메모리 셀 및 메모리 셀을 구동하는 회로들의 모듈들을 예시하는 블록이다. 메모리 회로(8000)는 메모리 셀 어레이(8001), 컬럼 디코더(8002), 로우 디코더(8003), 어드레스 선택기(8004), 선택기(8005), 판독/기록 회로(8006), 및 부스터 회로(8007)를 포함한다. 메모리 셀 어레이(8001)에서, 실시형태 1에서 기재된 n x m 개의 메모리 셀들(100)이 매트릭스형으로 배치된다.
메모리 회로의 동작이 설명된다. 메모리 회로(8000)에는 판독 가능(RE) 신호, 기록 가능(WE) 신호, 어드레스 신호, 부스터 클록 신호(cp_clk, 전하 펌프 클록 신호)의 동작 신호들이 입력되고, 부스터 입력 전압 Vin이 전원으로서 인가된다. 예시되지 않지만, VDD 및 GND와 같이, 회로를 구동하는 전원이 또한 동작을 위한 전원으로서 인가된다.
RE 및 WE는 선택기(8005)에 입력되고, 메모리의 동작이 결정된다. 예로서, RE이 활성이지만 WE가 비활성일 때, 판독 동작이 수행되고, WE가 활성이지만 RE가 비활성일 때 기록 동작이 수행되고, WE 및 RE 양자가 비활성일 때 대기 상태가 된다.
기록 동작의 경우에, 부스터 가능 신호(CPE, 전하 펌프 가능 신호)가 생성되는 것이 또한 가능하고, 이것은 부스터 회로의 동작을 위한 조건이다. 이러한 방식에서, 불필요한 부스팅으로 인한 소비 전류의 증가가 억제될 수 있다. 또한, 기록 동작 또는 판독 동작에서 제어 신호가 생성되고, 어드레스 선택기에 입력되고, 이로써 대기 상태에서 디코더의 구동으로 인한 부적절한 동작이 방지된다.
어드레스 신호는 어드레스 선택기(8004)를 통해 분할되고, 분할된 신호는 컬럼 디코더(8002) 및 로우 디코더(8003)에 입력된다. 컬럼 디코더(8002) 및 로우 디코더(8003) 각각은 복수의 디코더들을 포함하고, 각각의 디코더에 포함된 디코더들 중 하나는 어드레스 신호의 값들의 조합에 의해 구동된다. 그후, 구동된 디코더들의 조합에 의해, 기록 또는 판독을 위한 하나의 메모리 셀이 결정된다. 상술된 바와 같이, 기록 또는 판독이 수행되지 않는 상태에서, 디코더에 입력된 신호는 선택기에 의해 생성된 제어 신호에 의해 비활성화되어, 디코더가 선택되지 않는다.
컬럼 디코더(8002)에 접속된 판독/기록 회로(8006)는 선택기(8005)에 의해 생성된 선택 신호에 응답하여 판독 회로 또는 기록 회로를 구동시킨다. 이러한 경우에, 기록 회로는 기록 상태에서 구동되거나 판독 회로는 판독 상태에서 구동된다. 판독 회로는, 판독 회로가 액세스한 메모리 셀의 상태로부터 데이터 0 또는 데이터 1을 판독하고, 이를 데이터 출력(OUTPUT)으로서 출력한다.
부스터 회로(8007)는, 선택기(8005)에 의해 생성된 CPE가 활성일 때 외부로부터의 입력 신호로서 cp_clk에 응답하여 동작하고, 외부로부터 인가된 전력 Vin을 증폭하고, 이를 Vout으로서 출력한다. 부스터 회로(8007)의 구조는 일반적으로 알려진 구조일 수 있다. Vout은 선택기(8005)에 입력되고, 선택기(8005)는 이를 기록 동작에서 컬럼 디코더(8002)에 대한 전력(Vcoldec) 및 로우 디코더(8003)에 대한 전력(Vrowdec)으로서 공급한다.
본 발명의 하나의 실시형태는 메모리 셀 어레이(8001)를 구성하는 메모리 셀에 적용될 수 있다. 본 발명의 하나의 실시형태에 따라, 메모리 셀 어레이(8001)의 면적이 감소될 수 있고, 결과적으로, 메모리 회로(8000)의 면적이 감소될 수 있다. 이러한 효과는, 메모리 셀 어레이(8001)를 구성하는 메모리 셀들의 수가 더 많을수록, 즉, 메모리 용량들의 수가 더 많을수록 더욱 이롭게 된다.
(실시형태 4)
본 실시형태에서, 본 발명의 하나의 실시형태에 따른 기억 장치를 갖는 반도체 장치가 설명된다.
본 실시형태의 반도체 장치는 메모리 회로를 포함하고, 메모리 회로에 필요한 정보를 기억하고, 비접촉 수단, 예를 들면, 무선 통신을 사용함으로써 외부와 정보를 교환한다. 이러한 특징에 의해, 본 실시형태의 반도체 장치는, 예를 들면, 물품 등의 개체 정보가 기억되고 정보를 판독함으로써 물품이 인식되는 개체 인증 시스템에 적용된다. 그러한 적용에서 본 실시형태의 반도체 장치를 사용하기 위해, 예를 들면, 개체 정보가 물품을 인식하도록 기억되기 때문에, 고신뢰성이 요구된다.
본 실시형태의 반도체 장치의 구성은 도 9를 참조하여 설명된다. 도 9는 본 실시형태의 반도체 장치의 구성을 예시하는 블록도이다.
도 9에 예시된 바와 같이, 반도체 장치(300)는 RF 회로(301), 클록 생성 회로(302), 논리 회로(303), 및 안테나부(318) 내의 안테나(317)를 포함한다. 도 9에 예시되지 않지만, 반도체 장치(300)는 안테나를 통해 무선 신호들을 무선 통신 장치와 같은 외부 회로에 전송하고 외부 회로로부터 무선 신호들을 수신한다는 것을 유의하라. 데이터 전송 방법들이 다음의 3 개의 방법들: 한 쌍의 코일들이 서로 대향하도록 배치되고 상호 유도에 의해 통신이 수행되는 전자기 결합 방법, 유도 전자계를 사용하여 통신이 수행되는 전자기 유도 방법, 및 전파를 사용하여 통신이 수행되는 전파 방식으로 간단히 분류된다는 것을 유의하라. 이러한 방법들 중 임의의 방법이 본 실시형태에서 사용될 수 있다.
다음에, 각각의 회로의 구성이 설명된다. RF 회로(301)는 전원 회로(304), 복조 회로(305), 및 변조 회로(306)를 포함한다. 또한, 클록 생성 회로(302)는 주파수 분할 회로(307), 카운터 회로(309), 및 기준 클록 생성 회로(319)를 포함한다. 또한, 논리 회로(303)는 연산 처리를 수행하는 기능을 갖고, 제어기(313), CPU(또한 중앙 처리 장치로 지칭됨)(310), ROM(판독 전용 메모리)(311), 및 RAM(Random Access Memory)(312)를 포함한다.
또한, 제어기(313)는 CPU 인터페이스(314), RF 인터페이스(315), 및 메모리 제어기(316)를 포함한다.
또한, RF 회로(301)에서, 전원 회로(304)는 정류 회로 및 기억 용량을 포함하고, 수신된 신호로부터 전원 전압을 생성하고 전원 전압을 다른 회로들에 공급하는 기능을 갖는다. 복조 회로(305)는 정류 회로 및 LPF(저대역 통과 필터)를 포함하고, 통신 신호로부터 명령 또는 데이터를 추출하는 기능을 갖는다. 변조 회로(306)는 전송 데이터를 변조하는 기능을 갖고, 변조된 데이터는 안테나(317)로부터 전송된 신호로서 전송된다.
다음에, 본 실시형태의 반도체 장치의 동작이 설명된다. 우선, 외부 통신 장치로부터 전송된 신호가 반도체 장치에 의해 수신된다. 반도체 장치에 입력되는 수신된 신호는 복조 회로(305)에 의해 복조되고, 그후 제어기(313) 내의 RF 인터페이스(315)에 입력된다. RF 인터페이스(315)에 입력된 수신 신호는 CPU 인터페이스(314)를 통해 CPU(310)에 의한 연산 처리가 수행된다. 또한, RF 인터페이스(315)에 입력된 수신 신호에 의해, 메모리 제어기(316)를 통해 ROM(311) 및 RAM(312)에 대한 액세스가 수행된다.
그후, 연산 처리가 CPU(310)에 의해 수행된 후에 전송 데이터가 생성되고, ROM(311) 및 RAM(312) 내의 데이터가 입력 및 출력되고, 전송 데이터는 변조 회로(306)에 의해 신호로서 변조되고, 안테나(317)로부터 외부 통신 장치로 전송된다.
본 실시형태에서, 본 발명의 하나의 실시형태에 따른 기억 장치는 반도체 장치의 ROM(311) 또는 RAM(312), 또는 또 다른 메모리 회로로서 탑재될 수 있다. 본 발명의 하나의 실시형태에 따른 기억 장치가 탑재될 때, 더욱 축소된 반도체 장치가 제공될 수 있다. 또한, 본 발명의 하나의 실시형태에 따른 기억 장치가 저가로 제조될 수 있기 때문에, 반도체 장치의 제조 비용이 감소될 수 있다. 또한, 소자부에서 안테나까지 형성된 칩 일체형 안테나가 형성되고, 이로써 비용이 감소될 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것을 유의하라.
(실시형태 5)
실시형태 5에서, 본 발명의 하나의 실시형태에 따른 기억 장치를 갖는 반도체 장치 제조 방법이 설명된다.
본 실시형태의 반도체 장치는 도 10a 및 도 10b를 참조하여 설명된다. 도 10a는 본 실시형태의 반도체 장치의 구조를 예시하는 간략도이고, 도 10b는 단면도이다.
도 10a에 예시된 바와 같이, 본 실시형태의 반도체 장치는 기판(400), 기판(400) 위에 제공되는 소자부(401), 및 소자부(401)에 전기적으로 접속되는 안테나(402)를 포함한다.
소자부(401)는 기억 장치들과 같은 복수의 소자들을 포함하고, 외부로부터 수신된 신호를 처리하는 기능을 갖는다. 안테나(402)는 반도체 장치에서 데이터를 전송하는 기능을 갖는다.
또한, 도 10b에 예시된 바와 같이, 본 실시형태의 반도체 장치는 기판(400) 위에 제공된 소자(404), 소자(404) 및 기판(400) 위에 제공된 층간막(403), 층간막(403) 위에 제공되고 안테나(402)로서 기능하는 도전층(405), 소자(404)에 전기적으로 접속된 도전층(406), 및 소자(404)에 전기적으로 접속된 도전층(406)을 갖는 소자부(401)를 포함한다.
또한, 안테나(402)로서 기능하는 도전층(405)은 도 10b의 구조에서 도전층(406)과 동일한 층에 제공되지만, 이것은 제한적인 예가 아니다. 소자부(401)가 제공된 후에, 소자부를 덮기 위해 절연막이 개별적으로 제공되고 도전층(405)이 절연막 위에 제공되는 구조가 또한 사용될 수 있다.
또한, 본 실시형태의 반도체 장치는 도 10a 및 도 10b의 구조로 제한되지 않는다. 본 실시형태의 반도체 장치의 또 다른 구조적인 예가 도 11a 및 도 11b를 참조하여 설명된다. 도 11a는 본 실시형태의 반도체 장치의 또 다른 구조를 예시하는 간략도이고, 도 11b는 단면도이다.
도 11a에 예시된 바와 같이, 본 실시형태의 반도체 장치는 기판(700), 기판(700) 위에 제공된 소자부(701), 및 소자부(701)에 전기적으로 접속된 안테나(702)를 포함한다.
도 10a 및 도 10b의 구조와 동일한 방식으로, 소자부(701)는 메모리 소자들과 같은 복수의 소자들을 포함하고, 외부로부터 수신된 신호를 처리하는 기능을 갖는다. 안테나(702)는 반도체 장치에서 데이터를 전송하는 기능을 갖는다.
또한, 도 11b에 예시된 바와 같이, 본 실시형태의 반도체 장치는 기판(700), 기판(700)의 일부 위에 제공되는 안테나(702)로서 기능하는 도전층(711) 및 수지(709), 도전층(711)의 일부 위에 제공되는 도전성 입자(708), 수지(709)의 일부 및 도전성 입자(708)의 일부 위에 제공되는 도전층(706), 도전층(706) 위에 제공되는 소자부(701), 및 소자부(701) 위에 제공되는 기판(703)을 포함한다.
도 11a 및 도 11b의 구조에서, 단자부(710)가 제공되고, 도전층(706)과 동일한 층에 제공되는 도전층이 단자부(710)로서 사용된다. 또한, 소자부(701) 및 단자부(710)에 제공되는 기판(703), 및 안테나(702)가 제공되는 기판(700)은 단자부(710)와 전기적으로 접속하도록 부착된다.
본 실시형태에서, 본 발명의 하나의 실시형태에 따른 기억 장치는 소자부(401)에서 기억 장치로서 사용될 수 있다. 본 발명의 하나의 실시형태에 따른 기억 장치가 사용될 때, 고신뢰성을 갖는 반도체 장치가 저가로 제조될 수 있다.
복수의 소자부들(401) 및 복수의 소자부들(701)이 미리 큰 기판 위에 형성되고, 그후 개별적인 부분들로 절단될 때, 소자부(401 또는 701)는 저가로 형성될 수 있다. 이러한 경우에 사용되는 기판들(400, 700) 및 기판(703) 각각으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 술폰(PES), 아크릴 등을 사용하여 형성된 가요성 기판이 플라스틱 기판으로서 사용될 수 있다.
소자부(401 또는 701)에 포함되는 복수의 트랜지스터들, 기억 장치 등은 동일한 층에 제공되는 것으로 제한되지 않고, 복수의 층들에 제공될 수 있다. 소자부(401 또는 701)가 복수의 층들에 제공될 때, 층간 절연막이 사용된다. 층간 절연막의 재료로서, 에폭시 수지 또는 아크릴 수지와 같은 수지 재료, 폴리이미드 수지와 같은 투광성 수지 재료, 실록산 수지와 같은 실록산 재료를 포함하는 화합물 재료, 수용성 호모 폴리머 및 수용성 공중합체를 포함하는 재료, 또는 무기 재료가 사용될 수 있다. 또한, 복수종의 상술된 재료들의 적층 구조가 사용될 수 있다. 실록산 재료는 Si-O-Si 결합을 갖는 재료에 대응한다. 실록산은 실리콘(Si)과 산소(O)의 결합의 골격 구조를 갖는다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기 또는 방향족 탄화수소)가 사용된다. 플루오르기가 유기기에 포함될 수 있다. 층간 절연막이 CVD, 스퍼터링, SOG 방법, 액적 토출 방법(droplet discharge method), 스크린 인쇄 방법 등에 의해 형성될 수 있다는 것을 유의하라.
또한, 층간 절연막의 재료로서, 층들 사이에서 생성되는 기생 용량을 감소시키기 위해 저유전율을 갖는 재료가 사용되는 것이 바람직하다. 기생 용량이 감소될 때, 고속 동작 및 전력 소비 감소가 실현될 수 있다.
도전층(405), 도전층(406) 및 도전층(706)은 CVD, 스퍼터링, 스크린 인쇄 방법 또는 그라비어 인쇄 방법과 같은 인쇄 방법, 액적 토출 방법, 디스펜서 방법, 도금 방법 등을 사용하여 형성될 수 있다. 도전층(405), 도전층(406) 및 도전층(706)은 단층 구조 또는 알루미늄, 티타늄, 은, 구리, 금, 백금, 니켈, 팔라듐, 탄탈, 또는 몰리브덴으로부터 선택된 원소, 또는 합금 재료 또는 주성분으로서 이들 원소들 중 임의의 원소들을 포함하는 화합물 재료의 적층 구조로 형성될 수 있다.
예를 들면, 스크린 인쇄 방법을 사용하여 도전층(405), 도전층(406) 또는 도전층(706), 도전층(711)을 형성하는 경우에, 도전층들은 수 nm 내지 수십 ㎛이 입자 크기를 갖는 도전성 입자가 유기 수지에 용해 또는 분산되는 도전성 페이스트를 선택적으로 인쇄함으로써 형성될 수 있다. 도전성 입자로서, 은, 금, 구리, 니켈, 백금, 팔라듐, 탄탈, 몰리브덴, 티타늄 등 중 하나 이상의 금속 입자들, 할로겐화 은의 미세 입자, 또는 분산성 나노 입자가 사용될 수 있다. 또한, 도전성 페이스트에 포함된 유기 수지로서, 금속 입자들의 바인더, 용매, 분산제, 및 코팅재로서 기능하는 유기 수지들 중 하나 이상이 사용될 수 있다. 통상적으로, 에폭시 수지 또는 실리콘 수지와 같은 유기 수지가 사용될 수 있다. 또한, 도전층 형성 시에, 도전성 페이스트를 밀어낸 후에 소성(baking)이 수행되는 것이 바람직하다. 예를 들면, 도전성 페이스트에 대한 재료로서 주성분으로 은을 포함하는 미세 입자(예를 들면, 입자 크기는 1 nm 내지 100 nm이다)를 사용하는 경우에, 도전층은 경화를 위해 150℃ 내지 300℃ 범위의 온도에서 이를 소성함으로써 획득될 수 있다. 또한, 주성분으로서 땜납 또는 무연 땜납을 포함하는 미세 입자가 미세 입자로서 사용될 수 있다. 이러한 경우에, 20 ㎛ 이하의 입자 크기를 갖는 미세 입자를 사용하는 것이 바람직하다. 땜납 또는 무연 땜납이 사용될 때, 그러한 도전층들은 저가로 형성될 수 있다.
예를 들면, 집적 회로 등이 소자부(401 또는 701) 위에 제공될 때, 비정질 반도체, 미결정 반도체(또한, 마이크로 크리스털 반도체로서 지칭됨), 다결정 반도체, 유기 반도체 등 중 임의의 반도체의 단층 구조 또는 적층 구조는 소자부에 포함되는 각각의 트랜지스터로서 사용될 수 있다. 양호한 특성을 갖는 트랜지스터를 획득하기 위해, 촉매로서 금속 원소를 사용하여 결정화된 활성층 또는 레이저 조사에 의해 결정화된 활성층이 사용되는 것이 바람직하다. 또한, 활성층으로서, SiH4/F2 가스 또는 SiH4/H2 가스(Ar 가스)를 사용하는 플라즈마 CVD에 의해 형성되는 반도체층, 또는 레이저 광으로 조사되는 반도체층이 사용될 수 있다.
또한, 소자부들(401 또는 701)에 포함되는 그러한 트랜지스터들은, 비정질 반도체층을 200 ℃ 내지 600 ℃의 온도(바람직하게는 350 ℃ 내지 500 ℃)에서 결정화함으로써 획득된 결정성 반도체층(저온 폴리실리콘층) 또는 600 ℃ 이상의 온도에서 결정화에 의해 획득된 결정성 반도체층(고온 폴리실리콘층)을 사용하여 형성될 수 있다. 고온 폴리실리콘층이 기판 위에 형성될 때, 유리 기판이 일부 경우들에서 열에 약하기 때문에 석영 기판이 사용되는 것이 바람직하다는 것을 유의하라.
수소 또는 할로겐 원소는, 1 x 1019 atoms/cm3 내지 1 x 1022 atoms/cm3의 농도, 더욱 바람직하게는 1 x 1019 atoms/cm3 내지 5 x 1020 atoms/cm3의 농도로 소자부(401 또는 701)에 포함되는 트랜지스터들의 활성층들(특히 채널 영역들)에 첨가되는 것이 바람직하다. 따라서, 균열들이 쉽게 생성되지 않고, 적은 결함들을 갖는 활성층들이 획득될 수 있다.
또한, 소자부(401 또는 701)에 포함되는 트랜지스터들 또는 소자부(401 또는 701)를 싸기 위해 알칼리 금속과 같은 오염 물질을 차단하는 배리어막을 제공하는 것이 바람직하다. 따라서, 오염되지 않고 고신뢰성을 갖는 소자부(401 또는 701)가 제공될 수 있다. 질화 규소막, 질화 산화 규소막, 산화 질화 규소 막 등이 배리어막으로서 사용될 수 있다는 것을 유의하라. 또한, 소자부(401 또는 701)에 포함되는 트랜지스터들의 활성층들 각각의 두께는 20 nm 내지 200 nm이고, 바람직하게는 40 nm 내지 170 nm이고, 더욱 바람직하게는 45 nm 내지 55 nm 또는 145 nm 내지 155 nm이고, 또한 더욱 바람직하게는 50 nm 또는 150 nm이다. 따라서, 구부러지는 경우에서조차 균열들이 쉽게 생성되지 않는 소자부(401 또는 701)가 제공될 수 있다.
또한, 바람직하게, 소자부(401 또는 701)에 포함되는 트랜지스터들의 활성층들에 포함되는 결정들은 캐리어들이 흐르는 방향(채널 길이 방향)과 평행하게 확장되는 결정립계를 갖도록 형성된다. 그러한 활성층은 연속파 레이저, 또는 10 MHz 이상, 바람직하게는 60 MHz 내지 100 MHz의 주파수에서 동작되는 펄스 레이저를 사용하여 형성된다.
또한, 소자부(401 또는 701)에 포함되는 그러한 트랜지스터들은 0.35 V/dec 이하(바람직하게는 0.09 V/dec 내지 0.25 V/dec)의 서브문턱 스윙(subthreshold swing), 및 10 cm2/Vs 이상의 이동도를 갖는 것이 바람직하다. 그러한 특성들은, 활성층들 각각이 연속파 레이저 또는 10 MHz 이상의 주파수에서 동작되는 펄스 레이저를 사용함으로써 형성될 때 실현될 수 있다.
또한, 소자부(401 또는 701)에 포함되는 트랜지스터들은 링 오실레이터 레벨에서 1 MHz 이상, 바람직하게는 10 MHz 이상(3 내지 5 V에서)의 주파수 특성을 갖는다. 또한, 소자부(401 또는 701)에 포함되는 트랜지스터들은 게이트 당 100 kHz 이상, 바람직하게는 1 MHz 이상(3 내지 5 V에서)의 주파수 특성을 갖는다.
소자부가 형성되는 기판은 그 자체로 사용될 수 있고, 이는 제한적인 예가 아니다. 도 12a 및 도 12b는 소자부가 형성되는 기판과 상이한 기판이 사용되는 예를 도시한다. 도 12a 및 도 12b는 본 실시형태의 반도체 장치의 또 다른 구조 및 또 다른 제조 방법을 예시하는 간략도들이다.
도 12a에 예시된 바와 같이, 소자부(411)가 형성되는 기판(410)에서, 기판(410) 위의 소자부(411)가 분리된다. 또한, 도 12b에 예시된 바와 같이, 분리된 소자부(411)는, 기판(410)과 상이한 기판(413)에 부착될 수 있다. 기판(413)으로서, 예를 들면, 가요성 기판 등이 사용될 수 있다는 것을 유의하라.
소자부(411)는 임의의 다음 방법들: 산화 금속막이 고내열성을 갖는 기판(410)과 소자부(411) 사이에 제공되고, 산화 금속막이 약화되도록 결정화되어, 소자부(411)가 분리되는 방법; 수소를 포함하는 비정질 규소막이 고내열성을 갖는 기판(410)과 소자부(411) 사이에 제공되고, 레이저 광 조사 또는 에칭에 의해 비정질 규소막이 제거되어 소자부(411)가 분리되는 방법; 소자부(411)가 형성되는 고내열성의 기판(410)이 기계적으로 또는 용액 또는 CF3와 같은 가스에 의한 에칭에 의해 제거되어 소자부(411)가 분리되는 방법 등에 의해 기판(410)으로부터 분리될 수 있다.
또한, 상술된 방법들 대신에, 분리층으로서 기능하는 금속막(예를 들면, 텅스텐, 몰리브덴, 티타늄, 탄탈 또는 코발트를 사용하여 형성됨), 또는 산화 금속막(예를 들면, 산화 텅스텐, 산화 몰리브덴, 산화 티타늄, 산화 탄탈, 산화 코발트, 금속막 및 산화 금속막의 적층 구조를 사용하여 형성됨)이 기판(410)과 소자부(411) 사이에 제공되고, 물리적 수단에 의해 소자부(411)가 기판(410)으로부터 분리될 수 있다. 또한, 분리층을 노출시키도록 선택된 개구부가 형성된 후에, 분리층의 일부는 플루오르화 할로겐(예를 들면, ClF3)과 같은 에칭제로 제거되고, 그후, 소자부(411)는 기판(410)으로부터 물리적으로 분리될 수 있다.
또한, 분리된 소자부(411)는, 상업용 접착제, 예를 들면, 에폭시 수지계 접착제 또는 수지 첨가제와 같은 접착제를 사용함으로써 기판(413)에 부착될 수 있다.
반도체 장치가 상술된 바와 같이 제조되도록 소자부(411)가 기판(413)에 부착될 때, 얇고 경량이고 떨어지는 경우에도 쉽게 깨지지 않는 반도체 장치가 제공될 수 있다. 또한, 가요성 기판이 기판(413)으로서 사용되기 때문에, 기판(413)은 곡면 또는 기형적인 형태에 부착될 수 있고, 다양한 적용들이 실현된다. 예를 들면, 도 12c에 예시된 바와 같이, 본 발명의 하나의 실시형태에 따른 반도체 장치(414)는, 예를 들면, 약병의 곡면에 단단히 부착될 수 있다. 또한, 기판(410)이 재사용될 때, 반도체 장치는 저가로 제공될 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것을 유의하라.
(실시형태 6)
실시형태 6에서, 가요성 반도체 장치가 분리 공정을 사용함으로써 제조되는 경우가 설명된다.
본 실시형태의 반도체 장치 제조 방법은 도 13a 내지 도 13c를 참조하여 설명된다. 도 13a 내지 도 13c는 본 실시형태의 반도체 장치의 구조를 예시하는 상면도들이다.
도 13a에 예시된 바와 같이, 본 실시형태의 반도체 장치는 가요성 보호층(501), 안테나를 갖는 가요성 보호층(503), 및 분리 공정을 통해 형성된 소자부(502)를 포함한다. 보호층(503) 위에 형성된 안테나(504)는 소자부(502)에 전기적으로 접속된다. 안테나(504)는 도 13a에 예시된 구조로 보호층(503) 위에만 형성되지만, 이것은 제한적인 예가 아니다. 보호층(501)에 대해 안테나(504)가 또한 제공될 수 있다. 또한, 질화 규소막 등으로 형성된 배리어막은 소자부(502) 및 보호층들(501 및 503) 사이에 형성되고, 소자부(502)의 오염 없이 고신뢰성을 갖는 반도체 장치가 제공될 수 있다.
안테나(504)로서 기능하는 도전층으로서, 실시형태 4에 기재된 재료들 중 임의의 재료가 사용될 수 있다. 또한, 소자부(502) 및 안테나(504)는 이방성 도전막에 의한 UV 처리 또는 초음파 세정에 의해 서로 접속되지만 이러한 방법은 제한적인 예가 아니다. 소자부(502) 및 안테나(504)는 다양한 방법들에 의해 서로 접속될 수 있다.
도 13b에 예시된 바와 같이, 보호층들(501 및 503) 사이에 개재된 소자부(502)의 두께는 바람직하게 5 ㎛ 이하, 더욱 바람직하게는 0.1 ㎛ 내지 3 ㎛이다. 또한, 겹쳐진 보호층들(501 및 503)의 두께가 d로 표시될 때, 보호층들(501 및 503)의 두께는 바람직하게 (d/2)±30 ㎛이고, 더욱 바람직하게는 (d/2)±10 ㎛이다. 또한, 보호층들(501 및 503)의 두께는 10 ㎛ 내지 200 ㎛인 것이 바람직하다. 또한, 소자부(502)의 면적은 5 mm x 5 mm(25 mm2) 이하이고, 바람직하게는 0.3 mm x 0.3 mm(0.09 mm2) 내지 4 mm x 4 mm(16 mm2)이다.
보호층들(501 및 503)이 유기 수지 재료들을 사용하여 형성되기 때문에, 보호층들(501 및 503)은 구부림에 대해 높은 내성을 갖는다. 또한, 분리 공정을 통해 형성된 소자부(502) 자체는 단결정 반도체보다 구부림에 대해 높은 내성을 갖는다. 소자부(502)가 보호층들(501 및 503) 그 사이에 공간이 없이 단단히 부착될 수 있기 때문에, 완성된 반도체 장치 자체는 구부림에 대해 높은 내성을 갖는다. 보호층들(501 및 503)에 의해 둘러싸인 소자부(502)는 또 다른 물체의 표면 또는 물체 내에 제공될 수 있거나, 종이에 매립될 수 있다.
다음에, 분리 공정을 통해 형성된 소자부가 곡면을 갖는 기판에 부착되는 경우가 설명된다.
도 13c에 예시된 바와 같이, 분리 공정을 통해 형성된 소자부로부터 선택된 하나의 트랜지스터는 전류가 흐르는 방향(화살표로 도시된 바와 같이)으로 선형이다. 즉, 드레인 전극(505), 게이트 전극(507), 및 소스 전극(506)은 선형으로 배치된다. 또한, 전류가 흐르는 방향 및 기판이 호(arc)를 그리는 방향은 서로에 대해 수직이도록 배열된다. 그러한 배열에 의해, 기판이 호를 그리도록 구부러질 때, 응력의 영향이 작고, 소자부에 포함되는 트랜지스터들의 특성 변화가 억제될 수 있다.
또한, 트랜지스터와 같은 능동 소자의 활성 영역(실리콘 섬 부분)의 면적 대 기판의 전체 면적의 비율이 1 % 내지 50 %(바람직하게는 1 % 내지 30 %)일 때, 응력으로 인한 소자의 손상이 방지될 수 있다.
능동 소자가 제공되지 않는 영역에서, 하지 절연 재료, 층간 절연막 재료, 및 배선 재료가 주로 제공된다. 트랜지스터와 같은 능동 영역 이외의 영역의 면적 대 기판의 전체 면적의 비율은 60 % 이상이다. 따라서, 쉽게 구부러질 수 있고 고집적도를 갖는 반도체 장치가 제공될 수 있다. 또한, 소자부에서 안테나까지 부분들이 통합되는 칩 일체형 안테나가 형성되고, 이로써 비용이 절감될 수 있다.
본 발명의 하나의 실시형태에 따른 기억 장치를 갖는 반도체 장치가 상술된 바와 같은 본 실시형태의 반도체 장치 제조 방법을 사용하여 제조될 때, 반도체 장치는 곡면 위에 제조될 수 있고, 반도체 장치의 적용 범위가 더 넓어질 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것을 유의하라.
(실시형태 7)
실시형태 7에서, 상술된 실시형태의 임의의 기억 장치들을 갖는 반도체 장치의 적용 예들이 설명된다.
상술된 실시형태들의 임의의 기억 장치들을 갖는 반도체 장치의 적용 예들은 도 14a 내지 도 14f를 참조하여 설명된다. 도 14a 내지 도 14f는 본 발명의 하나의 실시형태에 따른 반도체 장치의 사용 예들을 예시하는 간략도들이다.
도 14a 내지 도 14f에 예시된 바와 같이, 반도체 장치는 널리 사용될 수 있고, 예를 들면, 지폐, 동전, 증권들, 무기명 채권들, 증서들(예를 들면, 운전 면허증들 또는 주민 등록증들, 도 14a 참조), 또는 포장 용기들과 같은 물체들(예를 들면, 포장지 또는 병들, 도 14c 참조), 기록 매체(예를 들면, DVD들 또는 비디오 테이프들, 도 14b 참조), 차량(예를 들면, 자전거들, 도 14d 참조), 개인 소지품들(예를 들면, 가방 또는 안경), 식품들, 식물들, 동물들, 인체들, 의류, 생활 용품들, 또는 전자장치들(예를 들면, 액정 디스플레이 장치들, EL 디스플레이 장치들, 텔레비전 세트들, 또는 휴대 전화들), 또는 물품들의 선적 태그들(도 14e 및 도 14f 참조)에 제공되어 사용될 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 장치(600)는 인쇄 기판 상에 장착되고, 표면에 부착되거나 그 안에 매립되어 물품에 고정된다. 예를 들면, 반도체 장치는 서적의 종이 또는 패키지의 유기 수지에 매립되어 물품에 고정된다. 본 발명의 하나의 실시형태에 따른 반도체 장치(600)가 크기, 두께 및 무게의 감소를 성취하기 때문에, 본 발명의 하나의 실시형태에 따른 반도체 장치(600)가 물품에 고정된 후에도, 물품 자체의 매력적인 디자인을 손상시키지 않는다. 또한, 지폐들, 동전들, 증권들, 무기명 채권들, 증서들 등에 본 발명의 하나의 실시형태에 따른 반도체 장치(600)가 제공될 때, 증명 기능이 제공될 수 있고, 증명 기능을 활용함으로써 위조가 방지될 수 있다. 또한, 본 발명의 하나의 실시형태에 따른 반도체 장치가 포장 용기들, 기록 매체, 개인 소지품들, 식품들, 의류, 생활 용품들, 전자 장치들 등에 부착될 때, 그러한 검사 시스템과 같은 시스템이 효율적으로 사용될 수 있다. 또한, 본 발명의 하나의 실시형태에 따른 반도체 장치가 차량들에 부착될 때, 도난 등에 대한 보안성이 증가될 수 있다.
본 발명의 하나의 실시형태에 따른 기억 장치를 갖는 반도체 장치가 이러한 방법으로 본 실시형태에 기재된 적용 용도로 사용될 때, 정보를 교환하기 위해 사용되는 데이터는 정확한 값으로 유지될 수 있다. 따라서, 물품의 인증성 또는 보안성이 증가될 수 있다.
(실시예 1)
실시예 1은 도 15a 내지 도 15e, 도 16a 내지 도 16e, 도 17a 내지 도 17e, 도 18a 내지 도 18c 및 도 19a 내지 도 19d를 참조하여 안티-퓨즈형 반도체 기억 장치를 포함하는 반도체 장치의 제조 방법을 설명할 것이다. 논리 회로부(1550), 반도체 메모리 회로부(1552), 및 안테나부(1554)가 동일한 기판 위에 제공되는 반도체 장치 제조의 예가 여기에 기재된다. 박막 트랜지스터들을 포함하는 회로는 논리 회로부(1550)에 집적된다. 반도체 메모리 회로부(1552)는 복수의 박막 트랜지스터들 및 안티-퓨즈형 메모리 소자를 포함하는 메모리 셀을 포함한다. 편의상, 논리 회로부(1550)에 포함되는 2 개의 박막 트랜지스터들, 반도체 메모리 회로부(1552)에 포함되는 하나의 박막 트랜지스터 및 하나의 메모리 소자, 및 안테나부에 포함되는 하나의 용량 및 하나의 박막 트랜지스터를 예시하는 단면도들이 도면들에 예시된다는 것을 유의하라. 실시예 1에서 단면도들에 예시된 각각의 소자가 단면 구조들을 명확히 기재하기 위해 확대된 크기로 예시된다는 것을 유의하라.
실시예 1에서 용어 "반도체 장치"가 반도체 속성들을 활용함으로써 동작될 수 있는 장치를 의미한다는 것을 유의하라.
먼저, 분리층으로서 기능하는 금속층(1502)은 지지 기판(1501) 위에 형성된다. 유리 기판은 지지 기판(1501)으로서 사용된다. 금속층(1502)으로서, 스퍼터링 방법에 의해 획득된 30 nm 내지 200 nm의 두께를 갖는 텅스텐 층, 질화 텅스텐 층 또는 몰리브덴 층이 사용된다.
다음에, 금속층(1502)의 표면은 금속 산화물층을 형성하도록 산화된다. 금속 산화물층은 순수 또는 오존수에 의한 금속층(1502)의 표면 산화, 또는 산소 플라즈마에 의한 금속층(1502)의 표면 산화에 의해 형성될 수 있다. 또한, 금속 산화물층은 산소를 포함하는 분위기에서 가열에 의해 형성될 수 있다. 또한, 금속 산화물층은 금속층(1502) 위에 형성된 분리층으로서 기능하는 절연층을 형성하는 후속 단계에서 형성될 수 있다. 예를 들면, 산화 규소층 또는 산화 질화 규소층이 플라즈마 CVD 방법에 의해 절연층으로서 형성될 때, 금속층(1502)의 표면이 산화되어, 금속 산화물층이 형성된다. 금속 산화물층이 도면에 예시되지 않는다는 것을 유의하라. 또한, 산화 규소층 또는 질화 규소층과 같은 기저 절연층이 분리층(여기서, 금속층(1502)) 및 기판 사이에 제공될 수 있다. 실시예 1의 적층 구조에서, 100 nm의 두께를 갖는 산화 질화 규소층은 기저 절연층으로서 사용되고, 30 nm의 두께를 갖는 텅스텐 층은 금속층으로서 사용되고, 200 nm의 두께를 갖는 산화 규소층은 제 1 절연층으로서 사용된다(도 15a).
다음에, 제 1 절연층(1503)은 금속층(1502) 위에 형성된다. 산화 규소층, 질화 규소층 또는 산화 질화 규소층과 같은 절연층은 제 1 절연층(1503)으로서 형성된다. 제 1 절연층(1503)의 예로서, 반응 가스들로서 SiH4, NH3, 및 N2O을 사용하여 플라즈마 CVD 방법에 의해 형성된 50 nm 내지 100 nm의 두께를 갖는 질화 산화 규소층, 및 반응 가스들로서 SiH4 및 N2O를 사용하여 플라즈마 CVD 방법에 의해 형성된 100 nm 내지 150 nm의 두께를 갖는 산화 질화 규소층이 적층된 2 층 구조가 제공될 수 있다. 제 1 절연층(1503)이 적층 구조를 가질 때, 제 1 절연층(1503)의 적어도 하나의 층으로서, 10 nm 이하의 두께를 갖는 질화 규소층 또는 산화 질화 규소층이 형성되는 것이 바람직하다. 또한, 질화 산화 규소층, 산화 질화 규소층, 및 질화 규소층이 순차적으로 적층된 3 층 구조가 채용될 수 있다. 제 1 절연층(1503)이 기저 절연층으로서 기능하지만, 특별히 필요하지 않다면, 이것은 제공되지 않는다. 실시예 1에서, 50 nm 두께의 질화 산화 규소층 및 100 nm 두께의 산화 질화 규소층의 적층 구조가 제 1 절연층으로서 사용된다(도 15b).
다음에, 반도체층(1570)은 제 1 절연층(1503) 위에 형성된다. 반도체층(1570)은 다음과 같이 형성된다: 비정질 구조를 갖는 반도체층이 LPCVD 방법 또는 플라즈마 CVD 방법과 같은 CVD 방법, 또는 스퍼터링 방법에 의해 형성되고, 그후 결정성 반도체층을 획득하도록 결정화되고, 결정성 반도체층이 원하는 형태로 선택적으로 에칭된다. 결정화 방법으로서, 레이저 결정화 방법, RTA 또는 어닐링 노(annealing furnace)를 사용하는 열 결정화 방법, 결정화를 촉진하는 니켈과 같은 금속 원소를 사용하는 결정화 방법 등이 사용될 수 있다. 반도체층이 플라즈마 CVD 방법에 의해 형성될 때, 제 1 절연층(1503) 및 비정질 구조를 갖는 반도체층이 공기에 노출 없이 연속해서 형성될 수 있다는 것을 유의하라. 반도체층은 25 nm 내지 80 nm(바람직하게는 30 nm 내지 70 nm)의 두께로 형성된다. 반도체층의 재료에 대한 특정 제한이 존재하지 않지만, 실리콘, 실리콘 게르마늄 등이 사용되는 것이 바람직하다.
또한, 비정질 구조를 갖는 반도체층의 결정화 처리에서, 연속파 레이저가 사용될 수 있다. 비정질 구조를 갖는 반도체층의 결정화에서 큰 입자 크기를 갖는 결정을 획득하기 위해, 연속파 발진이 가능한 고체 레이저의 제 2 내지 제 4 고조파를 적용하는 것이 바람직하다. 통상적인 예로서, Nd:YVO4 레이저(1064 nm의 기본파)의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm)가 적용될 수 있다. 연속파 레이저를 사용하는 경우에, 10 W의 출력을 갖는 연속파 YVO4 레이저로부터 사출되는 레이저 빔은 비선형 광학 소자에 의해 고조파로 변환된다. 고조파는 또한, YVO4 결정 및 비선형 광학 소자를 공진기에 넣음으로써 획득될 수 있다. 광학계에 의해 레이저 빔을 조사면 상에서 직사각형 또는 타원형 레이저 빔으로 성형하고, 그후 레이저 빔을 물체에 조사하는 것이 바람직하다. 이때, 대략 0.01 MW/cm2 내지 100 MW/cm2(바람직하게는, 0.1 MW/cm2 내지 10 MW/cm2)의 에너지 밀도가 요구된다. 그후, 반도체층은 레이저 빔에 대해 상대적으로 대략 10 cm/sec 내지 2000 cm/sec의 속도로 이동되어 조사된다. 실시예 1에서, 66 nm의 두께를 갖는 비정질 실리콘은 제 1 절연층 위에 적층되고, 결정화되도록 레이저 광으로 조사된다(도 15c).
필요하다면, 나중에 완성되는 박막 트랜지스터의 문턱값을 제어하기 위해 적은 양의 불순물 원소(붕소 또는 인)가 반도체층에 첨가된다는 것을 유의하라. 실시예 1에서, 붕소는 디보란(diborane)(B2H6)이 질량 분리 없이 플라즈마에 의해 여기되는 이온 도핑에 의해 첨가된다(도 15d).
반도체층(1570)은 원하는 형태들을 갖는 반도체층들(1571 내지 1576)을 형성하기 위해 선택적으로 에칭된다(도 15e). 또한, n-채널 트랜지스터로서 기능하는 영역에 채널 형성 영역을 형성하기 위해 부가적으로 저농도의 불순물 원소가 반도체층에 첨가될 수 있다. 실시예 1에서, 붕소가 첨가되고, p-채널 트랜지스터로서 기능하는 영역의 반도체층이 레지스트 마스크(1577)로 덮는다(도 16a).
다음에, 불산(hydrofluoric acid)을 포함하는 에천트에 의한 반도체층의 표면 상의 산화막의 제거와 동시에 반도체층의 표면이 세정된다. 그후, 반도체층을 덮는 제 2 절연층(1578)이 형성된다. 제 2 절연층(1578)은 CVD 방법 또는 스퍼터링 방법에 의해 1 nm 내지 200 nm의 두께로 형성된다. 바람직하게, 10 nm 내지 50 nm의 두께를 갖는 실리콘을 포함하는 단층 구조 또는 적층 구조가 형성되고, 그후, 마이크로파에 의해 여기된 플라즈마를 사용하여 표면 질화 처리가 수행된다. 제 2 절연층(1578)은 나중에 형성될 박막 트랜지스터의 게이트 절연층(GI 막)으로서 기능한다. 실시예 1에서, 10 nm의 두께를 갖는 산화 질화 규소층이 제 2 절연층(1578)으로서 형성된다(도 16b).
또한, 나중에 용량이 되는 영역에 반도체층들(1574, 1575)이 도전층들로서 기능하도록, 불순물 원소(붕소 또는 인)가 고농도로 반도체층에 첨가된다. 이러한 경우에, 메모리 셀 내에서 어시스트 용량으로서 기능하는 영역은 p-형 도전성을 부여하는 불순물 원소로 도핑되는 것이 바람직하다. 용량으로서 기능하는 영역 이외의 영역이 레지스트 마스크들(1579 내지 1581)로 덮일 수 있다는 것을 유의하라(도 16c).
다음에, 게이트 전극(1504), 게이트 전극(1505), 게이트 전극(1506), 게이트 전극(1507), 용량 전극(1508) 및 메모리 소자의 하부 전극으로서 기능하는 제 1 전극(1509)이 제 2 절연층 위에 형성된다. 스퍼터링 방법에 의해 획득된 100 nm 내지 500 nm의 두께를 갖는 도전층이 선택적으로 에칭되고, 원하는 형태로 처리되어, 게이트 전극들(1504 내지 1507), 용량 전극(1508) 및 제 1 전극(1509)이 획득된다.
게이트 전극들(1504 내지 1507) 및 제 1 전극(1509)의 재료로서, 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금 또는 철과 같은 물질; 합금 또는 화합물로부터 선택된 재료의 단층 구조 또는 적층 구조가 사용될 수 있다. 실리사이드를 형성하기 위해 실리콘과 반응하는 재료가 사용되는 것이 바람직하다. 고용융점 금속이 박막 트랜지스터의 게이트 전극으로서 사용되는 것이 바람직하다는 것을 유의하라. 구체적으로, 텅스텐 또는 몰리브덴이 제공될 수 있다. 게이트 전극들(1504 내지 1507) 및 제 1 전극(1509) 각각이 적층 구조를 갖는 경우에, 상부층으로서 기능하는 재료층은 상술된 재료를 사용하여 형성될 수 있고, 게이트 절연층 측 상의 하부층으로서 기능하는 재료층은 인과 같은 불순물 원소가 첨가된 폴리실리콘층일 수 있다. 또한, 제 1 전극(1509)이 비정질 실리콘과 접하는 안티-퓨즈의 전극으로서 사용되기 때문에, 실리콘과 반응되는 재료가 사용되는 것이 바람직하다. 실시예 1에서, 30 nm 두께의 질화 탄탈 및 370 nm 두께의 텅스텐의 적층 구조가 사용된다(도 16d).
다음에, 레지스트 마스크들(1582 내지 1584)은 p-채널 트랜지스터가 되는 영역 및 용량이 되는 영역들을 덮도록 형성되고, 불순물 원소는 마스크들로서 게이트 전극들(1505, 1506 및 1507)을 사용하여 n-채널 트랜지스터들이 되는 영역들의 반도체층들에 첨가되어, 저농도 불순물 영역들이 형성된다. 불순물 원소로서, n-형 도전성을 부여하는 불순물 원소 또는 p-형 도전성을 부여하는 불순물 원소가 사용될 수 있다. n-형 불순물 원소로서, 인(P), 비소(As) 등이 사용될 수 있다. 실시예 1에서, 인은 1 x 1015/cm3 내지 1 x 1019/cm3의 농도로 n-채널 트랜지스터들이 되는 영역들에 함유되도록 반도체층들에 첨가되어, n-형 불순물 영역들이 형성된다(도 16e).
다음에, 레지스트 마스크들이 제거되고, 그후 레지스트 마스크들(1585 내지 1587)이 형성되어 n-채널 트랜지스터가 되는 반도체층 및 용량이 되는 영역들을 덮고, 불순물 원소는 마스크로서 게이트 전극(1504)을 사용하여 p-채널 트랜지스터가 되는 반도체층에 첨가되어, p-형 불순물 영역이 형성된다. p-형 도전성을 부여하는 불순문 원소로서, 붕소(B), 알루미늄(Al), 갈륨(Ga) 등이 사용될 수 있다. 여기서, 붕소(B)는 1 x 1019/cm3 내지 1 x 1020/cm3의 농도로 p-채널 트랜지스터가 되는 영역들의 반도체층에 첨가되어, p-형 불순물 영역들이 형성될 수 있다. 결과적으로, 채널 형성 영역(1516) 및 한 쌍의 p-형 불순물 영역들(1514)은 자기 정합 방식으로 p-채널 트랜지스터로서 기능하도록 반도체층에 형성된다. p-형 불순물 영역(1514)은 소스 영역 또는 드레인 영역으로 기능한다. 동일한 방법으로, 상이한 불순물 농도들을 갖는 p-형 불순물 영역들(1515, 1517)은 자기 정합 방식으로 용량이 되는 반도체층들에 형성된다(도 17a).
다음에, 측벽 절연층들(1510)은 게이트 전극들(1504 내지 1507)의 측면들 상에 형성되고, 측벽 절연층들(1511)은 제 1 전극(1509)의 측면 상에 형성된다. 측벽 절연층들(1510 및 1511)의 형성 방법은 다음과 같다: 먼저, 제 2 절연층, 게이트 전극들(1504 내지 1507), 용량 전극(1508), 및 제 1 전극(1509)을 덮기 위해 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 제 3 절연층(1588)이 실리콘, 실리콘의 산화물, 또는 실리콘의 질화물, 또는 유기 수지와 같은 유기 재료를 포함하는 층의 단층 구조 또는 적층 구조를 갖도록 형성된다. 실시예 1에서, 100 nm 두께의 산화 질화 규소층 및 200 nm 두께의 LTO의 적층 구조가 사용된다(도 17b). 그후, 제 3 절연층(1588)은, 에칭이 주로 수직 방향으로 수행되는 이방성 에칭에 의해 선택적으로 에칭되고, 이로써 절연층들(측벽 절연층들(1510) 및 측벽 절연층들(1511))은 게이트 전극들(1504 내지 1507), 용량 전극(1508), 및 제 1 전극(1509)의 측면들과 접하도록 형성된다. 제 2 절연층(1578)의 일부가 측벽 절연층들(1510)의 형성과 동시에 에칭에 의해 제거된다는 것을 유의하라. 제 2 절연층(1578)의 일부가 제거되어, 게이트 절연층(1512)이 게이트 전극들(1504 내지 1507) 및 측벽 절연층들(1510) 각각의 아래에 형성된다. 또한 제 2 절연층의 일부가 제거되어, 절연층들(1513)이 용량 전극(1508), 제 1 전극(1509) 및 측벽 절연층들(1511) 아래에 형성된다(도 17c).
다음에, 레지스트 마스크들(1589 내지 1591)은 p-채널 트랜지스터가 되는 영역에 반도체층을 덮도록 형성되고, 불순물 원소는 마스크들로서 게이트 전극들(1505, 1506 및 1507) 및 측벽 절연층들(1510)을 사용하여 n-채널 트랜지스터들이 되는 영역들의 반도체층들에 첨가되어, 고농도 불순물 영역들이 형성된다. 불순물 원소가 첨가된 후에, 레지스트 마스크들이 제거된다. 실시예 1에서, 인(P)은 1 x 1019/cm3 내지 1 x 1020/cm3의 농도로 n-채널 트랜지스터들이 되는 영역들에 포함되도록 반도체층들에 첨가되어, n-형 고농도 불순물 영역들 및 n-형 불순물 영역들이 형성될 수 있다. 결과적으로, n-채널 트랜지스터들로서 기능하는 영역의 반도체층들 각각에서, 채널 형성 영역(1520), LDD 영역으로서 기능하는 한 쌍의 저농도 불순물 영역들(1519), 및 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 고농도 불순물 영역들(1518)이 자기 정합 방식으로 형성된다. LDD 영역들로서 기능하는 저농도 불순물 영역들(1519)이 측벽 절연층(1510) 아래에 형성된다는 것을 유의하라(도 17d).
LDD 영역들이 n-채널 박막 트랜지스터에 포함된 반도체층에 형성되고, LDD 영역들이 p-채널 박막 트랜지스터에 포함된 반도체층에 형성되지 않는 구조가 설명되지만, 이것이 제한적인 예가 아니라는 것을 유의하라. LDD 영역들은 n-채널 박막 트랜지스터 및 p-채널 박막 트랜지스터 양자에 포함된 반도체층들에 형성될 수 있다. 특히, 게이트 절연층(GI 막)이 얇을 때, 구체적으로, 게이트 절연층의 두께가 10 nm 이하일 때, p-채널 트랜지스터의 내압(withstand voltage)을 증가시키기 위해 LDD 구조가 채용되는 것이 바람직하다.
다음에, 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 수소를 포함하는 제 4 절연층(1522)의 형성 후에, 반도체층에 첨가된 불순물 원소의 활성화 처리 및 수소화 처리가 수행된다. 불순물 원소의 활성화 처리 및 수소화 처리를 위해 노에서의 열처리(1 내지 12 시간 동안 300 ℃ 내지 550 ℃에서) 또는 램프 광원을 사용하는 RTA 방법이 사용된다. 예를 들면, 플라즈마 CVD 방법에 의해 획득된 산화 질화 규소층은 수소를 포함하는 제 4 절연층(1522)으로서 사용된다. 여기서, 수소를 포함하는 제 4 절연층(1522)의 두께는 50 nm 내지 200 nm으로 설정된다. 또한, 반도체층이 결정화를 촉진하는 금속 원소, 통상적으로 니켈을 사용하여 결정화되는 경우에, 채널 형성 영역에서 니켈을 감소시키는 게터링(gettering)이 또한 활성화와 동시에 수행될 수 있다. 수소를 포함하는 제 4 절연층(1522)이 층간 절연층의 제 1 층이라는 것을 유의하라. 실시예 1에서, 50 nm의 두께를 갖는 산화 질화 규소는 제 4 절연층으로서 적층되고, 불순물 원소의 활성화 처리 및 수소화 처리로서 4 시간 동안 550 ℃에서 가열 처리가 실시된다(도 17e).
그후, 제 5 절연층(1523)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 층간 절연층의 제 2 층으로서 형성된다. 산화 규소층, 질화 규소층, 및/또는 산화 질화 규소층과 같은 단층 또는 적층들의 절연층이 제 5 절연층(1523)으로서 사용된다. 여기서, 제 5 절연층(1523)의 두께는 300 nm 내지 800 nm이다. 실시예 1에서, 100 nm 두께의 질화 산화 규소 및 600 nm 두께의 산화 질화 규소의 적층 구조는 제 5 절연층(1523)으로서 형성되고 1 시간 동안 410 ℃에서 열 처리가 실시된다(도 18a).
다음에, 레지스트 마스크는 제 5 절연층(1523) 위에 형성되고, 제 4 절연층(1522) 및 제 5 절연층(1523)은 선택적으로 에칭되어, 제 1 전극(1509)에 도달하는 제 1 개구(1521)가 형성된다. 레지스트 마스크는 에칭 후에 제거된다. 제 1 개구(1521)의 지름은 약 1 ㎛ 내지 6 ㎛일 수 있다. 실시예 1에서, 제 1 개구(1521)의 지름은 2 ㎛이다(도 18b).
다음에, 메모리 소자로서 사용되는 층, 즉, 산화 질화 규소층 및 비정질 실리콘층의 적층은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등을 사용하여 형성된다. 실시예 1에서, 15 nm의 두께를 갖는 비정질 실리콘층 및 6 nm의 두께를 갖는 산화 질화 규소층은 플라즈마 CVD 방법에 의해 순서대로 형성된다. 그후, 레지스트 마스크가 형성되고, 비정질 실리콘층 및 산화 질화 실리콘층이 선택적으로 에칭되어, 제 1 개구(1521)와 중첩하는 비정질 실리콘층 및 산화 질화 규소층의 적층(1524)이 형성된다. 비정질 실리콘층 및 산화 질화 규소층의 적층(1524)은 메모리 소자의 저항 재료층으로서 기능한다. 레지스트 마스크는 에칭 후에 제거된다(도 18c).
다음에, 레지스트 마스크가 형성되고, 제 4 절연층(1522) 및 제 5 절연층(1523)이 선택적으로 에칭되어, 반도체층들에 도달하는 콘택트 홀들(1592a 내지 1592j), 게이트 전극들에 도달하는 콘택트 홀들(1593a 내지 1593e), 및 제 1 전극(1509)에 도달하는 제 2 개구(1594)가 형성된다. 레지스트 마스크는 에칭 후에 제거된다(도 19a).
다음에, 반도체층들의 노출된 표면들 및 제 1 전극(1509)의 노출된 표면 상에 형성된 산화막들은 불산을 포함하는 에천트에 의해 제거되고, 동시에, 반도체층들의 노출된 표면들 및 제 1 전극(1509)의 노출된 표면들이 세정된다.
다음에, 메모리 소자의 상부 전극, 및 박막 트랜지스터의 소스 전극 및 드레인 전극 등을 형성하기 위해, 스퍼터링 방법에 의해 도전층이 형성된다. 이러한 도전층은, 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철 등의 물질, 또는 합금 또는 화합물의 단층, 또는 적층들로 형성된다. 또한, 이러한 도전층은, 박막 트랜지스터들의 소스 전극 및 드레인 전극들로서 사용된다. 따라서, 박막 트랜지스터들의 반도체층들과 상대적으로 낮은 접촉 저항값을 갖는 재료를 사용하는 것이 바람직하다. 예를 들면, 티타늄층, 미량의 실리콘을 포함하는 알루미늄층, 티타늄층의 3층 구조 또는 티타늄층, 니켈과 탄소를 포함하는 알루미늄 합금층, 및 티타늄층이 채용된다. 실시예 1에서, 100 nm 두께의 티타늄층, 350 nm 두께의 순수 알루미늄층, 및 100 nm 두께의 티타늄층의 3층 구조가 채용된다. 또한, 실시예 1은 메모리 소자의 하부 전극의 재료로서 텅스텐층을 사용하고, 상부 전극으로서 티타늄층을 사용한 예를 도시한다. 그러나, 저항 재료층의 상태를 고저항에서 저저항으로 변경할 수 있다면, 재료들이 특별히 제한되지 않고, 메모리 소자의 하부 전극 및 상부 전극에 동일한 재료가 사용될 수 있다. 메모리 소자의 하부 전극 및 상부 전극이 동일한 재료를 사용하여 형성될 때, 이들은 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철 등의 물질, 또는 합금 또는 화합물로부터 선택되는 재료의 단층, 또는 적층 구조를 갖도록 형성된다.
다음에, 레지스트 마스크가 형성되고, 소스 전극 또는 드레인 전극으로서 각각 기능하는 도전층(1525), 도전층(1526), 도전층(1527), 도전층(1528), 도전층(1531), 도전층(1532), 선택 트랜지스터의 비트선으로서 기능하는 배선(1529), 워드선으로서 기능하는 배선(1530), 게이트 인출 배선으로서 각각 기능하는 배선(1535), 배선(1536), 배선(1537), 반도체 메모리 회로부의 제 2 전극(1540) 및 제 3 전극(1541), 안테나부의 용량의 전극으로서 각각 기능하는 배선(1533) 및 배선(1534), 및 안테나부의 제 4 전극(1542)을 형성하기 위해 도전층이 선택적으로 에칭된다. 제 2 전극(1540)은 제 1 개구(1521)와 중첩하고, 메모리 소자의 상부 전극으로서 기능하고, 어시스트 용량의 전극의 하나의 단자로서 기능하는 반도체층(1574)과 전기적으로 접속된다. 또한, 제 3 전극(1541)은 제1 전극(1509)에 전기적으로 접속되도록 제 2 개구(1594)와 중첩한다. 접속이 여기에 예시되지 않지만, 제 4 전극(1542)이 안테나부 및 전원부의 박막 트랜지스터들에 전기적으로 접속된다는 것을 유의하라. 그후, 레지스터 마스크는 에칭 후에 제거된다(도 19b).
실시예 1에서, 논리 회로부(1550)의 박막 트랜지스터, 반도체 메모리 회로부(1552)의 선택 트랜지스터로서 기능하는 박막 트랜지스터(1558), 어시스트 용량(1559), 메모리 소자(1560), 안테나부(1554)의 박막 트랜지스터는 동일한 기판 위에 형성된다. 실시예 1에서, 논리 회로부(1550)에 제공된 p-채널 트랜지스터 및 n-채널 트랜지스터, 반도체 메모리 회로부(1552)에 제공된 박막 트랜지스터(1558), 어시스트 용량(1559), 메모리 소자(1560), 안테나부(1554)에 제공된 용량와 n-채널 트랜지스터의 단면도가 예시된다. 본 발명이 이러한 예로 제한되지 않고, 반도체 메모리 회로부(1552)에 제공된 박막 트랜지스터가 p-채널 트랜지스터일 수 있다는 것을 유의하라. 또한, 안테나부(1554)에 p-채널 트랜지스터가 제공된다. 여기서, 편의상 하나의 n-채널 트랜지스터가 예시된다.
다음에, 논리 회로부(1550)의 박막 트랜지스터, 반도체 메모리 회로부(1552)의 박막 트랜지스터 및 메모리 소자, 및 안테나부(1554)의 박막 트랜지스터를 덮기 위해 제 6 절연층(1543)이 형성된다. 산화 실리콘을 포함하는 절연층 또는 유기 수지를 사용하여 형성된 절연층이 제 6 절연층(1543)으로서 사용될 수 있다. 반도체 장치의 신뢰성을 향상시키기 위해 산화 실리콘을 포함하는 절연층이 사용되는 것이 바람직하다. 또한, 나중에 형성될 안테나가 스크린 인쇄 방법에 의해 형성되는 경우에, 제 6 절연층(1543)이 평탄면을 갖는 것이 바람직하기 때문에, 코팅 방법에 의해 형성된 유기 수지를 포함하는 절연층이 사용되는 것이 바람직하다. 제 6 절연층(1543)을 형성하는 재료는 실시자에 의해 적절히 선택될 수 있다. 또한, 나중에 형성되는 안테나는 논리 회로부(1550) 및 반도체 메모리 회로부(1552)와 중첩하는 영역에 도달하도록 형성될 수 있다. 이러한 경우에, 제 6 절연층(1543)은, 안테나와의 절연을 위해 층간 절연층으로서도 기능한다. 안테나가 원형(예를 들면, 루프 안테나) 또는 나선형을 갖는 경우에, 안테나의 단부들 중 하나는 하부 층의 배선에 의해 인출되고, 따라서, 제 6 절연층(1543)을 제공하는 것이 바람직하다. 그러나, 마이크로파 방법이 적용되고 안테나가 선형(예를 들면, 다이폴 안테나), 평탄한 형태(예를 들면, 패치 안테나) 등인 경우에, 나중에 형성될 안테나는 논리 회로부 및 반도체 메모리 회로부와 중첩하지 않도록 배열될 수 있고, 따라서, 제 6 절연층(1543)은 형성되지 않아도 된다.
다음에, 레지스트 마스크가 형성되고, 제 6 절연층(1543)이 선택적으로 에칭되어, 제 3 전극(1541)에 도달하는 제 3 개구(1595) 및 제 4 전극(1542)에 도달하는 제 4 개구(1596)가 형성된다. 레지스트 마스크는 에칭 후에 제거된다(도 19c).
다음에, 금속층은 제 6 절연층(1543) 위에 형성된다. 금속층으로서, Ti, Ni 및/또는 Au로부터 선택된 단층 또는 적층이 사용될 수 있다. 그후, 레지스트 마스크가 형성되고, 금속층이 선택적으로 에칭되어, 제 1 전극(1509)에 대한 인출 배선(1544)이 형성되고, 안테나에 대한 하지층(1545)이 형성된다. 인출 배선(1544) 및 하지층(1545)이 레지스트 마스크를 사용하지 않고 금속 마스크를 사용하여 스퍼터링 방법에 의해 선택적으로 형성될 수도 있다는 것을 유의하라. 안테나에 하지층(1545)이 제공될 때, 안테나와의 큰 접촉 면적이 확보될 수 있다. 또한, 인출 배선(1544)은 회로 설계의 레이아웃에 따라 형성되지 않아도 좋다. 인출 배선(1544)은 음극으로서 접지 전원에 접속된다.
다음에, 안테나(1546)는 안테나의 하지층(1545) 위에 형성된다. 안테나(1546)는 Al, Ag 등의 금속층이 스퍼터링 방법에 의해 형성되고 그후 원하는 형상으로 선택적으로 에칭되는 방법에 의해 형성될 수 있다. 또한, 안테나(1546)는 스크린 인쇄 방법에 의해 형성될 수 있다. 스크린 인쇄 방법은, 금속 메쉬(metal mesh) 또는 고분자 화합물 섬유 메쉬를 베이스에, 소정의 패턴이 감광성 수지로부터 형성되는 방법으로 형성된 스크린 판 상에 제공되는 잉크 또는 페이스트를 스퀴지(squeegee)라 불리는 고무, 플라스틱, 또는 금속의 블레이드를 사용하여, 스크린 판의 반대측 상에 배치된 워크에 전사하는 방법을 지칭한다. 스크린 인쇄 방법은, 비교적 큰 면적의 패턴 형성이 저가로 실현되는 이점을 갖는다(도 19d).
실시예 1에서, 논리 회로부(1550)의 박막 트랜지스터, 반도체 메모리 회로부(1552)의 박막 트랜지스터 및 메모리 소자, 및 안테나부(1554)의 박막 트랜지스터 및 안테나가 동일한 기판 위에 형성된다.
다음에, 금속층(1502) 및 지지 기판(1501)이 분리에 의해 제거된다. 분리는 제 1 절연층(1503)과 금속 산화물층 사이의 계면, 또는 금속 산화물층과 금속층(1502) 사이의 계면에서 금속 산화물층 내부에서 발생하여, 제 1 절연층(1503) 위에 있고 반도체 장치로서 기능하는 부분이 비교적 적은 힘으로 지지 기판(1501)으로부터 분리될 수 있다. 금속층(1502) 및 지지 기판(1501)이 제거될 때, 안테나가 제공되는 측에 고정 기판이 접착될 수 있다.
다음에, 복수의 반도체 장치들이 형성되는 하나의 시트가 절단, 다이싱 등에 의해 복수의 반도체 장치들로 분할된다. 또한, 각각의 반도체 장치가 픽업되고 분리되는 방법을 사용하여 이러한 분할 단계가 필요하지 않다.
그후, 반도체 장치들은 시트 베이스에 고정된다. 시트 베이스로서, 플라스틱, 종이, 프리프레그, 세라믹 시트 등이 사용될 수 있다. 반도체 장치들은 2 개의 시트 베이스들 사이에 개재되도록 고정될 수 있거나, 접착층에 의해 하나의 시트 베이스에 고정될 수 있다. 접착층으로서, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제와 같은 광 경화형 접착제, 혐기성 접착제와 같은 각종 경화형 접착제들 이 사용될 수 있다. 또한, 반도체 장치들은 종이 형성 시에 배치되어, 반도체 장치들이 한 장의 종이 내부에 제공될 수 있다.
상기 단계들을 통해 형성된 반도체 장치의 메모리는 본 발명의 하나의 실시형태에 따른 반도체 기억 장치에 의해 구성된다. 본 발명의 하나의 실시형태에 따라, 메모리 소자(1560)는 어시스트 용량(1559) 및 메모리 소자(1560)에 공통 전극으로서 사용되는 제 1 전극(1509)과 어시스트 용량(1559) 바로 위에 적층되고, 이로써 점유 면적이 감소된다. 본 발명의 하나의 실시형태에 따른 반도체 기억 장치를 포함하는 반도체 장치는 축소될 수 있다. 또한, 논리 회로부(1150), 반도체 메모리 회로부(1552), 및 안테나부(1554)는 동일한 기판 위에 형성되어, 데이터 기록 및 판독에서 부적절한 동작이 감소될 수 있다.
(실시예 2)
실시예 2에서, 본 발명의 하나의 실시형태에 따른 기억 장치에 관하여, MOS 구조를 갖는 어시스트 용량들의 극성들에 기초한 기록 수율의 차이가 도 20을 참조하여 설명된다.
n-형 어시스트 용량이 "A 구조"로 지칭되고, p-형 어시스트 용량이 "B 구조"로 지칭된다. 기록을 위해 필요한 전압(약 8 V)은 각각의 메모리 소자에 인가되고, 일회 기록에서 기록의 성공 비율은 "기록 수율"로서 획득된다. 어시스트 용량들 "A 구조" 및 "B 구조"의 용량 값은 각각 1 pF 및 0.4 pF이다. 비교 결과는 도 20에 도시된다.
도 20에 따라, "A 구조"의 기록 수율은 약 90 %이고, "B 구조"의 기록 수율은 거의 100 %이다. 따라서, "B 구조"의 어시스트 용량 값이 "A 구조"보다 낮지만, "B 구조"의 기록 수율이 "A 구조"보다 높다. 따라서, 본 발명에서 "A 구조"가 바람직하다.
본 출원은 2008년 9월 19일자로 일본 특허청에 제출된 일본 공개 특허 공보 제 2008-241792 호에 기초하고, 전체 내용들은 참조로서 본원에 포함된다.
300: 반도체장치 301: RF 회로 302: 클록 생성 회로 303: 논리 회로 304: 전원 회로 305: 복조 회로 306: 변조 회로 307: 주파수 분할 회로 309: 카운터 회로 310: CPU 311: ROM 312: RAM 313: 제어기 314: CPU 인터페이스 315: RF 인터페이스 316: 메모리 제어기 317: 안테나 318: 안테나부 319: 기준 클록 신호 생성 회로 400:기판 401: 소자부 402: 안테나 403: 층간막 404: 소자 405:도전층 406: 도전층 410: 기판 411: 소자부 413: 기판 414: 반도체 장치 501: 보호층 502: 소자부 503: 보호층 504: 안테나 505: 드레인 전극 506: 소스 전극 507: 게이트 전극 600: 반도체 장치 700: 기판 701: 소자부 702: 안테나 703: 기판 706: 도전층 708: 도전성 입자 709: 수지 710: 단자부 711: 도전층 1000: 메모리 셀 1001: 선택 트랜지스터 1002: 어시스트 용량 1003: 메모리 소자 1005: 전극 1006: 공통 전극 1007: 전극 1008: 반도체막 1009: 절연막 1010: 층간 절연막 1004a: 활성층 1004b: 활성층 1007a: 전극 1007b: 전극 1007c: 전극 1592a: 콘택트 홀 1593a: 콘택트 홀 2000: 메모리 셀 2001: 선택 트랜지스터 2002: 어시스트 용량 2003: 메모리 소자 2100: 메모리 회로 2101: 메모리 회로 2102: 메모리 회로 2004a: 전극 2004b: 전극 2004d: 전극 3000: 전체 메모리 셀 3001: 선택 트랜지스터 3002: 어시스트 용량 3003: 메모리 소자 4000: 전체 메모리 셀 4001: 선택 트랜지스터 4002: 어시스트 용량 4003: 메모리 소자 5001: 어시스트 용량 5002: 활성층 5003: 금속막 5004: GI 막 6001: 어시스트 용량 6002: 금속막 6003: 금속막 6004: 절연막 7001: 어시스트 용량 7002: MOS 구조 7003: MIM 구조 7004: 활성층 7005: 금속막 7007: GI 막 7008: 절연막 7401: 소자부 7402: 안테나 8000: 메모리 회로 8001: 메모리 셀 어레이 8002: 컬럼 디코더 8003: 로우 디코더 8004: 어드레스 선택기 8005: 선택기 8006: 판독/기록 회로 8007: 부스터 회로

Claims (26)

  1. 트랜지스터로서, 상기 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 상기 트랜지스터의 소스 및 드레인 중 하나는 비트선에 전기적으로 접속되는, 상기 트랜지스터;
    메모리 소자로서, 상기 메모리 소자의 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 메모리 소자; 및
    용량으로서, 상기 용량의 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나에 전기적으로 접속되고, 상기 용량의 제 2 전극은 상기 메모리 소자의 제 2 전극에 전기적으로 접속되는, 상기 용량을 포함하는 메모리 셀을 포함하고,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극은 동일한 금속막으로 형성되고,
    상기 용량의 상기 제 1 전극은 불순물을 갖는 반도체막으로 형성되고,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 금속막은 상기 용량의 상기 제 1 전극으로서 기능하는 상기 반도체막과 중첩되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 트랜지스터의 활성층 및 상기 용량의 상기 제 1 전극으로서 기능하는 상기 반도체막은 폴리실리콘막 또는 비정질 실리콘막을 포함하고,
    상기 트랜지스터의 게이트 절연막 및 상기 용량의 상기 제 1 전극 및 상기 제 2 전극 사이의 절연막은 무기 재료를 포함하고,
    상기 트랜지스터의 상기 게이트는 금속막을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 메모리 소자의 상기 제 1 전극 및 상기 용량의 제 3 전극은 동일한 금속막으로 형성되고,
    상기 메모리 소자의 상기 제 1 전극 및 상기 용량의 상기 제 3 전극으로서 기능하는 상기 금속막은 상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 금속막과 중첩되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 금속막은 텅스텐을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체막에 포함된 상기 불순물은 p-형 도전성을 부여하는 불순물인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀은 가요성 기판(flexible substrate) 위에 형성되는, 반도체 장치.
  7. 제 1 항에 있어서,
    안테나를 더 포함하는, 반도체 장치.
  8. 트랜지스터로서, 상기 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 상기 트랜지스터의 소스 및 드레인 중 하나는 비트선에 전기적으로 접속되는, 상기 트랜지스터;
    메모리 소자로서, 상기 메모리 소자의 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 메모리 소자; 및
    용량으로서, 상기 용량의 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나에 전기적으로 접속되고, 상기 용량의 제 2 전극은 상기 메모리 소자의 제 2 전극에 전기적으로 접속되는, 상기 용량을 포함하는 메모리 셀을 포함하고,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극은 동일한 제 1 금속막으로 형성되고,
    상기 용량의 상기 제 1 전극은 제 2 금속막으로 형성되고,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 제 1 금속막은 상기 용량의 상기 제 1 전극으로서 기능하는 상기 제 2 금속막과 중첩되는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 트랜지스터의 활성층은 폴리실리콘막 또는 비정질 실리콘막을 포함하고,
    상기 트랜지스터의 게이트 절연막 및 상기 용량의 상기 제 1 전극 및 상기 제 2 전극 사이의 절연막은 무기 재료를 포함하고,
    상기 트랜지스터의 상기 게이트는 금속막을 포함하는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 메모리 소자의 상기 제 1 전극 및 상기 용량의 제 3 전극은 동일한 제 3 금속막으로 형성되고,
    상기 메모리 소자의 상기 제 1 전극 및 상기 용량의 상기 제 3 전극으로서 기능하는 상기 제 3 금속막은 상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 제 1 금속막과 중첩되는, 반도체 장치.
  11. 제 8 항에 있어서,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 제 1 금속막은 텅스텐을 포함하는, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 메모리 셀은 가요성 기판 위에 형성되는, 반도체 장치.
  13. 제 8 항에 있어서,
    안테나를 더 포함하는, 반도체 장치.
  14. 트랜지스터로서, 상기 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 상기 트랜지스터의 소스 및 드레인 중 하나는 비트선에 전기적으로 접속되는, 상기 트랜지스터;
    메모리 소자로서, 상기 메모리 소자의 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 메모리 소자; 및
    용량으로서, 상기 용량의 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나에 전기적으로 접속되고, 상기 용량의 제 2 전극은 상기 메모리 소자의 제 2 전극에 전기적으로 접속되는, 상기 용량을 포함하는 메모리 셀을 포함하고,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극은 동일한 금속막으로 형성되고,
    상기 용량의 상기 제 1 전극은 불순물을 갖는 제 1 반도체막으로 형성되고,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 금속막은 상기 용량의 상기 제 1 전극으로서 기능하는 상기 제 1 반도체막과 중첩되고,
    상기 메모리 소자는 상기 메모리 소자의 상기 제 1 전극 및 상기 제 2 전극 사이에 배치된 제 2 반도체막을 포함하는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 트랜지스터의 활성층 및 상기 용량의 상기 제 1 전극으로서 기능하는 상기 제 1 반도체막은 폴리실리콘막 또는 비정질 실리콘막을 포함하고,
    상기 트랜지스터의 게이트 절연막 및 상기 용량의 상기 제 1 전극 및 상기 제 2 전극 사이의 절연막은 무기 재료를 포함하고,
    상기 트랜지스터의 상기 게이트는 금속막을 포함하는, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 메모리 소자의 상기 제 1 전극 및 상기 용량의 제 3 전극은 동일한 금속막으로 형성되고,
    상기 메모리 소자의 상기 제 1 전극 및 상기 용량의 상기 제 3 전극으로서 기능하는 상기 금속막은 상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 금속막과 중첩되는, 반도체 장치.
  17. 제 14 항에 있어서,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 금속막은 텅스텐을 포함하는, 반도체 장치.
  18. 제 14 항에 있어서,
    상기 제 1 반도체막에 포함된 상기 불순물은 p-형 도전성을 부여하는 불순물인, 반도체 장치.
  19. 제 14 항에 있어서,
    상기 메모리 셀은 가요성 기판 위에 형성되는, 반도체 장치.
  20. 제 14 항에 있어서,
    안테나를 더 포함하는, 반도체 장치.
  21. 트랜지스터로서, 상기 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 상기 트랜지스터의 소스 및 드레인 중 하나는 비트선에 전기적으로 접속되는, 상기 트랜지스터;
    메모리 소자로서, 상기 메모리 소자의 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 메모리 소자; 및
    용량으로서, 상기 용량의 제 1 전극은 상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 하나에 전기적으로 접속되고, 상기 용량의 제 2 전극은 상기 메모리 소자의 제 2 전극에 전기적으로 접속되는, 상기 용량을 포함하는 메모리 셀을 포함하고,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극은 동일한 제 1 금속막으로 형성되고,
    상기 용량의 상기 제 1 전극은 제 2 금속막으로 형성되고,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 제 1 금속막은 상기 용량의 상기 제 1 전극으로서 기능하는 상기 제 2 금속막과 중첩되고,
    상기 메모리 소자는 상기 메모리 소자의 상기 제 1 전극 및 상기 제 2 전극 사이에 배치된 반도체막을 포함하는, 반도체 장치.
  22. 제 21 항에 있어서,
    상기 트랜지스터의 활성층은 폴리실리콘막 또는 비정질 실리콘막을 포함하고,
    상기 트랜지스터의 게이트 절연막 및 상기 용량의 상기 제 1 전극 및 상기 제 2 전극 사이의 절연막은 무기 재료를 포함하고,
    상기 트랜지스터의 상기 게이트는 금속막을 포함하는, 반도체 장치.
  23. 제 21 항에 있어서,
    상기 메모리 소자의 상기 제 1 전극 및 용량의 제 3 전극은 동일한 제 3 금속막으로 형성되고,
    상기 메모리 소자의 상기 제 1 전극 및 상기 용량의 상기 제 3 전극으로서 기능하는 상기 제 3 금속막은 상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 제 1 금속막과 중첩되는, 반도체 장치.
  24. 제 21 항에 있어서,
    상기 메모리 소자의 상기 제 2 전극 및 상기 용량의 상기 제 2 전극으로서 기능하는 상기 제 1 금속막은 텅스텐을 포함하는, 반도체 장치.
  25. 제 21 항에 있어서,
    상기 메모리 셀은 가요성 기판 위에 형성되는, 반도체 장치.
  26. 제 21 항에 있어서,
    안테나를 더 포함하는, 반도체 장치.
KR1020117008837A 2008-09-19 2009-08-21 반도체 장치 KR101644811B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-241792 2008-09-19
JP2008241792 2008-09-19

Publications (2)

Publication Number Publication Date
KR20110081983A true KR20110081983A (ko) 2011-07-15
KR101644811B1 KR101644811B1 (ko) 2016-08-02

Family

ID=42036719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117008837A KR101644811B1 (ko) 2008-09-19 2009-08-21 반도체 장치

Country Status (6)

Country Link
US (2) US8822996B2 (ko)
JP (1) JP5468337B2 (ko)
KR (1) KR101644811B1 (ko)
CN (1) CN102160178B (ko)
TW (1) TWI496273B (ko)
WO (1) WO2010032599A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388875B2 (en) 2014-07-25 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Separation method, light-emitting device, module, and electronic device

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010100995A1 (ja) * 2009-03-02 2012-09-06 株式会社村田製作所 アンチヒューズ素子
WO2011125455A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
KR101148392B1 (ko) * 2010-07-13 2012-05-21 삼성전기주식회사 반도체 패키지 기판의 제조방법
JP6087046B2 (ja) * 2011-03-01 2017-03-01 太陽誘電株式会社 薄膜素子の転写方法及び回路基板の製造方法
US8975724B2 (en) * 2012-09-13 2015-03-10 Qualcomm Incorporated Anti-fuse device
EP2711984A1 (en) * 2012-09-21 2014-03-26 Nxp B.V. Metal-insulator-metal capacitor formed within an interconnect metallisation layer of an integrated circuit and manufacturing method thereof
JP2014143410A (ja) * 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP6152729B2 (ja) * 2013-03-26 2017-06-28 ソニー株式会社 撮像装置および撮像表示システム
US9590059B2 (en) * 2014-12-24 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor to integrate with flash memory
JP6345107B2 (ja) * 2014-12-25 2018-06-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6500200B2 (ja) * 2015-02-25 2019-04-17 株式会社フローディア 半導体記憶装置
JP6736430B2 (ja) * 2016-09-05 2020-08-05 株式会社ジャパンディスプレイ 半導体装置
JP6791766B2 (ja) * 2017-01-17 2020-11-25 日本電波工業株式会社 圧電振動片及び圧電デバイス
US10263013B2 (en) * 2017-02-24 2019-04-16 Globalfoundries Inc. Method of forming an integrated circuit (IC) with hallow trench isolation (STI) regions and the resulting IC structure
CN107478320B (zh) * 2017-08-23 2019-11-05 京东方科技集团股份有限公司 晶体管声传感元件及其制备方法、声传感器和便携设备
CN108333844A (zh) * 2018-02-06 2018-07-27 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板及其制造方法
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
US11164937B2 (en) * 2019-01-23 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI749953B (zh) * 2020-05-04 2021-12-11 南亞科技股份有限公司 半導體結構及半導體佈局結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0223653A (ja) 1988-07-12 1990-01-25 Seiko Epson Corp 集積回路
JP2004014094A (ja) * 2002-06-11 2004-01-15 Hitachi Ltd 半導体メモリ素子
US20060267141A1 (en) * 2005-05-31 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070384A (en) * 1990-04-12 1991-12-03 Actel Corporation Electrically programmable antifuse element incorporating a dielectric and amorphous silicon interlayer
JP3501416B2 (ja) * 1994-04-28 2004-03-02 忠弘 大見 半導体装置
US5554552A (en) * 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
JPH10178098A (ja) * 1996-12-19 1998-06-30 Kawasaki Steel Corp アンチヒューズ素子を有する半導体集積回路装置
JPH10341000A (ja) * 1997-04-11 1998-12-22 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその製造方法
JP2004221141A (ja) * 2003-01-09 2004-08-05 Renesas Technology Corp 半導体リードオンリメモリ装置
US7130234B2 (en) * 2003-12-12 2006-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7319633B2 (en) * 2003-12-19 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101157409B1 (ko) * 2004-02-10 2012-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 비휘발성 메모리와 그것을 내장하는 ic 카드, id 카드 및 id 태그
JP4652087B2 (ja) * 2004-03-11 2011-03-16 株式会社半導体エネルギー研究所 半導体装置
KR101155943B1 (ko) 2004-04-28 2012-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｍｏｓ 캐패시터 및 반도체 장치
US8188461B2 (en) 2005-05-31 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Organic memory device
EP1886261B1 (en) * 2005-05-31 2011-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007201437A (ja) 2005-12-27 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
US7675796B2 (en) * 2005-12-27 2010-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7605410B2 (en) 2006-02-23 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1850378A3 (en) * 2006-04-28 2013-08-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and semicondutor device
US7742351B2 (en) * 2006-06-30 2010-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US7596024B2 (en) * 2006-07-14 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory
SG175569A1 (en) * 2006-10-04 2011-11-28 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP5296360B2 (ja) * 2006-10-04 2013-09-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US7994607B2 (en) * 2007-02-02 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7994000B2 (en) * 2007-02-27 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR101051673B1 (ko) * 2008-02-20 2011-07-26 매그나칩 반도체 유한회사 안티퓨즈 및 그 형성방법, 이를 구비한 비휘발성 메모리소자의 단위 셀

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0223653A (ja) 1988-07-12 1990-01-25 Seiko Epson Corp 集積回路
JP2004014094A (ja) * 2002-06-11 2004-01-15 Hitachi Ltd 半導体メモリ素子
US20060267141A1 (en) * 2005-05-31 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388875B2 (en) 2014-07-25 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Separation method, light-emitting device, module, and electronic device

Also Published As

Publication number Publication date
US8822996B2 (en) 2014-09-02
CN102160178B (zh) 2013-06-19
US20160163720A1 (en) 2016-06-09
CN102160178A (zh) 2011-08-17
WO2010032599A1 (en) 2010-03-25
TW201021198A (en) 2010-06-01
TWI496273B (zh) 2015-08-11
US9735163B2 (en) 2017-08-15
JP2010098297A (ja) 2010-04-30
KR101644811B1 (ko) 2016-08-02
JP5468337B2 (ja) 2014-04-09
US20100072474A1 (en) 2010-03-25

Similar Documents

Publication Publication Date Title
KR101644811B1 (ko) 반도체 장치
US8138614B2 (en) Semiconductor device having an antenna with anisotropic conductive adhesive
JP5376706B2 (ja) 半導体装置の作製方法
KR101406770B1 (ko) 반도체 디바이스 및 이의 제작 방법
CN1870261B (zh) 半导体器件及其制造方法
US8546210B2 (en) Semiconductor device and method for manufacturing the same
US20110080774A1 (en) Semiconductor device
JP5263757B2 (ja) 半導体装置の作製方法
JP2008283172A (ja) 半導体装置
JP5296360B2 (ja) 半導体装置およびその作製方法
JP5530139B2 (ja) 半導体装置
US8964489B2 (en) Semiconductor memory device capable of optimizing an operation time of a boosting circuit during a writing period
JP4845623B2 (ja) 半導体装置の作製方法
JP2010079984A (ja) 半導体記憶装置の駆動方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant