TW201412019A - 差動輸出電路及半導體裝置 - Google Patents

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Abstract

本發明公開了一種差動輸出電路及半導體裝置。一種可使用較低耐壓之電晶體來實現高可靠性之電路。該電路包括：由分別接收互為逆相之輸入信號(IN、INB)之第1及第2電晶體(MN1、MN2)構成之差動對；分別與第1及第2電晶體疊接且與第1及第2電晶體為同一導電型之第3及第4電晶體(MN3、MN4)；與第3及第4電晶體各自之汲極連接之第1及第2輸出端子(OUTB、OUT)；以及將第1及第2輸出端子各自電位之中間電位進行分壓並供給至第3及第4電晶體之閘極之分壓電路(10)。

Description

差動輸出電路及半導體裝置
本發明涉及一種差動輸出電路及半導體裝置，如涉及一種向差動輸出電路及半導體裝置中之電晶體供給偏壓之技術。
在構成電子設備之LSI內部電路之間、LSI之間、印刷基板之間以及裝置之間等進行資料傳送時，對於實現高速化之要求越來越高。為了對應這些要求，在進行資料傳送時輸出差動信號之輸出電路中，使用了低電壓電晶體以實現高速化及低功耗化之要求。但是，低電壓電晶體雖可高速運行，但是對於施加在元件上之過電壓之耐久性不高。
因此，如在專利文獻1中公開了如下技術：即，輸出電路具有：由分別接收第1輸入電壓和第2輸入電壓之第1電晶體和第2電晶體構成之差動對；與前述第1電晶體疊接之第1疊接電晶體；與前述第2電晶體疊接之第2疊接電晶體；與接地線連接之第1電阻成分；以及與電源線連接之第2電阻成分；其中，前述第1疊接電晶體之閘極和前述第2疊接電晶體之閘極彼此連接，且向每個前述閘極供給由前述第1電阻成分和第2電阻成分之電阻分壓決定之電位之偏壓，前述第1電晶體經由前述第1疊接電晶體輸出第1輸出信號，前述第2電晶體經由前述第2疊接電晶體輸出第2輸出信號。藉由採用上述電路，便可在使用了低電壓電晶體之資料輸出電路中，即使在電路運行時向該電路施加了過電壓，也 可防止低電壓電晶體之元件遭到破壞。
專利文獻2中也公開了與專利文獻1相同之驅動電路。
專利文獻3中公開了經由一對差動信號線輸出差動信號之差動發射器。即，差動發射器具有：一端共通連接之第1、第2電晶體；將經由前述差動信號線連接之接收側之終端電阻作為負荷而運行之輸入差動對；向前述輸入差動對供給定電流之尾電流源；以及設在前述輸入差動對和前述差動信號線之間用於調節前述第1、第2電晶體之負荷電阻之阻抗調節部。
專利文獻1 特許第3764158號公報
專利文獻2 日本特開2010-283499號公報
專利文獻3 日本特開2009-171403號公報
以下對相關技術進行分析。
根據專利文獻1及2，可將電源電壓進行分壓後之偏壓供給至第1及第2疊接電晶體之閘極。
但是，例如，在將HDMI(High Definition Multimedia Interface，高清晰多媒體介面)之差动信号進行输出之输出電路中，输出电路被用作汲極升路之CML(Current Mode Logic，電流型邏輯)电路。此時，由於不存在專利文獻1、2中前述之電源，所以難於將電源電壓進行分壓後之偏壓供給至第1及第2疊接電晶體之閘極。另一方面，雖然專利文獻3中公開了汲極開路之CML電路，但並沒有公開如何向電晶體供給適當偏壓之技術。因此，根據以往技術，無法向電晶體供給適當之偏壓，也難於使用低耐壓之電晶體來實現高可靠性之電路。
本發明之前述內容及前述內容以外之目的和新特徵在本說明書之描述及圖式簡單說明中寫明。
根據本專利說明書一實施方式，差動輸出電路具有：由接收互為逆相之輸入信號之第1及第2電晶體構成之差動對；分別與第1及第2電晶體疊接，且與第1及第2電晶體為同一導電型之第3及第4電晶體；分別與第3及第4電晶體各自汲極連接之第1及第2輸出端子；以及將第1及第2輸出端子各自電位之中間電位進行分壓並供給至第3及第4電晶體之閘極之分壓電路。
根據本專利說明書另一實施方式，半導體裝置具有：分別接收互為逆相之輸入信號之第1及第2電晶體；共同連接於第1及第2電晶體之源極之電流源；分別與第1及第2電晶體疊接且與第1及第2電晶體為同一導電型之第3及第4電晶體；連接於第3及第4電晶體各自汲極之第1及第2輸出端子；配置在形成第1至第4電晶體之擴散區域之下部、供給第1及第2輸出端子各自電位之中間電位且與第1至第4電晶體為同一導電型之隔離阱。
根據本專利說明書之其他實施方式，差動輸出電路具有：2個輸出端子；驅動2個輸出端子之汲極開路之CML電路；由複數個疊接電晶體構成之接收檢測電路，其中，前述複數個疊接電晶體之一端接收2個輸出端子各自電位之中間電位；將2個輸出端子各自電位之中間電位進行分壓並輸出之分壓電路；其中，複數個疊接電晶體中，接地側之電晶體在將用於控制是否進行接收檢測之檢測允許信號接收到閘極之同時從源極輸出接收檢測信號，其他電晶體將分壓電路之輸出電壓接收到閘極。
根據其他實施方式，差動輸出電路具有：2個輸出端子；驅動2個輸出端子之汲極開路之CML電路；由分別連接於2個輸出端子和接地之間之複數個疊接電晶體構成之2個靜電保護電路；將2個輸出端子各自電位之中間電位進行分壓並輸出之分壓電路；其中，複數個疊接電晶 體中，接地側之電晶體將閘極接地，其他電晶體將分壓電路之輸出電壓進行分壓後之電位接收到閘極。
而且，根據其他實施方式，差動輸出電路具有：2個輸出端子；驅動2個輸出端子之汲極開路之CML電路；連接於2個輸出端子之間，且由終端電阻及開關元件之串聯電路構成之終端電路；將2個輸出端子各自電位之中間電位作為電源之複數個疊接電晶體；以及進行如下控制之控制電路：即，複數個疊接電晶體中，接地側之電晶體將控制開關元件之導通和截止之控制信號接收到閘極，其他電晶體將2個輸出端子各自電位之中間電位進行分壓後之電位接收到閘極，其他電晶體中，根據離接地側最遠之電晶體之汲極電壓來控制開關元件之導通和截止。
另外，根據其他實施方式，還具有：由分別接收互為逆相之輸入信號之第1及第2電晶體構成之差動對；分別與第1及第2電晶體疊接，且與第1及第2電晶體為同一導電型之第3及第4電晶體；構成差動對中之電流源且與第1及第2電晶體為同一導電型之第5電晶體；連接於第3及第4電晶體各自汲極之第1及第2輸出端子；以及連接於第1至第5電晶體各自閘極和汲極間並使其導通之第1至第5導通元件；分別將2個輸入信號接收到第1及第2電晶體各自閘極之2個緩衝電路；以及將第1電源電壓進行降壓並作為第2電源電壓供給至2個緩衝電路之電源供給電路；其中，第1至第5導通元件至少在無第1電源電壓供給時處於導通狀態。
根據本專利說明書一實施方式，藉由向電晶體供給適當之偏壓，便可使用較低耐壓之電晶體而獲得高可靠性之電路。
10‧‧‧分壓電路
10a‧‧‧分壓電路
10b‧‧‧分壓電路
10d‧‧‧分壓電路
11‧‧‧轉換電路
20‧‧‧CML電路
21‧‧‧接收檢測電路
22a‧‧‧靜電保護電路
22b‧‧‧靜電保護電路
50‧‧‧發送部
51‧‧‧差動輸出電路
52‧‧‧差動終端電路
53‧‧‧差動傳送電路
54‧‧‧接收部
55‧‧‧差動接收電路
60‧‧‧終端電路
61‧‧‧控制電路
61a‧‧‧控制電路
61b‧‧‧控制電路
61c‧‧‧控制電路
61d‧‧‧控制電路
61e‧‧‧控制電路
62‧‧‧電壓供給電路
63‧‧‧分壓電路
63a‧‧‧分壓電路
63b‧‧‧分壓電路
64‧‧‧負荷電路
65‧‧‧電位緩和電路
66‧‧‧BG電壓供給電路
A‧‧‧正極
BUF1‧‧‧緩衝電路
BUF2‧‧‧緩衝電路
C1‧‧‧電容元件
C2‧‧‧電容元件
CNT‧‧‧信號
D21‧‧‧二極體
D22‧‧‧二極體
DNW1‧‧‧隔離阱
DNW2‧‧‧隔離阱
EN‧‧‧信號
GND‧‧‧接地
I1‧‧‧電流源
IN‧‧‧輸入信號
INB‧‧‧輸入信號
INV1‧‧‧反向電路
INV2‧‧‧反向電路
K‧‧‧負極
MN1~MN8‧‧‧NMOS電晶體
MN10~MN23‧‧‧NMOS電晶體
MN61~MN63‧‧‧NMOS電晶體
MN71‧‧‧NMOS電晶體
MN72‧‧‧NMOS電晶體
MP1~MP5‧‧‧PMOS電晶體
MP10~MP20‧‧‧PMOS電晶體
MP61‧‧‧PMOS電晶體
MP71~MP73‧‧‧PMOS電晶體
NAND1‧‧‧NAND電路
N1‧‧‧節點
N2‧‧‧節點
OUT‧‧‧輸出端子
OUTB‧‧‧輸出端子
PD‧‧‧信號
PDB‧‧‧信號
P-sub‧‧‧基板
PW1‧‧‧P型阱
PW2‧‧‧P型阱
PW3‧‧‧P型阱
PW4‧‧‧P型阱
Q21‧‧‧PNP電晶體
Q22‧‧‧NPN電晶體
R1~R12‧‧‧電阻元件
R15‧‧‧電阻元件
R3a‧‧‧電阻元件
R3b‧‧‧電阻元件
R4a‧‧‧電阻元件
R4b‧‧‧電阻元件
R51‧‧‧電阻元件
R52‧‧‧電阻元件
R71~R75‧‧‧電阻元件
RDT‧‧‧信號
REN‧‧‧信號
RG1‧‧‧穩壓器
RG2‧‧‧穩壓器
SW1‧‧‧轉換開關
TG‧‧‧觸發閘極
VDDH‧‧‧電源
VDDL‧‧‧電源
VDDM‧‧‧電源
圖1係第1實施方式中相關差動輸出電路之電路圖。
圖2係第1實施方式中相關半導體裝置之結構之剖面圖。
圖3係第1實施方式中相關差動輸出電路之變形例1之電路圖。
圖4係變形例1相關半導體裝置之結構之剖面圖。
圖5(a)至圖5(c)係第1實施方式中相關差動輸出電路之變形例2之電路圖。
圖6係第1實施方式中相關差動輸出電路之變形例3之電路圖。
圖7係第1實施方式中相關差動輸出電路之變形例4之電路圖。
圖8(a)、(b)係轉換電路之電路例及動作之示意圖。
圖9係第1實施方式中相關差動輸出電路之變形例5之電路圖。
圖10係第1實施方式中相關差動輸出電路之變形例6之電路圖。
圖11係第2實施方式中相關差動輸出電路之電路圖。
圖12係第3實施方式中相關差動輸出電路之電路圖。
圖13(a)、(b)係靜電保護電路之電路圖例。
圖14係差動輸出電路所使用之傳送系統之結構圖。
圖15係第4實施方式中相關差動終端電路之電路圖。
圖16係第4實施方式中相關差動終端電路具體例之電路圖。
圖17係NMOS電晶體MN61各部之電位變化示意圖。
圖18係第4實施方式中相關差動終端電路之變形例1之電路圖。
圖19係第4實施方式中相關差動終端電路之變形例2之電路圖。
圖20係第4實施方式中相關差動終端電路之變形例3之電路圖。
圖21係第4實施方式中相關差動終端電路之變形例4之電路圖。
圖22係第4實施方式中相關差動終端電路之變形例5之電路圖。
圖23係第5實施方式中相關差動輸出電路之電路圖。
圖24係第5實施方式中相關差動輸出電路之變形例之電路圖。
以下為實施方式概述。所附圖中參照符號僅係為了用於幫助理解 之示例，而非表示限定於圖中所示之方式。
根據與實施方式相關差動輸出電路優選如下，即具有：由分別接收互為逆相之輸入信號(圖1之IN、INB)之第1及第2電晶體(圖1之MN1、MN2)構成之差動對；分別與第1及第2電晶體疊接且與第1及第2電晶體為同一導電型之第3及第4電晶體(圖1之MN3、MN4)；與第3及第4電晶體各自汲極連接之第1及第2輸出端子(圖1之OUTB、OUT)；以及將第1及第2輸出端子各自電位之中間電位進行分壓並供給至第3及第4電晶體之閘極之分壓電路(圖1之10)。
根據上述差動輸出電路，便可將第1及第2輸出端子各自電位之中間電位進行分壓並作為偏壓供給至第3及第4電晶體之閘極。因此，由於可向電晶體供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路。
差動輸出電路中，分壓電路也可為在第1及第2輸出端子中任何一個之電位處於規定範圍內時改變分壓比之結構(圖6之10a)。
差動輸出電路也可為具有以下電路之結構：分別將2個輸入信號供給到第1及第2電晶體各自閘極上之2個緩衝電路(圖1之BUF1、BUF2)；將第1電源電壓進行降壓並作為第2電源電壓向2個緩衝電路供給之電源供給電路(圖1之RG2)。
差動輸出電路中，分壓電路也可為在第2電源電壓處於規定範圍內時改變分壓比之結構(圖7之10b)。
差動輸出電路也可為如下結構：在第1電源電壓處於規定範圍內時，構成差動對之電流源(圖7之MN5)被啟動。
差動輸出電路也可為如下結構：從電源供給電路無第2電源電壓輸出時電流源不被啟動。
差動輸出電路中，2個緩衝電路可為如下結構：藉由使第1及第2電晶體各自閘極分別與AC耦合(藉由圖9之C1、C2耦合)，便可向第1 及第2電晶體各自閘極供給第2電源電壓之偏移電壓量之輸入信號。
根據其他優選實施方式，半導體裝置具有：分別接收互為逆相之輸入信號之第1及第2電晶體；共同連接於第1及第2電晶體之源極之電流源；分別與第1及第2電晶體疊接且與第1及第2電晶體為同一導電型之第3及第4電晶體；與第3及第4電晶體各自汲極連接之第1及第2輸出端子；配置在形成第1至第4電晶體之擴散區域之下部，被供給第1及第2輸出端子各自電位之中間電位且與第1至第4電晶體為同一導電型之隔離阱(圖1、2之DNW1)。
根據上述之半導體裝置，便可將第1及第2輸出端子各自電位之中間電位進行分壓並作為偏壓供給隔離阱。因此，由於可向電晶體供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路
半導體裝置中，隔離阱也可為將形成第1及第2電晶體之第1阱(圖4之PW3)和形成第3及第4電晶體之第2阱(圖4之PW4)進行隔離之結構。
半導體裝置還可具有連接於第1及第2阱間之第1電阻元件(圖4之R10)。
半導體裝置還可具有連接於第2阱和第3及第4電晶體各自源極之間之第2及第3電阻元件(圖4之R11、R12)。
半導體裝置還可具有將中間電位進行分壓並供給至第3及第4電晶體之閘極之分壓電路。
而且，根據其他優選實施方式，差動輸出電路具有：2個輸出端子(圖11之OUT、OUTB)；驅動2個輸出端子之汲極開路之CML電路(圖11之20)；由將2個輸出端子各自電位之中間電位接收到一端之複數個疊接電晶體構成之接收檢測電路(圖11之21)；以及將2個輸出端子各自電位之中間電位進行分壓並輸出之分壓電路(圖11之10d)。其中，複數個疊接電晶體中，接地側之電晶體(圖11之MN8)在將控制 是否進行接收檢測之檢測允許信號接收到閘極之同時從源極輸出接收檢測信號，而其他電晶體(圖11之MN7)將分壓電路之輸出電壓接收到閘極。
根據上述之差動輸出電路，便可將2個輸出端子各自電位之中間電位進行分壓並供給至構成接收檢測電路之複數個疊接電晶體中接地側之電晶體以外之電晶體之閘極。因此，由於可向電晶體供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路。
差動輸出電路中，分壓電路也可為在2個輸出端子中任何一個之電位處於規定範圍內時改變分壓比之結構。
而且，根據其他優選實施方式，差動輸出電路具有：2個輸出端子(圖12之OUT、OUTB)；驅動2個輸出端子之汲極開路之CML電路(圖12之20)；分別連接於2個輸出端子和接地之間，且由複數個疊接電晶體構成之2個靜電保護電路(圖12之22a、22b)；以及將2個輸出端子各自電位之中間電位進行分壓並輸出之分壓電路(圖12之10d)；其中，複數個疊接電晶體中，接地側之電晶體(圖13之MN22)將閘極接地，其他電晶體(圖13之MN23)將分壓電路之輸出電壓進行分壓後之電位接收到閘極。
根據如上前述之差動輸出電路，可將2個輸出端子各自電位之中間電位進行分壓並供給至構成靜電保護電路之複數個疊接電晶體中接地側之電晶體以外之電晶體之閘極。因此，由於可向電晶體供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路。
差動輸出電路也可為如下結構：靜電保護電路包括連接於輸出端子和接地之間之閘流體(圖13之Q21、Q22)，其中，疊接電晶體可根據離接地側最遠之電晶體之汲極電壓來控制閘流體之導通和截止。
差動輸出電路中，分壓電路也可為在2個輸出端子中任何一個之電位處於規定範圍內時改變分壓比之結構。
而且，根據其他實施方式，差動輸出電路具有：2個輸出端子(圖15之OUT、OUTB)；驅動2個輸出端子之汲極開路之CML電路；連接於2個輸出端子間，且由終端電阻(圖15之R61、R62)及開關元件(圖15之MP61)之串聯電路構成之終端電路(圖15之60)；將2個輸出端子各自電位之中間電位作為電源之複數個疊接電晶體；以及進行如下控制之控制電路(圖15之61)：即，複數個疊接電晶體中，接地側之電晶體(圖15之MN61)將開關元件之導通和截止之控制信號接收到閘極，其他電晶體(圖15之MN62)將2個輸出端子各自電位之中間電位進行分壓後之電位接收到閘極，其他電晶體中，根據離接地側最遠之電晶體之汲極電壓來控制開關元件之導通和截止。
根據上述之差動輸出電路，便可將2個輸出端子各自電位之中間電位進行分壓並供給至構成控制電路之複數個疊接電晶體中接地側電晶體以外之電晶體之閘極。因此，由於可向電晶體供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路。
差動輸出電路中，控制電路具有：檢索中間電位並進行輸出之電源供給電路(圖15之62)；一端與電源供給電路之輸出端連接，另一端與開關元件之控制端連接之負荷電路(圖15之64)；將負荷電路之一端或另一端之電位進行分壓後並進行輸出之分壓電路(圖15之63)；其中，複數個疊接電晶體也可為一端與負荷電路之另一端連接，而另一端接地，其他電晶體將分壓電路之輸出信號接收到閘極。
差動輸出電路還可為如下結構：具有在複數個疊接電晶體之一端和負荷電路之另一端之間產生電位差之電位緩和電路(圖15之65)。
差動輸出電路中，開關元件可由向背閘極供給中間電位之MOS電晶體構成。
另外，其他優選實施方式中相關差動輸出電路具有：由分別接收互為逆相之輸入信號之第1及第2電晶體(圖23之MN1、MN2)構成之 差動對；分別與第1及第2電晶體疊接且與第1及第2電晶體為同一導電型之第3及第4電晶體(圖23之MN3、MN4)；構成差動對中之電流源且與第1及第2電晶體為同一導電型之第5電晶體(圖23之MN5)；與第3及第4電晶體各自汲極連接之第1及第2輸出端子(圖23之OUTB、OUT)；連接在第1至第5電晶體各自閘極和汲極間以使其導通之第1至第5導通元件(MP72、MP71、MN72、MN71、MP73)；將2個輸入信號分別供給至第1及第2電晶體各自閘極之2個緩衝電路(圖23之BUF1、BUF2)；以及將第1電源電壓(圖23之VDDM)進行降壓並作為第2電源電壓(圖23之VDDL)向2個緩衝電路供給之電源供給電路(圖23之RG2)；其中，第1至第5導通元件至少在無第1電源電壓供給時處於導通狀態。
差動輸出電路中還可包括控制電路(圖23之61)，其中，前述控制電路具有將2個輸出端子各自電位之中間電位作為電源之複數個疊接電晶體；複數個疊接電晶體中，接地側之電晶體將第1電源電壓接收到閘極，其他電晶體將2個輸出端子各自電位之中間電位進行分壓後之電位接收到閘極，其他電晶體中，前述控制電路根據離接地側最遠之電晶體之汲極電壓來控制第1及第2導通元件之導通狀態。
差動輸出電路中具有連接在第3及第4電晶體各自閘極和第1電源電壓之間之第1及第2電阻元件(圖23之R72、R71)；第1至第5導通元件也可由在無第1電源電壓供給時處於導通狀態之MOS電晶體分別構成。
差動輸出電路中具有連接在第3及第4電晶體各自閘極和第1電源電壓之間之第1及第2電阻元件(圖24之R72、R71)；第3及第4導通元件也可由在無第1電源電壓供給時處於導通狀態之MOS電晶體(圖24之MN72、MN71)分別構成；第1、第2、第5導通元件也可分別由電阻元件(圖24之R74、R73、R75)構成。
下面參照圖面對實施方式進行具體說明。
(第1實施方式)
圖1係第1實施方式中相關差動輸出電路之電路圖。圖1中之差動輸出電路具有穩壓器RG1及RG2、緩衝電路BUF1及BUF2、輸出端子OUT及OUTB、電流源I1、NMOS電晶體MN1~MN6、以及電阻元件R1~R4。
穩壓器RG1將電源VDDH之電壓(如為3.3V或2.5V)進行降壓並輸出電源VDDM(如為1.8V)。穩壓器RG2將電源VDDM之電壓進行降壓並輸出電源VDDL(如為1.0V)。
緩衝電路BUF1及BUF2由電源VDDL驅動，並將輸入信號IN及INB進行緩衝後分別供給至NMOS電晶體MN1及MN2之閘極。本實施方式中，輸入信號IN和INB為互為逆相之輸入信號。
NMOS電晶體MN5及MN6構成電流鏡，而且，與供給至NMOS電晶體MN6之汲極之電流源I1為相同值之電流流過作為電流源之NMOS電晶體MN5。
NMOS電晶體MN1及MN2將源极共同連接於NMOS電晶體MN5之汲極並構成差动对。
NMOS電晶體MN3及MN4分別與NMOS電晶體MN1及MN2串聯，且將各自汲極與輸出端子OUTB及OUT連接。
電阻元件R1及R2之串聯電路連接於輸出端子OUTB及OUT之間。 電阻元件R1及R2之串聯電路之中性點之節點N1與一端接地之電阻元件R3及R4之串聯電路之另一端連接。本實施方式中，電阻元件R3及R4構成分壓電路10。
電阻元件R3、R4之串聯電路之中性點之節點N2與NMOS電晶體MN3、MN4之閘極連接。
NMOS電晶體MN1~MN4之背閘極共同連接於NMOS電晶體 MN1、MN2之源極。
配置在NMOS電晶體MN1~MN4之背閘極下部之N型隔離阱(深N阱)DNW1與節點N1連接。
下面，對形成上述差動輸出電路之半導體裝置進行說明。圖2係第1實施方式中相關半導體裝置之結構之剖面圖。圖2中，半導體裝置之P型襯底P-sub上形成有P型阱PW1及N型隔離阱DNW1。
在成為NMOS電晶體MN5之背閘極之P型阱PW1內，分別形成有成為NMOS電晶體MN5之源極及汲極之N型擴散層，而且，在2個N型擴散層之間之P型阱PW1之上部形成有NMOS電晶體MN5之閘極電極。
隔離阱DNW1內設置有分別成為NMOS電晶體MN1~MN4之背閘極之P型阱PW2。P型阱PW2內形成有：分別成為NMOS電晶體MN1及MN2之源極之N型擴散層；分別成為NMOS電晶體MN1、MN2之汲極以及NMOS電晶體MN3、MN4之源極之N型擴散層；以及分別成為NMOS電晶體MN3、MN4之汲極之N型擴散層。
構成NMOS電晶體MN1(MN2)之2個N型擴散層之間之P型阱PW2之上部形成有NMOS電晶體MN1(MN2)之閘極電極。構成NMOS電晶體MN3(MN4)之2個N型擴散層之間之P型阱PW2之上部形成有NMOS電晶體MN3(MN4)之閘極電極。
在上述結構之差動輸出電路中，如果以HDMI(High Definition Multimedia Interface)等為例，輸出端子OUTB及OUT之電源供給來自接收側，所以電壓為2.7~3.3V。另外，節點N1、N2之電位分別為3.05V、1.8V左右。因此，NMOS電晶體MN3、MN4各自閘極和汲極之間之電壓為0.9~1.5V，NMOS電晶體MN1、MN2各自閘極與汲極之間之電壓、以及源極和閘極之間之電壓最高為0.9V。
另一方面，在與接收側之間無佈線，或因接收側之電源被拔掉而從接收側無電源供給時，輸出端子OUTB及OUT、節點N1及N2之電壓 為0V。因此，NMOS電晶體MN1、MN2各自閘極和汲極之間之電壓、源極和閘極之間之電壓最高為0.9V。
另一方面，在從接收側有電源供給之狀態下電源VDDH為0V時，節點N2之電位為1.8V左右。另外，由於電源VDDM及VDDL也為0V，所以NMOS電晶體MN1、MN2、MN5為截止狀態。因此，NMOS電晶體MN1~MN5中各電極間之電壓低於1.8V。
如上前述，NMOS電晶體MN1~MN5中各電極間之電壓與電源之狀態無關，均低於1.8V。因此，可使用低於1.8V之低電壓電晶體。
另外，如圖2所示，為了將P型阱PW2共同連接於NMOS電晶體MN1~MN4，由於為疊接，所以無需佈線。由於減少了因配線等之浮地電容，所以有利於實現設備之高速化。
(變形例1)
圖3係第1實施方式中相關差動輸出電路之變形例1之電路圖。圖3中，與圖1相同之符號表示同一內容，所以在此不再進行重複說明。經由電阻元件R10將NMOS電晶體MN3及MN4之背閘極共同連接於NMOS電晶體MN1及MN2之背閘極，而且，經由電阻元件R11及R12分別與NMOS電晶體MN3及MN4各自源極連接。
下面說明形成有變形例1中之差動輸出電路之半導體裝置。圖4係變形例1相關半導體裝置之結構之剖面圖。圖4中，與圖2相同之符號表示同一內容，所以在此不再進行重複說明。圖4所示之半導體裝置具有用來替換圖2之N型隔離阱DNW1之N型隔離阱DNW2。隔離阱DNW2內，將作為NMOS電晶體MN1及MN2各自背閘極之P型阱PW3和作為NMOS電晶體MN3及MN4各自背閘極之P型阱PW4隔離開而設置。
P型阱PW3內形成有成為NMOS電晶體MN1及MN2各自源極之N型擴散層、以及成為NMOS電晶體MN1及MN2各自汲極之N型擴散層。P型阱PW4內形成有成為NMOS電晶體MN3及MN4各自源極之N型擴散 層、以及成為NMOS電晶體MN3及MN4各自汲極之N型擴散層。
在上述結構之差動輸出電路中，NMOS電晶體MN1~MN5中之閘極與源極、閘極與汲極、閘極與基極、以及源極與汲極之4個端子之間，在定態下電壓必須小於等於1.8V，但擴散層間之電位差為3.3V也沒有問題。因此，基板P-sub和隔離阱DNW2之間等為施加了3.3V之電位之結構。如圖4所示之結構中，將P型阱PW3及PW4隔離而設置，為可輸入不同之偏壓電壓之結構。如前前述進行隔離設置，便可將輸出端子OUTB及OUT上之靜電進行分壓，從而提高靜電放電(ESD)之耐受性。
(變形例2)
圖5係第1實施方式中相關差動輸出電路之變形例2之電路圖。圖5中，與圖1相同之符號表示同一內容，所以在此不再進行重複說明。電阻元件R15之一端與電源VDDM連接，另一端與NMOS電晶體MN3及MN4之閘極連接。PMOS電晶體MP2將閘極與電源VDDM連接，將源極與節點N2連接，將汲極及背閘極與NMOS電晶體MN3、MN4之閘極連接。
在上述結構之差動輸出電路中，電源VDDM為1.8V時，就經由電阻元件R15從電源VDDM向NMOS電晶體MN3及MN4之閘極供給偏壓。另一方面，截斷電源VDDM(0V)時，PMOS電晶體MP2處於導通狀態，並從節點N2向NMOS電晶體MN3及MN4之閘極供給偏壓。
另外，如圖5(b)所示，也可用NMOS電晶體MN10來替換電阻元件R15，前述NMOS電晶體MN10之汲極和閘極與電源VDDM連接，源極與NMOS電晶體MN3及MN4之閘極連接。此時，電源VDDM為1.8V時，經由處於導通狀態之NMOS電晶體MN10從電源VDDM向NMOS電晶體MN3及MN4之閘極供給偏壓。另一方面，截斷電源VDDM(0V)時，NMOS電晶體MN10為截止狀態。
另外，如圖5(c)所示，也可用PMOS電晶體MP10來替換電阻元件R15，前述PMOS電晶體MP10之汲極與電源VDDM連接，源極、閘極及背閘極與NMOS電晶體MN3及MN4之閘極連接。此時，電源VDDM為1.8V時，經由處於導通狀態之PMOS電晶體MP10從電源VDDM向NMOS電晶體MN3、MN4之閘極供給偏壓。另一方面，截斷電源VDDM(0V)時，PMOS電晶體MP10為截止狀態。
如上前述，NMOS電晶體MN3及MN4之閘極之偏壓也可不固定於節點N2。
(變形例3)
圖6係第1實施方式中相關差動輸出電路之變形例3之電路圖。圖6中，與圖1相同之符號表示同一內容，所以在此不再進行重複說明。與圖1所示之分壓電路10相比，分壓電路10a還具有：PMOS電晶體MP3及MP4、電阻元件R5及R6，且還具有用來替換圖1中之電阻元件R3之串聯之電阻元件R3a及R3b。
PMOS電晶體MP3(MP4)將源極及背閘極與節點N1連接，經由電阻元件R5(R6)將閘極與輸出端子OUT(OUTB)連接，並將汲極連接到電阻元件R3a及R3b之連接點上。電阻元件R5(R6)具有保護PMOS電晶體MP3(MP4)之閘極之作用，以避免來自外部之過大電壓被輸入到輸出端子OUT(OUTB)上。
在上述結構之差動輸出電路中，針對假設出現以下情況時而進行設置，即因接收側之間之連接線出現不良而導致輸出端子OUTB或OUT一側之連接處出現斷線時之情況。接通接收側之電源時，輸出端子OUTB及OUT中之一個將產生最大為3.3V之電壓，另一個為降低到0V之狀態。此時，節點N1之電位大幅度降低為1.65V。因此，向NMOS電晶體MN3、MN4之閘極供給之偏壓電壓(節點N2之電位)也將降低。為防止出現這種情況而提高了節點N2之電位，以便在檢測到輸出端子 OUTB或OUT中任何一個出現斷線時使PMOS電晶體MP3及MP4處於導通狀態。即，藉由使PMOS電晶體MP3或MP4中之一個成為導通狀態而使電阻元件R3b中之電壓降低量變為0V，由此可提高偏壓電壓(節點N2之電位)。由此，即使在一側出現斷線而導致輸出端子OUTB或OUT中之一個之電位降低到0V附近，也可維持偏壓電壓，從而可確保各電晶體之耐壓。
(變形例4)
圖7係第1實施方式中相關差動輸出電路之變形例4之電路圖。圖7中，與圖6相同之符號表示同一內容，所以在此不再進行重複說明。與圖6所示之分壓電路10a相比，分壓電路10b還具有PMOS電晶體MP5及電阻元件R7，且還具有用來替換圖6之電阻元件R4串聯之電阻元件R4a及R4b。另外，NMOS電晶體MN5之閘極和NMOS電晶體MN6之閘極之間還具有轉換電路11。
PMOS電晶體MP5將源極及背閘極與電阻元件R4a及R4b之連接點連接，再經由電阻元件R7將閘極與電源VDDL連接，並將汲極接地。電阻元件R7具有保護PMOS電晶體MP5之閘極之作用，以避免電源VDDL可能產生之過大電壓。
轉換電路11由電源VDDM、VDDL供給而運行，並具有轉換開關(SW1)之作用，前述轉換開關(SW1)根據穩壓器使能信號EN之電平決定將NMOS電晶體MN5之閘極接地或將其與NMOS電晶體MN6之閘極連接。
下面對轉換電路11進行詳細說明。圖8(a)係轉換電路11之電路例之示意圖。轉換電路11具有NMOS電晶體MN11~MN21、PMOS電晶體MP11~MP20。
NMOS電晶體MN13及PMOS電晶體MP11構成由電源VDDL驅動之CMOS反向電路，將穩壓器使能信號EN進行反轉後供給至NMOS電晶 體MN15及PMOS電晶體MP13之閘極。
NMOS電晶體MN14及PMOS電晶體MP12構成由電源VDDL驅動之CMOS反向電路，將穩壓器使能信號EN及同相之信號供給至PMOS電晶體MP15、MP17、MP18之閘極。
PMOS電晶體MP13經由PMOS電晶體MP14將源極與電源VDDM連接，將汲極與NMOS電晶體MN15之汲極及PMOS電晶體MP18之閘極連接，並將NMOS電晶體MN15之源極接地。
PMOS電晶體MP15經由PMOS電晶體MP16將源極與電源VDDM連接，將汲極與NMOS電晶體MN16之汲極及PMOS電晶體MP14之閘極連接，並將NMOS電晶體MN16之源極接地。
PMOS電晶體MP17經由PMOS電晶體MP18將源極與電源VDDM連接，將汲極與NMOS電晶體MN16之汲極連接。
NMOS電晶體MN19、MN18、MN17將閘極共同連接於電源VDDM，並從接地側朝向NMOS電晶體MN16之閘極進行疊接。
NMOS電晶體MN20及PMOS電晶體MP19構成由電源VDDM驅動之CMOS反向電路，將NMOS電晶體MN16之汲極之信號進行反轉後作為信號PDB供給至NMOS電晶體MN11之閘極。
NMOS電晶體MN21及PMOS電晶體MP20構成由電源VDDM驅動之CMOS反向電路，將信號PDB進行反轉後作為信號PD供給至NMOS電晶體MN12之閘極。
NMOS電晶體MN11連接於NMOS電晶體MN6之汲極及閘極和NMOS電晶體MN5之閘極之間。NMOS電晶體MN12連接於NMOS電晶體MN5之閘極和接地之間。
如圖8(b)所示，上述結構之轉換電路11根據電源VDDM及VDDL之電壓及穩壓器使能信號EN之電平而運行。即，在電源VDDM、VDDL正常供給(分別為1.8V、1.0V時)之情況下，如穩壓器使能信號EN為 H電平，則信號PD=「L」、信號PDB=「H」。因此，NMOS電晶體MN11為導通狀態、NMOS電晶體MN12為截止狀態，NMOS電晶體MN5之閘極與NMOS電晶體MN6之汲極及閘極連接。即，由NMOS電晶體MN5、MN6構成之電流鏡將被啟動。
另外，在電源VDDM及VDDL正常供給之情況下，穩壓器使能信號EN為L電平時，或在電源VDDM為1.8V、電源VDDL為0V時，則信號PD=「H」、信號PDB=「L」。因此，NMOS電晶體MN11為截止狀態、NMOS電晶體MN12為導通狀態，且NMOS電晶體MN5之閘極接地。
而且，在電源VDDM及VDDL都為0V時，信號PD=「L」、信號PDB=「L」。因此，NMOS電晶體MN11、MN12都為截止狀態。
即，作為構成差動對之電流源之NMOS電晶體MN5在電源VDDM及VDDL為正常狀態之情況下，當穩壓器使能信號EN為H電平時被啟動。在穩壓器使能信號EN為L電平時或者電源VDDL不處於正常狀態時，NMOS電晶體MN5為截止(非啟動)之狀態。
在上述差動輸出電路中，在穩壓器使能信號EN為L電平且電源VDDL為0V時，NMOS電晶體MN1、MN2、MN5為截止狀態。而且，PMOS電晶體MP5為導通狀態而使電阻元件R4a處於短路狀態，並降低節點N2之電位。因此，就可滿足NMOS電晶體MN1~MN5之耐壓要求。
(變形例5)
圖9係第1實施方式中相關差動輸出電路之變形例5之電路圖。圖9中，與圖1相同之符號表示同一內容，所以在此不再進行重複說明。與圖1所示之差動輸出電路相比，圖9所示之差動輸出電路具有位於NMOS電晶體MN1(MN2)之閘極和緩衝電路BUF1(BUF2)之輸出端之間之電容元件C1(C2)。另外，還具有位於NMOS電晶體MN1(MN2)之閘極和電源VDDL之間之電阻元件R8(R9)。
根據上述結構之差動輸出電路，將緩衝電路BUF1(BUF2)之輸出信號偏壓到電源VDDL之電壓後供給至NMOS電晶體MN1(MN2)之閘極。因此，NMOS電晶體MN1、MN2之閘極之偏壓電壓上升，且更易於確保NMOS電晶體MN1~MN3中之動作容限和耐壓容限。
(變形例6)
圖10係第1實施方式中相關差動輸出電路之變形例6之電路圖。圖10中，與圖9相同之符號表示同一內容，所以在此不再進行重複說明。圖10所示之差動輸出電路去掉了穩壓器RG1而從外部直接供給電源VDDM。此結構也可如上前述地確保各電晶體之耐壓。
以上列出了各種變形例，但並不僅限於前述變形例，還可將其進行各種組合和變更，只要不與上述功能相反便可。在此無需贅言。
在上述結構之差動輸出電路中，將NMOS電晶體MN3及MN4之閘極與分壓電路10(10a、10b)之節點N2連接並供給偏壓。因此，由於可向NMOS電晶體MN3及MN4供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路
(第2實施方式)
下面對被用在差動輸出電路中之接收檢測電路進行說明。圖11係第2實施方式中相關差動輸出電路之電路圖。圖11中，與圖6相同之符號表示同一內容，所以在此不再進行重複說明。圖11所示之差動輸出電路還具有分壓電路10d及接收檢測電路21。其中，CML電路20優選與第1實施方式中相關差動輸出電路同樣之汲極開路之CML(Current Mode Logic，電流型邏輯)電路，但並不限於此，只要CML電路20中電晶體之耐壓達到所希望之條件便可。
分壓電路10d與圖6之分壓電路10a為同樣之結構。但是，如第1實施方式中所說明的，如果CML電路20具有分壓電路10a，則分壓電路10d需與分壓電路10a分別設置。理由如下：分壓電路10a被設置為NMOS 電晶體MN3及MN4之偏壓專用，在因熱插拔等與接收側之間之電線拔插後之瞬態中，為了提高追蹤速度而必須減小節點之負荷。因此，優選設置NMOS電晶體MN3及MN4之偏壓專用之分壓電路10a。
接收檢測電路21具有反向電路INV1及INV2、2輸入之NAND電路NAND1、NMOS電晶體MN7及MN8、以及電阻元件R13、R14。反向電路INV1及INV2、NAND電路NAND1上設有電源VDDL。
NMOS電晶體MN7經由電阻元件R13將汲極與節點N1連接，將閘極與節點N2連接，將源極與NMOS電晶體MN8之汲極連接。
NMOS電晶體MN8藉由反向電路INV1將邏輯取反後之信號REN接收到閘極，並經由電阻元件R14將源極接地。信號REN為L電平時，信號REN即為接收檢測允許信號，允許對輸出端子OUT及OUTB上是否有外部電源供給之情況進行檢測。
NAND電路NAND1之一個輸入端與反向電路INV1之輸出端連接，另一輸入端與NMOS電晶體MN8之源極連接，並經由反向電路INV2從輸出端輸出信號RDT。
在上述結構中，信號REN為H電平時，NMOS電晶體MN8之閘極為L電平且NMOS電晶體MN8為截止狀態。因此，NAND電路NAND1之2輸入為L電平，信號RDT也為L電平。
另外，信號REN為L電平時，NMOS電晶體MN8之閘極為H電平而NMOS電晶體MN8為導通狀態。在此狀態下如果從外部向輸出端子OUT、OUTB供給電源時，節點N2之電位就上升而NMOS電晶體MN7為導通狀態，電阻元件R14上有電流流過而使NMOS電晶體MN8之源極為H電平。因此，信號RDT也為H電平。即，接收檢測電路21將信號RDT=「H」視為可接收狀態並輸出。
另一方面，NMOS電晶體MN8為導通狀態且輸出端子OUT及OUTB上沒有從外部供給電源時，NMOS電晶體MN7為截止狀態，由於無電 流流過電阻元件R11而使NMOS電晶體MN8之源極為L電平。因此，信號RDT也為L電平。即，接收檢測電路21將信號RDT=「L」視為不可接收狀態並進行輸出。
在上述結構之接收檢測電路21中，NMOS電晶體MN7、MN8被疊接，且NMOS電晶體MN7之閘極與分壓電路10d之節點N2連接並被供給偏壓。因此，由於可向NMOS電晶體MN7供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路。
(第3實施方式)
下面對被用於差動輸出電路之靜電保護電路進行說明。圖12係第3實施方式中相關差動輸出電路之電路圖。圖12中，與圖11相同之符號表示同一內容，所以在此不再進行重複說明。圖12所示之差動輸出電路還具有靜電保護電路22a及22b。其中，靜電保護電路22a及22b將正極A分別與輸出端子OUT及OUTB連接，並將負極K接地，將觸發閘極TG與節點N2連接。
下面對靜電保護電路22a及22b進行詳細說明。圖13係靜電保護電路22a及22b之電路圖例。
圖13(a)中之靜電保護電路具有NMOS電晶體MN22及MN23。其中，NMOS電晶體MN23將汲極與正極A連接，將閘極與觸發閘極TG連接，並經由NMOS電晶體MN22將源極與負極K連接。NMOS電晶體MN22將汲極與NMOS電晶體MN21之源極連接，將閘極及源極與負極K連接。
圖13(a)之靜電保護電路中，如果向觸發閘極TG輸入之電壓大於等於NMOS電晶體MN22之擊穿電壓時，NMOS電晶體MN22及MN23將被導通。即，正極A和負極K之間將被導通而具有靜電保護電路之作用。
圖13(b)中，與圖13(a)相同之符號表示同一內容，所以在此不再進行重複說明。與圖13(a)之靜電保護電路相比，圖13(b)之靜電保護電路 還具有二極體D21及D22、PNP電晶體Q21、NPN電晶體Q22。PNP電晶體Q21將發射極與正極A連接，將基極與NMOS電晶體MN23之汲極及NPN電晶體Q22之集電器連接，並將集電器與NPN電晶體Q22之基極連接，NPN電晶體Q22將發射極與負極K連接，二極體D21按反方向連接在觸發閘極TG和負極K之間，二極體D22按反方向連接在正極A和負極K之間。
圖13(b)之靜電保護電路中，PNP電晶體Q21和NPN電晶體Q22構成閘流體(SCR)。如果向觸發閘極TG輸入之電壓大於等於NMOS電晶體MN22之擊穿電壓時，具有觸發元件作用之NMOS電晶體MN22及MN23將被導通。由此，PNP電晶體Q21及NPN電晶體Q22都為導通狀態。即，正極A和負極K之間將被導通而具有靜電保護電路之作用。
圖13中，NMOS電晶體MN22、MN23被疊接，且NMOS電晶體MN23之閘極與分壓電路10d之節點N2連接並被供給偏壓。因此，由於可向NMOS電晶體MN23供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路。
(第4實施方式)
下面對被用在差動輸出電路之終端電路進行說明。圖14係差動輸出電路所使用之傳送系統之結構圖。圖14中，傳送系統具有發送部50、差動傳送電路53以及接收部54。發送部50具有差動輸出電路51及差動終端電路52。接收部54具有電阻元件R51及R52、以及差動接收電路55。本實施方式中，差動輸出電路51為上述第1至第3實施方式中所說明之差動輸出電路。
差動輸出電路51經由差動傳送電路53與差動接收電路55連接。另外，差動輸出電路51中輸出互為逆相之信號之2個輸出端因差動終端電路52而成為終端。差動接收電路55中互為逆相之2個輸入端分別經由電阻元件R51及R52而與接收側之Rx電源(如為3.3V)連接。
從差動輸出電路51輸出之差動信號經由差動傳送電路53被差動接收電路55接收。差動輸出電路51之輸出端經由電阻元件R51及R52而由Rx電源供給電源。
接下來說明差動終端電路52。圖15係第4實施方式中相關差動終端電路之電路圖。圖15中之差動終端電路具有終端電路60和控制電路61。
終端電路60由電阻元件R61、PMOS電晶體MP61、電阻元件R62之串聯電路構成，並連接於輸出端子OUT及OUTB之間。
控制電路61包括電壓供給電路62、分壓電路63、負荷電路64、電位緩和電路65以及NMOS電晶體MN61及MN62。
電壓供給電路62連接於輸出端子OUT及OUTB之間，輸出端子OUT及OUTB各自電位之中間電位被供給至PMOS電晶體MP61之背閘極和分壓電路63以及負荷電路64之一端。
分壓電路63將輸出端子OUT及OUTB各自電位之中間電位進行分壓後供給至NMOS電晶體MN62之閘極。
負荷電路64之另一端與PMOS電晶體MP61之閘極和電位緩和電路65之一端連接。
電位緩和電路65之另一端與NMOS電晶體MN62之汲極連接，NMOS電晶體MN62之源極與NMOS電晶體MN61之汲極連接。
NMOS電晶體MN61之源極接地，並將顯示終端電路60是否被啟動之信號CNT接收到閘極。
下面說明差動終端電路52之具體例子。圖16為差動終端電路52具體例之電路圖。本實施方式中，電阻元件R61及R62之電阻值為160Ω，電壓供給電路62由電阻值為10kΩ之2個電阻元件串聯而形成，分壓回路63由電阻值為250kΩ和360kΩ之2個電阻元件串聯而形成，負荷電路64由電阻值為5kΩ之電阻元件構成，電位緩和電路65由電阻值為5kΩ 之電阻元件構成。
如上述結構之差動終端電路中，輸出端子OUT及OUTB各自電位例如為3.3V和2.8V。本實施方式中，信號CNT從0V變為1.8V時NMOS電晶體MN61各部分電位之變化如圖17所示。
信號CNT為0V時，NMOS電晶體MN61及MN62為截止狀態，電壓供給電路62將輸出端子OUT及OUTB各自電位之中間電位3.05V供給至PMOS電晶體MP61之閘極。由於PMOS電晶體MP61兩端之電位分別為3.3V和2.8V，所以處於截止狀態，終端電路60處於非啟動之開路狀態(不被作為終端之狀態)。
此時，PMOS電晶體MP61中，閘極、背閘極、源極、汲極之各電壓分別為3.05V、3.05V、3.3V、2.8V，因此可確保在PMOS電晶體MP61之閘極氧化膜上之電位差保持在許容範圍內(2V左右或更低)。
另一方面，信號CNT為1.8V時，NMOS電晶體MN61及MN62為導通狀態，PMOS電晶體MP61之閘極電位降低。因此，PMOS電晶體MP61為導通狀態，終端電路60處於短路狀態(被作為終端之狀態)。即，終端電路60被啟動，輸出端子OUT及OUTB之間具有160Ω+160Ω+PMOS電晶體MP61之導通電阻(幾Ω)而成為終端。
此時，PMOS電晶體MP61中，閘極、背閘極、源極、汲極之各電壓分別為2.09V、2.56V、3.3V、2.8V，PMOS電晶體MP61之閘極和背閘極之間、閘極和汲極之間、汲極和源極之間之各電壓分別為0.47V、0.957V、0.965V，由此可確保電位差處於許容範圍內(2V左右或更低)。
在如上前述運行之差動終端電路中，NMOS電晶體MN61及MN62為疊接之結構，由分壓電路63將2個輸出端子OUT及OUTB各自電位之中間電位進行分壓後得到之偏壓供給至NMOS電晶體MN62之閘極。因此，由於可向NMOS電晶體MN62供給適當之偏壓，所以可使用較低耐 壓之電晶體而獲得高可靠性之電路。
下面說明差動終端電路52之變形例。
如果可向NMOS電晶體MN62供給適當之偏壓，便可如圖18之控制電路61a所示可以省略電位緩和電路65而成為短路狀態。
另外，如圖19之控制電路61b所示，也可將向PMOS電晶體MP61之背閘極供給中間電位之BG電壓供給電路66從電壓供給電路62中隔離出來而設置。此時，BG電壓供給電路66具有與電壓供給電路62同樣之結構。
而且，如圖20之控制電路61c所示，相對於圖19，也可在負荷電路64和NMOS電晶體MN62之間插入電位緩和電路65。
另外，如圖21之控制電路61d所示，可將分壓電路63a之一端與負荷電路64之另一端連接。
而且，如圖22之控制電路61e所示，也可在負荷電路64之另一端和NMOS電晶體MN62之間插入NMOS電晶體MN63，並由分壓電路63b向NMOS電晶體MN63供給閘極偏壓。此時，由NMOS電晶體MN61、MN62、MN63之3個疊接電晶體構成，因此更易於進行電壓分配方面之設計。
在上述各種變形例中，由於可向NMOS電晶體MN62供給適當之偏壓，所以可使用較低耐壓之電晶體而獲得高可靠性之電路。
(第5實施方式)
接下來說明差動輸出電路之其他實施方式。圖23係第5實施方式中相關差動輸出電路之電路圖。圖23中，與圖5相同之符號表示同一內容，所以在此不再進行重複說明。圖23所示之差動輸出電路去掉了圖5中之分壓電路10、PMOS電晶體MP2以及電阻元件R15，且具有控制電路61、NMOS電晶體MN71及MN72、PMOS電晶體MP71~MP73、以及電阻元件R71及R72。
控制電路61為實施方式4中所說明之電路，即將信號CNT作為電源VDDM，並將圖15之負荷電路64和電位緩和電路65之間之連接點分別連接到NMOS電晶體MN71及MN72各自之閘極上。另外，控制電路61也可為實施方式4中之控制電路61a~61e。
NMOS電晶體MN71(MN72)將汲極與NMOS電晶體MN4(MN3)之汲極連接，將背閘極及源極與NMOS電晶體MN4(MN3)之閘極連接。
電阻元件R71(R72)之一端與電源VDDM連接，另一端與NMOS電晶體MN4(MN3)之閘極連接。
PMOS電晶體MP71~MP73分別將各自汲極連接到NMOS電晶體MN2、MN1、MN5各自閘極上，將各自背閘極及源極連接到NMOS電晶體MN2、MN1、MN5各自汲極上，將各自閘極共同連接到電源VDDM上。
在上述結構之差動輸出電路中，如果向電源VDDM供給正常之電壓(如為1.8V)，則PMOS電晶體MP71~MP73為截止狀態。另外，還將電源VDDM(如為1.8V)作為信號CNT輸入控制電路61，所以，NMOS電晶體MN71及MN72各自閘極幾乎都為接地電位而成為截止狀態。因此，經由電阻元件R71(R72)將電源VDDM作為偏壓輸入NMOS電晶體MN4(MN3)之閘極。另外，NMOS電晶體MN1、MN2、MN5具有將輸入信號IN及INB進行放大之差動對之作用。即，具有與第1實施方式之CML電路同樣之作用。
另一方面，在截斷電源VDDM(接地GND之電位變為0V)時，PMOS電晶體MP71~MP73為導通狀態。另外，將接地電位作為信號CNT輸入控制電路61，所以，NMOS電晶體MN71及MN72各自閘極被作為輸出端子OUT及OUTB之電位之中間電位而成為導通狀態。因此，構成3段疊接之NMOS電晶體MN3(MN4)、MN1(MN2)、MN5各自閘極上 被輸入偏壓而全部處於導通狀態，並且將施加到輸出端子OUT(OUTB)上之電壓進行3段分壓。藉由此電路便可使用較低耐壓之電晶體而獲得高可靠性之電路。
圖24係第5實施方式中相關差動輸出電路之變形例之電路圖。圖24中，與圖23相同之符號表示同一內容，所以在此不再進行重複說明。圖24所示之差動輸出電路係用來替換圖23中之PMOS電晶體MP71~MP73，且分別具有電阻元件R73~R75。
在上述結構之差動輸出電路中，藉由將電阻元件R73~R75之電阻值充分提高，在向電源VDDM供給正常電壓(如為1.8V)之情況下，具有與圖23同樣之作用。
另外，在截斷電源VDDM(變為0V)時，NMOS電晶體MN71及MN72為導通狀態。而且，NMOS電晶體MN1、MN2、MN5分別經由電阻元件R74、R73、R75而向各自閘極供給偏壓。因此，構成3段疊接之NMOS電晶體MN3(MN4)、MN1(MN2)、MN5為導通狀態，並具有圖23同樣之作用。
另外，本實施方式當然也可適用第1實施方式中公示之阱之隔離或AC耦合等各種變形例。理由在此不再贅述。
上述各實施方式中前述之相關之差動輸出電路最適合用於使DVI(Digital Visual Interface，數字視頻界面)、HDMI(High Definition Multimedia Interface，高清晰多媒體介面)等實現高速化及低功耗化。
以上根據實施方式具體地說明了本案發明人所作之發明，但是本發明並不受到前述實施方式之限定，在不超出其要旨之範圍內能夠進行種種變更，在此無需贅言。
本專利說明書引用了上述各專利文獻中所公開之內容，在本說明書中所公開內容(包括申請專利範圍中所公開之內容)之範圍內，根據其基本技術思想，還可對實施方式及實施例進行更改或者調整。另 外，還可將申請專利範圍所公開之各要素(申請專利範圍中之各要素、實施例之各要素以及圖面中之各要素等)進行多種組合或進行篩選。即，在不超出申請專利範圍所公開之內容以及技術思想之範圍內，還可進行各變形及修正，在此無需贅言。
10‧‧‧分壓電路
BUF1‧‧‧緩衝電路
BUF2‧‧‧緩衝電路
DNW1‧‧‧隔離阱
GND‧‧‧接地
I1‧‧‧電流源
IN‧‧‧輸入信號
INB‧‧‧輸入信號
MN1‧‧‧電晶體
MN2‧‧‧電晶體
MN3‧‧‧電晶體
MN4‧‧‧電晶體
MN5‧‧‧電晶體
MN6‧‧‧電晶體
N1‧‧‧節點
N2‧‧‧節點
OUT‧‧‧輸出端子
OUTB‧‧‧輸出端子
R1‧‧‧電阻元件
R2‧‧‧電阻元件
R3‧‧‧電阻元件
R4‧‧‧電阻元件
RG1‧‧‧穩壓器
RG2‧‧‧穩壓器
VDDH‧‧‧電源
VDDL‧‧‧電源
VDDM‧‧‧電源

Claims (14)

  1. 一種差動輸出電路，其特徵在於包含：差動對，其包括分別接收互為逆相之輸入信號之第1電晶體及第2電晶體；第3及第4電晶體，其分別與前述第1及第2電晶體疊接，且與前述第1及第2電晶體為同一導電型；第1及第2輸出端子，其連接至前述第3及第4電晶體之各自之汲極；分壓電路，其將前述第1及第2輸出端子之各自之電位之中間電位進行分壓後供給至前述第3及第4電晶體之閘極；
  2. 如申請專利範圍第1項所記載之差動輸出電路，其中在前述第1及第2輸出端子中任一者之電位處於規定範圍內時，前述分壓電路將改變分壓比。
  3. 如申請專利範圍第1項所記載之差動輸出電路，其中更包含：2個緩衝電路，其分別將上述2個輸入信號供給到前述第1及第2電晶體之各自之閘極；電源供給電路，其將第1電源電壓進行降壓後作為第2電源電壓供給至前述2個緩衝電路。
  4. 如申請專利範圍第3項所記載之差動輸出電路，其中在前述第2電源電壓處於規定範圍內時，前述分壓電路將改變分壓比。
  5. 如申請專利範圍第3項所記載之差動輸出電路，其中在前述第1電源電壓處於規定範圍內時，構成前述差動對之電流源將被啟動。
  6. 如申請專利範圍第5項所記載之差動輸出電路，其中 在前述電源供給電路不輸出前述第2電源電壓時，前述電流源將不被啟動。
  7. 如申請專利範圍第3項所記載之差動輸出電路，其中藉由使前述第1及第2電晶體之各自之閘極分別與AC耦合，前述2個緩衝電路便可向前述第1及第2電晶體之各自之閘極供給前述第2電源電壓之偏移電壓量之輸入信號。
  8. 一種半導體裝置，其特徵在於包含：第1及第2電晶體，其分別接收互為逆相之輸入信號；電流源，其共同連接於前述第1及第2電晶體之源極；第3及第4電晶體，其分別與前述第1及第2電晶體疊階，且與前述第1及第2電晶體為同一導電型；第1及第2輸出端子，其連接至前述第3及第4電晶體之各自之汲極；隔離阱，其配置在形成有前述第1至第4電晶體之擴散區域之下部，被供給前述第1及第2輸出端子之各自之電位之中間電位，且與前述第1至第4電晶體為同一導電型。
  9. 如申請專利範圍第8項所記載之半導體裝置，其中前述隔離阱具有將形成有前述第1及第2電晶體之第1阱和形成有前述第3及第4電晶體之第2阱進行隔離之構造。
  10. 如申請專利範圍第9項所記載之半導體裝置，其中更包含：第1電阻元件，其連接於前述第1及第2阱之間。
  11. 如申請專利範圍第10項所記載之半導體裝置，其中更包含：第2及第3電阻元件，其連接於前述第2阱和前述第3及第4電晶體之各自之源極之間。
  12. 如申請專利範圍第8項所記載之半導體裝置，其中更包含：分壓電路，其將前述中間電位進行分壓後供給至前述第3及第4 電晶體之閘極。
  13. 一種差動輸出電路，其特徵在於包含：2個輸出端子；驅動前述2個輸出端子之汲極開路之CML電路；接收檢測電路，其包含複數個疊接電晶體，且前述複數個疊接電晶體之一端接收前述2個輸出端子之各自之電位之中間電位；以及分壓電路，其將前述2個輸出端子之各自之電位之中間電位進行分壓並輸出；且在前述複數個疊接電晶體中，接地側之電晶體係於閘極接收控制是否進行接收檢測之檢測允許信號並從源極輸出接收檢測信號，而其他電晶體係於閘極接收前述分壓電路之輸出電壓。
  14. 如申請專利範圍第13項所記載之差動輸出電路，其特徵在於：在前述2個輸出端子中任一者之電位處於規定範圍內時，前述分壓電路將改變分壓比。
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