JPH05291847A

JPH05291847A - 出力回路

Info

Publication number: JPH05291847A
Application number: JP4085317A
Authority: JP
Inventors: Kyosuke Ishikawa; 恭輔石川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-04-07
Filing date: 1992-04-07
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】出力回路の負荷となる半導体レーザや変調器な
どに流れるバイアス電流を安定化させ、出力波形の立上
り／立ち下がり時間の高速化を図る。【構成】定電流源Ｉ１が接続されたソース端子を共通と
するトランジスタＴｒ３、Ｔｒ４のゲート端子を入力端
子とし、トランジスタＴｒ３、Ｔｒ４のドレイン端子に
ゲート端子を共通とするカスコードトランジスタＴｒ
１、Ｔｒ２各々のソース端子を接続し、更に、トランジ
スタＴｒ１、Ｔｒ２のドレイン端子に負荷を接続してい
る。負荷に流れる電流を調整するバイアス回路は、カス
コードトランジスタＴｒ１、Ｔｒ２のソース端子に接続
している。【効果】負荷に流れるバイアス電流を安定化できる。ま
た、実質的に寄生容量を低減でき、負荷端での出力波形
の立上り／立ち下がり時間の劣化を防ぐことが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、増幅回路又は論理回路
における出力部分に関する回路にかかわり、特に、本回
路を用いて、半導体レーザの電流又は変調器を駆動する
回路、及び変調器駆動回路と半導体レーザと一体化した
光変調装置、光受信器と一体化した光再生中継器に関す
る。

【０００２】

【従来の技術】図１８に、従来の半導体レーザの駆動回
路の一例を示す。前段の増幅回路の出力信号が、駆動部
のトランジスタＴｒ３、Ｔｒ４のゲート端子Ｉｎ１、Ｉ
ｎ２に入力される。ソースが共通のトランジスタＴｒ
３、Ｔｒ４は、定電流源Ｉ１を介して、電源ＶＳＳに接
続されている。半導体レーザＬＡのバイアス電流は、ト
ランジスタＴｒ６のソース電位ＶＢ２及びゲート電位Ｖ
ｇ２間の電位差及びトランジスタＴｒ６のドレイン・ソ
ース間電圧により決定される。（従来の半導体レーザ駆
動ＩＣの出力回路形式の一例を電子情報通信学会技術研
究報告ＥＤ８９−１４２，”１０−Ｇｂｉｔ／ｓレーザ
ドライバーＤＭＴＩＣ”の図８に示す。）図１９に
は、図１８に示す半導体レーザ駆動回路を変調器駆動回
路用に変更したものである。基本構成は同じで、ソース
を共通とする差動対トランジスタＴｒ３、Ｔｒ４よりな
り、ソース端子から定電流源Ｉ１を通して、電源端子Ｖ
ＳＳに接続される。入力信号は、トランジスタＴｒ３、
Ｔｒ４のゲート端子Ｉｎ１、Ｉｎ２に入力される。負荷
Ｌ１、Ｌ２に流れるバイアス電流は、トランジスタＴｒ
５、Ｔｒ６により制御される。負荷として整合抵抗を内
蔵した変調器モジュールを用いた場合、負荷の両端で
は、変調器を駆動するため、通常２〜３Ｖの振幅が要求
される。

【０００３】

【発明が解決しようとする課題】図１８における半導体
レーザの駆動回路では、差動対トランジスタＴｒ３、Ｔ
ｒ４とバイアス調整用トランジスタＴｒ６のゲート・ド
レイン間容量が負荷である半導体レーザに直接、並列に
付加されるため、光波形の立上り／立ち下がり時間に劣
化がおこる。バイアス調整用トランジスタＴｒ６のソー
ス電位ＶＢ２は、例えば−７Ｖであり、ゲート電圧Ｖｇ
２が、ＶＢ２に対して０．４Ｖであり、負荷の抵抗成分
が非常に小さく、負荷による電圧降下がおこらないとす
ると、トランジスタＴｒ４がＯＦＦすると、トランジス
タＴｒ６のドレイン電位は、０Ｖとなり、トランジスタ
Ｔｒ６のゲート・ドレイン間電圧は、６．４Ｖとなり、
耐圧３Ｖ（現在、使用しているトランジスタの耐圧）を
越えることになる。

【０００４】図１９における変調器駆動回路において
は、バイアス用のトランジスタＴｒ５、Ｔｒ６のドレイ
ン・ソース間電圧が出力振幅２〜３Ｖに応じて変化する
ことになり、バイアス電流を一定に保つことが困難であ
るばかりでなく、図１８の場合と同様、バイアス調整用
トランジスタＴｒ５、Ｔｒ６のゲート・ドレイン間耐圧
が許容値（約３Ｖ）を越えることになる。更に、負荷Ｌ
１、Ｌ２として抵抗を選択し、その負荷抵抗に並列に変
調器を接続すると、負荷抵抗にトランジスタＴｒ３、Ｔ
ｒ４のゲート・ドレイン間容量及びバイアス調整用トラ
ンジスタＴｒ５、Ｔｒ６のゲート・ドレイン間容量が並
列に付加されるため、出力波形の立上り／立ち下がり時
間が遅くなるなどの劣化を招くことになる。

【０００５】本発明の目的は、図１８及び図１９に示す
差動対トランジスタＴｒ３、Ｔｒ４と負荷である半導体
レーザまたは負荷抵抗の間に、ゲート端子を共通とする
カスコード接続のトランジスタを設けることにより、バ
イアス電流の安定化させ、出力波形の立上り／立ち下が
り時間の劣化を防ぐことにある。

【０００６】

【課題を解決するための手段】上記、本発明の目的を達
成するため、負荷と、差動対トランジスタの間に、ゲー
ト端子を共通とするカスコード接続のトランジスタを設
け、バイアス調整用のトランジスタのドレイン端子は、
カスコード接続トランジスタのソース端子に接続した。

【０００７】

【作用】この構成によると、バイアス調整用トランジス
タのドレイン電位は、カスコード接続トランジスタに流
れる電流とゲート幅には依存するが、カスコード接続ト
ランジスタのゲート電位から０．９Ｖ以内（トランジス
タの材料で決まる定数）に抑えられる。従って、出力振
幅が２〜３Ｖとなる場合でも、バイアス調整用トランジ
スタのドレイン電圧は、実際に負荷で振れている電圧よ
りも少ない電圧に抑えられるため、バイアス調整用トラ
ンジスタのドレイン・ソース間電圧依存性が抑えられ
る。また、負荷から見える寄生容量は、カスコード接続
トランジスタのゲート・ドレイン間容量のみとなり、バ
イアス電流を流した場合と、流さない場合で負荷に対す
る寄生容量の変化が少なくなるため、出力端での電圧定
在波比（ＶＳＷＲ）が低く抑えられ、出力波形の立上り
／立ち下がり時間の高速化を図ることが可能となる。

【０００８】

【実施例】図１は、本発明による１実施例である。１つ
の入力信号は、ソース端子が共通なトランジスタＴｒ
３、Ｔｒ４のゲート端子Ｉｎ１、Ｉｎ２に入力される。
共通ソース端子に定電流源Ｉ１が接続され、更に、電源
ＶＳＳに接続される。信号は、カスコードトランジスタ
Ｔｒ１、Ｔｒ２を通り、負荷Ｌ１、Ｌ２に伝わり、出力
電圧が端子Ｏｕｔ１，Ｏｕｔ２からとりだされる。カス
コードトランジスタＴｒ１、Ｔｒ２のソース端子から信
号入力回路（図中、ＩＮＰ１〜ＩＮＰ３及びＩＮＰ１ａ
〜ＩＮＰ３ａ）が１つ或いは複数接続される。信号入力
回路において、Ｖｇ１〜Ｖｇ３、Ｖｇ１ａ〜Ｖｇ３ａ
は、信号入力端子を意味している。カスコードトランジ
スタＴｒ１、Ｔｒ２を接続することにより、信号入力回
路の負荷Ｌ１、Ｌ２に対する影響を最小限に抑えてい
る。

【０００９】図２は、図１を更に詳細に示した図であ
る。信号入力回路が電界効果トランジスタで表されてい
る。

【００１０】図３は、本発明による他の１実施例であ
る。トランジスタＴｒ３のゲート端子Ｉｎ１に信号を入
力し、その信号は、カスコードトランジスタＴｒ１を通
り、負荷Ｌ１に供給される。カスコードトランジスタＴ
ｒ１のソース端子に１つ或いは複数の信号入力回路（図
中、ＩＮＰ１〜ＩＮＰ３）を接続している。信号入力回
路において、Ｖｇ１〜Ｖｇ３は信号入力端子を意味す
る。機能しては、図１で述べたとおりである。

【００１１】図４は、図３を更に詳細に述べた図であ
る。信号入力回路が電界効果トランジスタで表されてい
る。

【００１２】図５は、本発明による他の１実施例であ
る。入力信号は、ソース端子が共通のトランジスタＴｒ
３、Ｔｒ４のゲート端子Ｉｎ１、Ｉｎ２に入力される。
共通ソース端子に定電流源Ｉ１が接続され、更に、電源
ＶＳＳに接続される。信号は、カスコードトランジスタ
Ｔｒ１、Ｔｒ２を通り、負荷Ｌ１、Ｌ２に伝わり、出力
電圧が端子Ｏｕｔ１，Ｏｕｔ２からとりだされる。カス
コードトランジスタは、ゲート端子で共通であり、ゲー
トには、直流電圧Ｖｃａｓが与えられる。負荷に供給す
るバイアス電圧は、バイアス調整回路Ｂ１、Ｂ２で与え
られ、バイアス調整回路は、電源電圧ＶＳＳと異なる電
源電圧ＶＢ１、ＶＢ２で動作し、電流は、制御端子Ｖｇ
１、Ｖｇ２で制御される。バイアス調整回路が、カスコ
ードトランジスタＴｒ１、Ｔｒ２のソース端子に接続さ
れており、負荷に直接接続されていないため、負荷に並
列につく寄生容量をカスコードトランジスタＴｒ１、Ｔ
ｒ２のゲート・ドレイン間容量に限定できる。そのた
め、出力波形の立上り／立ち下がり時間を高速化でき、
出力電圧定在波比（ＶＳＷＲ）を向上させることが可能
である。

【００１３】図６は、図５に示す実施例を更に詳細に示
した回路図である。図５に示すバイアス調整回路が、電
界効果トランジスタＴｒ５、Ｔｒ６で表されている。バ
イアス調整用トランジスタＴｒ５、Ｔｒ６のソース端子
は、電源電圧ＶＢ１、ＶＢ２に接続され、ゲート端子
は、各々電源Ｖｇ１、Ｖｇ２に接続され、Ｖｇ１、Ｖｇ
２により電流制御される。図５で示したように、負荷に
付く寄生容量は、カスコードトランジスタＴｒ１，Ｔｒ
２でのみ決まるため、差動対トランジスタＴｒ３、Ｔｒ
４及びバイアス調整用トランジスタＴｒ５、Ｔｒ６によ
らないため、出力電圧定在波比（ＶＳＷＲ）の向上を図
り、出力電圧の立上り／立ち下がり時間の高速化を図る
ことが可能となる。更に、バイアス調整用トランジスタ
Ｔｒ５、Ｔｒ６のドレイン電圧は、基本的には、カスコ
ードトランジスタのゲート電圧Ｖｃａｓで決まるため、
バイアス調整用トランジスタＴｒ５、Ｔｒ６のゲート・
ドレイン間電圧及びドレイン・ソース間電圧をある一定
値以内に抑えることが可能となり、トランジスタの耐圧
を保護し、バイアス電圧のバラツキを抑えることができ
る。

【００１４】図７は、図６に示す回路の負荷を変えた場
合の実施例である。図６における負荷Ｌ１、Ｌ２の一方
の負荷を整合抵抗ＲＭ１（例えば、５０Ωを表す。）、
他方の負荷を整合抵抗ＲＭ２を内蔵した変調器モジュー
ルＭ１としたものである。変調器ＭＯＤの入力は、電圧
定在波比（ＶＳＷＲ）の特性向上が必要であるため、整
合抵抗ＲＭ２を内蔵している。負荷抵抗ＲＭ１は、直流
で両相の動作のバランスがくずれないように付加してい
る。ここで、変調器ＭＯＤは、等価回路的には、ほとん
ど容量であり、直流動作点は整合用抵抗ＲＭ２で決ま
る。

【００１５】図８は、図６に示す回路の負荷を更に変え
た場合の実施例である。図６における負荷Ｌ１、Ｌ２の
一方の負荷を整合抵抗ＲＬ１及びＲＭ１とし、他方の負
荷を整合抵抗ＲＬ２及び整合抵抗ＲＭ２を内蔵した変調
器モジュールＭ１としたものである。図８の回路を実現
する際、変調器モジュールＭ１中の整合抵抗ＲＭ２は、
整合抵抗ＲＬ１、ＲＬ２と同一プロセスで実現すること
は不可能である。整合抵抗ＲＭ２は、抵抗部品として変
調器モジュールＭ１に搭載することになる。その際、整
合抵抗ＲＭ１も同様に抵抗部品として搭載することによ
り、抵抗値を同一にすることが可能となり、差動回路と
してのバランスを保ち、直流動作の安定化を図ることが
可能となる。

【００１６】図９は、図８における整合抵抗ＲＬ１とＲ
Ｍ１、また、整合抵抗ＲＬ２と整合抵抗ＲＭ２を内蔵し
た変調器モジュールの各々の間に、伝送線路ＴＬ１、Ｔ
Ｌ２を設けたものである。図９中のトランジスタＴｒ１
〜Ｔｒ６及び抵抗ＲＬ１、ＲＬ２は、集積回路プロセス
で製作され、変調器モジュールＭ１とは別に製作され
る。集積回路と変調器モジュールは別々に製作され、そ
の後一体化されるため、図中の出力端子Ｏｕｔ１とＯｕ
ｔ１１の間、Ｏｕｔ２とＯｕｔ２２の間には、伝送線路
が存在する。伝送線路ＴＬ１、ＴＬ２の特性インピーダ
ンスは、整合抵抗ＲＬ１、ＲＬ２、ＲＭ１、ＲＭ２と同
一値である。出力端Ｏｕｔ２での電圧定在波比の特性向
上、変調器モジュールＭ１での出力端Ｏｕｔ２２での電
圧定在波比の特性を向上させるために各々に整合用抵抗
ＲＬ２，ＲＭ２が接続されている。出力端Ｏｕｔ１及び
Ｏｕｔ１１においても、差動回路のバランスを取るため
と、変調器モジュールＭ１に接続しない部分であって
も、出力端Ｏｕｔ１、Ｏｕｔ１１での電圧定在波比の特
性劣化が、変調器駆動回路としての特性劣化につながら
ないようにするため、整合用抵抗ＲＬ１、ＲＭ１を接続
している。

【００１７】図１０は、両相信号で動作する変調器を用
いた場合の実施例である。変調器モジュールＭ２には、
整合抵抗ＲＭ１、ＲＭ２が内蔵されている。内蔵されて
いる整合抵抗ＲＭ１、ＲＭ２からカスコードトランジス
タＴｒ１、Ｔｒ２の寄生容量がみえており、バイアス調
整用トランジスタＴｒ５、Ｔｒ６、差動対トランジスタ
Ｔｒ３、Ｔｒ４の寄生容量の影響は少ない。この構成に
より、出力電圧の立上り／立ち下がり時間の特性向上、
出力電圧定在波比の向上が図れることは、図５で述べた
とおりである。

【００１８】図１１は、両相信号で動作する変調器を用
いた場合の他の実施例である。整合抵抗ＲＬ１、ＲＬ２
及び整合抵抗ＲＭ１，ＲＭ２が内蔵されている変調器モ
ジュールＭ２が負荷として接続されている。ここに示す
構成が必要な理由は、図８で述べたとおりである。

【００１９】図１２では、両相信号で動作する変調器を
用いた場合の更に他の実施例である。図１１に対し、整
合抵抗ＲＬ１と変調器モジュールＭ２、整合抵抗ＲＬ２
と変調器モジュールＭ２との間に伝送線路ＴＬ１、ＴＬ
２を設けている。この構成の目的は、図９に述べたとお
りである。

【００２０】図１３は、本発明の更に他の実施例であ
る。入力信号は、ソースが共通のトランジスタＴｒ３、
Ｔｒ４のゲート端子Ｉｎ１、Ｉｎ２から入力される。該
ソース端子からは、定電流源Ｉ１を介して電源ＶＳＳに
接続されている。ゲート端子が共通のカスコードトラン
ジスタＴｒ１、Ｔｒ２は、トランジスタＴｒ３、Ｔｒ４
のドレイン端子に接続され、トランジスタＴｒ１のドレ
イン端子は、電源ＶＤＤに、トランジスタＴｒ２のドレ
イン端子は、負荷Ｌ２を介して電源ＶＤＤに接続されて
いる。バイアス調整回路Ｂ２は、電源電圧ＶＢ２で動作
し、制御端子Ｖｇ２を持っている。バイアス調整回路Ｂ
２が出力端子Ｏｕｔ２に直接接続されていないために、
負荷Ｌ２に対するバイアス調整回路Ｂ２の影響が少な
く、負荷に付く寄生容量が低減できる。従って、出力電
圧定在波比（ＶＳＷＲ）の向上、出力波形の立上り／立
ち下がり時間の高速化が可能となる。

【００２１】図１４は、図１３を更に詳細に示した回路
図である。図１３中のバイアス調整回路が、トランジス
タＴｒ６に置き換えられている。この場合、出力特性の
向上、更には、トランジスタＴｒ６のドレイン電圧がカ
スコードトランジスタＴｒ１、Ｔｒ２のゲート電位Ｖｃ
ａｓで決まるため、トランジスタＴｒ６のドレイン・ソ
ース間電圧を一定の値以下に制限することが可能とな
り、ドレイン・ソース間電圧の変化に対するバイアス電
流の揺らぎがなくなり、トランジスタＴｒ６のドレイン
・ソース間の耐圧、ゲート・ドレイン間の耐圧を保護す
ることが可能である。

【００２２】図１５は、図７〜図１２で述べた変調器駆
動回路ＤＳと、変調器により変調される半導体レーザＬ
Ａを一体化した光変調装置である。

【００２３】図１６は、変調器駆動回路ＤＳの前段に入
力信号を増幅するための増幅器ＡＭＰを設け、増幅器内
蔵変調器駆動回路ＭＸを構成し、更に、半導体レーザＬ
Ａを一体化したものである。変調器駆動回路ＤＳの入力
信号振幅は、温度・電源電圧変動により変化するが、そ
の変化を吸収するため、一定の振幅まで増幅する増幅器
が必要である。

【００２４】図１７は、増幅器内蔵変調器駆動回路ＭＸ
と半導体レーザＬＡを一体化した光送信器ＴＸと、光受
信器ＲＸを一体化した光再生中継器ＲＰの構成図を示し
ている。

【００２５】

【発明の効果】図２０、図２１に本発明による出力回路
の電圧定在波比（ＶＳＷＲ）の特性を示す。周波数１０
ＧＨｚ付近の電圧定在波比ＶＳＷＲは、カスコードトラ
ンジスタがない場合、約３．０であり、カスコードトラ
ンジスタがある場合、２．２となり、性能が向上してい
ることがわかる。このことは、負荷として変調器モジュ
ールを接続した場合の出力波形の立上り／立ち下がり時
間の高速化、或いは、光変調装置、光送信器として用い
た場合の光波形の立上り／立ち下がり時間の高速化につ
ながる。

【図面の簡単な説明】

【図１】本発明の１実施例を示す回路図である。

【図２】図１を具体的に示した回路図である。

【図３】本発明の１実施例を示す回路図である。

【図４】図３を具体的に示した回路図である。

【図５】本発明の１実施例を示す回路図である。

【図６】図５を具体的に示した回路図である。

【図７】本発明の他の実施例を示す回路図である。

【図８】本発明の更に他の実施例を示す回路図である。

【図９】本発明の更に他の実施例を示す回路図である。

【図１０】本発明の更に他の実施例を示す回路図であ
る。

【図１１】本発明の更に他の実施例を示す回路図であ
る。

【図１２】本発明の更に他の実施例を示す回路図であ
る。

【図１３】本発明の更に他の実施例を示す回路図であ
る。

【図１４】本発明の更に他の実施例を示す回路図であ
る。

【図１５】本発明の１実施例を示すブロック図である。

【図１６】本発明の他の実施例を示すブロック図であ
る。

【図１７】本発明の更に他の実施例を示すブロック図で
ある。

【図１８】従来例を示す回路図である。

【図１９】従来例を示す回路図である。

【図２０】本発明の効果を表す特性図である。

【図２１】本発明の効果を表す特性図である。

【符号の説明】

Ｖｇ１〜Ｖｇ３，Ｖｇ１ａ〜Ｖｇ３ａ：信号入力端子ＶＳＳ，ＶＳＳ１〜ＶＳＳ３，ＶＳＳ１ａ〜ＶＳＳ３
ａ：電源電圧ＩＮＰ１〜ＩＮＰ３，ＩＮＰ１ａ〜ＩＮＰ３ａ：信号入
力回路Ｔｒ１〜Ｔｒ１２：電界効果トランジスタＢ１，Ｂ
２：バイアス調整回路Ｌ１，Ｌ２：負荷Ｉ１：定電流源ＶＤＤ，ＶＳＳ，ＶＢ１，ＶＢ２：電源電圧Ｉｎ１，
Ｉｎ２：入力端子Ｏｕｔ１，Ｏｕｔ１１，Ｏｕｔ２，Ｏｕｔ２２：出力端
子Ｖｇ１，Ｖｇ２：電流制御端子ＭＯＤ：変調器Ｒ
１，Ｒ２：負荷抵抗ＲＭ１，ＲＭ２，ＲＬ１，ＲＬ２：整合抵抗Ｖｃａｓ：カスコードトランジスタのバイアス電圧Ｇ
ＮＤ：接地電位Ｍ１：単相信号用変調器モジュールＭ２：両相信号用
変調器モジュールＴＬ１，ＴＬ２：伝送線路ＩＮ：電圧波形入力端子
ＤＳ：変調器駆動回路ＬＡ：半導体レーザＡＭＰ：増幅器ＬＩＮ，ＬＯＵＴ：光波形入力端子、出力端子ＭＸ：増幅器内蔵変調器駆動回路ＴＸ：光送信器ＲＸ：光受信器ＲＰ：光再生中継器

Claims

【特許請求の範囲】

【請求項１】定電流源が接続されたエミッタ又はソース
端子を共通とする１対のトランジスタのベース又はゲー
ト端子を入力端子とし、該１対のトランジスタのコレク
タ又はドレイン端子にゲート端子を共通とする１対のカ
スコードトランジスタのエミッタ又はソース端子を接続
し、該カスコードトランジスタのエミッタまたはソース
端子に他の１つ或いは複数の信号入力回路を接続、該カ
スコードトランジスタのコレクタ又はドレイン端子を出
力端子とし、該出力端子の各々に負荷を接続したことを
特徴とする出力回路。
【請求項２】請求項１記載の出力回路において、他の１
つ或いは複数の信号入力回路をバイポーラトランジスタ
又は電界効果トランジスタを用いたことを特徴とする出
力回路。
【請求項３】トランジスタのベース又はゲート端子を信
号入力端子とし、該トランジスタのコレクタ又はドレイ
ン端子に、ベース又はゲート端子に直流電位を与えるカ
スコードトランジスタのエミッタ又はソース端子を接続
し、該カスコードトランジスタのコレクタ又はドレイン
端子に負荷を接続、更に、該カスコードトランジスタの
エミッタ又はソース端子に他の１つ或いは複数の信号入
力回路を接続したことを特徴とする出力回路。
【請求項４】請求項３記載の出力回路において、他の１
つ或いは複数の信号入力回路をバイポーラトランジスタ
又は電界効果トランジスタを用いたことを特徴とする出
力回路。
【請求項５】定電流源が接続されたエミッタ又はソース
端子を共通とする１対のトランジスタのベース又はゲー
ト端子を入力端子とし、該１対のトランジスタのコレク
タ又はドレイン端子にゲート端子を共通とする１対のカ
スコードトランジスタのエミッタ又はソース端子を接続
し、前記１対のカスコードトランジスタのエミッタまた
はソース端子からバイアス調整回路を接続、該カスコー
ドトランジスタのコレクタ又はドレイン端子を出力端子
とし、該出力端子の各々に負荷を接続したことを特徴と
する出力回路。
【請求項６】請求項５記載の出力回路において、バイア
ス調整回路としてバイポーラトランジスタ又は電界効果
トランジスタを用いたことを特徴とする出力回路。
【請求項７】請求項５記載の出力回路において、カスコ
ードトランジスタに接続されていない負荷端を接地した
ことを特徴とする出力回路。
【請求項８】定電流源が接続されたエミッタ又はソース
端子を共通とする１対のトランジスタのベース又はゲー
ト端子を入力端子とし、該１対のトランジスタのコレク
タ又はドレイン端子にゲート端子を共通とする１対のカ
スコードトランジスタのエミッタ又はソース端子を接続
し、前記１対のカスコードトランジスタのエミッタまた
はソース端子にバイアス調整用トランジスタのコレクタ
又はドレイン端子を接続、該カスコードトランジスタの
コレクタ又はドレイン端子を出力端子とし、該出力端子
の一方に整合抵抗、他方に整合抵抗を内蔵した変調器を
接続したことを特徴とする変調器駆動回路。
【請求項９】定電流源が接続されたエミッタ又はソース
端子を共通とする１対のトランジスタのベース又はゲー
ト端子を入力端子とし、該１対のトランジスタのコレク
タ又はドレイン端子にゲート端子を共通とする１対のカ
スコードトランジスタのエミッタ又はソース端子を接続
し、前記１対のカスコードトランジスタのエミッタまた
はソース端子にバイアス調整用トランジスタのコレクタ
又はドレイン端子を接続、該カスコードトランジスタの
コレクタ又はドレイン端子を出力端子とし、該出力端子
の各々に第１及び第２の整合抵抗を接続し、更に、第１
の整合抵抗に並列に第３の整合抵抗、第２の整合抵抗に
並列に第４の整合抵抗を内蔵した変調器を接続したこと
を特徴とする変調器駆動回路。
【請求項１０】定電流源が接続されたエミッタ又はソー
ス端子を共通とする１対のトランジスタのベース又はゲ
ート端子を入力端子とし、該１対のトランジスタのコレ
クタ又はドレイン端子にゲート端子を共通とする１対の
カスコードトランジスタのエミッタ又はソース端子を接
続し、前記１対のカスコードトランジスタのエミッタま
たはソース端子にバイアス調整用トランジスタのコレク
タ又はドレイン端子を接続、該カスコードトランジスタ
のコレクタ又はドレイン端子を出力端子とし、該出力端
子の各々に第１及び第２の整合抵抗を接続し、更に、第
１の整合抵抗に並列に特性インピーダンス値が整合抵抗
値と同一である伝送線路を介して第３の整合抵抗、第２
の整合抵抗に並列に特性インピーダンス値が整合抵抗値
と同一である伝送線路を介して第４の整合抵抗を内蔵し
た変調器を接続したことを特徴とする変調器駆動回路。
【請求項１１】定電流源が接続されたエミッタ又はソー
ス端子を共通とする１対のトランジスタのベース又はゲ
ート端子を入力端子とし、該１対のトランジスタのコレ
クタ又はドレイン端子にゲート端子を共通とする１対の
カスコードトランジスタのエミッタ又はソース端子を接
続し、前記１対のカスコードトランジスタのエミッタま
たはソース端子にバイアス調整用トランジスタのコレク
タ又はドレイン端子を接続、該カスコードトランジスタ
のコレクタ又はドレイン端子を出力端子とし、該出力端
子の各々に、第１及び第２の整合抵抗を内蔵した変調器
の第１の整合抵抗部分及び第２の整合抵抗部分を接続し
たことを特徴とする変調器駆動回路。
【請求項１２】定電流源が接続されたエミッタ又はソー
ス端子を共通とする１対のトランジスタのベース又はゲ
ート端子を入力端子とし、該１対のトランジスタのコレ
クタ又はドレイン端子にゲート端子を共通とする１対の
カスコードトランジスタのエミッタ又はソース端子を接
続し、前記１対のカスコードトランジスタのエミッタま
たはソース端子にバイアス調整用トランジスタのコレク
タ又はドレイン端子を接続、該カスコードトランジスタ
のコレクタ又はドレイン端子を出力端子とし、該出力端
子の各々に第１及び第２の整合抵抗を接続し、更に、第
１の整合抵抗と並列に第３及び第４の整合抵抗を内蔵し
た変調器の第３の整合抵抗部分、第２の整合抵抗と並列
に第３及び第４の整合抵抗を内蔵した変調器の第４の整
合抵抗部分に接続したことを特徴とする変調器駆動回
路。
【請求項１３】定電流源が接続されたエミッタ又はソー
ス端子を共通とする１対のトランジスタのベース又はゲ
ート端子を入力端子とし、該１対のトランジスタのコレ
クタ又はドレイン端子にゲート端子を共通とする１対の
カスコードトランジスタのエミッタ又はソース端子を接
続し、前記１対のカスコードトランジスタのエミッタま
たはソース端子にバイアス調整用トランジスタのコレク
タ又はドレイン端子を接続、該カスコードトランジスタ
のコレクタ又はドレイン端子を出力端子とし、該出力端
子の各々に第１及び第２の整合抵抗を接続し、第１の整
合抵抗と並列に特性インピーダンス値が整合抵抗と同一
である伝送線路を介して第３及び第４の整合抵抗を内蔵
した変調器の第３の整合抵抗部分、第２の整合抵抗と並
列に特性インピーダンス値が整合抵抗と同一である伝送
線路を介して第３及び第４の整合抵抗を内蔵した変調器
の第４の整合抵抗部分に接続したことを特徴とする変調
器駆動回路。
【請求項１４】定電流源が接続されたエミッタ又はソー
ス端子を共通とする１対のトランジスタのベース又はゲ
ート端子を入力端子とし、該１対のトランジスタのコレ
クタ又はドレイン端子にゲート端子を共通とする１対の
カスコードトランジスタのエミッタ又はソース端子を接
続し、該カスコードトランジスタのうち、一方のカスコ
ードトランジスタのエミッタまたはソース端子にバイア
ス調整回路、該トランジスタのコレクタ又はドレイン端
子に負荷を接続し、他方のカスコードトランジスタのコ
レクタ又はドレイン端子を電源端子に接続したことを特
徴とする出力回路。
【請求項１５】請求項１４記載の出力回路において、負
荷に接続されていないカスコードトランジスタのコレク
タ又はドレイン端子を接地電位に接続したことを特徴と
する出力回路。
【請求項１６】請求項１５記載の出力回路において、バ
イアス調整回路として、バイポーラトランジスタ又は電
界効果トランジスタを用いたことを特徴とする半導体レ
ーザ駆動回路。
【請求項１７】請求項８〜１３記載のいずれかの変調器
駆動回路と半導体レーザを一体化してなる光変調装置。
【請求項１８】請求項８〜１３記載のいずれかの変調器
駆動回路の前段に可変又は固定利得を持つ増幅器を接続
し、該変調器駆動回路の後段に半導体レーザを一体化し
たことを特徴とする光送信器。
【請求項１９】請求項１８記載の光送信器と光受信器を
一体化してなる光再生中継器。