CN103684294A - 差动输出电路及半导体器件 - Google Patents

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Abstract

本发明公开了一种差动输出电路及半导体器件。一种可使用较低耐压的晶体管来实现高可靠性的电路。该电路包括：由分别接收互为反相的输入信号(IN、INB)的第1及第2晶体管(MN1、MN2)构成的差动对；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管(MN3、MN4)；与第3及第4晶体管各自的漏极连接的第1及第2输出端子(OUTB、OUT)；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路(10)。

Description

差动输出电路及半导体器件
技术领域
本发明涉及一种差动输出电路及半导体器件，如涉及一种向差动输出电路及半导体器件中的晶体管供给偏压的技术。
背景技术
在构成电子设备的LSI内部电路之间、LSI之间、印刷基板之间以及装置之间等进行数据传送时，对于实现高速化的要求越来越高。为了对应这些要求，在进行数据传送时输出差动信号的输出电路中，使用了低电压晶体管以实现高速化及低功耗化的要求。但是，低电压晶体管虽可高速运行，但是对于施加在元件上的过电压的耐久性不高。
因此，如在专利文献1中公开了如下的技术：即，输出电路具有：由分别接收第1输入电压和第2输入电压的第1晶体管和第2晶体管构成的差动对；与所述第1晶体管级联的第1级联晶体管；与所述第2晶体管级联的第2级联晶体管；与接地线连接的第1电阻成分；以及与电源线连接的第2电阻成分；其中，所述第1级联晶体管的栅极和所述第2级联晶体管的栅极彼此连接，且向每个所述栅极供给由所述第1电阻成分和第2电阻成分的电阻分压决定的电位的偏压，所述第1晶体管经由所述第1级联晶体管输出第1输出信号，所述第2晶体管经由所述第2级联晶体管输出第2输出信号。通过采用上述电路，便可在使用了低电压晶体管的数据输出电路中，即使在电路运行时向该电路施加了过电压，也可防止低电压晶体管的元件遭到破坏。
专利文献2中也公开了与专利文献1相同的驱动电路。
专利文献3中公开了经由一对差动信号线输出差动信号的差动发射器。即，差动发射器具有：一端共通连接的第1、第2晶体管；将经由所述差动信号线连接的接收侧的终端电阻作为负载而运行的输入差动对；向所述输入差动对供给定电流的尾电流源；以及设在所述输入差动对和所述差动信号线之间的用于调节所述第1、第2晶体管的负载电阻的阻抗调节部。
专利文献1日本特许第3764158号公报
专利文献2日本特开2010-283499号公报
专利文献3日本特开2009-171403号公报
发明内容
以下对相关技术进行分析。
根据专利文献1及2，可将电源电压进行分压后的偏压供给至第1及第2级联晶体管的栅极。
但是，例如，在将HDMI(High Definition Mult imedia Interface，高清晰多媒体接口)的差动信号进行输出的输出电路中，输出电路被用作漏极开路的CML(Current Mode Logic，电流型逻辑)电路。此时，由于不存在专利文献1、2中所述的电源，所以难于将电源电压进行分压后的偏压供给至第1及第2级联晶体管的栅极。另一方面，虽然专利文献3中公开了漏极开路的CML电路，但是并没有公开如何向晶体管供给适当的偏压的技术。因此，根据以往技术，无法向晶体管供给适当的偏压，也难于使用低耐压的晶体管来实现高可靠性的电路。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
根据本专利说明书一实施方式，差动输出电路具有：由接收互为反相的输入信号的第1及第2晶体管构成的差动对；分别与第1及第2晶体管级联，且与第1及第2晶体管为同一导电型的第3及第4晶体管；分别与第3及第4晶体管各自的漏极连接的第1及第2输出端子；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路。
根据本专利说明书另一实施方式，半导体器件具有：分别接收互为反相的输入信号的第1及第2晶体管；共同连接于第1及第2晶体管的源极的电流源；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管；连接于第3及第4晶体管各自的漏极的第1及第2输出端子；配置在形成第1晶体管至第4晶体管的扩散区域的下部、供给第1及第2输出端子各自电位的中间电位且与第1晶体管至第4晶体管为同一导电型的隔离用阱。
根据本专利说明书的其他实施方式，差动输出电路具有：2个输出端子；驱动2个输出端子的漏极开路的CML电路；由多个级联晶体管构成的接收检测电路，其中，所述多个级联晶体管的一端接收2个输出端子各自电位的中间电位；将2个输出端子各自电位的中间电位进行分压并输出的分压电路；其中，多个级联晶体管中，接地侧的晶体管在将用于控制是否进行接收检测的检测允许信号接收到栅极的同时从源极输出接收检测信号，其他晶体管将分压电路的输出电压接收到栅极。
根据其他实施方式，差动输出电路具有：2个输出端子；驱动2个输出端子的漏极开路的CML电路；由分别连接于2个输出端子和接地之间的多个级联晶体管构成的2个静电保护电路；将2个输出端子各自电位的中间电位进行分压并输出的分压电路；其中，多个级联晶体管中，接地侧的晶体管将栅极接地，其他晶体管将分压电路的输出电压进行分压后的电位接收到栅极。
而且，根据其他实施方式，差动输出电路具有：2个输出端子；驱动2个输出端子的漏极开路的CML电路；连接于2个输出端子之间，且由终端电阻及开关元件的串联电路构成的终端电路；将2个输出端子各自电位的中间电位作为电源的多个级联晶体管；以及进行如下控制的控制电路：即多个级联晶体管中，接地侧的晶体管将控制开关元件的导通和截止的控制信号接收到栅极，其他晶体管将2个输出端子各自电位的中间电位进行分压后的电位接收到栅极，其他晶体管中，根据离接地侧最远的晶体管的漏极电压来控制开关元件的导通和截止。
另外，根据其他实施方式，还具有：由分别接收互为反相的输入信号的第1及第2晶体管构成的差动对；分别与第1及第2晶体管级联，且与第1及第2晶体管为同一导电型的第3及第4晶体管；构成差动对中的电流源且与第1及第2晶体管为同一导电型的第5晶体管；连接于第3及第4晶体管各自的漏极的第1及第2输出端子；以及连接于第1至第5晶体管各自的栅极和漏极间并使其导通的第1导通元件至第5导通元件；分别将2个输入信号接收到第1及第2晶体管各自的栅极的2个缓冲电路；以及将第1电源电压进行降压并作为第2电源电压供给至2个缓冲电路的电源供给电路；其中，第1导通元件至第5导通元件至少在无第1电源电压供给时处于导通状态。
根据本专利说明书一实施方式，通过向晶体管供给适当的偏压，便可使用较低耐压的晶体管而获得高可靠性的电路。
附图说明
图1所示的是第1实施方式中相关的差动输出电路的电路图。
图2所示的是第1实施方式中相关的半导体器件的结构的剖面图。
图3所示的是第1实施方式中相关的差动输出电路的变形例1的电路图。
图4所示的是变形例1相关的半导体器件的结构的剖面图。
图5所示的是第1实施方式中相关的差动输出电路的变形例2的电路图。
图6所示的是第1实施方式中相关的差动输出电路的变形例3的电路图。
图7所示的是第1实施方式中相关的差动输出电路的变形例4的电路图。
图8所示的是转换电路的电路例及动作的示意图。
图9所示的是第1实施方式中相关的差动输出电路的变形例5的电路图。
图10所示的是第1实施方式中相关的差动输出电路的变形例6的电路图。
图11所示的是第2实施方式中相关的差动输出电路的电路图。
图12所示的是第3实施方式中相关的差动输出电路的电路图。
图13所示的是静电保护电路的电路图例。
图14所示的是差动输出电路所使用的传送系统的结构图。
图15所示的是第4实施方式中相关的差动终端电路的电路图。
图16所示的是第4实施方式中相关的差动终端电路的具体例的电路图。
图17所示的是NMOS晶体管MN61各部的电位变化的图。
图18所示的是第4实施方式中相关的差动终端电路的变形例1的电路图。
图19所示的是第4实施方式中相关的差动终端电路的变形例2的电路图。
图20所示的是第4实施方式中相关的差动终端电路的变形例3的电路图。
图21所示的是第4实施方式中相关的差动终端电路的变形例4的电路图。
图22所示的是第4实施方式中相关的差动终端电路的变形例5的电路图。
图23所示的是第5实施方式中相关的差动输出电路的电路图。
图24所示的是第5实施方式中相关的差动输出电路的变形例的电路图。
符号说明
10、10a、10b、10d              分压电路
11                             转换电路
20                             CML电路
21                             接收检测电路
22a、22b                       静电保护电路
50                             发送部
51                             差动输出电路
52                             差动终端电路
53                             差动传送电路
54                             接收部
55                             差动接收电路
60                             终端电路
61、61a、61b、
61c、61d、61e                  控制电路
62                             电压供给电路
63、63a、63b                   分压电路
64                             负载电路
65                             电位缓和电路
66                             BG电压供给电路
BUF1、BUF2                     缓冲电路
C1、C2                         电容元件
D21、D22                        二极管
DNW1、DNW2                      隔离用阱
I1                              电流源
INV1、INV2                      反向电路
MN1～MN8、MN10～MN23、
MN61～MN63、MN71、MN72          NMOS晶体管
MP1～MP5、MP10～MP20、
MP61、MP71～MP73                PMOS晶体管
NAND1                           NAND电路
OUT、OUTB                       输出端子
P-sub                           基板
PW1～PW4                        P型阱
Q21                             PNP晶体管
Q22                             NPN晶体管
R1～R12、R15、R3a、
R3b、R4a、R4b、R51、
R52、R71～R75                   电阻元件
RG1、RG2                        稳压器
具体实施方式
以下是实施方式的概述。所附图面中的参照符号仅是为了用于帮助理解的示例，而非表示限定于图中所示的方式。
根据与实施方式相关的差动输出电路优选如下，即具有：由分别接收互为反相的输入信号(图1的IN、INB)的第1及第2晶体管(图1的MN1、MN2)构成的差动对；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管(图1的MN3、MN4)；与第3及第4晶体管各自的漏极连接的第1及第2输出端子(图1的OUTB、OUT)；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路(图1的10)。
根据上述差动输出电路，便可将第1及第2输出端子各自电位的中间电位进行分压并作为偏压供给至第3及第4晶体管的栅极。因此，由于可向晶体管供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路。
差动输出电路中，分压电路也可为在第1及第2输出端子的任何一个的电位处于规定范围内时改变分压比的结构(图6的10a)。
差动输出电路也可为具有以下电路的结构：分别将2个输入信号供给到第1及第2晶体管各自的栅极上的2个缓冲电路(图1的BUF1、BUF2)；将第1电源电压进行降压并作为第2电源电压向2个缓冲电路供给的电源供给电路(图1的RG2)。
差动输出电路中，分压电路也可为在第2电源电压处于规定范围内时改变分压比的结构(图7的10b)。
差动输出电路也可为如下结构：在第1电源电压处于规定范围内时，构成差动对的电流源(图7的MN5)被激活。
差动输出电路也可为如下结构：从电源供给电路无第2电源电压输出时电流源不被激活。
差动输出电路中，2个缓冲电路可为如下结构：通过使第1及第2晶体管各自的栅极分别与AC耦合(通过图9的C1、C2耦合)，便可向第1及第2晶体管各自的栅极供给第2电源电压的偏移电压量的输入信号。
根据其他优选的实施方式，半导体器件具有：分别接收互为反相的输入信号的第1及第2晶体管；共同连接于第1及第2晶体管的源极的电流源；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管；与第3及第4晶体管各自的漏极连接的第1及第2输出端子；配置在形成第1晶体管至第4晶体管的扩散区域的下部，被供给第1及第2输出端子各自电位的中间电位且与第1晶体管至第4晶体管为同一导电型的隔离用阱(图1、2的DNW1)。
根据上述的半导体器件，便可将第1及第2输出端子各自电位的中间电位进行分压并作为偏压供给隔离用阱。因此，由于可向晶体管供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路
半导体器件中，隔离用阱也可为将形成第1及第2晶体管的第1阱(图4的PW3)和形成第3及第4晶体管的第2阱(图4的PW4)进行隔离的结构。
半导体器件还可具有连接于第1及第2阱间的第1电阻元件(图4的R10)。
半导体器件还可具有连接于第2阱和第3及第4晶体管各自的源极之间的第2及第3电阻元件(图4的R11、R12)。
半导体器件还可具有将中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路。
而且，根据其他优选的实施方式，差动输出电路具有：2个输出端子(图11的OUT、OUTB)；驱动2个输出端子的漏极开路的CML电路(图11的20)；由将2个输出端子各自电位的中间电位接收到一端的多个级联晶体管构成的接收检测电路(图11的21)；以及将2个输出端子各自电位的中间电位进行分压并输出的分压电路(图11的10d)。其中，多个级联晶体管中，接地侧的晶体管(图11的MN8)在将控制是否进行接收检测的检测允许信号接收到栅极的同时从源极输出接收检测信号，而其他晶体管(图11的MN7)将分压电路的输出电压接收到栅极。
根据上述的差动输出电路，便可将2个输出端子各自电位的中间电位进行分压并供给至构成接收检测电路的多个级联晶体管中的接地侧的晶体管以外的晶体管的栅极。因此，由于可向晶体管供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路。
差动输出电路中，分压电路也可为在2个输出端子的任何一个的电位处于规定范围内时改变分压比的结构。
而且，根据其他优选的实施方式，差动输出电路具有：2个输出端子(图12的OUT、OUTB)；驱动2个输出端子的漏极开路的CML电路(图12的20)；分别连接于2个输出端子和接地之间，且由多个级联晶体管构成的2个静电保护电路(图12的22a、22b)；以及将2个输出端子各自电位的中间电位进行分压并输出的分压电路(图12的10d)；其中，多个级联晶体管中，接地侧的晶体管(图13的MN22)将栅极接地，其他晶体管(图13的MN23)将分压电路的输出电压进行分压后的电位接收到栅极。
根据如上所述的差动输出电路，可将2个输出端子各自电位的中间电位进行分压并供给至构成静电保护电路的多个级联晶体管中接地侧的晶体管以外的晶体管的栅极。因此，由于可向晶体管供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路。
差动输出电路也可为如下结构：静电保护电路包括连接于输出端子和接地之间的晶闸管(图13的Q21、Q22)，其中，级联晶体管可根据离接地侧最远的晶体管的漏极电压来控制晶闸管的导通和截止。
差动输出电路中，分压电路也可为在2个输出端子的任何一个的电位处于规定范围内时改变分压比的结构。
而且，根据其他实施方式，差动输出电路具有：2个输出端子(图15的OUT、OUTB)；驱动2个输出端子的漏极开路的CML电路；连接于2个输出端子之间，且由终端电阻(图15的R61、R62)及开关元件(图15的MP61)的串联电路构成的终端电路(图15的60)；将2个输出端子各自电位的中间电位作为电源的多个级联晶体管；以及进行如下控制的控制电路(图15的61)：即多个级联晶体管中，接地侧的晶体管(图15的MN61)将开关元件的导通和截止的控制信号接收到栅极，其他晶体管(图15的MN62)将2个输出端子各自电位的中间电位进行分压后的电位接收到栅极，其他晶体管中，根据离接地侧最远的晶体管的漏极电压来控制开关元件的导通和截止。
根据上述的差动输出电路，便可将2个输出端子各自电位的中间电位进行分压并供给至构成控制电路的多个级联晶体管中的接地侧晶体管以外的晶体管的栅极。因此，由于可向晶体管供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路。
差动输出电路中，控制电路具有：检索中间电位并进行输出的电源供给电路(图15的62)；一端与电源供给电路的输出端连接，另一端与开关元件的控制端连接的负载电路(图15的64)；将负载电路的一端或另一端的电位进行分压后并进行输出的分压电路(图15的63)；其中，多个级联晶体管也可为一端与负载电路的另一端连接，而另一端接地，其他晶体管将分压电路的输出信号接收到栅极。
差动输出电路还可为如下结构：具有在多个级联晶体管的一端和负载电路的另一端之间产生电位差的电位缓和电路(图15的65)。
差动输出电路中，开关元件可由向背栅极供给中间电位的MOS晶体管构成。
另外，其他的优选实施方式中相关的差动输出电路具有：由分别接收互为反相的输入信号的第1及第2晶体管(图23的MN1、MN2)构成的差动对；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管(图23的MN3、MN4)；构成差动对中的电流源且与第1及第2晶体管为同一导电型的第5晶体管(图23的MN5)；与第3及第4晶体管各自的漏极连接的第1及第2输出端子(图23的OUTB、OUT)；连接在第1至第5晶体管各自的栅极和漏极间以使其导通的第1导通元件至第5导通元件(MP72、MP71、MN72、MN71、MP73)；将2个输入信号分别供给至第1及第2晶体管各自的栅极的2个缓冲电路(图23的BUF1、BUF2)；以及将第1电源电压(图23的VDDM)进行降压并作为第2电源电压(图23的VDDL)向2个缓冲电路供给的电源供给电路(图23的RG2)；其中，第1导通元件至第5导通元件至少在无第1电源电压供给时处于导通状态。
差动输出电路中还可包括控制电路(图23的61)，其中，所述控制电路具有将2个输出端子各自电位的中间电位作为电源的多个级联晶体管；多个级联晶体管中，接地侧的晶体管将第1电源电压接收到栅极，其他晶体管将2个输出端子各自电位的中间电位进行分压后的电位接收到栅极，其他晶体管中，所述控制电路根据离接地侧最远的晶体管的漏极电压来控制第1及第2导通元件的导通状态。
差动输出电路中具有连接在第3及第4晶体管各自的栅极和第1电源电压之间的第1及第2电阻元件(图23的R72、R71)；第1导通元件至第5导通元件也可由在无第1电源电压供给时处于导通状态的MOS晶体管分别构成。
差动输出电路中具有连接在第3及第4晶体管各自的栅极和第1电源电压之间的第1及第2电阻元件(图24的R72、R71)；第3及第4导通元件也可由在无第1电源电压供给时处于导通状态的MOS晶体管(图24的MN72、MN71)分别构成；第1、第2、第5导通元件也可分别由电阻元件(图24的R74、R73、R75)构成。
下面参照图面对实施方式进行具体说明。
(第1实施方式)
图1所示的是第1实施方式中相关的差动输出电路的电路图。图1中的差动输出电路具有稳压器RG1和RG2、缓冲电路BUF1和BUF2、输出端子OUT和OUTB、电流源I1、NMOS晶体管MN1～MN6、以及电阻元件R1～R4。
稳压器RG1将电源VDDH的电压(如为3.3V或2.5V)进行降压并输出电源VDDM(如为1.8V)。稳压器RG2将电源VDDM的电压进行降压并输出电源VDDL(如为1.0V)。
缓冲电路BUF1及BUF2由电源VDDL驱动，并将输入信号IN及INB进行缓冲后分别供给至NMOS晶体管MN1及MN2的栅极。本实施方式中，输入信号IN和INB为互为反相的输入信号。
NMOS晶体管MN5及MN6构成电流镜，而且，与供给至NMOS晶体管MN6的漏极的电流源I1为相同值的电流流过作为电流源的NMOS晶体管MN5。
NMOS晶体管MN1及MN2将源极共同连接于NMOS晶体管MN5的漏极并构成差动对。
NMOS晶体管MN3及MN4分别与NMOS晶体管MN1及MN2串联，且将各自的漏极与输出端子OUTB及OUT连接。
电阻元件R1及R2的串联电路连接于输出端子OUTB及OUT之间。电阻元件R1及R2的串联电路的中性点的节点N1与一端接地的电阻元件R3及R4的串联电路的另一端连接。本实施方式中，电阻元件R3及R4构成分压电路10。
电阻元件R3、R4的串联电路的中性点的节点N2与NMOS晶体管MN3、MN4的栅极连接。
NMOS晶体管MN1～MN4的背栅极共同连接于NMOS晶体管MN1、MN2的源极。
配置在NMOS晶体管MN1～MN4的背栅极下部的N型隔离用阱(深N阱)DNW1与节点N1连接。
下面，对形成上述差动输出电路的半导体器件进行说明。图2所示的是第1实施方式中相关的半导体器件的结构的剖面图。图2中，半导体器件的P型衬底P-sub上形成有P型阱PW1及N型隔离用阱DNW1。
在成为NMOS晶体管MN5的背栅极的P型阱PW1内，分别形成有成为NMOS晶体管MN5的源极及漏极的N型扩散层，而且，在2个N型扩散层之间的P型阱PW1的上部形成有NMOS晶体管MN5的栅极电极。
隔离用阱DNW1内设置有分别成为NMOS晶体管MN1～MN4的背栅极的P型阱PW2。P型阱PW2内形成有：分别成为NMOS晶体管MN1及MN2的源极的N型扩散层；分别成为NMOS晶体管MN1、MN2的漏极以及NMOS晶体管MN3、MN4的源极的N型扩散层；以及分别成为NMOS晶体管MN3、MN4的漏极的N型扩散层。
构成NMOS晶体管MN1(MN2)的2个N型扩散层之间的P型阱PW2的上部形成有NMOS晶体管MN1(MN2)的栅极电极。构成NMOS晶体管MN3(MN4)的2个N型扩散层之间的P型阱PW2的上部形成有NMOS晶体管MN3(MN4)的栅极电极。
在上述结构的差动输出电路中，如果以HDMI(High DefinitionMultimedia Interface)等为例，输出端子OUTB及OUT的电源供给来自接收侧，所以电压为2.7～3.3V。另外，节点N1、N2的电位分别为3.05V、1.8V左右。因此，NMOS晶体管MN3、MN4各自的栅极和漏极之间的电压为0.9～1.5V，NMOS晶体管MN1、MN2各自的栅极与漏极之间的电压、以及源极和栅极之间的电压最高为0.9V。
另一方面，在与接收侧之间无布线，或因接收侧的电源被拔掉而从接收侧无电源供给时，输出端子OUTB及OUT、节点N1及N2的电压为0V。因此，NMOS晶体管MN1、MN2各自的栅极和漏极之间的电压、源极和栅极之间的电压最高为0.9V。
另一方面，在从接收侧有电源供给的状态下电源VDDH为0V时，节点N2的电位为1.8V左右。另外，由于电源VDDM及VDDL也为0V，所以NMOS晶体管MN1、MN2、MN5为截止状态。因此，NMOS晶体管MN1～MN5中各电极间的电压低于1.8V。
如上所述，NMOS晶体管MN1～MN5中各电极间的电压与电源的状态无关，均低于1.8V。因此，可使用低于1.8V的低电压晶体管。
另外，如图2所示，为了将P型阱PW2共同连接于NMOS晶体管MN1～MN4，由于为级联，所以无需布线。由于减少了因配线等的浮地电容，所以有利于实现器件的高速化。
(变形例1)
图3所示的是第1实施方式中相关的差动输出电路的变形例1的电路图。图3中，与图1相同的符号表示同一内容，所以在此不再进行重复说明。经由电阻元件R10将NMOS晶体管MN3及MN4的背栅极共同连接于NMOS晶体管MN1及MN2的背栅极，而且，经由电阻元件R11及R12分别与NMOS晶体管MN3及MN4各自的源极连接。
下面说明形成有变形例1中的差动输出电路的半导体器件。图4所示的是变形例1相关的半导体器件的结构的剖面图。图4中，与图2相同的符号表示同一内容，所以在此不再进行重复说明。图4所示的半导体器件具有用来替换图2的N型隔离用阱DNW1的N型隔离用阱DNW2。隔离用阱DNW2内，将作为NMOS晶体管MN1及MN2各自的背栅极的P型阱PW3和作为NMOS晶体管MN3及MN4各自的背栅极的P型阱PW4隔离开而设置。
P型阱PW3内形成有成为NMOS晶体管MN1及MN2各自的源极的N型扩散层、以及成为NMOS晶体管MN1及MN2各自的漏极的N型扩散层。P型阱PW4内形成有成为NMOS晶体管MN3及MN4各自的源极的N型扩散层、以及成为NMOS晶体管MN3及MN4各自的漏极的N型扩散层。
在上述结构的差动输出电路中，NMOS晶体管MN1～MN5中的栅极与源极、栅极与漏极、栅极与基极、以及源极与漏极的4个端子之间，在定态下电压必须小于等于1.8V，但扩散层间的电位差为3.3V也没有问题。因此，基板P-sub和隔离用阱DNW2之间等为施加了3.3V的电位的结构。如图4所示的结构中，将P型阱PW3及PW4隔离而设置，为可输入不同的偏压电压的结构。如前所述进行隔离设置，便可将输出端子OUTB及OUT上的静电进行分压，从而提高静电放电(ESD)的耐受性。
(变形例2)
图5所示的是第1实施方式中相关的差动输出电路的变形例2的电路图。图5中，与图1相同的符号表示同一内容，所以在此不再进行重复说明。电阻元件R15的一端与电源VDDM连接，另一端与NMOS晶体管MN3及MN4的栅极连接。PMOS晶体管MP2将栅极与电源VDDM连接，将源极与节点N2连接，将漏极及背栅极与NMOS晶体管MN3、MN4的栅极连接。
在上述结构的差动输出电路中，电源VDDM为1.8V时，就经由电阻元件R15从电源VDDM向NMOS晶体管MN3及MN4的栅极供给偏压。另一方面，截断电源VDDM(0V)时，PMOS晶体管MP2处于导通状态，并从节点N2向NMOS晶体管MN3及MN4的栅极供给偏压。
另外，如图5B所示，也可用NMOS晶体管MN10来替换电阻元件R15，所述NMOS晶体管MN10的漏极和栅极与电源VDDM连接，源极与NMOS晶体管MN3及MN4的栅极连接。此时，电源VDDM为1.8V时，经由处于导通状态的NMOS晶体管MN10从电源VDDM向NMOS晶体管MN3及MN4的栅极供给偏压。另一方面，截断电源VDDM(0V)时，NMOS晶体管MN10为截止状态。
另外，如图5C所示，也可用PMOS晶体管MP10来替换电阻元件R15，所述PMOS晶体管MP10的漏极与电源VDDM连接，源极、栅极及背栅极与NMOS晶体管MN3及MN4的栅极连接。此时，电源VDDM为1.8V时，经由处于导通状态的PMOS晶体管MP10从电源VDDM向NMOS晶体管MN3、MN4的栅极供给偏压。另一方面，截断电源VDDM(0V)时，PMOS晶体管MP10为截止状态。
如上所述，NMOS晶体管MN3及MN4的栅极的偏压也可不固定于节点N2。
(变形例3)
图6所示的是第1实施方式中相关的差动输出电路的变形例3的电路图。图6中，与图1相同的符号表示同一内容，所以在此不再进行重复说明。与图1所示的分压电路10相比，分压电路10a还具有：PMOS晶体管MP3及MP4、电阻元件R5及R6，且还具有用来替换图1中的电阻元件R3的串联的电阻元件R3a及R3b，。
PMOS晶体管MP3(MP4)将源极及背栅极与节点N1连接，经由电阻元件R5(R6)将栅极与输出端子OUT(OUTB)连接，并将漏极连接到电阻元件R3a及R3b的连接点上。电阻元件R5(R6)具有保护PMOS晶体管MP3(MP4)的栅极的作用，以避免来自外部的过大电压被输入到输出端子OUT(OUTB)上。
在上述结构的差动输出电路中，针对假设出现以下情况时而进行设置，即因接收侧之间的连接线出现不良而导致输出端子OUTB或OUT的一侧的连接处出现断线时的情况。接通接收侧的电源时，输出端子OUTB及OUT中的一个将产生最大为3.3V的电压，另一个为降低到0V的状态。此时，节点N1的电位大幅度降低为1.65V。因此，向NMOS晶体管MN3、MN4的栅极供给的偏压电压(节点N2的电位)也将降低。为防止出现这种情况而提高了节点N2的电位，以便在检测到输出端子OUTB或OUT中的任何一个出现断线时使PMOS晶体管MP3及MP4处于导通状态。即，通过使PMOS晶体管MP3或MP4中的一个成为导通状态而使电阻元件R3b中的电压降低量变为0V，由此可提高偏压电压(节点N2的电位)。由此，即使在一侧出现断线而导致输出端子OUTB或OUT中的一个的电位降低到0V附近，也可维持偏压电压，从而可确保各晶体管的耐压。
(变形例4)
图7所示的是第1实施方式中相关的差动输出电路的变形例4的电路图。图7中，与图6相同的符号表示同一内容，所以在此不再进行重复说明。与图6所示的分压电路10a相比，分压电路10b还具有PMOS晶体管MP5及电阻元件R7，且还具有用来替换图6的电阻元件R4的串联的电阻元件R4a及R4b。另外，NMOS晶体管MN5的栅极和NMOS晶体管MN6的栅极之间还具有转换电路11。
PMOS晶体管MP5将源极及背栅极与电阻元件R4a及R4b的连接点连接，再经由电阻元件R7将栅极与电源VDDL连接，并将漏极接地。电阻元件R7具有保护PMOS晶体管MP5的栅极的作用，以避免电源VDDL可能产生的过大电压。
转换电路11由电源VDDM、VDDL供给而运行，并具有转换开关(SW1)的作用，所述转换开关(SW1)根据稳压器使能信号EN的电平决定将NMOS晶体管MN5的栅极接地或将其与NMOS晶体管MN6的栅极连接。
下面对转换电路11进行详细说明。图8A所示的是转换电路11的电路例的示意图。转换电路11具有NMOS晶体管MN11～MN21、PMOS晶体管MP11～MP20。
NMOS晶体管MN13及PMOS晶体管MP11构成由电源VDDL驱动的CMOS反向电路，将稳压器使能信号EN进行反转后供给至NMOS晶体管MN15及PMOS晶体管MP13的栅极。
NMOS晶体管MN14及PMOS晶体管MP12构成由电源VDDL驱动的CMOS反向电路，将稳压器使能信号EN及同相的信号供给至PMOS晶体管MP15、MP17、MP18的栅极。
PMOS晶体管MP13经由PMOS晶体管MP14将源极与电源VDDM连接，将漏极与NMOS晶体管MN15的漏极及PMOS晶体管MP18的栅极连接，并将NMOS晶体管MN15的源极接地。
PMOS晶体管MP15经由PMOS晶体管MP16将源极与电源VDDM连接，将漏极与NMOS晶体管MN16的漏极及PMOS晶体管MP14的栅极连接，并将NMOS晶体管MN16的源极接地。
PMOS晶体管MP17经由PMOS晶体管MP18将源极与电源VDDM连接，将漏极与NMOS晶体管MN16的漏极连接。
NMOS晶体管MN19、MN18、MN17将栅极共同连接于电源VDDM，并从接地侧朝向NMOS晶体管MN16的栅极进行级联。
NMOS晶体管MN20及PMOS晶体管MP19构成由电源VDDM驱动的CMOS反向电路，将NMOS晶体管MN16的漏极的信号进行反转后作为信号PDB供给至NMOS晶体管MN11的栅极。
NMOS晶体管MN21及PMOS晶体管MP20构成由电源VDDM驱动的CMOS反向电路，将信号PDB进行反转后作为信号PD供给至NMOS晶体管MN12的栅极。
NMOS晶体管MN11连接于NMOS晶体管MN6的漏极及栅极和NMOS晶体管MN5的栅极之间。NMOS晶体管MN12连接于NMOS晶体管MN5的栅极和接地之间。
如图8B所示，上述结构的转换电路11根据电源VDDM及VDDL的电压及稳压器使能信号EN的电平而运行。即，在电源VDDM、VDDL正常供给(分别为1.8V、1.0V时)的情况下，如稳压器使能信号EN为H电平，则信号PD=“L”、信号PDB=“H”。因此，NMOS晶体管MN11为导通状态、NMOS晶体管MN12为截止状态，NMOS晶体管MN5的栅极与NMOS晶体管MN6的漏极及栅极连接。即，由NMOS晶体管MN5、MN6构成的电流镜将被激活。
另外，在电源VDDM及VDDL正常供给的情况下，稳压器使能信号EN为L电平时，或在电源VDDM为1.8V、电源VDDL为0V时，则信号PD=“H”、信号PDB=“L”。因此，NMOS晶体管MN11为截止状态、NMOS晶体管MN12为导通状态，且NMOS晶体管MN5的栅极接地。
而且，在电源VDDM及VDDL都为0V时，信号PD=“L”、信号PDB=“L”。因此，NMOS晶体管MN11、MN12都为截止状态。
即，作为构成差动对的电流源的NMOS晶体管MN5在电源VDDM及VDDL为正常状态的情况下，当稳压器使能信号EN为H电平时被激活。在稳压器使能信号EN为L电平时或者电源VDDL不处于正常状态时，NMOS晶体管MN5为截止(非激活)的状态。
在上述的差动输出电路中，在稳压器使能信号EN为L电平且电源VDDL为0V时，NMOS晶体管MN1、MN2、MN5为截止状态。而且，PMOS晶体管MP5为导通状态而使电阻元件R4a处于短路状态，并降低节点N2的电位。因此，就可满足NMOS晶体管MN1～MN5的耐压要求。
(变形例5)
图9所示的是第1实施方式中相关的差动输出电路的变形例5的电路图。图9中，与图1相同的符号表示同一内容，所以在此不再进行重复说明。与图1所示的差动输出电路相比，图9所示的差动输出电路具有位于NMOS晶体管MN1(MN2)的栅极和缓冲电路BUF1(BUF2)的输出端之间的电容元件C1(C2)。另外，还具有位于NMOS晶体管MN1(MN2)的栅极和电源VDDL之间的电阻元件R8(R9)。
根据上述结构的差动输出电路，将缓冲电路BUF1(BUF2)的输出信号偏压到电源VDDL的电压后供给至NMOS晶体管MN1(MN2)的栅极。因此，NMOS晶体管MN1、MN2的栅极的偏压电压上升，且更易于确保NMOS晶体管MN1～MN3中的动作容限和耐压容限。
(变形例6)
图10所示的是第1实施方式中相关的差动输出电路的变形例6的电路图。图10中，与图9相同的符号表示同一内容，所以在此不再进行重复说明。图10所示的差动输出电路去掉了稳压器RG1而从外部直接供给电源VDDM。此结构也可如上所述地确保各晶体管的耐压。
以上列出了各种变形例，但并不仅限于所述变形例，还可将其进行各种组合和变更，只要不与上述的功能相反便可。在此无需赘言。
在上述结构的差动输出电路中，将NMOS晶体管MN3及MN4的栅极与分压电路10(10a、10b)的节点N2连接并供给偏压。因此，由于可向NMOS晶体管MN3及MN4供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路
(第2实施方式)
下面对被用在差动输出电路中的接收检测电路进行说明。图11所示的是第2实施方式中相关的差动输出电路的电路图。图11中，与图6相同的符号表示同一内容，所以在此不再进行重复说明。图11所示的差动输出电路还具有分压电路10d及接收检测电路21。其中，CML电路20优选与第1实施方式中相关的差动输出电路同样的漏极开路的CML(Current Mode Logic，电流型逻辑)电路，但并不限于此，只要CML电路20中的晶体管的耐压达到所希望的条件便可。
分压电路10d与图6的分压电路10a为同样的结构。但是，如第1实施方式中所说明的，如果CML电路20具有分压电路10a，则分压电路10d需与分压电路10a分别设置。理由如下：分压电路10a被设置为NMOS晶体管MN3及MN4的偏压专用，在因热插拔等与接收侧之间的电线拔插之后的瞬态中，为了提高追踪速度而必须减小节点的负载。因此，优选设置NMOS晶体管MN3及MN4的偏压专用的分压电路10a。
接收检测电路21具有反向电路INV1及INV2、2输入的NAND电路NAND1、NMOS晶体管MN7及MN8、以及电阻元件R13、R14。反向电路INV1及INV2、NAND电路NAND1上设有电源VDDL。
NMOS晶体管MN7经由电阻元件R13将漏极与节点N1连接，将栅极与节点N2连接，将源极与NMOS晶体管MN8的漏极连接。
NMOS晶体管MN8通过反向电路INV1将逻辑取反后的信号REN接收到栅极，并经由电阻元件R14将源极接地。信号REN为L电平时，信号REN即为接收检测允许信号，允许对输出端子OUT及OUTB上是否有外部电源供给的情况进行检测。
NAND电路NAND1的一个输入端与反向电路INV1的输出端连接，另一输入端与NMOS晶体管MN8的源极连接，并经由反向电路INV2从输出端输出信号RDT。
在上述的结构中，信号REN为H电平时，NMOS晶体管MN8的栅极为L电平且NMOS晶体管MN8为截止状态。因此，NAND电路NAND1的2输入为L电平，信号RDT也为L电平。
另外，信号REN为L电平时，NMOS晶体管MN8的栅极为H电平而NMOS晶体管MN8为导通状态。在此状态下如果从外部向输出端子OUT、OUTB供给电源时，节点N2的电位就上升而NMOS晶体管MN7为导通状态，电阻元件R14上有电流流过而使NMOS晶体管MN8的源极为H电平。因此，信号RDT也为H电平。即，接收检测电路21将信号RDT=“H”视为可接收状态并输出。
另一方面，NMOS晶体管MN8为导通状态且输出端子OUT、OUTB上没有从外部供给电源时，NMOS晶体管MN7为截止状态，由于无电流流过电阻元件R11而使NMOS晶体管MN8的源极为L电平。因此，信号RDT也为L电平。即，接收检测电路21将信号RDT=“L”视为不可接收状态并输出。
在上述结构的接收检测电路21中，NMOS晶体管MN7、MN8被级联，且NMOS晶体管MN7的栅极与分压电路10d的节点N2连接并被供给偏压。因此，由于可向NMOS晶体管MN7供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路。
(第3实施方式)
下面对被用于差动输出电路的静电保护电路进行说明。图12所示的是第3实施方式中相关的差动输出电路的电路图。图12中，与图11相同的符号表示同一内容，所以在此不再进行重复说明。图12所示的差动输出电路还具有静电保护电路22a及22b。其中，静电保护电路22a及22b将正极A分别与输出端子OUT及OUTB连接，并将负极K接地，将触发栅极TG与节点N2连接。
下面对静电保护电路22a及22b进行详细说明。图13所示的是静电保护电路22a及22b的电路图例。
图13A中的静电保护电路具有NMOS晶体管MN22及MN23。其中，NMOS晶体管MN23将漏极与正极A连接，将栅极与触发栅极TG连接，并经由NMOS晶体管MN22将源极与负极K连接。NMOS晶体管MN22将漏极与NMOS晶体管MN21的源极连接，将栅极及源极与负极K连接。
图13A的静电保护电路中，如果向触发栅极TG输入的电压大于等于NMOS晶体管MN22的击穿电压时，NMOS晶体管MN22及MN23将被导通。即，正极A和负极K之间将被导通而具有静电保护电路的作用。
图13B中，与图13A相同的符号表示同一内容，所以在此不再进行重复说明。与图13A的静电保护电路相比，图13B的静电保护电路还具有二极管D21及D22、PNP晶体管Q21、NPN晶体管Q22。PNP晶体管Q21将发射极与正极A连接，将基极与NMOS晶体管MN23的漏极及NPN晶体管Q22的集电器连接，并将集电器与NPN晶体管Q22的基极连接，NPN晶体管Q22将发射极与负极K连接，二极管D21按反方向连接在触发栅极TG和负极K之间，二极管D22按反方向连接在正极A和负极K之间。
图13B的静电保护电路中，PNP晶体管Q21和NPN晶体管Q22构成晶闸管(SCR)。如果向触发栅极TG输入的电压大于等于NMOS晶体管MN22的击穿电压时，具有触发元件作用的NMOS晶体管MN22及MN23将被导通。由此，PNP晶体管Q21及NPN晶体管Q22都为导通状态。即，正极A和负极K之间将被导通而具有静电保护电路的作用。
图13中，NMOS晶体管MN22、MN23被级联，且NMOS晶体管MN23的栅极与分压电路10d的节点N2连接并被供给偏压。因此，由于可向NMOS晶体管MN23供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路。
(第4实施方式)
下面对被用在差动输出电路的终端电路进行说明。图14所示的是差动输出电路所使用的传送系统的结构图。图14中，传送系统具有发送部50、差动传送电路53以及接收部54。发送部50具有差动输出电路51及差动终端电路52。接收部54具有电阻元件R51及R52、以及差动接收电路55。本实施方式中，差动输出电路51为上述第1至第3实施方式中所说明的差动输出电路。
差动输出电路51经由差动传送电路53与差动接收电路55连接。另外，差动输出电路51中输出互为反相的信号的2个输出端因差动终端电路52而成为终端。差动接收电路55中互为反相的2个输入端分别经由电阻元件R51及R52而与接收侧的Rx电源(如为3.3V)连接。
从差动输出电路51输出的差动信号经由差动传送电路53被差动接收电路55接收。差动输出电路51的输出端经由电阻元件R51及R52而由Rx电源供给电源。
接下来说明差动终端电路52。图15所示的是第4实施方式中相关的差动终端电路的电路图。图15中的差动终端电路具有终端电路60和控制电路61。
终端电路60由电阻元件R61、PMOS晶体管MP61、电阻元件R62的串联电路构成，并连接于输出端子OUT及OUTB之间。
控制电路61包括电压供给电路62、分压电路63、负载电路64、电位缓和电路65以及NMOS晶体管MN61及MN62。
电压供给电路62连接于输出端子OUT及OUTB之间，输出端子OUT及OUTB各自电位的中间电位被供给至PMOS晶体管MP61的背栅极和分压电路63以及负载电路64的一端。
分压电路63将输出端子OUT及OUTB各自电位的中间电位进行分压后供给至NMOS晶体管MN62的栅极。
负载电路64的另一端与PMOS晶体管MP61的栅极和电位缓和电路65的一端连接。
电位缓和电路65的另一端与NMOS晶体管MN62的漏极连接，NMOS晶体管MN62的源极与NMOS晶体管MN61的漏极连接。
NMOS晶体管MN61的源极接地，并将显示终端电路60是否被激活的信号CNT接收到栅极。
下面说明差动终端电路52的具体例子。图16为差动终端电路52的具体例的电路图。本实施方式中，电阻元件R61及R62的电阻值为160Ω，电压供给电路62由电阻值为10kΩ的2个电阻元件串联而形成，分压回路63由电阻值为250kΩ和360kΩ的2个电阻元件串联而形成，负载电路64由电阻值为5kΩ的电阻元件构成，电位缓和电路65由电阻值为5kΩ的电阻元件构成。
如上述结构的差动终端电路中，输出端子OUT及OUTB各自的电位例如为3.3V和2.8V。本实施方式中，信号CNT从0V变为1.8V时NMOS晶体管MN61各部分电位的变化如图17所示。
信号CNT为0V时，NMOS晶体管MN61及MN62为截止状态，电压供给电路62将输出端子OUT及OUTB各自电位的中间电位3.05V供给至PMOS晶体管MP61的栅极。由于PMOS晶体管MP61两端的电位分别为3.3V和2.8V，所以处于截止状态，终端电路60处于非激活的开路状态(不被作为终端的状态)。
此时，PMOS晶体管MP61中，栅极、背栅极、源极、漏极的各电压分别为3.05V、3.05V、3.3V、2.8V，因此可确保在PMOS晶体管MP61的栅极氧化膜上的电位差保持在许容范围内(2V左右或更低)。
另一方面，信号CNT为1.8V时，NMOS晶体管MN61及MN62为导通状态，PMOS晶体管MP61的栅极电位降低。因此，PMOS晶体管MP61为导通状态，终端电路60处于短路状态(被作为终端的状态)。即，终端电路60被激活，输出端子OUT及OUTB之间具有160Ω+160Ω+PMOS晶体管MP61的导通电阻(几Ω)而成为终端。
此时，PMOS晶体管MP61中，栅极、背栅极、源极、漏极的各电压分别为2.09V、2.56V、3.3V、2.8V，PMOS晶体管MP61的栅极和背栅极之间、栅极和漏极之间、漏极和源极之间的各电压分别为0.47V、0.957V、0.965V，由此可确保电位差处于许容范围内(2V左右或更低)。
在如上所述运行的差动终端电路中，NMOS晶体管MN61及MN62为级联的结构，由分压电路63将2个输出端子OUT及OUTB各自电位的中间电位进行分压后得到的偏压供给至NMOS晶体管MN62的栅极。因此，由于可向NMOS晶体管MN62供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路。
下面说明差动终端电路52的变形例。
如果可向NMOS晶体管MN62供给适当的偏压，便可如图18的控制电路61a所示可以省略电位缓和电路65而成为短路状态。
另外，如图19的控制电路61b所示，也可将向PMOS晶体管MP61的背栅极供给中间电位的BG电压供给电路66从电压供给电路62中隔离出来而设置。此时，BG电压供给电路66具有与电压供给电路62同样的结构。
而且，如图20的控制电路61c所示，相对于图19，也可在负载电路64和NMOS晶体管MN62之间插入电位缓和电路65。
另外，如图21的控制电路61d所示，可将分压电路63a的一端与负载电路64的另一端连接。
而且，如图22的控制电路61e所示，也可在负载电路64的另一端和NMOS晶体管MN62之间插入NMOS晶体管MN63，并由分压电路63b向NMOS晶体管MN63供给栅极偏压。此时，由NMOS晶体管MN61、MN62、MN63的3个级联晶体管构成，因此更易于进行电压的分配方面的设计。
在上述各种变形例中，由于可向NMOS晶体管MN62供给适当的偏压，所以可使用较低耐压的晶体管而获得高可靠性的电路。
(第5实施方式)
接下来说明差动输出电路的其他实施方式。图23所示的是第5实施方式中相关的差动输出电路的电路图。图23中，与图5相同的符号表示同一内容，所以在此不再进行重复说明。图23所示的差动输出电路去掉了图5中的分压电路10、PMOS晶体管MP2以及电阻元件R15，且具有控制电路61、NMOS晶体管MN71及MN72、PMOS晶体管MP71～MP73、以及电阻元件R71及R72。
控制电路61为实施方式4中所说明的电路，即将信号CNT作为电源VDDM，并将图15的负载电路64和电位缓和电路65之间的连接点分别连接到NMOS晶体管MN71及MN72各自的栅极上。另外，控制电路61也可为实施方式4中的控制电路61a～61e。
NMOS晶体管MN71(MN72)将漏极与NMOS晶体管MN4(MN3)的漏极连接，将背栅极及源极与NMOS晶体管MN4(MN3)的栅极连接。
电阻元件R71(R72)的一端与电源VDDM连接，另一端与NMOS晶体管MN4(MN3)的栅极连接。
PMOS晶体管MP71～MP73分别将各自的漏极连接到NMOS晶体管MN2、MN1、MN5各自的栅极上，将各自的背栅极及源极连接到NMOS晶体管MN2、MN1、MN5各自的漏极上，将各自的栅极共同连接到电源VDDM上。
在上述结构的差动输出电路中，如果向电源VDDM供给正常的电压(如为1.8V)，则PMOS晶体管MP71～MP73为截止状态。另外，还将电源VDDM(如为1.8V)作为信号CNT输入控制电路61，所以，NMOS晶体管MN71及MN72各自的栅极几乎都为接地电位而成为截止状态。因此，经由电阻元件R71(R72)将电源VDDM作为偏压输入NMOS晶体管MN4(MN3)的栅极。另外，NMOS晶体管MN1、MN2、MN5具有将输入信号IN及INB进行放大的差动对的作用。即，具有与第1实施方式的CML电路同样的作用。
另一方面，在截断电源VDDM(接地GND的电位变为0V)时，PMOS晶体管MP71～MP73为导通状态。另外，将接地电位作为信号CNT输入控制电路61，所以，NMOS晶体管MN71及MN72各自的栅极被作为输出端子OUT及OUTB的电位的中间电位而成为导通状态。因此，构成3段级联的NMOS晶体管MN3(MN4)、MN1(MN2)、MN5各自的栅极上被输入偏压而全部处于导通状态，并且将施加到输出端子OUT(OUTB)上的电压进行3段分压。通过此电路便可使用较低耐压的晶体管而获得高可靠性的电路。
图24所示的是第5实施方式中相关的差动输出电路的变形例的电路图。图24中，与图23相同的符号表示同一内容，所以在此不再进行重复说明。图24所示的差动输出电路是用来替换图23中的PMOS晶体管MP71～MP73，且分别具有电阻元件R73～R75。
在上述结构的差动输出电路中，通过将电阻元件R73～R75的电阻值充分提高，在向电源VDDM供给正常电压(如为1.8V)的情况下，具有与图23同样的作用。
另外，在截断电源VDDM(变为0V)时，NMOS晶体管MN71及MN72为导通状态。而且，NMOS晶体管MN1、MN2、MN5分别经由电阻元件R74、R73、R75而向各自的栅极供给偏压。因此，构成3段级联的NMOS晶体管MN3(MN4)、MN1(MN2)、MN5为导通状态，并具有图23同样的作用。
另外，本实施方式中当然也可适用第1实施方式中公示的阱的隔离或AC耦合等各种变形例。理由在此不再赘述。
以上说明的各实施方式中相关的差动输出电路最适合于使DVI(DigitalVisual Interface，数字视频接口)、HDMI(High Definition MultimediaInterface，高清晰多媒体接口)等实现高速化及低功耗化的目的。
以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。
本专利说明书引用了上述各专利文献中所公开的内容，在本说明书中所公开的内容(包括权利要求书中所公开的内容)的范围内，根据其基本的技术思想，还可对实施方式及实施例进行更改或者调整。另外，还可将权利要求书所公开的各要素(权利要求书中的各要素、实施例的各要素以及图面中的各要素等)进行多种组合或进行筛选。即，在不超出权利要求书所公开的内容以及技术思想的范围内，还可进行各变形及修正，在此无需赘言。

Claims (25)

1.一种差动输出电路，其特征在于，具有：
差动对，所述差动对包括分别接收互为反相的输入信号的第1晶体管及第2晶体管；
第3晶体管及第4晶体管，所述第3晶体管及第4晶体管分别与所述第1晶体管及第2晶体管级联连接，且与所述第1晶体管及第2晶体管导电型相同；
第1输出端子及第2输出端子，所述第1输出端子及第2输出端子分别与所述第3晶体管及第4晶体管的漏极连接；
分压电路，所述分压电路将所述第1输出端子及第2输出端子各自电位的中间电位进行分压后供给至所述第3晶体管及第4晶体管的栅极。
2.如权利要求1所述的差动输出电路，其特征在于，
所述分压电路构成为，在所述第1输出端子及第2输出端子的任一方的电位处于规定范围内时改变分压比。
3.如权利要求1所述的差动输出电路，其特征在于，还具有：
2个缓冲电路，所述2个缓冲电路分别将2个所述输入信号供给至所述第1晶体管及第2晶体管各自的栅极；
电源供给电路，所述电源供给电路将第1电源电压降压后作为第2电源电压供给至所述2个缓冲电路。
4.如权利要求3所述的差动输出电路，其特征在于，
所述分压电路构成为，在所述第2电源电压处于规定范围内时改变分压比。
5.如权利要求3所述的差动输出电路，其特征在于，
构成所述差动对的电流源在所述第1电源电压处于规定范围内时被激活。
6.如权利要求5所述的差动输出电路，其特征在于，
所述电流源在所述电源供给电路未输出所述第2电源电压时不被激活。
7.如权利要求3所述的差动输出电路，其特征在于，
所述2个缓冲电路分别与所述第1晶体管及第2晶体管各自的栅极AC耦合，由此，向所述第1晶体管及第2晶体管各自的栅极供给偏移了所述第2电源电压量的输入信号。
8.一种半导体器件，其特征在于，具有：
第1晶体管及第2晶体管，所述第1晶体管及第2晶体管分别接收互为反相的输入信号；
电流源，所述电流源连接所述第1晶体管及第2晶体管的源极而供所述第1晶体管及第2晶体管共用；
第3晶体管及第4晶体管，所述第3晶体管及第4晶体管分别与所述第1晶体管及第2晶体管级联连接，且与所述第1晶体管及第2晶体管导电型相同；
第1输出端子及第2输出端子，所述第1输出端子及第2输出端子分别与所述第3晶体管及第4晶体管的漏极连接；
隔离用阱，所述隔离用阱配置在形成有所述第1晶体管至第4晶体管的扩散区域的下部，被供给所述第1输出端子及第2输出端子各自电位的中间电位，且与所述第1晶体管至第4晶体管导电型相同。
9.如权利要求8所述的半导体器件，其特征在于，
所述隔离用阱将形成有所述第1晶体管及第2晶体管的第1阱和形成有所述第3晶体管及第4晶体管的第2阱隔离。
10.如权利要求9所述的半导体器件，其特征在于，
还具有第1电阻元件，所述第1电阻元件连接在所述第1阱与第2阱之间。
11.如权利要求10所述的半导体器件，其特征在于，
还具有第2电阻元件及第3电阻元件，所述第2电阻元件及第3电阻元件连接在所述第2阱与所述第3晶体管及第4晶体管各自的源极之间。
12.如权利要求8或11所述的半导体器件，其特征在于，
还具有分压电路，所述分压电路将所述中间电位分压后供给至所述第3晶体管及第4晶体管的栅极。
13.一种差动输出电路，其特征在于，具有：
2个输出端子；
驱动所述2个输出端子的漏极开路的CML电路；
接收检测电路，所述接收检测电路构成为，包含多个级联晶体管，且所述接收检测电路的一端接收所述2个输出端子各自电位的中间电位；
分压电路，所述分压电路将所述2个输出端子各自电位的中间电位进行分压并输出，
所述多个级联晶体管中的接地侧晶体管在栅极接收用于控制是否进行接收检测的检测允许信号，并且，从源极输出接收检测信号，所述多个级联晶体管中的其他晶体管在栅极接收所述分压电路的输出电压。
14.如权利要求13所述的差动输出电路，其特征在于，
所述分压电路构成为，在所述2个输出端子的任一方的电位处于规定范围内时改变分压比。
15.一种差动输出电路，其特征在于，具有：
2个输出端子；
驱动所述2个输出端子的漏极开路的CML电路；
2个静电保护电路，所述2个静电保护电路构成为，包含多个级联晶体管，且分别连接在所述2个输出端子与接地之间；以及
分压电路，所述分压电路将所述2个输出端子各自电位的中间电位进行分压并输出；
其中，所述多个级联晶体管中的接地侧晶体管的栅极接地，所述多个级联晶体管中的其他晶体管在栅极接收将所述分压电路的输出电压分压后的电位。
16.如权利要求15所述的差动输出电路，其特征在于，
所述静电保护电路包括连接在所述输出端子与接地之间的晶闸管，根据所述级联晶体管中的距接地侧最远侧的晶体管的漏极电压来控制所述晶闸管的导通和截止。
17.如权利要求15所述的差动输出电路，其特征在于，
所述分压电路构成为，在所述2个输出端子的任一方的电位处于规定范围内时改变分压比。
18.一种差动输出电路，其特征在于，具有：
2个输出端子；
驱动所述2个输出端子的漏极开路的CML电路；
终端电路，所述终端电路连接在所述2个输出端子之间，且由终端电阻及开关元件的串联电路构成；以及
控制电路，所述控制电路包括将所述2个输出端子各自电位的中间电位作为电源的多个级联晶体管，所述多个级联晶体管中的接地侧晶体管在栅极接收所述开关元件的导通截止的控制信号，所述多个级联晶体管中的其他晶体管在栅极接收将所述2个输出端子各自电位的中间电位分压后的电位，根据所述其他晶体管中的距接地侧最远侧的晶体管的漏极电压来控制所述开关元件的导通和截止。
19.如权利要求18所述的差动输出电路，其特征在于，
所述控制电路具有：
获取所述中间电位并输出的电源供给电路；
负载电路，所述负载电路的一端连接于所述电源供给电路的输出端，所述负载电路的另一端连接于所述开关元件的控制端；以及
分压电路，所述分压电路将所述负载电路的一端或另一端的电位分压并输出；
其中，所述多个级联晶体管的一端与所述负载电路的另一端连接，所述多个级联晶体管的另一端接地，其他晶体管在栅极接收所述分压电路的输出信号。
20.如权利要求19所述的差动输出电路，其特征在于，还具有：
电位缓和电路，所述电位缓和电路在所述多个级联晶体管的一端与所述负载电路的另一端之间产生电位差。
21.如权利要求18所述的差动输出电路，其特征在于，
所述开关元件由背栅极被供给所述中间电位的MOS晶体管构成。
22.一种差动输出电路，其特征在于，具有：
差动对，所述差动对包括分别接收互为反相的输入信号的第1晶体管及第2晶体管；
第3晶体管及第4晶体管，所述第3晶体管及第4晶体管分别与所述第1晶体管及第2晶体管级联连接，且与所述第1晶体管及第2晶体管导电型相同；
第5晶体管，所述第5晶体管构成所述差动对中的电流源，且与所述第1晶体管及第2晶体管导电型相同；
第1输出端子及第2输出端子，所述第1输出端子及第2输出端子分别与所述第3晶体管及第4晶体管的漏极连接；
第1导通元件至第5导通元件，所述第1导通元件至第5导通元件以能够导通的方式将所述第1晶体管至第5晶体管各自的栅极与漏极之间连接起来；
2个缓冲电路，所述2个缓冲电路分别将2个所述输入信号供给到所述第1晶体管及第2晶体管各自的栅极；
电源供给电路，所述电源供给电路将第1电源电压降压后作为第2电源电压供给到所述2个缓冲电路，
其中，所述第1导通元件至第5导通元件至少在未供给所述第1电源电压时处于导通状态。
23.如权利要求22所述的差动输出电路，其特征在于，
还具有控制电路，
所述控制电路包括将所述2个输出端子各自电位的中间电位作为电源的多个级联晶体管，
所述多个级联晶体管中的接地侧晶体管在栅极接收所述第1电源电压，所述多个级联晶体管中的其他晶体管在栅极接收将所述2个输出端子各自电位的中间电位分压后的电位，所述控制电路根据所述其他晶体管中的距接地侧最远侧的晶体管的漏极电压来控制所述第1导通元件及第2导通元件的导通状态。
24.如权利要求23所述的差动输出电路，其特征在于，
具有第1电阻元件及第2电阻元件，所述第1电阻元件及第2电阻元件连接在所述第3晶体管及第4晶体管各自的栅极与所述第1电源电压之间，
所述第1导通元件至第5导通元件分别由在未供给所述第1电源电压时导通的MOS晶体管构成。
25.如权利要求23所述的差动输出电路，其特征在于，
具有第1电阻元件及第2电阻元件，所述第1电阻元件及第2电阻元件连接在所述第3晶体管及第4晶体管各自的栅极与所述第1电源电压之间，
所述第3导通元件及第4导通元件分别由在未供给所述第1电源电压时导通的MOS晶体管构成，
所述第1导通元件、第2导通元件及第5导通元件分别由电阻元件构成。
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