TW201406240A - 佈線基板及其製造方法 - Google Patents

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Abstract

一種佈線基板包括：一核心基板，其包括一第一佈線層；一層間絕緣層，其係藉由形成在該核心基板上之含纖維強化材料之一樹脂層及形成在該含纖維強化材料之樹脂層上之一底塗層形成，且該層間絕緣層具有一通達該第一佈線層之通孔；及一第二佈線層，其係形成在該底塗層上，且透過該通孔連接該第一佈線層。

Description

佈線基板及其製造方法 領域
本發明係有關於一種佈線基板及其製造方法。
背景
在習知技術中，有用以安裝例如半導體晶片等之電子元件之佈線基板。在該等佈線基板之一例子中，該增層佈線係分別形成在由玻璃環氧樹脂等構成之核心基板之兩表面側上。近年來，需要該電子元件裝置之迷你化及更高效能，為了回應該等需要，有人提議減少該佈線基板之核心基板之厚度。
在日本公開專利公報第2011-181630號、日本公開專利公報第2010-232418號及日本公開專利公報第2010-10329號中揭露一相關技術。
如在稍後所述之引文段中所說明地，當使該佈線基板之核心基板薄化時，無法獲得足夠之剛性。因此，存在因在該佈線基板之製造步驟中之加熱程序等，在該佈線基板中產生一扭曲或翹曲之一問題。
概要
依據在此所述之一形態，提供一種佈線基板，其包括：一核心基板，包括一第一佈線層；一層間絕緣層，係藉由一形成在該核心基板上之含纖維強化材料之樹脂層及一形成在該含纖維強化材料之樹脂層上之底塗層形成，且該層間絕緣層具有一通達該第一佈線層之通孔；及一第二佈線層，係形成在該底塗層上，且透過該通孔連接該第一佈線層。
又，依據在此所述之另一形態，提供一種製造一佈線基板之方法，其包括：藉由形成一積層體獲得一層間絕緣層，其中一含纖維強化材料之樹脂層及一底塗層依序積層在一核心基板上，且該核心基板包括一第一佈線層；藉由加工該層間絕緣層形成一通孔，且該通孔通達該第一佈線層；及在該底塗層上，形成一透過該通孔與該第一佈線層連接之第二佈線層。
本發明之目的及優點將藉由在申請專利範圍中特別指出之元件及組合實現及獲得。
應了解的是前述一般說明及以下詳細說明皆是示範性的及說明性的且如所主張地，不限制本發明。
1‧‧‧佈線基板
5‧‧‧半導體裝置
10‧‧‧核心基板
20‧‧‧第一佈線層
20a‧‧‧晶種層
20b‧‧‧金屬鍍敷層
22‧‧‧第二佈線層
24‧‧‧第三佈線層
26‧‧‧第四佈線層
30‧‧‧含纖維強化材料之樹脂層
30a‧‧‧含纖維強化材料之樹脂 膜
32‧‧‧底塗層
32a‧‧‧底塗膜
40‧‧‧第一層間絕緣層
42‧‧‧第二層間絕緣層
44‧‧‧第三層間絕緣層
46‧‧‧阻焊層
46a‧‧‧開口部份
50‧‧‧半導體晶片
52‧‧‧凸塊電極
54‧‧‧底部填充樹脂
56‧‧‧外連接端子
100‧‧‧佈線基板
120‧‧‧佈線基板
200‧‧‧核心基板
220‧‧‧貫穿孔鍍敷層
240‧‧‧樹脂
300‧‧‧第一佈線層
320‧‧‧第二佈線層
340‧‧‧第三佈線層
360‧‧‧第四佈線層
400‧‧‧層間絕緣層
420‧‧‧阻焊層
420a‧‧‧開口部份
MF‧‧‧積層膜
R‧‧‧粗化表面
TE‧‧‧貫穿電極
TH‧‧‧貫穿孔
VH‧‧‧通孔
VH1‧‧‧第一通孔
VH2‧‧‧第二通孔
VH3‧‧‧第三通孔
圖1是顯示依據引文之一佈線基板之截面圖；圖2是用以說明依據引文之佈線基板之問題之截面圖；圖3A至3E係說明依據一實施例之製造一佈線基 板之一方法之截面圖(#1)；圖4A至4D係說明依據該實施例之製造佈線基板之方法之截面圖(#2)；圖5A至5C係說明依據該實施例之製造佈線基板之方法之截面圖(#3)；圖6A至6C係說明依據該實施例之製造佈線基板之方法之截面圖(#4)；圖7是依據該實施例之佈線基板之截面圖；及圖8是顯示使用圖7中之佈線基板之一半導體裝置之一例之截面圖。
實施例之說明
以下將參照附圖說明一實施例。
在說明一實施例之前，將在以下說明欲提出作為一基礎之引文。如圖1所示，在依據引文之一佈線基板100中，在厚度方向上在一中心部份配置一核心基板200。在該核心基板200中形成多數貫穿孔TH，且在該等貫穿孔TH之內壁上分別形成一貫穿孔鍍敷層220。又，在該等貫穿孔TH之剩餘孔中分別填充一樹脂240。
又，在該核心基板200之兩表面側分別形成透過該貫穿孔鍍敷層220互相連接之第一佈線層300。又，在該核心基板200之兩表面側分別在該第一佈線層300上依序堆疊第二、第三及第四佈線層320、340、360。
透過一配置在各個佈線層之間之層間絕緣層 400，在兩表面側堆疊該等第一至第四佈線層300、320、340、360。接著，透過一形成在各個層間絕緣層400中之通孔VH分別連接該等第一至第四佈線層300、320、340、360。
又，在該核心基板200之兩表面側分別形成一阻焊層420，且在該阻焊層420中，在該等第四佈線層360之連接部份上設有多數開口部份420a。
該核心基板200係由一玻璃環氧樹脂形成，且其厚度係400μm至800μm。該核心基板200係具有一相當厚之厚度之一剛性基板，且具有足夠剛性。因此，即使在製造該佈線基板之步驟中重複地實施加熱程序等，在該佈線基板中亦不會產生扭曲或翹曲。
近年來，需要該電子元件裝置之迷你化及更高效能，為了回應該等需要，有人提議減少該佈線基板100之核心基板200之厚度。
在圖2中顯示，在圖1之佈線基板100中，該核心基板200之厚度減少為100μm至200μm之一佈線基板120。在圖2中，其他元件係類似於在圖中之元件。
當該佈線基板120之核心基板200之厚度減少100μm至200μm時，該核心基板200之剛性大幅降低，使得該核心基板200不再可構成該剛性基板。因此，如圖2所示，當在製造該佈線基板之步驟中重複地實施加熱程序等時，該核心基板200無法承受在其內部產生之一熱應力。因此，該問題造成在該佈線基板120中產生扭曲或翹曲。
依據以下說明之實施例，可解決上述缺點。
(實施例)
圖3A至6C係顯示依據一實施例之製造一佈線基板之一方法之截面圖，且圖7係顯示依據該實施例之佈線基板之截面圖。雖然說明依據該實施例之製造一佈線基板之一方法，但是一佈線基板之結構將在稍後說明。
在依據該實施例之製造該佈線基板之方法中，如圖3A所示，首先，製備一由絕緣樹脂材料形成之核心基板10。較佳地，該核心基板10係由樹脂形成，且該樹脂含有例如玻璃環氧樹脂等之一纖維強化材料。在這情形下，該核心基板10可由例如一聚醯亞胺膜之一樹脂膜形成。該核心基板10係作成厚度大約100μm至200μm之較薄本體，且沒有足夠剛性。
接著，如圖3B所示，藉由一起槽機、一模衝壓機等在厚度方向上貫穿加工該核心基板10，且因此形成多數貫穿孔TH。該貫穿孔TH之直徑係，例如，大約50μm至100μm。在使用大尺寸核心基板10以達成大量生產目的之情形下，該等貫穿孔TH係形成在各個產品區域中，且該等產品區域係在該核心基板10上分別被劃分成多數個。
接著，如圖3C所示，在該核心基板10之兩表面及該等貫穿孔TH之內壁上藉由無電電鍍形成一晶種層20a，例如一銅層等。接著，如圖3D所示，在該晶種層20a上形成一金屬鍍敷層20b，且該金屬鍍敷層20b係藉由該電鍍形成在該核心基板10之兩表面上及在該等貫穿孔TH之內壁上。這電鍍使用該晶種層20a作為該鍍敷電力饋送路 徑。該金屬鍍敷層20b係形成為填充該等貫穿孔TH之內部。
接著，如圖3E所示，藉由該光刻法及濕式蝕刻在該核心基板10之兩表面側使該金屬鍍敷層20b及該晶種層20a圖案化。因此，在兩表面側形成第一佈線層20。
該第一佈線層20係藉由該晶種層20a及該金屬鍍敷層20b形成，且整層之厚度係，例如，20μm至50μm。在兩表面側之第一佈線層20係透過貫穿電極TE互相連接，且各貫穿電極TE係填充在該等貫穿孔TH中。
在此，除了在圖3E中之例子以外，可在該等貫穿孔TH之內壁上分別形成該貫穿電極TE作為一貫穿孔鍍敷層，且接著以一樹脂填充該等貫穿孔TH之剩餘孔。即，如果在兩表面側之第一佈線層20係透過一形成在該貫穿孔TH中之導體層互相連接，則可使用任何互相連接。
接著，如圖4A所示，製備一積層膜MF，其中一底塗膜32a係黏著在一含纖維強化材料之樹脂膜30a之一面上。
該含纖維強化材料之樹脂層30a對應於藉由以例如一環氧樹脂之一熱固性樹脂浸漬例如玻璃纖維、醯胺樹脂、碳纖維等之強化纖維，且接著加熱/乾燥得到之本體以使得到之本體呈一半硬化狀態(B-狀態)來形成之膜。該含纖維強化材料之樹脂膜30a係作為用以賦予由該薄膜形成該核心基板10足夠剛性之強化材料使用。
該底塗膜32a係由保持在一半硬化狀態(B-狀態)下之一環氧樹脂、一聚醯亞胺樹脂等形成。這底塗膜32a作 為一用以使該佈線層形成有良好黏著力之黏著層。
在該含纖維強化材料之樹脂膜30a與該底塗膜32a中，二氧化矽填料可分散在該樹脂中。
接著，在圖3E中該結構體之兩表面上分別配置在該積層膜MF中之含纖維強化材料之樹脂膜30a之面，且接著藉該模等在一190℃至200℃之溫度熱壓該得到之本體。藉此，熔化且流體化該含纖維強化材料之樹脂膜30a及該底塗膜32a，且接著在該核心基板10之兩表面側硬化。
依此方式，如圖4B所示，在該核心基板10之兩表面側分別獲得一藉由該含纖維強化材料之樹脂膜30a形成之含纖維強化材料之樹脂層30。又，以藉由該底塗膜32a形成之一底塗層32黏在該底塗膜32a之外表面之方式，在兩表面側分別形成該等含纖維強化材料之樹脂層30。
例如，該含纖維強化材料之樹脂層30之厚度係40μm至60μm，且該底塗層32之厚度係10μm至20μm。
藉由熔化及流體化該含纖維強化材料之樹脂膜30a，可以該樹脂填充在該等第一佈線層20之間之空間區域，且因此可消除由於該等第一佈線層20造成之一高度差。因此，在兩表面側之該等底塗層32之外面係分別形成為一平坦表面。
又，藉由在其剛性因該較薄本體降低之該核心基板10之兩表面上形成該含纖維強化材料之樹脂層30，可強化該核心基板10之剛性。因此，雖然當後來形成該多層佈線層時在各種製造步驟中重複地實施加熱程序等，可防止 在該核心基板10中產生扭轉或翹曲之一情況。
又，在本實施例中，該底塗層32係形成在該含纖維強化材料之樹脂層30上。如後所述，該等佈線層係依據該鍍敷方法形成在該底塗層32上。為形成具有良好信賴性之佈線層，必須藉由形成該等佈線層之下方層之一表面作為一粗化表面來利用錨固效應確保黏著力。
適當地粗化該含纖維強化材料之樹脂層30之表面是困難的。因此，當在該含纖維強化材料之樹脂層30上直接形成該等佈線層時，無法獲得該等佈線層之足夠黏著力。
因此，在本實施例中，在該含纖維強化材料之樹脂層30上形成其表面可輕易粗化之由環氧樹脂構成之該底塗層32，使得該等佈線層可以良好黏著力形成在該底塗層32上。
在此，在圖4A與4B之例子中，該含纖維強化材料之樹脂層30及該底塗膜32a係藉由黏貼該積層膜MF形成。在這情形下，在該核心基板10之兩表面側可形成該含纖維強化材料之樹脂層30，且接著在該核心基板10之兩表面側可分別積層該底塗層32。
即，在該核心基板10之兩表面側可形成該含纖維強化材料之樹脂層30及該底塗層32由內側依序積層之一積層體。
如上所述地，在該核心基板10之兩表面側分別獲得一藉由該含纖維強化材料之樹脂層30及該底塗層32形成 之第一層間絕緣層40。
接著，如圖4C所示，分別在該核心基板10之兩表面側藉由雷射加工該底塗層32及該含纖維強化材料之樹脂層30。因此，分別在兩表面側形成第一通孔VH1，且各第一通孔VH1通達該第一佈線層20。
然後，如圖4D所示，藉由如過錳酸鉀法等去污跡程序清潔以去除在該等第一通孔VH1中之污跡。此時，該底塗層32之表面同時進行該去污跡程序。
藉此，如圖4D之一部份放大截面圖所示，在該底塗層32之表面上形成凹凸，因此該表面成為一粗化表面R。該底塗層32之表面粗度(Ra)係，例如，100nm至600nm，因此當該佈線層形成時，可獲得足夠之錨固效果。
或者，可藉由使用一如CF4等之氣體之電漿程序實施該去污跡程序。在這情形下，該底塗層32之表面亦可形成為該適當粗化表面R。該電漿程序係藉由該乾式蝕刻設備實施。
又，在只藉由該去污跡程序而該粗度不足之情形下，在該去污跡程序後，可藉由該電漿程序等進一步粗化該底塗層32之表面。
接著，如圖5A所示，分別在該核心基板10之兩表面側在該第一層間絕緣層40上形成各透過該第一通孔VH1連接該第一佈線層20之該等第二佈線層22。該等第二佈線層22係藉由，例如，半加成法形成。
更詳而言之，首先，在圖4D之結構體之兩表面 側，藉由無電電鍍或濺鍍法分別在該底塗層32及該等第一通孔VH1之內部上形成例如一銅層等之晶種層(未圖示)。
然後，在該晶種層上形成在含有該等第一通孔VH1之區域中設有多數開口部份之一抗鍍敷層(未圖示)，且該第二佈線層22配置在該抗鍍敷層上。接著，藉由使用該晶種層作為一鍍敷電力饋送路徑之電鍍在該抗鍍敷層之開口部份中形成例如一銅層等之一金屬鍍敷層(未圖示)。
此外，在移除該抗鍍敷層後，蝕刻該晶種層同時使用該金屬鍍敷層作為一遮罩。因此，獲得該等第二佈線層22。
接著，如圖5B所示，在該核心基板10之兩表面側，在該第一層間絕緣層40及該等第二佈線層22上藉由熱壓黏貼一未硬化樹脂膜。因此，分別在兩表面側形成一第二層間絕緣層42。
接著，如圖5C所示，在該核心基板10之兩表面側，藉由雷射加工該第二層間絕緣層42。因此，分別在兩表面側形成各通達該第二佈線層22之第二通孔VH2。
然後，如圖6A所示，依據類似圖5A中形成該第二佈線層22之方法的方法，分別在該核心基板10之兩表面側，在該第二層間絕緣層42上形成各透過該第二通孔VH2連接該第二佈線層22之第三佈線層24。
接著，如圖6B所示，在該核心基板10之兩表面側，在該第二層間絕緣層42及該等第三佈線層24上藉由熱壓黏貼一未硬化樹脂膜。因此，分別在兩表面側形成一第 三層間絕緣層44。此外，類似地，在該核心基板10之兩表面側，分別藉由雷射加工該第三層間絕緣層44。因此，分別在兩表面側形成各通達該第三佈線層24之第三通孔VH3。
接著，如圖6C所示，依據類似圖5A中形成該第二佈線層22之方法的方法，分別在該核心基板10之兩表面側，在該第三層間絕緣層44上形成各透過該第三通孔VH3連接該第三佈線層24之第四佈線層26。
然後，如圖7所示，分別在該核心基板10之兩表面側，在該第三層間絕緣層44上形成在該等第四佈線層26之連接部份上設有多數開口部份46a之一阻焊層46。此外，當需要時，分別在兩表面側在該等第四佈線層26之連接部份上藉由形成一鎳/金鍍敷層，藉此形成一接觸層(未圖示)。
如上所述，獲得一依據該實施例之佈線基板1。在使用大尺寸核心基板10以達成大量生產目的之情形下，由該最上方阻焊層46至該最下方阻焊層46切割該得到之結構，以便由各個產品區域獲得多數獨立之佈線基板1。
如圖7所示，在該實施例之佈線基板1中，在厚度方向上在中心部份配置該核心基板10。該核心基板10之厚度減少至大約100μm至200μm。
在該核心基板10中形成各以厚度方向貫穿之該等貫穿孔TH。分別在該核心基板10之兩表面側形成該第一佈線層20。在兩表面側之第一佈線層20係透過填充在該等 貫穿孔TH中之貫穿電極互相連接。
分別在該核心基板10之兩表面側形成該含纖維強化材料之樹脂層30。該含纖維強化材料之樹脂層30作為強化作成該較薄本體之核心基板10之剛性的強化材料。又，分別在兩表面側在該含纖維強化材料之樹脂層30上形成該底塗層32。藉由該含纖維強化材料之樹脂層30及該底塗層32形成該第一層間絕緣層40。
分別在兩表面側在該第一層間絕緣層40中形成各通達該第一佈線層20之該等第一通孔VH1。又，分別在兩表面側在該第一層間絕緣層40上形成各透過該第一通孔VH1連接該第一佈線層20之該等第二佈線層22。
該底塗層32作為一用以在該含纖維強化材料之樹脂層30上以良好黏著力形成該等第二佈線層22之黏著層。該底塗層32之表面係形成為該粗化表面R(圖4D)。因此，藉由該錨固效應在該底塗層32上以良好黏著力形成該第二佈線層22。
又，分別在核心基板10之兩表面側，在該第一層間絕緣層40及該等第二佈線層22上形成具有各通達該第二佈線層22之第二通孔VH2之該第二層間絕緣層42。此外，分別在核心基板10之兩表面側，在該第二層間絕緣層42上形成各透過該第二通孔VH2連接該第二佈線層22之該等第三佈線層24。
又，類似地，分別在核心基板10之兩表面側，在該第二層間絕緣層42及該等第三佈線層24上形成具有 各通達該第三佈線層24之第三通孔VH3之該第三層間絕緣層44。此外，分別在核心基板10之兩表面側，在該第三層間絕緣層44上形成各透過該第三通孔VH3連接該第三佈線層24之該等第四佈線層26。
又，分別在該核心基板10之兩表面側，在該第三層間絕緣層44上形成在該等第四佈線層26之連接部份上設有該等開口部份46a之該阻焊層46。
在該實施例之佈線基板1中，即使該核心基板10作成該較薄本體，因為以該含纖維強化材料之樹脂層30強化該核心基板10，故該核心基板10具有足夠剛性。因此，即使在製造該佈線基板之步驟中重複地實施在熱壓一樹脂膜時之加熱程序等，該核心基板10亦可承受在該佈線基板中產生之熱應力。
藉此，可防止在該佈線基板1中產生扭曲或翹曲。又，由於強化該核心基板10之剛性，可改善該核心基板10之處理性及運輸之信賴性。
又，適當地粗化該含纖維強化材料之樹脂層30之表面是困難的。因此，在該含纖維強化材料之樹脂層30上形成該底塗層32作為一黏著層。如上所述，藉由實施該去污跡程序，在由一環氧樹脂等形成之該底塗層32之表面上可輕易地形成該粗化表面R。因此，可藉由該錨固效應以良好黏著力形成該等第二佈線層22。
如上所述，在本實施例之佈線基板1中，藉由該含纖維強化材料之樹脂層30強化該核心基板10，且在該含 纖維強化材料之樹脂層30上亦形成該底塗層32。藉此可防止該核心基板10翹曲之產生，且可確保該等第二佈線層22之黏著。藉此，即使在該佈線基板1作成該較薄本體，亦可確保足夠之信賴性。
在本實施例之例子中，在該核心基板10之兩表面側形成透過該等貫穿電極TE互相連接之第一至第四佈線層20、22、24、26。在這情形下，可任意地設定該等佈線層之堆疊層之數目。
又，只在該核心基板10之一側形成包括該含纖維強化材料之樹脂層30及該底塗層32之多層佈線。
又，如圖8所示，倒裝晶片連接一半導體晶片50之多數凸塊電極52與在圖7中之該佈線基板1之上表面側上之該等第四佈線層26之連接部份。此外，在該半導體晶片50與該佈線基板1之間之一間隙中填充一底部填充樹脂54。又，在該佈線基板1之下表面側在該第四佈線層26之連接部份上安裝多數焊料球等，藉此設置多數外連接端子56。
藉此，可獲得一使用本實施例之佈線基板之半導體裝置5。藉由在該佈線基板1之兩表面側之該等第一至第四佈線層20、22、24、26進行該半導體晶片50之凸塊電極52之窄間距的間距轉換，使得該半導體晶片50之凸塊電極52之窄間距對應於該安裝基板之連接電極之寬間距。
接著，連接該半導體裝置5之外連接端子56與例如母板等之安裝基板之連接電極。
在此所述之所有例子與條件語言是欲達成教學之目的以協助讀者了解本發明及由發明人貢獻之觀念以便促進該技術，且欲被視為不被限制於這些特別說明之例子及條件，且在說明書中之這些例子的編排方式也與顯示本發明之優劣性無關。雖然本發明之實施例已詳細說明過了，但是應了解的是在不偏離本發明之精神與範疇的情形下，可對其進行各種變化、取代及更改。
10‧‧‧核心基板
20‧‧‧第一佈線層
TE‧‧‧貫穿電極
TH‧‧‧貫穿孔

Claims (8)

  1. 一種佈線基板，包含：一核心基板，包括一第一佈線層；一層間絕緣層，係藉由形成在該核心基板上之含纖維強化材料之一樹脂層及形成在該含纖維強化材料之樹脂層上之一底塗層形成，且該層間絕緣層具有通達該第一佈線層之一通孔；及一第二佈線層，係形成在該底塗層上，且透過該通孔連接該第一佈線層。
  2. 如請求項1之佈線基板，其中該核心基板之厚度係100μm至200μm。
  3. 如請求項1之佈線基板，其中該底塗層之一表面係形成為一粗化表面，且該第二佈線層係形成在該粗化表面上。
  4. 如請求項1之佈線基板，其中該第一佈線層係形成在該核心基板之兩表面側，且係透過一導電層互相連接，該導電層係形成在該核心基板之一貫穿孔中，且該層間絕緣層及該第二佈線層係分別形成在該核心基板之該等兩表面側。
  5. 一種製造一佈線基板之方法，包含以下步驟：藉由形成一積層體獲得一層間絕緣層，其中含纖維強化材料之一樹脂層及一底塗層係依序積層在一核心基板上，且該核心基板包括一第一佈線層； 藉由加工該層間絕緣層形成一通孔，該通孔通達該第一佈線層；及在該底塗層上，形成透過該通孔與該第一佈線層連接之一第二佈線層。
  6. 如請求項5之佈線基板，其中該核心基板之厚度係100μm至200μm。
  7. 如請求項5之佈線基板，在形成該通孔後，更包含：對該通孔之內側實施一去污跡程序；且其中該底塗層之一表面係藉由該去污跡程序形成為一粗化表面。
  8. 如請求項5之製造一佈線基板之方法，其中該第一佈線層係形成在該核心基板之兩表面側，且透過一導電層互相連接，該導電層係形成在該核心基板之一貫穿孔中，且在該核心基板之該等兩表面側實施該獲得該層間絕緣層之步驟、該形成該通孔之步驟及該形成該第二佈線層之步驟。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065322A (ja) * 2013-09-25 2015-04-09 日東電工株式会社 半導体装置の製造方法
JP6075789B2 (ja) * 2014-01-31 2017-02-08 京セラ株式会社 配線基板の製造方法
CN105307386B (zh) * 2015-09-15 2018-07-06 三星半导体(中国)研究开发有限公司 印刷电路板以及包括其的半导体封装件
US10643936B2 (en) * 2017-05-31 2020-05-05 Dyi-chung Hu Package substrate and package structure
JP7207192B2 (ja) * 2019-06-19 2023-01-18 Tdk株式会社 センサー用パッケージ基板及びこれを備えるセンサーモジュール、並びに、センサー用パッケージ基板の製造方法
JP7364383B2 (ja) * 2019-07-19 2023-10-18 株式会社 大昌電子 プリント配線板の製造方法
US11439022B2 (en) 2019-09-02 2022-09-06 Samsung Electro-Mechanics Co., Ltd. Printed circuit board
CN111366839B (zh) * 2020-03-28 2022-04-12 深圳中科系统集成技术有限公司 一种晶圆测试用探针转接板及其制作方法
TWI751554B (zh) * 2020-05-12 2022-01-01 台灣愛司帝科技股份有限公司 影像顯示器及其拼接式電路承載與控制模組

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117345A (ja) * 1997-06-19 1999-01-22 Ibiden Co Ltd 多層プリント配線板
JP3373406B2 (ja) * 1997-10-14 2003-02-04 イビデン株式会社 プリント配線板およびその製造方法
JP4179165B2 (ja) * 2002-02-28 2008-11-12 日本ゼオン株式会社 部分めっき方法、部分めっき樹脂基材、及び多層回路基板の製造方法
JP4488684B2 (ja) * 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
CN102361534A (zh) * 2003-04-07 2012-02-22 揖斐电株式会社 多层印刷电路板
JP2006086233A (ja) * 2004-09-14 2006-03-30 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法
JP2007150221A (ja) * 2005-10-27 2007-06-14 Fujitsu Ltd 多層回路基板およびその製造方法
JP2008085111A (ja) * 2006-09-28 2008-04-10 Matsushita Electric Ind Co Ltd 配線基板とその製造方法
JP5042762B2 (ja) * 2007-09-27 2012-10-03 株式会社テラミクロス 半導体装置
JP5094323B2 (ja) * 2007-10-15 2012-12-12 新光電気工業株式会社 配線基板の製造方法
JP2010010329A (ja) 2008-06-26 2010-01-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP4844904B2 (ja) 2009-03-27 2011-12-28 Ｔｄｋ株式会社 多層配線板及びその製造方法
US8161637B2 (en) * 2009-07-24 2012-04-24 Ibiden Co., Ltd. Manufacturing method for printed wiring board
TWI471073B (zh) * 2009-12-31 2015-01-21 Unimicron Technology Corp 線路基板及其製作方法
JP5341796B2 (ja) 2010-02-26 2013-11-13 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法
CN102884131A (zh) 2010-05-07 2013-01-16 住友电木株式会社 电路基板用环氧树脂组合物、预成型料、层叠板、树脂片、印刷线路板用层叠基材、印刷线路板及半导体装置
US9049808B2 (en) * 2010-08-21 2015-06-02 Ibiden Co., Ltd. Printed wiring board and a method of manufacturing a printed wiring board

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